JP2002270844A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】
【課題】ラッチアップによる破壊耐量を向上できると共
に、電流電圧特性のばらつきを低減することができる横
型ＩＧＢＴを有する半導体装置を提供する。 【解決手段】ｎ- 型シリコン半導体基板１３に、互いに
離間して形成されたｐ型ベース拡散層１９及びｐ+ 型拡
散層２４と、ｐ型ベース拡散層１９に形成されたｎ+ 型
拡散層２１と、基板１３上に形成された、ｐ型ベース拡
散層１９、ｎ+ 型拡散層２１にそれぞれ電気的に接続さ
れるエミッタ電極１６と、基板１３上に形成された、ｐ
+ 型拡散層２４に電気的に接続されるコレクタ電極１７
と、基板１３上、及び前記基板１３とｎ+ 型拡散層２１
との間のｐ型ベース拡散層１９上に、ゲート絶縁膜１４
を介して形成されたゲート電極１５と、ｐ型ベース拡散
層１９とｎ+ 型拡散層２１との間に形成された、ｐ型ベ
ース拡散層１９の不純物濃度より高濃度のｐ型拡散層２
２とを有する。
に、電流電圧特性のばらつきを低減することができる横
型ＩＧＢＴを有する半導体装置を提供する。 【解決手段】ｎ- 型シリコン半導体基板１３に、互いに
離間して形成されたｐ型ベース拡散層１９及びｐ+ 型拡
散層２４と、ｐ型ベース拡散層１９に形成されたｎ+ 型
拡散層２１と、基板１３上に形成された、ｐ型ベース拡
散層１９、ｎ+ 型拡散層２１にそれぞれ電気的に接続さ
れるエミッタ電極１６と、基板１３上に形成された、ｐ
+ 型拡散層２４に電気的に接続されるコレクタ電極１７
と、基板１３上、及び前記基板１３とｎ+ 型拡散層２１
との間のｐ型ベース拡散層１９上に、ゲート絶縁膜１４
を介して形成されたゲート電極１５と、ｐ型ベース拡散
層１９とｎ+ 型拡散層２１との間に形成された、ｐ型ベ
ース拡散層１９の不純物濃度より高濃度のｐ型拡散層２
２とを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、誘電体分離構造
を持つ絶縁ゲート型バイポーラトランジスタを有する半
導体装置及びその製造方法に関するものであり、特にパ
ワーＩＣ、例えばＩＰＤ（Intelligent Power Device）
製品に使用されるものである。
を持つ絶縁ゲート型バイポーラトランジスタを有する半
導体装置及びその製造方法に関するものであり、特にパ
ワーＩＣ、例えばＩＰＤ（Intelligent Power Device）
製品に使用されるものである。
【０００２】
【従来の技術】近年、絶縁ゲート型バイポーラトランジ
スタ（Insulated Gate Bipolar Transistor 、以下ＩＧ
ＢＴ）などの電力用半導体装置は、インバータやコンバ
ータ等の電力変換や電力制御等の用途に多く使われてお
り、電力分野では必要不可欠なものとなっている。
スタ（Insulated Gate Bipolar Transistor 、以下ＩＧ
ＢＴ）などの電力用半導体装置は、インバータやコンバ
ータ等の電力変換や電力制御等の用途に多く使われてお
り、電力分野では必要不可欠なものとなっている。
【０００３】以下に、図１２及び図１３を用いて従来の
横型ＩＧＢＴについて説明する。
横型ＩＧＢＴについて説明する。
【０００４】図１２は、従来の誘電体分離構造を持つ横
型ＩＧＢＴの構造を示す断面図である。
型ＩＧＢＴの構造を示す断面図である。
【０００５】図に示すように、ｎ- 型シリコン層１０１
上にはシリコン酸化膜１０２が形成され、このシリコン
酸化膜１０２上にはｎ- 型シリコン層１０３が形成され
ている。これらｎ- 型シリコン層１０１、シリコン酸化
膜１０２、及びｎ- 型シリコン層１０３により、ＳＯＩ
基板が形成されている。
上にはシリコン酸化膜１０２が形成され、このシリコン
酸化膜１０２上にはｎ- 型シリコン層１０３が形成され
ている。これらｎ- 型シリコン層１０１、シリコン酸化
膜１０２、及びｎ- 型シリコン層１０３により、ＳＯＩ
基板が形成されている。
【０００６】前記ｎ- 型シリコン層１０３上には、ゲー
ト絶縁膜１０４を介してゲート電極１０５が形成されて
いる。さらに、ｎ- 型シリコン層１０３上には、ゲート
電極１０５と離間してエミッタ電極１０６とコレクタ電
極１０７が形成されている。ゲート電極１０５とコレク
タ電極１０７との間のｎ- 型シリコン層１０３上には、
フィールド酸化膜１０８が形成されている。ゲート電極
１０５は、膜厚４０００Å程度のポリシリコン膜からな
る。
ト絶縁膜１０４を介してゲート電極１０５が形成されて
いる。さらに、ｎ- 型シリコン層１０３上には、ゲート
電極１０５と離間してエミッタ電極１０６とコレクタ電
極１０７が形成されている。ゲート電極１０５とコレク
タ電極１０７との間のｎ- 型シリコン層１０３上には、
フィールド酸化膜１０８が形成されている。ゲート電極
１０５は、膜厚４０００Å程度のポリシリコン膜からな
る。
【０００７】前記ゲート電極１０５下からエミッタ電極
１０６下に架けてのｎ- 型シリコン層１０３には、ｐ型
ベース拡散層１０９が形成されている。このｐ型ベース
拡散層１０９とエミッタ電極１０６との間には、ｐ+ 型
拡散層１１０が形成される。さらに、ｐ型ベース拡散層
１０９上には、ｎ+ 型拡散層１１１が形成されている。
１０６下に架けてのｎ- 型シリコン層１０３には、ｐ型
ベース拡散層１０９が形成されている。このｐ型ベース
拡散層１０９とエミッタ電極１０６との間には、ｐ+ 型
拡散層１１０が形成される。さらに、ｐ型ベース拡散層
１０９上には、ｎ+ 型拡散層１１１が形成されている。
【０００８】前記コレクタ電極１０７下のｎ- 型シリコ
ン層１０３には、ｎ型バッファ拡散層１１２が形成され
ている。このｎ型バッファ拡散層１１２とコレクタ電極
１０７との間には、ｐ+ 型拡散層１１３が形成されてい
る。従来の誘電体分離構造を持つ横型ＩＧＢＴは、以上
のような構造を有している。
ン層１０３には、ｎ型バッファ拡散層１１２が形成され
ている。このｎ型バッファ拡散層１１２とコレクタ電極
１０７との間には、ｐ+ 型拡散層１１３が形成されてい
る。従来の誘電体分離構造を持つ横型ＩＧＢＴは、以上
のような構造を有している。
【０００９】
【発明が解決しようとする課題】しかし、図１２に示す
構造を有するＩＧＢＴでは、ｎ+ 型拡散層１１１、ｐ型
ベース拡散層１０９、ｎ- 型シリコン層１０３からなる
寄生ｎｐｎトランジスタが動作しやすく、ラッチアップ
によるＩＧＢＴの破壊に至る。すなわち、寄生ｎｐｎト
ランジスタが動作すると、ｐ+ 型拡散層１１３、ｎ- 型
シリコン層１０３、ｐ型ベース拡散層１０９からなる寄
生ｐｎｐトランジスタのベース電流が大きくなることに
より、寄生ｐｎｐトランジスタのコレクタ−エミッタ間
の電流に増幅作用が働き、その結果、前記コレクタ−エ
ミッタ間の電流が大電流となり、ＩＧＢＴの破壊とな
る。特に、ｐ型ベース拡散層１０９の不純物濃度が低い
と、ラッチアップによる破壊耐量が低下する。この対策
として、ｐ型ベース拡散層１０９の不純物濃度を濃くす
る手法があるが、この場合にはゲート電極１０５下のチ
ャネル領域に反転層が形成されにくくなってしまう。
構造を有するＩＧＢＴでは、ｎ+ 型拡散層１１１、ｐ型
ベース拡散層１０９、ｎ- 型シリコン層１０３からなる
寄生ｎｐｎトランジスタが動作しやすく、ラッチアップ
によるＩＧＢＴの破壊に至る。すなわち、寄生ｎｐｎト
ランジスタが動作すると、ｐ+ 型拡散層１１３、ｎ- 型
シリコン層１０３、ｐ型ベース拡散層１０９からなる寄
生ｐｎｐトランジスタのベース電流が大きくなることに
より、寄生ｐｎｐトランジスタのコレクタ−エミッタ間
の電流に増幅作用が働き、その結果、前記コレクタ−エ
ミッタ間の電流が大電流となり、ＩＧＢＴの破壊とな
る。特に、ｐ型ベース拡散層１０９の不純物濃度が低い
と、ラッチアップによる破壊耐量が低下する。この対策
として、ｐ型ベース拡散層１０９の不純物濃度を濃くす
る手法があるが、この場合にはゲート電極１０５下のチ
ャネル領域に反転層が形成されにくくなってしまう。
【００１０】そこで、ラッチアップによる破壊耐量を向
上させるために、図１３に示すようなＩＧＢＴでは、エ
ミッタ電極１０６側のｐ型ベース拡散層１０９の下に、
ｐ型拡散層１１４を設けている。このｐ型拡散層１１４
は、ゲート電極１０５形成前にイオン注入法により形成
される。
上させるために、図１３に示すようなＩＧＢＴでは、エ
ミッタ電極１０６側のｐ型ベース拡散層１０９の下に、
ｐ型拡散層１１４を設けている。このｐ型拡散層１１４
は、ゲート電極１０５形成前にイオン注入法により形成
される。
【００１１】しかしながら、図１３に示すＩＧＢＴにお
いても、ｐ型拡散層１１４がゲート電極１０５下のチャ
ネルが形成される領域まで拡散すると、コレクタ−エミ
ッタ電圧Ｖceの飽和電圧や、しきい値電圧Ｖthなどの電
流電圧特性に影響を及ぼし、電流電圧特性のばらつきが
大きくなるという問題を有している。
いても、ｐ型拡散層１１４がゲート電極１０５下のチャ
ネルが形成される領域まで拡散すると、コレクタ−エミ
ッタ電圧Ｖceの飽和電圧や、しきい値電圧Ｖthなどの電
流電圧特性に影響を及ぼし、電流電圧特性のばらつきが
大きくなるという問題を有している。
【００１２】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、その目的は、ラッチアップによる破壊
耐量を向上できると共に、電流電圧特性のばらつきを低
減することができる横型ＩＧＢＴを有する半導体装置及
びその製造方法を提供することにある。
れたものであり、その目的は、ラッチアップによる破壊
耐量を向上できると共に、電流電圧特性のばらつきを低
減することができる横型ＩＧＢＴを有する半導体装置及
びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、主面を有する第１導
電型の半導体基体と、前記半導体基体に、互いに離間し
て形成された第２導電型の第１、第２半導体領域と、前
記第１半導体領域に形成された第１導電型の第３半導体
領域と、前記半導体基体の主面上に形成された、第１、
第３半導体領域にそれぞれ電気的に接続される第１主電
極と、前記半導体基体の主面上に形成された、第２半導
体領域に電気的に接続される第２主電極と、前記半導体
基体の主面上に形成されたゲート絶縁膜と、少なくとも
前記半導体基体上、および前記半導体基体と前記第３半
導体領域との間の前記第１半導体領域上に、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第１半導
体領域と前記第３半導体領域との間に形成された、前記
第１半導体領域の不純物濃度より高濃度の第４半導体領
域とを具備することを特徴とする。
に、この発明に係る半導体装置は、主面を有する第１導
電型の半導体基体と、前記半導体基体に、互いに離間し
て形成された第２導電型の第１、第２半導体領域と、前
記第１半導体領域に形成された第１導電型の第３半導体
領域と、前記半導体基体の主面上に形成された、第１、
第３半導体領域にそれぞれ電気的に接続される第１主電
極と、前記半導体基体の主面上に形成された、第２半導
体領域に電気的に接続される第２主電極と、前記半導体
基体の主面上に形成されたゲート絶縁膜と、少なくとも
前記半導体基体上、および前記半導体基体と前記第３半
導体領域との間の前記第１半導体領域上に、前記ゲート
絶縁膜を介して形成されたゲート電極と、前記第１半導
体領域と前記第３半導体領域との間に形成された、前記
第１半導体領域の不純物濃度より高濃度の第４半導体領
域とを具備することを特徴とする。
【００１４】また、前記目的を達成するために、この発
明に係る半導体装置の製造方法は、第１導電型の半導体
基体に、第２導電型の第１半導体領域を形成する工程
と、前記第１半導体領域上及び前記半導体基体上に、ゲ
ート絶縁膜を形成する工程と、前記第１半導体領域上及
び前記半導体基体上の前記ゲート絶縁膜上に、ゲート電
極を形成する工程と、前記第１半導体領域に、前記ゲー
ト電極をマスク材とするセルフアラインを用いたイオン
注入法により、前記第１半導体領域の不純物濃度より高
濃度の第２半導体領域を形成する工程と、前記第２半導
体領域上の前記第１半導体領域に、前記ゲート電極をマ
スク材とするセルフアラインを用いたイオン注入法によ
り、第１導電型の第３半導体領域を形成する工程と、前
記半導体基体に、前記第１半導体領域と離間した第２導
電型の第４半導体領域を形成する工程とを具備すること
を特徴とする。
明に係る半導体装置の製造方法は、第１導電型の半導体
基体に、第２導電型の第１半導体領域を形成する工程
と、前記第１半導体領域上及び前記半導体基体上に、ゲ
ート絶縁膜を形成する工程と、前記第１半導体領域上及
び前記半導体基体上の前記ゲート絶縁膜上に、ゲート電
極を形成する工程と、前記第１半導体領域に、前記ゲー
ト電極をマスク材とするセルフアラインを用いたイオン
注入法により、前記第１半導体領域の不純物濃度より高
濃度の第２半導体領域を形成する工程と、前記第２半導
体領域上の前記第１半導体領域に、前記ゲート電極をマ
スク材とするセルフアラインを用いたイオン注入法によ
り、第１導電型の第３半導体領域を形成する工程と、前
記半導体基体に、前記第１半導体領域と離間した第２導
電型の第４半導体領域を形成する工程とを具備すること
を特徴とする。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００１６】［第１の実施の形態］図１は、この発明の
第１の実施の形態の誘電体分離構造を持つ横型ＩＧＢＴ
の構造を示す断面図である。
第１の実施の形態の誘電体分離構造を持つ横型ＩＧＢＴ
の構造を示す断面図である。
【００１７】図に示すように、ｎ- 型シリコン半導体層
１１上には誘電体分離膜であるシリコン酸化膜（ＳｉＯ
２）１２が形成され、このシリコン酸化膜１２上にはｎ
- 型シリコン半導体層１３が形成されている。これらｎ
- 型シリコン層１１、シリコン酸化膜１２、及びｎ- 型
シリコン層１３により、ＳＯＩ（Silicon on Insulato
r）基板が構成されている。
１１上には誘電体分離膜であるシリコン酸化膜（ＳｉＯ
２）１２が形成され、このシリコン酸化膜１２上にはｎ
- 型シリコン半導体層１３が形成されている。これらｎ
- 型シリコン層１１、シリコン酸化膜１２、及びｎ- 型
シリコン層１３により、ＳＯＩ（Silicon on Insulato
r）基板が構成されている。
【００１８】前記ｎ- 型シリコン層１３上には、ゲート
絶縁膜１４を介してゲート電極１５が形成されている。
ゲート絶縁膜１４はシリコン酸化膜からなる。ゲート電
極１５は、ポリシリコン膜からなり、膜厚は５０００Å
程度である。さらに、ｎ- 型シリコン層１３上には、ゲ
ート電極１５と離間してエミッタ電極１６とコレクタ電
極１７が形成されている。ゲート電極１５とコレクタ電
極１７との間のｎ- 型シリコン層１３上には、フィール
ド酸化膜（ＳｉＯ２）１８が形成されている。
絶縁膜１４を介してゲート電極１５が形成されている。
ゲート絶縁膜１４はシリコン酸化膜からなる。ゲート電
極１５は、ポリシリコン膜からなり、膜厚は５０００Å
程度である。さらに、ｎ- 型シリコン層１３上には、ゲ
ート電極１５と離間してエミッタ電極１６とコレクタ電
極１７が形成されている。ゲート電極１５とコレクタ電
極１７との間のｎ- 型シリコン層１３上には、フィール
ド酸化膜（ＳｉＯ２）１８が形成されている。
【００１９】前記ゲート電極１５下からエミッタ電極１
６下に架けてのｎ- 型シリコン層１３には、図１に示す
ように、ｐ型ベース拡散層１９が形成されている。ｐ型
ベース拡散層１９とエミッタ電極１６との間には、ｐ+
型拡散層２０が形成される。さらに、ｐ型ベース拡散層
１９上には、ｎ+ 型拡散層２１が形成されている。この
ｎ+ 型拡散層２１は、ｐ+ 型拡散層２０に接続され、エ
ミッタ電極１６下からゲート電極１５下に架けて形成さ
れている。
６下に架けてのｎ- 型シリコン層１３には、図１に示す
ように、ｐ型ベース拡散層１９が形成されている。ｐ型
ベース拡散層１９とエミッタ電極１６との間には、ｐ+
型拡散層２０が形成される。さらに、ｐ型ベース拡散層
１９上には、ｎ+ 型拡散層２１が形成されている。この
ｎ+ 型拡散層２１は、ｐ+ 型拡散層２０に接続され、エ
ミッタ電極１６下からゲート電極１５下に架けて形成さ
れている。
【００２０】このｐ型ベース拡散層１９とｐ+ 型拡散層
２０及びｎ+ 型拡散層２１との間には、ｐ型拡散層２２
が形成される。このｐ型拡散層２２は、ゲート電極１５
をマスクとしたセルフアラインによるイオン注入で形成
される。このイオン注入では、例えばボロン（Ｂ）が加
速電圧１００ｋｅＶ以上、ドーズ量１．０×１０１３〜
１．０×１０１５ｃｍ−２程度で導入される。なお、ｐ
型ベース拡散層１９のイオン注入では、例えばボロン
（Ｂ）が加速電圧４０〜５０ｋｅＶ以上、１．０×１０
１３〜１．０×１０１５ｃｍ−２程度で導入される。ｐ
型ベース拡散層１９は不純物イオン注入後、複数回の熱
拡散処理が行われて形成され、ｐ型拡散層２２は不純物
イオン注入後、ｐ型ベース拡散層１９よりも少ない回数
の熱拡散処理が行われて形成される。したがって、図１
に示すように、ｐ型ベース拡散層１９は、ｐ型拡散層２
２より大きな領域で、かつ不純物濃度が低い領域となっ
ている。
２０及びｎ+ 型拡散層２１との間には、ｐ型拡散層２２
が形成される。このｐ型拡散層２２は、ゲート電極１５
をマスクとしたセルフアラインによるイオン注入で形成
される。このイオン注入では、例えばボロン（Ｂ）が加
速電圧１００ｋｅＶ以上、ドーズ量１．０×１０１３〜
１．０×１０１５ｃｍ−２程度で導入される。なお、ｐ
型ベース拡散層１９のイオン注入では、例えばボロン
（Ｂ）が加速電圧４０〜５０ｋｅＶ以上、１．０×１０
１３〜１．０×１０１５ｃｍ−２程度で導入される。ｐ
型ベース拡散層１９は不純物イオン注入後、複数回の熱
拡散処理が行われて形成され、ｐ型拡散層２２は不純物
イオン注入後、ｐ型ベース拡散層１９よりも少ない回数
の熱拡散処理が行われて形成される。したがって、図１
に示すように、ｐ型ベース拡散層１９は、ｐ型拡散層２
２より大きな領域で、かつ不純物濃度が低い領域となっ
ている。
【００２１】前記コレクタ電極１７下のｎ- 型シリコン
層１３には、ｎ型バッファ拡散層２３が形成されてい
る。このｎ型バッファ拡散層２３とコレクタ電極１７と
の間には、ｐ+ 型拡散層２４が形成されている。さら
に、ゲート電極１５及びフィールド酸化膜１８を含むｎ
- 型シリコン層１３上には、層間絶縁膜２５が形成され
ている。第１の実施の形態の横型ＩＧＢＴは、以上のよ
うな構造を有している。
層１３には、ｎ型バッファ拡散層２３が形成されてい
る。このｎ型バッファ拡散層２３とコレクタ電極１７と
の間には、ｐ+ 型拡散層２４が形成されている。さら
に、ゲート電極１５及びフィールド酸化膜１８を含むｎ
- 型シリコン層１３上には、層間絶縁膜２５が形成され
ている。第１の実施の形態の横型ＩＧＢＴは、以上のよ
うな構造を有している。
【００２２】このような構造を有するＩＧＢＴでは、ｐ
型拡散層２２がゲート電極１５下のチャネル領域に拡散
することなく、ｎ+ 型拡散層２１下を覆うように形成さ
れているため、ｎ+ 型拡散層２１下の領域の抵抗率を小
さく（不純物濃度を高く）することができる。これによ
り、前述した寄生ｎｐｎトランジスタ及び寄生ｐｎｐト
ランジスタによる複合作用にて生じるラッチアップの影
響が低減でき、ＩＧＢＴの破壊耐量を向上させることが
できる。
型拡散層２２がゲート電極１５下のチャネル領域に拡散
することなく、ｎ+ 型拡散層２１下を覆うように形成さ
れているため、ｎ+ 型拡散層２１下の領域の抵抗率を小
さく（不純物濃度を高く）することができる。これによ
り、前述した寄生ｎｐｎトランジスタ及び寄生ｐｎｐト
ランジスタによる複合作用にて生じるラッチアップの影
響が低減でき、ＩＧＢＴの破壊耐量を向上させることが
できる。
【００２３】図２に、ｐ型拡散層２２を設けていない従
来構造のＩＧＢＴとこの実施の形態のＩＧＢＴのターン
オフ耐量を示す。ターンオフ耐量は、ＩＧＢＴの破壊耐
量を示す指標の一つである。この図からわかるように、
この実施の形態のＩＧＢＴは、従来のＩＧＢＴに比べて
ターンオフ耐量が２倍以上大きい。したがって、この実
施の形態のＩＧＢＴは、従来のＩＧＢＴより電流能力が
２倍以上に向上していることがわかる。
来構造のＩＧＢＴとこの実施の形態のＩＧＢＴのターン
オフ耐量を示す。ターンオフ耐量は、ＩＧＢＴの破壊耐
量を示す指標の一つである。この図からわかるように、
この実施の形態のＩＧＢＴは、従来のＩＧＢＴに比べて
ターンオフ耐量が２倍以上大きい。したがって、この実
施の形態のＩＧＢＴは、従来のＩＧＢＴより電流能力が
２倍以上に向上していることがわかる。
【００２４】次に、前記第１の実施の形態の横型ＩＧＢ
Ｔの製造方法について説明する。
Ｔの製造方法について説明する。
【００２５】図３〜図８は、前記第１の実施の形態のＩ
ＧＢＴの製造方法を示す各工程の断面図である。
ＧＢＴの製造方法を示す各工程の断面図である。
【００２６】図３示すように、ｎ- 型シリコン半導体基
板１１上にシリコン酸化膜１２を形成し、またｎ- 型シ
リコン半導体基板１３上にシリコン酸化膜１２を形成す
る。続いて、張り合わせ法により、２つのシリコン基板
１１、１３のシリコン酸化膜１２の面同士を接合し、図
４に示すようなＳＯＩ基板を形成する。
板１１上にシリコン酸化膜１２を形成し、またｎ- 型シ
リコン半導体基板１３上にシリコン酸化膜１２を形成す
る。続いて、張り合わせ法により、２つのシリコン基板
１１、１３のシリコン酸化膜１２の面同士を接合し、図
４に示すようなＳＯＩ基板を形成する。
【００２７】さらに、図４に示すように、ｎ- 型シリコ
ン基板１３の上層に、イオン注入法によりｐ型ベース拡
散層１９とｎ型バッファ拡散層２３を離間して形成す
る。ｐ型ベース拡散層１９のイオン注入では、例えばボ
ロン（Ｂ）が加速電圧４０〜５０ｋｅＶ以上、１．０×
１０１３〜１．０×１０１５ｃｍ−２程度で導入され
る。ｐ型ベース拡散層１９及びｎ型バッファ拡散層２３
は、ともに不純物イオンの導入後、熱拡散処理が行われ
て所定の大きさの領域が形成される。ｐ型ベース拡散層
１９のｎ- 型シリコン基板１３表面からの深さは、１．
５〜２．０μｍである。
ン基板１３の上層に、イオン注入法によりｐ型ベース拡
散層１９とｎ型バッファ拡散層２３を離間して形成す
る。ｐ型ベース拡散層１９のイオン注入では、例えばボ
ロン（Ｂ）が加速電圧４０〜５０ｋｅＶ以上、１．０×
１０１３〜１．０×１０１５ｃｍ−２程度で導入され
る。ｐ型ベース拡散層１９及びｎ型バッファ拡散層２３
は、ともに不純物イオンの導入後、熱拡散処理が行われ
て所定の大きさの領域が形成される。ｐ型ベース拡散層
１９のｎ- 型シリコン基板１３表面からの深さは、１．
５〜２．０μｍである。
【００２８】その後、図５に示すように、ｐ型ベース拡
散層１９とｎ型バッファ拡散層２３との間のｎ- 型シリ
コン基板１３上に、ＬＯＣＯＳ法によりフィールド酸化
膜（ＳｉＯ２）１８を形成する。このとき、フィールド
酸化膜１８は、ｐ型ベース拡散層１９とは所定距離だけ
離され、ｎ型バッファ拡散層２３とはその一部分が重な
るように配置される。
散層１９とｎ型バッファ拡散層２３との間のｎ- 型シリ
コン基板１３上に、ＬＯＣＯＳ法によりフィールド酸化
膜（ＳｉＯ２）１８を形成する。このとき、フィールド
酸化膜１８は、ｐ型ベース拡散層１９とは所定距離だけ
離され、ｎ型バッファ拡散層２３とはその一部分が重な
るように配置される。
【００２９】次に、図６に示すように、ｐ型ベース拡散
層１９上及びｎ- 型シリコン基板１３上に、熱酸化法に
よりシリコン酸化膜（ゲート絶縁膜）１４を形成する。
さらに、ゲート絶縁膜１４上に導電性ポリシリコンを堆
積し、導電性ポリシリコン膜を形成する。続いて、導電
性ポリシリコン膜をパターニングしてゲート電極１５を
形成する。ゲート電極１５の膜厚は、５０００Å以上と
する。
層１９上及びｎ- 型シリコン基板１３上に、熱酸化法に
よりシリコン酸化膜（ゲート絶縁膜）１４を形成する。
さらに、ゲート絶縁膜１４上に導電性ポリシリコンを堆
積し、導電性ポリシリコン膜を形成する。続いて、導電
性ポリシリコン膜をパターニングしてゲート電極１５を
形成する。ゲート電極１５の膜厚は、５０００Å以上と
する。
【００３０】次に、図７に示すように、ｐ型ベース拡散
層１９の上層に、ゲート電極１５をマスク材としたセル
フアラインによりイオン注入を行い、ｐ型拡散層２２を
形成する。このイオン注入では、例えばボロン（Ｂ）が
加速電圧１００ｋｅＶ以上、ドーズ量１．０×１０１３
〜１．０×１０１５ｃｍ−２程度で導入される。ｐ型拡
散層２２の不純物濃度は、ｐ型ベース拡散層１９の不純
物濃度よりも高濃度になっている。
層１９の上層に、ゲート電極１５をマスク材としたセル
フアラインによりイオン注入を行い、ｐ型拡散層２２を
形成する。このイオン注入では、例えばボロン（Ｂ）が
加速電圧１００ｋｅＶ以上、ドーズ量１．０×１０１３
〜１．０×１０１５ｃｍ−２程度で導入される。ｐ型拡
散層２２の不純物濃度は、ｐ型ベース拡散層１９の不純
物濃度よりも高濃度になっている。
【００３１】その後、図８に示すように、ｐ型拡散層２
２の上層に、イオン注入法によりｐ+ 型拡散層２０を形
成する。さらに、ｐ型拡散層２２の上層に、ｐ+ 型拡散
層２０上をマスク材で覆うと共に、ゲート電極１５をマ
スク材としたセルフアラインによりイオン注入を行い、
ｎ+ 型拡散層２１を形成する。
２の上層に、イオン注入法によりｐ+ 型拡散層２０を形
成する。さらに、ｐ型拡散層２２の上層に、ｐ+ 型拡散
層２０上をマスク材で覆うと共に、ゲート電極１５をマ
スク材としたセルフアラインによりイオン注入を行い、
ｎ+ 型拡散層２１を形成する。
【００３２】また、ｎ型バッファ拡散層２３の上層に、
前記ｐ+ 型拡散層２０の形成工程と同一工程によりｐ+
型拡散層２４を形成する。
前記ｐ+ 型拡散層２０の形成工程と同一工程によりｐ+
型拡散層２４を形成する。
【００３３】前記ｐ型拡散層２２、ｐ+ 型拡散層２０、
２４、及びｎ+ 型拡散層２１は、ともに不純物イオンの
導入後、熱拡散処理が行われて所定の大きさの領域が形
成される。ｐ型拡散層２２のｎ- 型シリコン基板１３表
面からの深さは、１．０〜１．２μｍである。ｐ+ 型拡
散層２０のｎ- 型シリコン基板１３表面からの深さは、
０．４μｍ程度である。
２４、及びｎ+ 型拡散層２１は、ともに不純物イオンの
導入後、熱拡散処理が行われて所定の大きさの領域が形
成される。ｐ型拡散層２２のｎ- 型シリコン基板１３表
面からの深さは、１．０〜１．２μｍである。ｐ+ 型拡
散層２０のｎ- 型シリコン基板１３表面からの深さは、
０．４μｍ程度である。
【００３４】次に、図８に示す構造上に、ＣＶＤ法によ
り層間絶縁膜２５を形成する。続いて、ｐ+ 型拡散層２
０及びｎ+ 型拡散層２１上、さらにｐ+ 型拡散層２４上
の層間絶縁膜２５に、ＲＩＥ法によりコンタクト孔を形
成する。このコンタクト孔に、スパッタ法によりアルミ
ニウム（Ａｌ）などのメタルを埋め込む。ＲＩＥ法によ
り不要な部分のＡｌを除去し、図１に示すように、エミ
ッタ電極１６及びコレクタ電極１７を形成する。以上の
工程により、第１の実施の形態の誘電体分離構造を持つ
横型ＩＧＢＴが完成する。
り層間絶縁膜２５を形成する。続いて、ｐ+ 型拡散層２
０及びｎ+ 型拡散層２１上、さらにｐ+ 型拡散層２４上
の層間絶縁膜２５に、ＲＩＥ法によりコンタクト孔を形
成する。このコンタクト孔に、スパッタ法によりアルミ
ニウム（Ａｌ）などのメタルを埋め込む。ＲＩＥ法によ
り不要な部分のＡｌを除去し、図１に示すように、エミ
ッタ電極１６及びコレクタ電極１７を形成する。以上の
工程により、第１の実施の形態の誘電体分離構造を持つ
横型ＩＧＢＴが完成する。
【００３５】前述した製造方法では、ゲート電極１５下
のチャネルが形成される領域までｐ型拡散層２２が拡散
するのを防ぐため、ゲート電極１５を形成した後に、ゲ
ート電極１５をマスク材としたセルフアラインを用いて
ｐ型不純物を導入し、ｐ型拡散層２２を形成している。
すなわち、前記ゲート電極１５は、ｐ型不純物のイオン
注入時に、ｐ型不純物の注入を遮断する膜として働き、
チャネル領域にｐ型不純物が注入されるのを防ぐ。な
お、ｐ型拡散層２２形成のための不純物導入は、ゲート
電極１５を形成した後に、すなわちｐ型ベース拡散層１
９及びｎ型バッファ拡散層２３の熱拡散処理の後に行う
ことになるため、ｎ+ 型拡散層２１下にｐ型拡散層２２
を形成するには、１００ｋｅＶ以上の高加速度でイオン
注入を行う必要がある。
のチャネルが形成される領域までｐ型拡散層２２が拡散
するのを防ぐため、ゲート電極１５を形成した後に、ゲ
ート電極１５をマスク材としたセルフアラインを用いて
ｐ型不純物を導入し、ｐ型拡散層２２を形成している。
すなわち、前記ゲート電極１５は、ｐ型不純物のイオン
注入時に、ｐ型不純物の注入を遮断する膜として働き、
チャネル領域にｐ型不純物が注入されるのを防ぐ。な
お、ｐ型拡散層２２形成のための不純物導入は、ゲート
電極１５を形成した後に、すなわちｐ型ベース拡散層１
９及びｎ型バッファ拡散層２３の熱拡散処理の後に行う
ことになるため、ｎ+ 型拡散層２１下にｐ型拡散層２２
を形成するには、１００ｋｅＶ以上の高加速度でイオン
注入を行う必要がある。
【００３６】このような製造方法により、ゲート電極１
５下のチャネル領域にｐ型拡散層２２を拡散させること
なく、ｎ+ 型拡散層２１下をｐ型拡散層２２で覆うこと
ができ、ｎ+ 型拡散層２１下の領域の抵抗率を小さく
（不純物濃度を高く）することができる。これにより、
前述した寄生ｎｐｎトランジスタ及び寄生ｐｎｐトラン
ジスタによる複合作用にて生じるラッチアップの影響を
低減でき、ＩＧＢＴの破壊耐量を向上させることができ
る。
５下のチャネル領域にｐ型拡散層２２を拡散させること
なく、ｎ+ 型拡散層２１下をｐ型拡散層２２で覆うこと
ができ、ｎ+ 型拡散層２１下の領域の抵抗率を小さく
（不純物濃度を高く）することができる。これにより、
前述した寄生ｎｐｎトランジスタ及び寄生ｐｎｐトラン
ジスタによる複合作用にて生じるラッチアップの影響を
低減でき、ＩＧＢＴの破壊耐量を向上させることができ
る。
【００３７】さらに、前述したように、ｐ型拡散層２２
の形成に、ゲート電極１５をマスク材としたセルフアラ
インを用いている。これにより、ゲート電極１５に対す
るｐ型拡散層２２の位置ずれをなくすことが可能である
ため、ばらつきの少ない電流電圧特性を得ることができ
る。
の形成に、ゲート電極１５をマスク材としたセルフアラ
インを用いている。これにより、ゲート電極１５に対す
るｐ型拡散層２２の位置ずれをなくすことが可能である
ため、ばらつきの少ない電流電圧特性を得ることができ
る。
【００３８】また、ゲート電極１５を構成するポリシリ
コンの膜厚を５０００Å以上としている。これにより、
ｐ型拡散層２２を形成するためのイオン注入時に、不純
物イオンがゲート電極１５を突き抜けてｐ型ベース拡散
層１９まで達する恐れがない。
コンの膜厚を５０００Å以上としている。これにより、
ｐ型拡散層２２を形成するためのイオン注入時に、不純
物イオンがゲート電極１５を突き抜けてｐ型ベース拡散
層１９まで達する恐れがない。
【００３９】図９（ａ）はゲート電極１５の膜厚が５０
００Å以上の場合、図９（ｂ）は５０００Åより薄い場
合の不純物の拡散プロファイルを示す図である。この図
より、ゲート電極１５の膜厚が５０００Åより薄い場合
は、ｐ型不純物イオンがゲート電極１５を突き抜けてゲ
ート電極１５下のチャネル領域（ｐ型拡散層２２）に達
していることがわかる。
００Å以上の場合、図９（ｂ）は５０００Åより薄い場
合の不純物の拡散プロファイルを示す図である。この図
より、ゲート電極１５の膜厚が５０００Åより薄い場合
は、ｐ型不純物イオンがゲート電極１５を突き抜けてゲ
ート電極１５下のチャネル領域（ｐ型拡散層２２）に達
していることがわかる。
【００４０】また、図１０は、第１の実施の形態のＩＧ
ＢＴの電流電圧特性を示す図である。この図には、従来
のＩＧＢＴの電流電圧特性も示している。
ＢＴの電流電圧特性を示す図である。この図には、従来
のＩＧＢＴの電流電圧特性も示している。
【００４１】この図より、ゲート電極１５の膜厚が５０
００Å以上の場合には、コレクタ−エミッタ間電圧Ｖce
としきい値電圧Ｖthは、従来のＩＧＢＴのそれらとほと
んど変わらないことがわかる。しかし、ゲート電極１５
の膜厚が５０００Åより薄い場合には、コレクタ−エミ
ッタ間電圧Ｖce及びしきい値電圧Ｖthとも、従来のＩＧ
ＢＴのそれらより高くなっていることがわかる。以上の
ことから、ゲート電極１５の膜厚が５０００Å以上の場
合は、ｐ型不純物イオンがゲート電極１５を突き抜ける
ことはなく、一方、ゲート電極１５の膜厚が５０００Å
より薄い場合は、ｐ型不純物イオンがゲート電極１５を
突き抜けてゲート電極１５下のチャネル領域に達してい
ることが考察できる。
００Å以上の場合には、コレクタ−エミッタ間電圧Ｖce
としきい値電圧Ｖthは、従来のＩＧＢＴのそれらとほと
んど変わらないことがわかる。しかし、ゲート電極１５
の膜厚が５０００Åより薄い場合には、コレクタ−エミ
ッタ間電圧Ｖce及びしきい値電圧Ｖthとも、従来のＩＧ
ＢＴのそれらより高くなっていることがわかる。以上の
ことから、ゲート電極１５の膜厚が５０００Å以上の場
合は、ｐ型不純物イオンがゲート電極１５を突き抜ける
ことはなく、一方、ゲート電極１５の膜厚が５０００Å
より薄い場合は、ｐ型不純物イオンがゲート電極１５を
突き抜けてゲート電極１５下のチャネル領域に達してい
ることが考察できる。
【００４２】［第２の実施の形態］次に、前記第１の実
施の形態のＩＧＢＴを、パワーＩＣに適用した例を第２
の実施の形態として説明する。
施の形態のＩＧＢＴを、パワーＩＣに適用した例を第２
の実施の形態として説明する。
【００４３】図１１は、この発明の第２の実施の形態の
ＩＧＢＴを有するパワーＩＣの構造を示す断面図であ
る。
ＩＧＢＴを有するパワーＩＣの構造を示す断面図であ
る。
【００４４】図に示すように、トレンチ分離膜であるポ
リシリコン膜３１にて分離された領域（パワー出力部）
には、前記第１の実施の形態のＩＧＢＴが形成されてい
る。図中の一点鎖線内が、前記第１の実施の形態にて説
明したＩＧＢＴの単位セルに相当する。
リシリコン膜３１にて分離された領域（パワー出力部）
には、前記第１の実施の形態のＩＧＢＴが形成されてい
る。図中の一点鎖線内が、前記第１の実施の形態にて説
明したＩＧＢＴの単位セルに相当する。
【００４５】また、トレンチ分離膜であるポリシリコン
膜３１にて分離された別の領域（ロジック部）には、ツ
ェナーダイオードが形成されている。
膜３１にて分離された別の領域（ロジック部）には、ツ
ェナーダイオードが形成されている。
【００４６】以下に、前記ツェナーダイオードの製造方
法について説明する。
法について説明する。
【００４７】ｎ- 型シリコン基板１３上に、ＩＧＢＴに
おけるフィールド酸化膜１８の形成工程と同一の工程に
より、フィールド酸化膜１８を形成する。このとき、フ
ィールド酸化膜１８は、ツェナーダイオードのアノード
及びカソードが形成される領域を開口するように形成さ
れる。
おけるフィールド酸化膜１８の形成工程と同一の工程に
より、フィールド酸化膜１８を形成する。このとき、フ
ィールド酸化膜１８は、ツェナーダイオードのアノード
及びカソードが形成される領域を開口するように形成さ
れる。
【００４８】次に、フィールド酸化膜１８で囲まれたア
ノードの形成領域に、ＩＧＢＴにおけるｐ型拡散層２２
の形成工程と同一の工程により、ｐ型拡散層２２を形成
する。さらに、ｐ型拡散層２２の上層に、ＩＧＢＴにお
けるｐ+ 型拡散層２０、２４の形成工程と同一の工程に
より、ｐ+ 型拡散層２０を形成する。
ノードの形成領域に、ＩＧＢＴにおけるｐ型拡散層２２
の形成工程と同一の工程により、ｐ型拡散層２２を形成
する。さらに、ｐ型拡散層２２の上層に、ＩＧＢＴにお
けるｐ+ 型拡散層２０、２４の形成工程と同一の工程に
より、ｐ+ 型拡散層２０を形成する。
【００４９】次に、フィールド酸化膜１８で囲まれたカ
ソードの形成領域に、ＩＧＢＴにおけるｎ+ 型拡散層２
１の形成工程と同一の工程により、ｎ+ 型拡散層２１を
形成する。
ソードの形成領域に、ＩＧＢＴにおけるｎ+ 型拡散層２
１の形成工程と同一の工程により、ｎ+ 型拡散層２１を
形成する。
【００５０】その後、前記構造上に、ＩＧＢＴにおける
層間絶縁膜２５の形成工程と同一の工程により、層間絶
縁膜２５を形成する。さらに、ｐ+ 型拡散層２０上及び
ｎ+型拡散層２１上の層間絶縁膜２５に、ＩＧＢＴにお
けるコンタクト孔の形成工程と同一の工程により、コン
タクト孔を形成する。このコンタクト孔に、ＩＧＢＴに
おける工程と同一の工程によりアルミニウム（Ａｌ）な
どのメタルを埋め込む。さらに、ＩＧＢＴにおける工程
と同一の工程（ＲＩＥ法）により、不要な部分のＡｌを
除去し、アノード電極３２及びカソード電極３３を形成
する。以上の工程により、誘電体分離構造を持つツェナ
ーダイオードが完成する。
層間絶縁膜２５の形成工程と同一の工程により、層間絶
縁膜２５を形成する。さらに、ｐ+ 型拡散層２０上及び
ｎ+型拡散層２１上の層間絶縁膜２５に、ＩＧＢＴにお
けるコンタクト孔の形成工程と同一の工程により、コン
タクト孔を形成する。このコンタクト孔に、ＩＧＢＴに
おける工程と同一の工程によりアルミニウム（Ａｌ）な
どのメタルを埋め込む。さらに、ＩＧＢＴにおける工程
と同一の工程（ＲＩＥ法）により、不要な部分のＡｌを
除去し、アノード電極３２及びカソード電極３３を形成
する。以上の工程により、誘電体分離構造を持つツェナ
ーダイオードが完成する。
【００５１】このようなパワーＩＣの製造方法では、ロ
ジック部側で必要なｐ型拡散層２２の形成工程を用い
て、パワー出力部におけるＩＧＢＴのｐ型拡散層２２を
形成することが可能である。このため、工程数が増加す
ることはなく、製造方法上有利である。
ジック部側で必要なｐ型拡散層２２の形成工程を用い
て、パワー出力部におけるＩＧＢＴのｐ型拡散層２２を
形成することが可能である。このため、工程数が増加す
ることはなく、製造方法上有利である。
【００５２】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
【００５３】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
【００５４】
【発明の効果】以上述べたようにこの発明によれば、ラ
ッチアップによる破壊耐量を向上できると共に、電流電
圧特性のばらつきを低減することができる横型ＩＧＢＴ
を有する半導体装置及びその製造方法を提供することが
可能である。
ッチアップによる破壊耐量を向上できると共に、電流電
圧特性のばらつきを低減することができる横型ＩＧＢＴ
を有する半導体装置及びその製造方法を提供することが
可能である。
【図１】この発明の第１の実施の形態の誘電体分離構造
を持つ横型ＩＧＢＴの構造を示す断面図である。
を持つ横型ＩＧＢＴの構造を示す断面図である。
【図２】前記第１の実施の形態のＩＧＢＴと従来のＩＧ
ＢＴのターンオフ耐量を示す図である。
ＢＴのターンオフ耐量を示す図である。
【図３】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第１工程の断面図である。
示す第１工程の断面図である。
【図４】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第２工程の断面図である。
示す第２工程の断面図である。
【図５】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第３工程の断面図である。
示す第３工程の断面図である。
【図６】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第４工程の断面図である。
示す第４工程の断面図である。
【図７】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第５工程の断面図である。
示す第５工程の断面図である。
【図８】前記第１の実施の形態のＩＧＢＴの製造方法を
示す第６工程の断面図である。
示す第６工程の断面図である。
【図９】（ａ）はゲート電極の膜厚が５０００Å以上の
場合、（ｂ）は５０００Åより薄い場合の不純物の拡散
プロファイルを示す図である。
場合、（ｂ）は５０００Åより薄い場合の不純物の拡散
プロファイルを示す図である。
【図１０】前記第１の実施の形態のＩＧＢＴと従来のＩ
ＧＢＴの電流電圧特性を示す図である。
ＧＢＴの電流電圧特性を示す図である。
【図１１】この発明の第２の実施の形態としてのＩＧＢ
Ｔを有するパワーＩＣの構造を示す断面図である。
Ｔを有するパワーＩＣの構造を示す断面図である。
【図１２】従来の誘電体分離構造を持つ横型ＩＧＢＴの
構造を示す断面図である。
構造を示す断面図である。
【図１３】従来の誘電体分離構造を持つ他の横型ＩＧＢ
Ｔの構造を示す断面図である。
Ｔの構造を示す断面図である。
１１…ｎ- 型シリコン半導体層 １２…シリコン酸化膜（ＳｉＯ２） １３…ｎ- 型シリコン半導体層 １４…ゲート絶縁膜 １５…ゲート電極 １６…エミッタ電極 １７…コレクタ電極 １８…フィールド酸化膜（ＳｉＯ２） １９…ｐ型ベース拡散層 ２０…ｐ+ 型拡散層 ２１…ｎ+ 型拡散層 ２２…ｐ型拡散層 ２３…ｎ型バッファ拡散層 ２４…ｐ+ 型拡散層 ２５…層間絶縁膜 ３１…ポリシリコン膜 ３２…アノード電極 ３３…カソード電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新井 晴輝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 山口 好広 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F110 AA11 BB12 DD05 DD13 EE09 FF02 FF23 GG02 GG12 GG32 GG36 GG52 HJ13 HJ23 HL03 NN02 NN35 NN62 NN65 NN71 QQ11 QQ17
Claims (13)
- 【請求項１】 主面を有する第１導電型の半導体基体
と、 前記半導体基体に、互いに離間して形成された第２導電
型の第１、第２半導体領域と、 前記第１半導体領域に形成された第１導電型の第３半導
体領域と、 前記半導体基体の主面上に形成された、第１、第３半導
体領域にそれぞれ電気的に接続される第１主電極と、 前記半導体基体の主面上に形成された、第２半導体領域
に電気的に接続される第２主電極と、 前記半導体基体の主面上に形成されたゲート絶縁膜と、 少なくとも前記半導体基体上、および前記半導体基体と
前記第３半導体領域との間の前記第１半導体領域上に、
前記ゲート絶縁膜を介して形成されたゲート電極と、 前記第１半導体領域と前記第３半導体領域との間に形成
された、前記第１半導体領域の不純物濃度より高濃度の
第４半導体領域と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第４半導体領域は、前記ゲート電極
をマスク材とするセルフアラインを用いたイオン注入法
により形成され、前記ゲート電極下のチャネル領域には
形成されていないことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記ゲート電極と前記第２半導体領域と
の間の前記半導体基体上に形成された、前記ゲート絶縁
膜より膜厚が厚いフィールド絶縁膜を、さらに具備する
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記半導体基体は、誘電体分離層上に形
成された島領域であることを特徴とする請求項１乃至３
のいずれか１つに記載の半導体装置。 - 【請求項５】 前記ゲート電極は、ポリシリコン膜から
なり、膜厚は５０００Å以上であることを特徴とする請
求項１乃至４のいずれか１つに記載の半導体装置。 - 【請求項６】 前記半導体装置は、前記第１半導体領域
をベース、前記第３半導体領域をエミッタ、前記第２半
導体領域をコレクタとした絶縁ゲート型バイポーラトラ
ンジスタであることを特徴とする請求項１乃至５のいず
れか１つに記載の半導体装置。 - 【請求項７】 第１導電型の半導体基体に、第２導電型
の第１半導体領域を形成する工程と、 前記第１半導体領域上及び前記半導体基体上に、ゲート
絶縁膜を形成する工程と、 前記第１半導体領域上及び前記半導体基体上の前記ゲー
ト絶縁膜上に、ゲート電極を形成する工程と、 前記第１半導体領域に、前記ゲート電極をマスク材とす
るセルフアラインを用いたイオン注入法により、前記第
１半導体領域の不純物濃度より高濃度の第２半導体領域
を形成する工程と、 前記第２半導体領域上の前記第１半導体領域に、前記ゲ
ート電極をマスク材とするセルフアラインを用いたイオ
ン注入法により、第１導電型の第３半導体領域を形成す
る工程と、 前記半導体基体に、前記第１半導体領域と離間した第２
導電型の第４半導体領域を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 第１導電型の半導体基体に、第２導電型
の不純物をイオン注入し、前記半導体基体を熱処理して
前記不純物を拡散し第１半導体領域を形成する工程と、 前記第１半導体領域上及び前記半導体基体上に、ゲート
絶縁膜を形成する工程と、 前記第１半導体領域上及び前記半導体基体上の前記ゲー
ト絶縁膜上に、ゲート電極を形成する工程と、 前記第１半導体領域に、前記ゲート電極をマスク材とす
るセルフアラインを用いて、第２導電型の不純物をイオ
ン注入する第１イオン注入工程と、 前記第１半導体領域に、前記ゲート電極をマスク材とす
るセルフアラインを用いて、第１導電型の不純物を前記
第１イオン注入工程より浅い位置までイオン注入する第
２イオン注入工程と、 前記半導体基体の前記第１半導体領域と離間した領域
に、第２導電型の不純物をイオン注入する第３イオン注
入工程と、 前記第１、第２、第３イオン注入工程が全て終了した
後、前記半導体基体を熱処理して前記第１、第２、第３
イオン注入工程で注入した不純物を拡散し、前記第１半
導体領域の不純物濃度より高濃度の第２半導体領域、こ
の第２半導体領域上に位置する第３半導体領域、前記第
１半導体領域と離間した第４半導体領域を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項９】 前記ゲート電極と前記第４半導体領域と
の間の前記半導体基体上に、前記ゲート絶縁膜より膜厚
が厚いフィールド絶縁膜を形成する工程をさらに具備す
ることを特徴とする請求項７または８に記載の半導体装
置の製造方法。 - 【請求項１０】 前記半導体基体は、誘電体分離層上に
形成された島領域であることを特徴とする請求項７乃至
９のいずれか１つに記載の半導体装置の製造方法。 - 【請求項１１】 前記第２半導体領域を形成する工程で
は、ｐ型不純物が加速電圧１００ｋｅＶ以上、ドーズ量
１．０×１０１３〜１．０×１０１５ｃｍ− ２で導入さ
れることを特徴とする請求項７乃至１０のいずれか１つ
に記載の半導体装置の製造方法。 - 【請求項１２】 前記ゲート電極は、膜厚が５０００Å
以上のポリシリコン膜からなることを特徴とする請求項
１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記半導体装置は、前記第１半導体領
域をベース、前記第３半導体領域をエミッタ、前記第４
半導体領域をコレクタとした絶縁ゲート型バイポーラト
ランジスタであることを特徴とする請求項７または８に
記載の半導体装置の製造方法。
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