JP2001044393A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】 （修正有）
【課題】 新たなマスク工程を増やすことなく、耐圧仕
様の厳しい周辺回路部におけるトランジスタのサイドウ
ォールに比較して、メモリセル部におけるトランジスタ
のサイドウォールを薄膜化して、周辺回路部でのトラン
ジスタの耐圧仕様を確保し、メモリセル部の高集積化及
び微細化を実現する。 【解決手段】 同一半導体基板上のメモリセル部と周辺
回路部とに複数のトランジスタ（Tr)を備える半導体装
置の製造に際して、（ａ）前記周辺回路部にTrのゲート
を形成し、（ｂ）該ゲート側壁に第１サイドウォールス
ペーサ（SD)を形成し、（ｃ）前記メモリセル部にTrの
ゲートを形成し、（ｄ）前記周辺回路部及びメモリセル
部におけるゲート側壁に第２SDを形成することにより、
前記周辺回路部のTrにはデュアルSDを、前記メモリセル
部のTrにはシングルSDをそれぞれ形成する半導体装置の
製造方法。
様の厳しい周辺回路部におけるトランジスタのサイドウ
ォールに比較して、メモリセル部におけるトランジスタ
のサイドウォールを薄膜化して、周辺回路部でのトラン
ジスタの耐圧仕様を確保し、メモリセル部の高集積化及
び微細化を実現する。 【解決手段】 同一半導体基板上のメモリセル部と周辺
回路部とに複数のトランジスタ（Tr)を備える半導体装
置の製造に際して、（ａ）前記周辺回路部にTrのゲート
を形成し、（ｂ）該ゲート側壁に第１サイドウォールス
ペーサ（SD)を形成し、（ｃ）前記メモリセル部にTrの
ゲートを形成し、（ｄ）前記周辺回路部及びメモリセル
部におけるゲート側壁に第２SDを形成することにより、
前記周辺回路部のTrにはデュアルSDを、前記メモリセル
部のTrにはシングルSDをそれぞれ形成する半導体装置の
製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、より詳細には、メモリセル
部と周辺回路部とからなる半導体装置におけるメモリセ
ル部のトランジスタのゲートにシングルサイドウォール
スペーサを、周辺回路部のトランジスタのゲートにデュ
アルサイドウォールスペーサを有する半導体装置の製造
方法及び半導体装置に関する。
方法及び半導体装置に関し、より詳細には、メモリセル
部と周辺回路部とからなる半導体装置におけるメモリセ
ル部のトランジスタのゲートにシングルサイドウォール
スペーサを、周辺回路部のトランジスタのゲートにデュ
アルサイドウォールスペーサを有する半導体装置の製造
方法及び半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年の
ＩＣやＬＳＩなどの半導体装置の高集積化は著しく、高
度な微細化技術が必要になっている。例えば、半導体メ
モリなどに多様化されるＭＯＳ型構造の半導体装置は、
１つのウエル上に複数のゲート電極が配置している。よ
って、これらゲート電極間は、半導体装置の微細化によ
って、ますます狭くなってきている。
ＩＣやＬＳＩなどの半導体装置の高集積化は著しく、高
度な微細化技術が必要になっている。例えば、半導体メ
モリなどに多様化されるＭＯＳ型構造の半導体装置は、
１つのウエル上に複数のゲート電極が配置している。よ
って、これらゲート電極間は、半導体装置の微細化によ
って、ますます狭くなってきている。
【０００３】一方、このような半導体装置においては、
高電界によるホットキャリアが生じ、このホットキャリ
アが半導体装置のゲート酸化膜中に注入されるため、ト
ランジスタ特性の劣化が問題になっている。これに対し
て、ゲート酸化膜上のポリシリコンゲート側壁にサイド
ウォールを設け、このサイドウォール下部のドレイン近
傍にＬＤＤ（Lightly Doped Drain）構造を設け、この
領域における電界緩和により、ホットキャリアによる特
性の劣化を防止する方法が提案されている。ところで、
半導体メモリとして、随時に書き込み及び読み出しがで
きる不揮発性のフラッシュ・メモリがある。
高電界によるホットキャリアが生じ、このホットキャリ
アが半導体装置のゲート酸化膜中に注入されるため、ト
ランジスタ特性の劣化が問題になっている。これに対し
て、ゲート酸化膜上のポリシリコンゲート側壁にサイド
ウォールを設け、このサイドウォール下部のドレイン近
傍にＬＤＤ（Lightly Doped Drain）構造を設け、この
領域における電界緩和により、ホットキャリアによる特
性の劣化を防止する方法が提案されている。ところで、
半導体メモリとして、随時に書き込み及び読み出しがで
きる不揮発性のフラッシュ・メモリがある。
【０００４】フラッシュ・メモリは、図４（ａ）のメモ
リセル部及び図４（ｂ）の周辺回路部に示したように、
ｐ型のシリコン基板１上のメモリセル部及び周辺回路部
にそれぞれトランジスタが形成されており、このトラン
ジスタが上層に形成された配線層と、コンタクトプラグ
を介して接続されて構成されている。
リセル部及び図４（ｂ）の周辺回路部に示したように、
ｐ型のシリコン基板１上のメモリセル部及び周辺回路部
にそれぞれトランジスタが形成されており、このトラン
ジスタが上層に形成された配線層と、コンタクトプラグ
を介して接続されて構成されている。
【０００５】このフラッシュ・メモリは、ｎ+層１１に
よるドレイン領域及びコントロールゲート７に高電界を
かけ、トンネル酸化膜５を通してフローティングゲート
６に電荷を注入することにより書き込みを行い、ｎ+層
１１及びｎ-層１２によるソース領域にポジティブ、コ
ントロールゲート７にネガティブの電界をかけて電荷を
ソース領域側へ引き抜くことにより、消去が行われる。
よって、このようなフラッシュ・メモリなどの不揮発性
半導体記憶装置においては、メモリセル部では高集積化
及び微細化を実現するとともに、周辺回路部ではトラン
ジスタの厳しい耐圧仕様を確保しなければならない。
よるドレイン領域及びコントロールゲート７に高電界を
かけ、トンネル酸化膜５を通してフローティングゲート
６に電荷を注入することにより書き込みを行い、ｎ+層
１１及びｎ-層１２によるソース領域にポジティブ、コ
ントロールゲート７にネガティブの電界をかけて電荷を
ソース領域側へ引き抜くことにより、消去が行われる。
よって、このようなフラッシュ・メモリなどの不揮発性
半導体記憶装置においては、メモリセル部では高集積化
及び微細化を実現するとともに、周辺回路部ではトラン
ジスタの厳しい耐圧仕様を確保しなければならない。
【０００６】一般に、上記半導体装置は、製造工程を簡
略化するなどの観点から、一般に周辺回路部のトランジ
スタとメモリセル部のトランジスタを同時に形成する方
法が採られている。これに伴って、それらのゲート側壁
のサイドウォールも同時に形成することとなり、耐圧仕
様の厳しい周辺回路部のトランジスタのサイドウォール
の厚膜化に支配されて、メモリセル部におけるトランジ
スタのサイドウォールも同様に厚膜で形成されることと
なる。
略化するなどの観点から、一般に周辺回路部のトランジ
スタとメモリセル部のトランジスタを同時に形成する方
法が採られている。これに伴って、それらのゲート側壁
のサイドウォールも同時に形成することとなり、耐圧仕
様の厳しい周辺回路部のトランジスタのサイドウォール
の厚膜化に支配されて、メモリセル部におけるトランジ
スタのサイドウォールも同様に厚膜で形成されることと
なる。
【０００７】しかし、メモリセル部におけるトランジス
タのゲートのサイドウォールの厚膜化は、ますます高集
積化され、ゲート間の間隔が狭くなった場合に、図４
（ａ）に示したように、コンタクトプラグとトランジス
タのソース／ドレイン領域とのコンタクトの確保を困難
にする。このため、半導体装置の微細化及び高集積化と
コンタクトの確保との両立を図ることが要求されてい
る。
タのゲートのサイドウォールの厚膜化は、ますます高集
積化され、ゲート間の間隔が狭くなった場合に、図４
（ａ）に示したように、コンタクトプラグとトランジス
タのソース／ドレイン領域とのコンタクトの確保を困難
にする。このため、半導体装置の微細化及び高集積化と
コンタクトの確保との両立を図ることが要求されてい
る。
【０００８】本発明は、上記課題に鑑みなされたもので
あり、新たなマスク工程を増やすことなく、耐圧仕様の
厳しい周辺回路部におけるトランジスタのサイドウォー
ルに比較して、メモリセル部におけるトランジスタのサ
イドウォールを薄膜化することができる半導体装置の製
造方法及び半導体装置を提供することを目的とする。
あり、新たなマスク工程を増やすことなく、耐圧仕様の
厳しい周辺回路部におけるトランジスタのサイドウォー
ルに比較して、メモリセル部におけるトランジスタのサ
イドウォールを薄膜化することができる半導体装置の製
造方法及び半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、同一半
導体基板上のメモリセル部と周辺回路部とにそれぞれ複
数のトランジスタを備える半導体装置の製造に際して、
（ａ）前記周辺回路部にトランジスタのゲートを形成
し、（ｂ）該ゲート側壁に第１サイドウォールスペーサ
を形成し、（ｃ）前記メモリセル部にトランジスタのゲ
ートを形成し、（ｄ）前記周辺回路部及びメモリセル部
におけるゲート側壁に第２サイドウォールスペーサを形
成することにより、前記周辺回路部のトランジスタには
デュアルサイドウォールスペーサを、前記メモリセル部
のトランジスタにはシングルサイドウォールスペーサを
それぞれ形成する半導体装置の製造方法が提供される。
導体基板上のメモリセル部と周辺回路部とにそれぞれ複
数のトランジスタを備える半導体装置の製造に際して、
（ａ）前記周辺回路部にトランジスタのゲートを形成
し、（ｂ）該ゲート側壁に第１サイドウォールスペーサ
を形成し、（ｃ）前記メモリセル部にトランジスタのゲ
ートを形成し、（ｄ）前記周辺回路部及びメモリセル部
におけるゲート側壁に第２サイドウォールスペーサを形
成することにより、前記周辺回路部のトランジスタには
デュアルサイドウォールスペーサを、前記メモリセル部
のトランジスタにはシングルサイドウォールスペーサを
それぞれ形成する半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、まず、同一半導体基板上に、メモリセル部と
周辺回路部をと規定し、少なくとも１つの不純物領域
（ウェル）、素子分離膜、酸化膜等を形成する。
おいては、まず、同一半導体基板上に、メモリセル部と
周辺回路部をと規定し、少なくとも１つの不純物領域
（ウェル）、素子分離膜、酸化膜等を形成する。
【００１１】半導体基板としては、シリコン基板を使用
する。半導体基板に形成される不純物領域は、公知の方
法、例えば、イオン注入、熱拡散法等により、ｐ型又は
ｎ型の所望の不純物濃度で形成することができる。素子
分離膜は、公知の方法、例えば、ＬＯＣＯＳ法、トレン
チ素子分離法等を適宜選択して形成することができる。
酸化膜は、公知の方法、例えば、熱酸化、ＣＶＤ法等に
より、比較的薄膜状に、すなわちメモリセル部における
トランジスタのゲート酸化膜又はトンネル酸化膜として
利用できる薄膜状に形成することが好ましい。
する。半導体基板に形成される不純物領域は、公知の方
法、例えば、イオン注入、熱拡散法等により、ｐ型又は
ｎ型の所望の不純物濃度で形成することができる。素子
分離膜は、公知の方法、例えば、ＬＯＣＯＳ法、トレン
チ素子分離法等を適宜選択して形成することができる。
酸化膜は、公知の方法、例えば、熱酸化、ＣＶＤ法等に
より、比較的薄膜状に、すなわちメモリセル部における
トランジスタのゲート酸化膜又はトンネル酸化膜として
利用できる薄膜状に形成することが好ましい。
【００１２】工程（ａ）において、上記で得られた半導
体基板上の周辺回路部におけるトランジスタのゲートを
形成する。ゲートは、通常半導体装置のゲート電極の形
成に使用される材料、膜厚等であれば特に限定されるも
のではない。例えば、ポリシリコンの単層、ポリシリコ
ンとチタン、タングステン等の高融点金属とのシリサイ
ド、これらの複数層等により形成することができる。膜
厚は、例えば、１５００〜３５００Å程度が挙げられ
る。ゲートは、通常、まず半導体基板上全面に上記材料
膜をスパッタ法、ＣＶＤ法、蒸着法等により形成し、次
いでフォトリソグラフィ及びエッチング工程により所望
の形状にパターニングすることにより形成することがで
きる。
体基板上の周辺回路部におけるトランジスタのゲートを
形成する。ゲートは、通常半導体装置のゲート電極の形
成に使用される材料、膜厚等であれば特に限定されるも
のではない。例えば、ポリシリコンの単層、ポリシリコ
ンとチタン、タングステン等の高融点金属とのシリサイ
ド、これらの複数層等により形成することができる。膜
厚は、例えば、１５００〜３５００Å程度が挙げられ
る。ゲートは、通常、まず半導体基板上全面に上記材料
膜をスパッタ法、ＣＶＤ法、蒸着法等により形成し、次
いでフォトリソグラフィ及びエッチング工程により所望
の形状にパターニングすることにより形成することがで
きる。
【００１３】なお、周辺回路部にゲートを形成する際、
メモリセル部においてもゲート材料膜が形成されるが、
周辺回路部のゲート材料膜をパターニングする際のマス
クで、メモリセル部のゲート材料膜を被覆することによ
り、メモリセル部全面にゲート材料膜を残すことがで
き、このゲート材料膜は、後工程において、メモリセル
部におけるトランジスタのゲート材料として用いること
ができる。
メモリセル部においてもゲート材料膜が形成されるが、
周辺回路部のゲート材料膜をパターニングする際のマス
クで、メモリセル部のゲート材料膜を被覆することによ
り、メモリセル部全面にゲート材料膜を残すことがで
き、このゲート材料膜は、後工程において、メモリセル
部におけるトランジスタのゲート材料として用いること
ができる。
【００１４】工程（ｂ）において、周辺回路部のトラン
ジスタのゲート側壁に第１サイドウォールスペーサを形
成する。サイドウォールスペーサは、まずゲートが形成
された半導体基板上の全面に絶縁膜を形成し、次いで全
面をエッチバックすることにより形成することができ
る。サイドウォールスペーサを構成する絶縁膜として
は、例えば、シリコン酸化膜、シリコン窒化膜、これら
の積層膜等が挙げられる。絶縁膜の膜厚は、第１サイド
ウォールスペーサと後述する工程（ｄ）における第２サ
イドウォールスペーサとの合計幅が、動作電圧で周辺回
路部の耐圧を確保することができるように決定すること
が必要である。例えば、工程（ｄ）での第２サイドウォ
ールスペーサを形成する際の絶縁膜の膜厚にもよるが、
１５００〜２０００Å程度が挙げられる。これにより、
半導体基板上において、１０００〜１５００Å程度の幅
を有するサイドウォールスペーサを形成することができ
る。
ジスタのゲート側壁に第１サイドウォールスペーサを形
成する。サイドウォールスペーサは、まずゲートが形成
された半導体基板上の全面に絶縁膜を形成し、次いで全
面をエッチバックすることにより形成することができ
る。サイドウォールスペーサを構成する絶縁膜として
は、例えば、シリコン酸化膜、シリコン窒化膜、これら
の積層膜等が挙げられる。絶縁膜の膜厚は、第１サイド
ウォールスペーサと後述する工程（ｄ）における第２サ
イドウォールスペーサとの合計幅が、動作電圧で周辺回
路部の耐圧を確保することができるように決定すること
が必要である。例えば、工程（ｄ）での第２サイドウォ
ールスペーサを形成する際の絶縁膜の膜厚にもよるが、
１５００〜２０００Å程度が挙げられる。これにより、
半導体基板上において、１０００〜１５００Å程度の幅
を有するサイドウォールスペーサを形成することができ
る。
【００１５】なお、第１サイドウォールスペーサ形成の
ための絶縁膜は、メモリセル部においても形成される
が、メモリセル部ではゲート材料膜が全面に形成され、
その表面がメモリセル部内全体にわたって平坦であるた
め、絶縁膜の全面エッチバックにより、全面の絶縁膜を
除去することができ、周辺回路部のゲート側壁にのみサ
イドウォールスペーサを形成することができる。
ための絶縁膜は、メモリセル部においても形成される
が、メモリセル部ではゲート材料膜が全面に形成され、
その表面がメモリセル部内全体にわたって平坦であるた
め、絶縁膜の全面エッチバックにより、全面の絶縁膜を
除去することができ、周辺回路部のゲート側壁にのみサ
イドウォールスペーサを形成することができる。
【００１６】工程（ｃ）において、メモリセル部にゲー
トを形成する。ここでのゲートの形成は、工程（ａ）に
おいて形成され、メモリセル部に残存するゲート材料膜
をそのまま用い、同様の方法により所望の形状にパター
ニングすることにより形成することができる。なお、メ
モリセル部において、このゲート材料膜のみをゲートと
してパターニングしてもよいが、工程（ａ）の前に、あ
らかじめフローティングゲート用の材料膜を所望の形状
で形成し、さらに、この材料膜上に絶縁膜を形成してお
くことにより、フラッシュメモリセル構造のゲートとし
てパターニングすることが好ましい。ここで、あらかじ
めフローティングゲート用の材料膜としては、工程
（ａ）におけるゲート材料膜のなかから、適宜選択して
使用することができる。このフローティングゲート用の
材料膜の膜厚は、例えば、１０００〜１５００Å程度が
挙げられる。また、この材料膜上の絶縁膜としては、例
えばシリコン酸化膜、シリコン窒化膜又はこれらの積層
膜を、１００〜２００Å程度の膜厚で形成することが好
ましい。フローティングゲート用の材料膜は、半導体基
板上全面に形成し、次いで所望のマスクパターンを用い
て周辺回路部上に存在するフローティングゲート用材料
を除去するとともに、メモリセル部上においては、所望
の形状にパターニングしておくことが好ましい。これに
より、この工程（ｃ）において、フローティングゲート
上に絶縁膜を介してコントロールゲートが配置するフラ
ッシュメモリセル構造のゲートを形成することができ
る。
トを形成する。ここでのゲートの形成は、工程（ａ）に
おいて形成され、メモリセル部に残存するゲート材料膜
をそのまま用い、同様の方法により所望の形状にパター
ニングすることにより形成することができる。なお、メ
モリセル部において、このゲート材料膜のみをゲートと
してパターニングしてもよいが、工程（ａ）の前に、あ
らかじめフローティングゲート用の材料膜を所望の形状
で形成し、さらに、この材料膜上に絶縁膜を形成してお
くことにより、フラッシュメモリセル構造のゲートとし
てパターニングすることが好ましい。ここで、あらかじ
めフローティングゲート用の材料膜としては、工程
（ａ）におけるゲート材料膜のなかから、適宜選択して
使用することができる。このフローティングゲート用の
材料膜の膜厚は、例えば、１０００〜１５００Å程度が
挙げられる。また、この材料膜上の絶縁膜としては、例
えばシリコン酸化膜、シリコン窒化膜又はこれらの積層
膜を、１００〜２００Å程度の膜厚で形成することが好
ましい。フローティングゲート用の材料膜は、半導体基
板上全面に形成し、次いで所望のマスクパターンを用い
て周辺回路部上に存在するフローティングゲート用材料
を除去するとともに、メモリセル部上においては、所望
の形状にパターニングしておくことが好ましい。これに
より、この工程（ｃ）において、フローティングゲート
上に絶縁膜を介してコントロールゲートが配置するフラ
ッシュメモリセル構造のゲートを形成することができ
る。
【００１７】工程（ｄ）において、周辺回路部及びメモ
リセル部におけるゲート側壁に第２サイドウォールスペ
ーサを形成する。ここでの周辺回路部のゲート側壁に
は、すでに第１のサイドウォールスペーサが形成されて
いるので、この工程において、第１のサイドウォールス
ペーサ上に第２のサイドウォールスペーサが形成され、
デュアルサイドウォールスペーサ構造とすることができ
る。また、メモリセル部におけるフローティングゲート
及びコントロールゲートの側壁は、第２のサイドウォー
ルスペーサのみが形成されることとなる。サイドウォー
ルスペーサを形成するための絶縁膜は、シリコン酸化
膜、シリコン窒化膜又はこれらの積層膜等が挙げられる
が、シリコン窒化膜であることが好ましい。絶縁膜の膜
厚は、メモリセル部の集積度、つまり、ゲート間距離及
び配線層と半導体基板とのコンタクト面積又はコンタク
ト抵抗等を考慮して適宜調整することができ、例えば、
５００〜１０００Å程度が挙げられる。なお、第２サイ
ドウォールスペーサの形成は、工程（ｂ）における方法
と同様に形成することができる。
リセル部におけるゲート側壁に第２サイドウォールスペ
ーサを形成する。ここでの周辺回路部のゲート側壁に
は、すでに第１のサイドウォールスペーサが形成されて
いるので、この工程において、第１のサイドウォールス
ペーサ上に第２のサイドウォールスペーサが形成され、
デュアルサイドウォールスペーサ構造とすることができ
る。また、メモリセル部におけるフローティングゲート
及びコントロールゲートの側壁は、第２のサイドウォー
ルスペーサのみが形成されることとなる。サイドウォー
ルスペーサを形成するための絶縁膜は、シリコン酸化
膜、シリコン窒化膜又はこれらの積層膜等が挙げられる
が、シリコン窒化膜であることが好ましい。絶縁膜の膜
厚は、メモリセル部の集積度、つまり、ゲート間距離及
び配線層と半導体基板とのコンタクト面積又はコンタク
ト抵抗等を考慮して適宜調整することができ、例えば、
５００〜１０００Å程度が挙げられる。なお、第２サイ
ドウォールスペーサの形成は、工程（ｂ）における方法
と同様に形成することができる。
【００１８】本発明の半導体装置の製造方法では、上記
各工程の前、中、後の任意の工程において、メモリセル
部のソース／ドレイン領域、周辺回路部のソース／ドレ
イン領域、層間絶縁膜、コンタクトホール、コンタクト
プラグ又は配線層等の形成を適宜組み合わせて行うこと
により、半導体装置を製造することができる。なお、メ
モリセル部及び周辺回路部のソース／ドレイン領域は、
ＬＤＤ構造、ＤＤＤ構造、非対称のＬＤＤ又はＤＤＤ構
造等として形成してもよい。これらの形成は、半導体装
置の製造方法によって行われる公知の方法を適宜選択し
て行うことができる。
各工程の前、中、後の任意の工程において、メモリセル
部のソース／ドレイン領域、周辺回路部のソース／ドレ
イン領域、層間絶縁膜、コンタクトホール、コンタクト
プラグ又は配線層等の形成を適宜組み合わせて行うこと
により、半導体装置を製造することができる。なお、メ
モリセル部及び周辺回路部のソース／ドレイン領域は、
ＬＤＤ構造、ＤＤＤ構造、非対称のＬＤＤ又はＤＤＤ構
造等として形成してもよい。これらの形成は、半導体装
置の製造方法によって行われる公知の方法を適宜選択し
て行うことができる。
【００１９】以下、本発明の半導体装置の製造方法及び
この方法によって製造された半導体装置の実施例を図１
及び図２に基づいて説明する。なお、図１（ａ）〜図２
（ｊ）はメモリセル部、図１（ａ’）〜図２（ｊ’）は
周辺回路部を示す。まず、図１（ａ）及び（a’）に示
したように、周辺回路部Ａにおいて素子分離領域４、メ
モリセル部Ｍ及び周辺回路部Ａにおいて膜厚１００Å程
度のトンネル酸化膜５が形成されたｐ型シリコン基板１
に、所定のマスクパターンを用いて、ｐ型及びｎ型の不
純物をそれぞれ注入することにより、シリコン基板１表
面に、ｐ-ウェル２及びｎ-ウェル３を形成する。その
後、シリコン基板１上全面に１２００〜１５００Å程度
の膜厚のポリシリコン膜を形成し、所定のマスクパター
ンを用いて、ポリシリコン膜をパターニングし、メモリ
セル部Ｍのトンネル酸化膜５上にフローティングゲート
６ａを形成する。
この方法によって製造された半導体装置の実施例を図１
及び図２に基づいて説明する。なお、図１（ａ）〜図２
（ｊ）はメモリセル部、図１（ａ’）〜図２（ｊ’）は
周辺回路部を示す。まず、図１（ａ）及び（a’）に示
したように、周辺回路部Ａにおいて素子分離領域４、メ
モリセル部Ｍ及び周辺回路部Ａにおいて膜厚１００Å程
度のトンネル酸化膜５が形成されたｐ型シリコン基板１
に、所定のマスクパターンを用いて、ｐ型及びｎ型の不
純物をそれぞれ注入することにより、シリコン基板１表
面に、ｐ-ウェル２及びｎ-ウェル３を形成する。その
後、シリコン基板１上全面に１２００〜１５００Å程度
の膜厚のポリシリコン膜を形成し、所定のマスクパター
ンを用いて、ポリシリコン膜をパターニングし、メモリ
セル部Ｍのトンネル酸化膜５上にフローティングゲート
６ａを形成する。
【００２０】次に、図１（ｂ）及び（ｂ’）に示したよ
うに、メモリセル部Ｍのフローティングゲート６ａ上に
膜厚４０Å／７０Å／７０Å程度のＯＮＯ膜８を形成す
るとともに、周辺回路部Ａにゲート酸化膜９を形成す
る。続いて、ＮＯＮ膜８及びゲート酸化膜９上全面に、
２０００〜３０００Å程度の膜厚のポリシリコン膜７ａ
を形成する。続いて、図１（ｃ）及び（ｃ’）に示した
ように、周辺回路部Ａにおいてのみ、ポリシリコン膜７
ａをパターニングして、ゲート電極７ｂを形成する。
うに、メモリセル部Ｍのフローティングゲート６ａ上に
膜厚４０Å／７０Å／７０Å程度のＯＮＯ膜８を形成す
るとともに、周辺回路部Ａにゲート酸化膜９を形成す
る。続いて、ＮＯＮ膜８及びゲート酸化膜９上全面に、
２０００〜３０００Å程度の膜厚のポリシリコン膜７ａ
を形成する。続いて、図１（ｃ）及び（ｃ’）に示した
ように、周辺回路部Ａにおいてのみ、ポリシリコン膜７
ａをパターニングして、ゲート電極７ｂを形成する。
【００２１】次いで、図１（ｄ）及び（ｄ’）に示した
ように、シリコン基板１上全面に膜厚１５００〜２００
０Å程度のＨＴＯ膜を形成し、異方性エッチングにより
エッチバックを行うことにより、周辺回路部Ａにおける
ゲート電極７ｂの側壁にサイドウォールスペーサ１０を
形成する。この際のサイドウォールスペーサ１０のシリ
コン基板１上での幅は１０００〜１５００Å程度であ
る。
ように、シリコン基板１上全面に膜厚１５００〜２００
０Å程度のＨＴＯ膜を形成し、異方性エッチングにより
エッチバックを行うことにより、周辺回路部Ａにおける
ゲート電極７ｂの側壁にサイドウォールスペーサ１０を
形成する。この際のサイドウォールスペーサ１０のシリ
コン基板１上での幅は１０００〜１５００Å程度であ
る。
【００２２】その後、図１（ｅ）及び（ｅ’）に示した
ように、メモリセル部Ｍにおいてのみ、トンネル酸化膜
５、フローティングゲート６ａ、ＮＯＮ膜８及びポリシ
リコン膜７ａを連続的にパターニングして、フローティ
ングゲート６とコントロールゲート７を形成する。
ように、メモリセル部Ｍにおいてのみ、トンネル酸化膜
５、フローティングゲート６ａ、ＮＯＮ膜８及びポリシ
リコン膜７ａを連続的にパターニングして、フローティ
ングゲート６とコントロールゲート７を形成する。
【００２３】次に、図１（ｆ）及び（ｆ’）に示したよ
うに、周辺回路部Ａ及びメモリセル部のドレイン領域を
レジスト（図示せず）によりマスクして、メモリセル部
Ｍのソース領域にｎ-層１２を形成し、周辺回路部Ａを
レジストによりマスクして、ｎ+層１１を形成すること
により、ソース領域側にｎ-層１２及びｎ+層１１の２重
拡散層と、ドレイン領域側にｎ+層１１とを形成する。
うに、周辺回路部Ａ及びメモリセル部のドレイン領域を
レジスト（図示せず）によりマスクして、メモリセル部
Ｍのソース領域にｎ-層１２を形成し、周辺回路部Ａを
レジストによりマスクして、ｎ+層１１を形成すること
により、ソース領域側にｎ-層１２及びｎ+層１１の２重
拡散層と、ドレイン領域側にｎ+層１１とを形成する。
【００２４】続いて、図１（ｇ）及び（ｇ’）に示した
ように、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル
３をレジスト（図示せず）によりマスクして、周辺回路
部Ａのｐ-ウェル２にｎ-層１４を、メモリセル部Ｍ及び
周辺回路部Ａのｐ-ウエル２をレジストによりマスクし
てｎ-ウェル３にｐ-層１３をそれぞれ形成する。
ように、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル
３をレジスト（図示せず）によりマスクして、周辺回路
部Ａのｐ-ウェル２にｎ-層１４を、メモリセル部Ｍ及び
周辺回路部Ａのｐ-ウエル２をレジストによりマスクし
てｎ-ウェル３にｐ-層１３をそれぞれ形成する。
【００２５】次いで、図１（ｈ）及び（ｈ’）に示した
ように、シリコン基板１上全面に膜厚１０００〜１５０
０Å程度のＳｉＮ膜を形成し、異方性エッチングにより
エッチバックを行うことによって、メモリセル部Ｍにお
いては、フローティングゲート６及びコントロールゲー
ト７の側壁にサイドウォールスペーサ１５を形成し、周
辺回路部Ａにおいては、ゲート電極７ｂの側壁にＨＴＯ
膜によるサイドウォールスペーサ１０とＳｉＮ膜による
サイドウォールスペーサ１５とからなるデュアルサイド
ウォールを形成する。この際のＳｉＮ膜でのサイドウォ
ールスペーサのシリコン基板１上での幅は５００〜１０
００Å程度である。
ように、シリコン基板１上全面に膜厚１０００〜１５０
０Å程度のＳｉＮ膜を形成し、異方性エッチングにより
エッチバックを行うことによって、メモリセル部Ｍにお
いては、フローティングゲート６及びコントロールゲー
ト７の側壁にサイドウォールスペーサ１５を形成し、周
辺回路部Ａにおいては、ゲート電極７ｂの側壁にＨＴＯ
膜によるサイドウォールスペーサ１０とＳｉＮ膜による
サイドウォールスペーサ１５とからなるデュアルサイド
ウォールを形成する。この際のＳｉＮ膜でのサイドウォ
ールスペーサのシリコン基板１上での幅は５００〜１０
００Å程度である。
【００２６】次に、図１（ｉ）及び（ｉ’）に示したよ
うに、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル３
をレジスト（図示せず）によりマスクして、周辺回路部
Ａのｐ-ウェル２にｎ+層１７を、メモリセル部Ｍ及び周
辺回路部Ａのｐ-ウエル２をレジストによりマスクして
ｎ-ウェル３にｐ+層１６をそれぞれ形成することによ
り、ＬＤＤ構造のソース／ドレイン領域を形成する。
うに、メモリセル部Ｍ及び周辺回路部Ａのｎ-ウエル３
をレジスト（図示せず）によりマスクして、周辺回路部
Ａのｐ-ウェル２にｎ+層１７を、メモリセル部Ｍ及び周
辺回路部Ａのｐ-ウエル２をレジストによりマスクして
ｎ-ウェル３にｐ+層１６をそれぞれ形成することによ
り、ＬＤＤ構造のソース／ドレイン領域を形成する。
【００２７】その後、メモリセル部Ｍ及び周辺回路部Ａ
において、コントロールゲート７、ゲート電極７ｂ、ソ
ース／ドレイン領域上にチタンシリサイド１８を形成
し、続いて、層間絶縁膜１９、コンタクトホール、コン
タクトプラグ２０、配線層２１等の形成を行い、さら
に、これらの形成を繰り返すことにより、図３（ａ）及
び（ｂ）に示すような不揮発性半導体装置を完成する。
において、コントロールゲート７、ゲート電極７ｂ、ソ
ース／ドレイン領域上にチタンシリサイド１８を形成
し、続いて、層間絶縁膜１９、コンタクトホール、コン
タクトプラグ２０、配線層２１等の形成を行い、さら
に、これらの形成を繰り返すことにより、図３（ａ）及
び（ｂ）に示すような不揮発性半導体装置を完成する。
【００２８】上記製造方法によれば、メモリセル部Ｍに
おいては、周辺回路部Ａのトランジスタに対して、サイ
ドウォールスペーサを非常に薄くすることができるた
め、メモリセル部Ｍにおけるトランジスタと配線層２１
とのコンタクトの間隔を狭くすることができ、セル面積
を小さくすることが可能になる。また、本実施例では、
第１サイドウォールスペーサ形成のためのＨＴＯ膜の形
成とエッチバックの工程が増えるだけで、周辺回路部Ａ
を特別にマスクする必要はなく、従来と比較して使用マ
スク枚数の増加はない。
おいては、周辺回路部Ａのトランジスタに対して、サイ
ドウォールスペーサを非常に薄くすることができるた
め、メモリセル部Ｍにおけるトランジスタと配線層２１
とのコンタクトの間隔を狭くすることができ、セル面積
を小さくすることが可能になる。また、本実施例では、
第１サイドウォールスペーサ形成のためのＨＴＯ膜の形
成とエッチバックの工程が増えるだけで、周辺回路部Ａ
を特別にマスクする必要はなく、従来と比較して使用マ
スク枚数の増加はない。
【００２９】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、マスク工程を特に増大させることなく周辺回路部の
トランジスタとメモリセル部のトランジスタを同時に形
成することができ、しかも、耐圧仕様の厳しい周辺回路
部のトランジスタのサイドウォールを厚膜化に形成して
耐圧仕様を確保できるとともに、メモリセル部の高集積
化及び微細化を実現することができる。また、第２のサ
イドウォールスペーサとしてシリコン窒化膜を使用した
場合には、層間絶縁膜１９形成後のメモリセル部のコン
タクト開口の時に、酸化膜のサイドウォールスペーサの
場合にはゲート側部が露出する可能性があるが、シリコ
ン窒化膜の場合には確実にゲート側部を保護することが
できる。
ば、マスク工程を特に増大させることなく周辺回路部の
トランジスタとメモリセル部のトランジスタを同時に形
成することができ、しかも、耐圧仕様の厳しい周辺回路
部のトランジスタのサイドウォールを厚膜化に形成して
耐圧仕様を確保できるとともに、メモリセル部の高集積
化及び微細化を実現することができる。また、第２のサ
イドウォールスペーサとしてシリコン窒化膜を使用した
場合には、層間絶縁膜１９形成後のメモリセル部のコン
タクト開口の時に、酸化膜のサイドウォールスペーサの
場合にはゲート側部が露出する可能性があるが、シリコ
ン窒化膜の場合には確実にゲート側部を保護することが
できる。
【図１】本発明の半導体装置の製造方法の実施例を説明
するための要部の概略断面製造工程図である。
するための要部の概略断面製造工程図である。
【図２】本発明の半導体装置の製造方法の実施例を説明
するための要部の概略断面製造工程図である。
するための要部の概略断面製造工程図である。
【図３】本発明の半導体装置の製造方法によって形成さ
れた半導体装置の要部の概略断面図である。
れた半導体装置の要部の概略断面図である。
【図４】従来の半導体装置の製造方法の実施例を説明す
るための要部の概略断面製造工程図である。
るための要部の概略断面製造工程図である。
１ シリコン基板（半導体基板） ２ ｐ-ウェル ３ ｎ-ウェル ４ 素子分離領域 ５ トンネル酸化膜 ６、６ａ フローティングゲート（メモリセル部のゲー
ト） ７ コントロールゲート（メモリセル部のゲート） ７ａ ポリシリコン膜 ７ｂ ゲート電極（周辺回路部のゲート） ８ ＯＮＯ膜 ９ ゲート酸化膜 １０ サイドウォールスペーサ（第１のサイドウォール
スペーサ） １１ ｎ+層 １２ ｎ-層 １３ ｐ-層 １４ ｎ-層 １５ サイドウォールスペーサ（第２のサイドウォール
スペーサ） １６ ｐ+層 １７ ｎ+層 １８ チタンシリサイド １９ 層間絶縁膜 ２０ 配線層 ２１ コンタクトプラグ
ト） ７ コントロールゲート（メモリセル部のゲート） ７ａ ポリシリコン膜 ７ｂ ゲート電極（周辺回路部のゲート） ８ ＯＮＯ膜 ９ ゲート酸化膜 １０ サイドウォールスペーサ（第１のサイドウォール
スペーサ） １１ ｎ+層 １２ ｎ-層 １３ ｐ-層 １４ ｎ-層 １５ サイドウォールスペーサ（第２のサイドウォール
スペーサ） １６ ｐ+層 １７ ｎ+層 １８ チタンシリサイド １９ 層間絶縁膜 ２０ 配線層 ２１ コンタクトプラグ
Claims (3)
- 【請求項１】 同一半導体基板上のメモリセル部と周辺
回路部とにそれぞれ複数のトランジスタを備える半導体
装置の製造に際して、（ａ）前記周辺回路部にトランジ
スタのゲートを形成し、（ｂ）該ゲート側壁に第１サイ
ドウォールスペーサを形成し、（ｃ）前記メモリセル部
にトランジスタのゲートを形成し、（ｄ）前記周辺回路
部及びメモリセル部におけるゲート側壁に第２サイドウ
ォールスペーサを形成することにより、前記周辺回路部
のトランジスタにはデュアルサイドウォールスペーサ
を、前記メモリセル部のトランジスタにはシングルサイ
ドウォールスペーサをそれぞれ形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 第２サイドウォールスペーサを、窒化シ
リコン膜で形成する請求項１に記載の方法。 - 【請求項３】 同一半導体基板上のメモリセル部と周辺
回路部とにそれぞれ複数のトランジスタを備え、前記メ
モリセル部のトランジスタのゲートは、窒化シリコン膜
による第１サイドウォールスペーサを有し、前記周辺回
路部のトランジスタのゲートは、外側に窒化シリコン膜
による第１サイドウォールスペーサが形成されたデュア
ルサイドウォールスペーサを有してなることを特徴とす
る半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21996999A JP3516616B2 (ja) | 1999-08-03 | 1999-08-03 | 半導体装置の製造方法及び半導体装置 |
| US09/587,187 US6380584B1 (en) | 1999-08-03 | 2000-06-05 | Semiconductor memory device with single and double sidewall spacers |
| TW089111142A TW456028B (en) | 1999-08-03 | 2000-06-08 | Semiconductor device and process for manufacturing semiconductor device |
| KR10-2000-0032414A KR100402703B1 (ko) | 1999-08-03 | 2000-06-13 | 반도체장치 및 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21996999A JP3516616B2 (ja) | 1999-08-03 | 1999-08-03 | 半導体装置の製造方法及び半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001044393A true JP2001044393A (ja) | 2001-02-16 |
| JP3516616B2 JP3516616B2 (ja) | 2004-04-05 |
Family
ID=16743875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21996999A Expired - Fee Related JP3516616B2 (ja) | 1999-08-03 | 1999-08-03 | 半導体装置の製造方法及び半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6380584B1 (ja) |
| JP (1) | JP3516616B2 (ja) |
| KR (1) | KR100402703B1 (ja) |
| TW (1) | TW456028B (ja) |
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| US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
| KR100509828B1 (ko) * | 2002-09-19 | 2005-08-24 | 동부아남반도체 주식회사 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
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| KR100766233B1 (ko) | 2006-05-15 | 2007-10-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조 방법 |
| KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
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| JPH01292863A (ja) | 1988-05-20 | 1989-11-27 | Fujitsu Ltd | 半導体装置の製造方法 |
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-
1999
- 1999-08-03 JP JP21996999A patent/JP3516616B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-05 US US09/587,187 patent/US6380584B1/en not_active Expired - Lifetime
- 2000-06-08 TW TW089111142A patent/TW456028B/zh not_active IP Right Cessation
- 2000-06-13 KR KR10-2000-0032414A patent/KR100402703B1/ko active IP Right Grant
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