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JP2002026314A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2002026314A
JP2002026314A JP2000205070A JP2000205070A JP2002026314A JP 2002026314 A JP2002026314 A JP 2002026314A JP 2000205070 A JP2000205070 A JP 2000205070A JP 2000205070 A JP2000205070 A JP 2000205070A JP 2002026314 A JP2002026314 A JP 2002026314A
Authority
JP
Japan
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region
drain
layer
source region
conductivity type
Prior art date
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Abandoned
Application number
JP2000205070A
Other languages
English (en)
Inventor
Kiminori Watanabe
君則 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000205070A priority Critical patent/JP2002026314A/ja
Priority to US09/746,223 priority patent/US6489653B2/en
Publication of JP2002026314A publication Critical patent/JP2002026314A/ja
Priority to US10/277,744 priority patent/US6707104B2/en
Priority to US10/748,187 priority patent/US6989568B2/en
Abandoned legal-status Critical Current

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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

(57)【要約】 【課題】 破壊耐量を向上することが可能な半導体装置
を提供する。 【解決手段】 デバイス内部において、ドレイン領域１
５及びソース領域１６は、ｐウェル層１４により囲まれ
た構造になっており、ドレイン部の基板１１表面から埋
め込み層１２に達する深さまで高濃度のｎ型ディープ拡
散層１９が形成されている。さらに、ドレインコンタク
ト領域２０とソース領域１６との距離Ｘは、埋め込み層
１２上のエピタキシャル層１３の膜厚Ｙよりも長く、か
つ素子の微細化を妨げない程度の長さにされている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧用の半導体
装置に係わり、特に横形構造のパワーＭＯＳＦＥＴに関
する。
【０００２】
【従来の技術】高耐圧用のパワーＭＯＳＦＥＴは、オン
抵抗を下げるために、電流経路の短い横形構造を採用
し、さらにデバイス長を短くして最適化を図っている。
【０００３】図６は、従来の高耐圧用の横形パワーＭＯ
ＳＦＥＴの断面図を示している。
【０００４】図６に示すように、ｐ型の半導体基板１１
１にｎ型の埋め込み層１１２が形成され、この埋め込み
層１１２上にｎ型のエピタキシャル層１１３がエピタキ
シャル成長により形成されている。このエピタキシャル
層１１３の表面にｐ型のウェル層１１４が選択的に形成
され、このウェル層１１４の表面に低濃度のｎ-型のド
レイン領域１１５が選択的に形成されている。このドレ
イン領域１１５と離間して、ウェル層１１４の表面に高
濃度のｎ+型のソース領域１１６が選択的に形成されて
いる。ドレイン領域１１５とソース領域１１６との間の
半導体基板１１１上、即ちチャネル１１７上には、半導
体基板１１１と絶縁してゲート電極１１８が形成されて
いる。
【０００５】また、ドレイン領域１１５内には、ドレイ
ン領域１１５よりも高濃度のｎ+型のドレインコンタク
ト領域１２０が形成されている。このドレインコンタク
ト領域１２０とチャネル１１７との間の半導体基板１１
１にはフィールド絶縁膜１２１が形成されている。ま
た、ウェル層１１４の表面において、ソース領域１１６
と隣接してソースコンタクト領域１２２が形成されてい
る。
【０００６】また、ウェル層１１４と離間して、ｎ型の
分離拡散層１２３がウェル層１１４を囲んで形成され、
この分離拡散層１２３は埋め込み層１１２の端部に達す
るように設けられている。分離拡散層１２３の表面に
は、この分離拡散層１２３よりも高濃度のｎ+型のドレ
インコンタクト領域１２４が形成されている。
【０００７】フィールド絶縁膜１２１及び各半導体領域
が形成された半導体基板１１１上には、層間絶縁膜１２
５が形成されている。この層間絶縁膜１２５は、ドレイ
ンコンタクト領域１２０、１２４の表面を露出するコン
タクト孔１２６と、ソース領域１１６及びソースコンタ
クト領域１２２の表面を露出するコンタクト孔１２７と
を有する。
【０００８】層間絶縁膜１２５上には、コンタクト孔１
２６を介してドレインコンタクト領域１２０、１２４に
接する第１、第２のドレイン電極１２８、１２９と、コ
ンタクト孔１２７を介してソース領域１１６及びソース
コンタクト領域１２２に接するソース電極１３０とが形
成されている。第１のドレイン電極１２８はドレインコ
ンタクト領域１２０を介してドレイン領域１１５に電気
的に接続され、ソース電極１３０はソースコンタクト領
域１２２を介してウェル層１１４にも電気的に接続され
ている。また、一方の第２のドレイン電極１２９はドレ
インコンタクト領域１２４、分離拡散層１２３、及び埋
め込み層１１２を介して他方の第２のドレイン電極１２
９と電気的に接続されている。
【０００９】さらに、分離拡散層１２３と離間してｐ型
のウェル層１３１が形成され、このウェル層１３１と半
導体基板１１１とを接続するｐ型の埋め込み層１３２が
形成されている。また、ウェル層１３１上にこのウェル
層１３１よりも高濃度のｐ+型のグランドコンタクト領
域１３３が形成され、層間絶縁膜１２５内のコンタクト
孔１３４を介してグランドコンタクト領域１３３に接す
るグランド電極１３５が形成されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の高耐圧用の半導体装置、特にハイサイドスイッチと
しての横形構造のパワーＭＯＳＦＥＴは、縦形構造の高
耐圧デバイスに比べてドレイン部のｎ+拡散層（ドレイ
ンコンタクト領域１２０）が浅いため、ＰＮジャンクシ
ョンが浅く、ソース−ドレイン間の容量が小さくなる。
従って、ドレイン電極１２８を介してサージが印加され
たとき、サージ電荷を十分にチャージすることができな
いため、サージ電流を緩和できない。また、電流のパス
が基板１１１の界面に形成されているため、ドレインコ
ンタクト領域１２０の湾曲面１２０’に電界が集中し易
い。従って、縦形構造の高耐圧デバイスに比べて静電気
による破壊耐量（ＥＳＤ破壊耐量）が低い。
【００１１】そこで、従来、アクティブクランプ保護回
路等の保護回路を高耐圧デバイスに設けることにより、
ＥＳＤ破壊耐量の向上を図っていた。しかし、保護回路
が取り付けられない回路構成があることや、保護回路を
設けられる場合も素子面積が大きくなるためチップ面積
の増大を招くこと等により、ＥＳＤ破壊耐量を向上させ
ることが非常に困難であった。
【００１２】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、破壊耐量を向
上することが可能な半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
【００１４】本発明の第１の半導体装置は、第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込み層と、前記埋め込み層上に形成された第２
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に形成された第１導電型のウェル層と、前記ウェル
層の表面に選択的に形成された第２導電型のソース領域
と、前記ウェル層の表面に、前記ソース領域と離間して
選択的に形成された第２導電型のドレイン領域と、前記
ドレイン領域の表面に選択的に形成された前記ドレイン
領域よりも高濃度の第２導電型のドレインコンタクト領
域と、前記ドレイン領域と前記ソース領域との間の前記
半導体基板上に、この半導体基板と絶縁して形成された
ゲート電極と、前記ドレインコンタクト領域上に形成さ
れ、前記ドレインコンタクト領域を介して前記ドレイン
領域に電気的に接続する第１のドレイン電極と、前記ソ
ース領域上に形成され、前記ソース領域に電気的に接続
するソース電極と、前記ウェル層と離間して前記ウェル
層を囲んで形成され、前記埋め込み層に接する第２導電
型の分離拡散層と、前記分離拡散層上に形成され、前記
第１のドレイン電極と電気的に接続する第２のドレイン
電極とを具備し、前記ドレインコンタクト領域と前記ソ
ース領域との距離Ｘは、前記埋め込み層上の前記エピタ
キシャル層の膜厚Ｙよりも長くなっている。
【００１５】上記第１の半導体装置によれば、ドレイン
電極を介してサージが印加されたとき、サージ電流を距
離Ｘの方向（横方向）よりも膜厚Ｙの方向（縦方向）へ
主に逃がすことができる。これにより、横方向よりも縦
方向において電界が集中し、埋め込み層でブレークダウ
ンが生じる。つまり、ドレインコンタクト領域の湾曲面
における電界集中が減少し、横方向におけるブレークダ
ウンを抑制できる。その結果、電界集中が緩和され、素
子の破壊耐量が向上できる。さらに、デバイス内部にお
いて、ドレイン領域及びソース領域は、ウェル層内に形
成されているため、電流パスがソース領域にまで広がる
ことを防止できるため、素子の抵抗を低減できる。
【００１６】本発明の第２の半導体装置は、第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込み層と、前記埋め込み層上に形成された第２
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に選択的に形成された第１導電型のウェル層と、前
記ウェル層の表面に選択的に形成された第２導電型のソ
ース領域と、前記エピタキシャル層又は前記ウェル層の
表面に、前記ソース領域と離間して選択的に形成された
第２導電型のドレイン領域と、前記ドレイン領域の表面
に選択的に形成された前記ドレイン領域よりも高濃度の
第２導電型のドレインコンタクト領域と、前記ドレイン
領域に前記ドレイン領域の下面よりも深く、前記埋め込
み層に接して形成された第２導電型のディープ拡散層
と、前記ドレイン領域と前記ソース領域との間の前記半
導体基板上に、この半導体基板と絶縁して形成されたゲ
ート電極と、前記ドレインコンタクト領域上に形成さ
れ、前記ドレインコンタクト領域を介して前記ドレイン
領域に電気的に接続する第１のドレイン電極と、前記ソ
ース領域上に形成され、前記ソース領域に電気的に接続
するソース電極と、前記ウェル層と離間して前記ドレイ
ン領域及び前記ソース領域を囲んで形成され、前記埋め
込み層に接する第２導電型の分離拡散層と、前記分離拡
散層上に形成され、前記第１のドレイン電極と電気的に
接続する第２のドレイン電極とを具備し、前記ディープ
拡散層と前記ソース領域との距離Ｘ’は、前記埋め込み
層上の前記エピタキシャル層の膜厚Ｙよりも長くなって
いる。
【００１７】上記第２の半導体装置によれば、ドレイン
電極を介してサージが印加されたとき、サージ電流を距
離Ｘ’の方向（横方向）よりも膜厚Ｙの方向（縦方向）
へ主に逃がすことができる。これにより、横方向よりも
縦方向において電界が集中し、埋め込み層でブレークダ
ウンが生じる。つまり、ドレインコンタクト領域の湾曲
面における電界集中が減少し、横方向におけるブレーク
ダウンを抑制できる。その結果、電界集中が緩和され、
素子の破壊耐量が向上できる。また、ドレイン部の基板
表面から埋め込み層に達する深さまでディープ拡散層が
形成されているため、ソース−ドレイン間の容量を大き
くできる。従って、ドレイン電極を介してサージが印加
されたとき、この容量にてサージ電荷を十分にチャージ
できるため、サージ電圧を抑制できる。その結果、ドレ
インコンタクト領域の湾曲面における電界集中が緩和さ
れ、ＥＳＤ破壊耐量を向上できる。
【００１８】本発明の第３の半導体装置は、第１導電型
の半導体基板と、前記半導体基板に形成された第２導電
型の埋め込み層と、前記埋め込み層上に形成された第２
導電型のエピタキシャル層と、前記エピタキシャル層の
表面に選択的に形成された第１導電型のウェル層と、前
記ウェル層の表面に選択的に形成された第２導電型のソ
ース領域と、前記エピタキシャル層又は前記ウェル層の
表面に、前記ソース領域と離間して選択的に形成された
第２導電型のドレイン領域と、前記ドレイン領域に前記
ドレイン領域の下面よりも深く、前記埋め込み層に接し
て形成され、前記ドレイン領域よりも高濃度の第２導電
型のディープ拡散層と、前記ドレイン領域と前記ソース
領域との間の前記半導体基板上に、この半導体基板と絶
縁して形成されたゲート電極と、前記ディープ拡散層上
に形成され、前記ディープ拡散層を介して前記ドレイン
領域に電気的に接続する第１のドレイン電極と、前記ソ
ース領域上に形成され、前記ソース領域に電気的に接続
するソース電極と、前記ウェル層と離間して前記ドレイ
ン領域及び前記ソース領域を囲んで形成され、前記埋め
込み層に接する第２導電型の分離拡散層と、前記分離拡
散層上に形成され、前記第１のドレイン電極と電気的に
接続する第２のドレイン電極とを具備し、前記ディープ
拡散層と前記ソース領域との距離Ｘ’は、前記埋め込み
層上の前記エピタキシャル層の膜厚Ｙよりも長くなって
いる。
【００１９】上記第３の半導体装置によれば、上記第２
の半導体装置と同様の効果が得られる。
【００２０】尚、上記第１乃至第３の半導体装置におい
て、前記距離Ｘ又は前記距離Ｘ’は、前記膜厚Ｙに対し
て、前記膜厚Ｙの１０％乃至５０％長いことが望まし
い。
【００２１】上記第２、第３の半導体装置において、前
記ドレイン領域及び前記ソース領域は、前記ウェル層内
に形成されていることが望ましい。また、前記ディープ
拡散層の濃度は、３．０×１０12ｃｍ-3乃至５．０×１
０15ｃｍ-3であることが望ましい。
【００２２】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
【００２３】［第１の実施形態］第１の実施形態は、ド
レインコンタクト領域とソース領域との距離Ｘは、埋め
込み層上のエピタキシャル層の膜厚Ｙよりも長く、かつ
素子の微細化を妨げない程度の長さにされていることに
特徴がある。これにより、横方向の電界集中を抑制し、
破壊耐量の向上を図っている。
【００２４】図１は、本発明の第１の実施形態に係る高
耐圧用の横形ＭＯＳＦＥＴの断面図を示している。
【００２５】図１に示すように、ｐ型の半導体基板１１
にｎ型の埋め込み層１２が形成され、この埋め込み層１
２上にｎ型のエピタキシャル層１３がエピタキシャル成
長により形成されている。このエピタキシャル層１３の
表面にｐ型のウェル層１４が選択的に形成され、このウ
ェル層１４の表面に低濃度のｎ-型のドレイン領域１５
が選択的に形成されている。このドレイン領域１５と離
間して、ウェル層１４の表面に高濃度のｎ+型のソース
領域１６が選択的に形成されている。ドレイン領域１５
とソース領域１６との間の半導体基板１１上、即ちチャ
ネル１７上には、半導体基板１１と絶縁してゲート電極
１８が形成されている。
【００２６】また、ドレイン領域１５の表面にドレイン
領域１５よりも高濃度のｎ+型のドレインコンタクト領
域２０が形成されている。ドレインコンタクト領域２０
とチャネル１７との間の半導体基板１１にはフィールド
絶縁膜２１が形成されている。また、ウェル層１４の表
面において、ソース領域１６と隣接してソースコンタク
ト領域２２が形成されている。
【００２７】また、ウェル層１４と離間して、ｎ型の分
離拡散層２３がウェル層１４を囲んで形成され、この分
離拡散層２３は埋め込み層１２の端部に達するように設
けられている。分離拡散層２３の表面には、この分離拡
散層２３よりも高濃度のｎ+型のドレインコンタクト領
域２４が形成されている。
【００２８】フィールド絶縁膜２１及び各半導体領域が
形成された半導体基板１１上には、層間絶縁膜２５が形
成されている。この層間絶縁膜２５は、ドレインコンタ
クト領域２０、２４の表面を露出するコンタクト孔２６
と、ソース領域１６及びソースコンタクト領域２２の表
面を露出するコンタクト孔２７とを有する。
【００２９】層間絶縁膜２５上には、コンタクト孔２６
を介してドレインコンタクト領域２０、２４に接する第
１、第２のドレイン電極２８、２９と、コンタクト孔２
７を介してソース領域１６及びソースコンタクト領域２
２に接するソース電極３０とが形成されている。第１の
ドレイン電極２８はドレインコンタクト領域２０を介し
てドレイン領域１５に電気的に接続され、ソース電極３
０はソースコンタクト領域２２を介してウェル層１４に
も電気的に接続されている。また、一方の第２のドレイ
ン電極２９はドレインコンタクト領域２４、分離拡散層
２３、及び埋め込み層１２を介して他方の第２のドレイ
ン電極２９と電気的に接続されている。
【００３０】さらに、分離拡散層２３と離間してｐ型の
ウェル層３１が形成され、このウェル層３１と半導体基
板１１とを接続するｐ型の埋め込み層３２が形成されて
いる。また、ウェル層３１上にこのウェル層３１よりも
高濃度のｐ+型のグランドコンタクト領域３３が形成さ
れ、層間絶縁膜２５内のコンタクト孔３４を介してグラ
ンドコンタクト領域３３に接するグランド電極３５が形
成されている。
【００３１】このような第１の実施形態において、ソー
ス−ドレイン間の距離、即ちｎ+型のドレインコンタク
ト領域２０とｎ+型のソース領域１６との距離をＸと
し、ドレイン−埋め込み層間の距離、即ち埋め込み層１
２上のエピタキシャル層１３の膜厚をＹとしたとき、ド
レインコンタクト領域２０とソース領域１６との距離Ｘ
は、エピタキシャル層１３の膜厚Ｙよりも長く（Ｘ＞
Ｙ）、かつ素子の微細化を妨げない程度の長さにされて
いる。例えば、距離Ｘは、膜厚Ｙに対して、膜厚Ｙの１
０％乃至５０％長くすることが望ましい。
【００３２】上記第１の実施形態によれば、埋め込み層
１２、分離拡散層２３及びドレインコンタクト領域２４
からなるｎ型の拡散層で囲まれた横形パワーＭＯＳＦＥ
Ｔにおいて、ドレインコンタクト領域２０とソース領域
１６との距離Ｘは、埋め込み層１２上のエピタキシャル
層１３の膜厚Ｙよりも長く、かつ素子の微細化を妨げな
い程度の長さにされている。
【００３３】従って、ドレイン電極２８を介してサージ
が印加されたとき、サージ電流を距離Ｘの方向（横方
向）よりも膜厚Ｙの方向（縦方向）へ主に逃がすことが
できる。これにより、横方向よりも縦方向において電界
が集中し、ｎ型埋め込み層１２でブレークダウンが生じ
る。つまり、ドレインコンタクト領域２０の湾曲面にお
ける電界集中が減少し、横方向におけるブレークダウン
を抑制できる。その結果、電界集中が緩和され、素子の
破壊耐量が向上できる。
【００３４】さらに、デバイス内部において、ドレイン
領域１５及びソース領域１６は、ｐウェル層１４内に形
成されている。従って、電流パスがソース領域１６にま
で広がることを防止できるため、素子の抵抗を低減でき
る。これにより、ドレインコンタクト領域２０とソース
領域１６との距離Ｘが、埋め込み層１２上のエピタキシ
ャル層１３の膜厚Ｙよりも長くても、距離Ｘが長くなる
ことによる素子性能の劣化を防止することが可能であ
る。
【００３５】［第２の実施形態］第２の実施形態は、ド
レイン部の基板表面から埋め込み層に達する深さまで高
濃度のｎ型ディープ拡散層が形成されており、さらに、
ディープ拡散層とソース領域との距離Ｘ’は、埋め込み
層上のエピタキシャル層の膜厚Ｙよりも長く、かつ素子
の微細化を妨げない程度の長さにされていることに特徴
がある。これにより、横方向よりも縦方向に電界を集中
させ、かつソース−ドレイン間の容量を大きくすること
により、破壊耐量の向上を図っている。以下、第１の実
施形態と異なる構造についてのみ説明する。
【００３６】図２は、本発明の第２の実施形態に係る高
耐圧用の横形ＭＯＳＦＥＴの断面図を示している。
【００３７】図２に示すように、第２の実施形態が第１
の実施形態と異なるところは、ドレイン領域１５内にお
いて、このドレイン領域１５の下面よりも深く、基板１
１表面から埋め込み層１２に接する深さまで高濃度のｎ
型のディープ拡散層１９が形成されていることである。
これにより、第２のドレイン電極２９はドレインコンタ
クト領域２４、２０、分離拡散層２３、埋め込み層１
２、及びディープ拡散層１９を介して第１のドレイン電
極２８と電気的に接続されている。
【００３８】また、第１の実施形態では、ｐウェル層１
４内にドレイン領域１５、ソース領域１６及びソースコ
ンタクト領域２２が形成されていた。これに対し、第２
の実施形態では、ｐウェル層１４’内にはソース領域１
６及びソースコンタクト領域２２のみが形成され、ドレ
イン領域１５はｐウェル層１４’と離間して形成されて
いる。そして、分離拡散層２３は、ｐウェル層１４’と
離間して、ドレイン領域１５及びソース領域１６が形成
された素子領域を囲んで形成されている。
【００３９】尚、上述したディープ拡散層１９の濃度
は、サージ印加時にディープ拡散層１９の全面が空乏化
しない濃度以上に設定され、かつリーク電流の発生を抑
制できる濃度以下に設定されている。従って、ディープ
拡散層１９の濃度は、例えば、３．０×１０12ｃｍ-3乃
至５．０×１０15ｃｍ-3であることが望ましい。
【００４０】このような第２の実施形態において、ソー
ス−ドレイン間の距離、即ちディープ拡散層１９とｎ+
型のソース領域１６との距離をＸ’とし、ドレイン−埋
め込み層間の距離、即ち埋め込み層１２上のエピタキシ
ャル層１３の膜厚をＹとしたとき、ディープ拡散層１９
とソース領域１６との距離Ｘ’は、エピタキシャル層１
３の膜厚Ｙよりも長く（Ｘ＞Ｙ）、かつ素子の微細化を
妨げない程度の長さにされている。例えば、距離Ｘ’
は、膜厚Ｙに対して、膜厚Ｙの１０％乃至５０％長くす
ることが望ましい。
【００４１】上記第２の実施形態によれば、第１の実施
形態と同様に、ディープ拡散層１９とソース領域１６と
の距離Ｘ’は、埋め込み層１２上のエピタキシャル層１
３の膜厚Ｙよりも長く、かつ素子の微細化を妨げない程
度の長さにされている。従って、ドレイン電極２８を介
してサージが印加されたとき、サージ電流を距離Ｘ’の
方向（横方向）よりも膜厚Ｙの方向（縦方向）へ主に逃
がすことができる。これにより、横方向よりも縦方向に
おいて電界が集中し、ｎ型埋め込み層１２でブレークダ
ウンが生じる。つまり、ドレインコンタクト領域２０の
湾曲面における電界集中が減少し、横方向におけるブレ
ークダウンを抑制できる。その結果、電界集中が緩和さ
れ、素子の破壊耐量が向上できる。
【００４２】また、ドレイン部の基板１１表面から埋め
込み層１２に達する深さまで高濃度のｎ型ディープ拡散
層１９が形成されている。このため、ソース−ドレイン
間の容量を大きくできる。従って、ドレイン電極２８を
介してサージが印加されたとき、この容量にてサージ電
荷を十分にチャージできるため、サージ電圧を抑制でき
る。その結果、ドレインコンタクト領域２０の湾曲面に
おける電界集中がさらに緩和され、ＥＳＤ破壊耐量をさ
らに向上できる。
【００４３】さらに、ディープ拡散層１９は、サージ印
加時にディープ拡散層１９の全面が空乏化しない濃度に
設定されている。これにより、サージによる電界集中を
さらに緩和し、ＥＳＤ破壊耐量をさらに向上できる。
【００４４】尚、第２の実施形態は上記構造に限定され
ず、以下に説明するような構造でもよい。
【００４５】図３は、第２の実施形態における他の構造
を示している。図３に示すように、上記第１の実施形態
と同様に、デバイス内部において、ドレイン領域１５及
びソース領域１６は、ｐウェル層１４内に形成されてい
てもよい。この場合、上記第２の実施形態における効果
と同様の効果を得ることができるだけでなく、さらに、
電流パスがソース領域１６にまで広がることを防止でき
るため、素子の抵抗を低減できる。また、上記構造のよ
うに複数のｐウェル層１４’を形成する必要がないた
め、製造工程が容易となる。
【００４６】［第３の実施形態］第３の実施形態は、第
２の実施形態と同様に、ドレイン部の基板表面から埋め
込み層に達する深さまでディープ拡散層が形成されお
り、さらに、このディープ拡散層がドレインコンタクト
領域の役割も兼ねていることに特徴がある。以下、第２
の実施形態と異なる構造についてのみ説明する。
【００４７】図４は、本発明の第３の実施形態に係る高
耐圧用の横形ＭＯＳＦＥＴの断面図を示している。
【００４８】図４に示すように、第３の実施形態が第２
の実施形態と異なるところは、ドレインコンタクト領域
２０が設けられずに、ドレイン領域１５にドレイン電極
２８と直接接するディープ拡散層１９’が形成されてい
ることである。つまり、このディープ拡散層１９’がド
レインコンタクト領域２０の役割も兼ねているため、ド
レインコンタクト領域２０のようにｎ+型の高濃度の拡
散層となっている。
【００４９】上記第３の実施形態によれば、第２の実施
形態と同様の効果を得ることができる。さらに、不純物
プロファイルが均一となり、電界集中がより防止できる
という利点がある。
【００５０】尚、第３の実施形態は上記構造に限定され
ず、以下に説明するような構造でもよい。
【００５１】図５は、第３の実施形態における他の構造
を示している。図５に示すように、上記第１の実施形態
と同様に、デバイス内部において、ドレイン領域１５及
びソース領域１６は、ｐウェル層１４内に形成されてい
てもよい。この場合、上記第３の実施形態における効果
と同様の効果を得ることができるだけでなく、さらに、
電流パスがソース領域１６にまで広がることを防止でき
るため、素子の抵抗を低減できる。また、上記構造のよ
うに複数のｐウェル層１４’を形成する必要がないた
め、製造工程が容易となる。
【００５２】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
【００５３】
【発明の効果】以上説明したように本発明によれば、破
壊耐量を向上することが可能な半導体装置を提供でき
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を
示す断面図。
【図２】本発明の第２の実施形態に係わる半導体装置を
示す断面図。
【図３】本発明の第２の実施形態に係わる他の構造の半
導体装置を示す断面図。
【図４】本発明の第３の実施形態に係わる半導体装置を
示す断面図。
【図５】本発明の第３の実施形態に係わる他の構造の半
導体装置を示す断面図。
【図６】従来技術による半導体装置を示す断面図。
【符号の説明】
１１…ｐ型半導体基板、 １２…ｎ型埋め込み層、 １３…ｎ型エピタキシャル層、 １４、１４’、３１…ｐ型ウェル層、 １５…ｎ-型ドレイン領域、 １６…ｎ+型ソース領域、 １７…チャネル、 １８…ゲート電極、 １９、１９’…ｎ型ディープ拡散層、 ２０、２４…ｎ+型ドレインコンタクト領域、 ２１…フィールド絶縁膜、 ２２…ｐ+型ソースコンタクト領域、 ２３…ｎ型分離拡散層、 ２５…層間絶縁膜、 ２６、２７、３４…コンタクト孔、 ２８、２９…ドレイン電極、 ３０…ソース電極、 ３２…ｐ型埋め込み層、 ３３…グランドコンタクト領域、 ３５…グランド電極。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込み層
    と、 前記埋め込み層上に形成された第２導電型のエピタキシ
    ャル層と、 前記エピタキシャル層の表面に形成された第１導電型の
    ウェル層と、 前記ウェル層の表面に選択的に形成された第２導電型の
    ソース領域と、 前記ウェル層の表面に、前記ソース領域と離間して選択
    的に形成された第２導電型のドレイン領域と、 前記ドレイン領域の表面に選択的に形成された前記ドレ
    イン領域よりも高濃度の第２導電型のドレインコンタク
    ト領域と、 前記ドレイン領域と前記ソース領域との間の前記半導体
    基板上に、この半導体基板と絶縁して形成されたゲート
    電極と、 前記ドレインコンタクト領域上に形成され、前記ドレイ
    ンコンタクト領域を介して前記ドレイン領域に電気的に
    接続する第１のドレイン電極と、 前記ソース領域上に形成され、前記ソース領域に電気的
    に接続するソース電極と、 前記ウェル層と離間して前記ウェル層を囲んで形成さ
    れ、前記埋め込み層に接する第２導電型の分離拡散層
    と、 前記分離拡散層上に形成され、前記第１のドレイン電極
    と電気的に接続する第２のドレイン電極とを具備し、 前記ドレインコンタクト領域と前記ソース領域との距離
    Ｘは、前記埋め込み層上の前記エピタキシャル層の膜厚
    Ｙよりも長くなっていることを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込み層
    と、 前記埋め込み層上に形成された第２導電型のエピタキシ
    ャル層と、 前記エピタキシャル層の表面に選択的に形成された第１
    導電型のウェル層と、 前記ウェル層の表面に選択的に形成された第２導電型の
    ソース領域と、 前記エピタキシャル層又は前記ウェル層の表面に、前記
    ソース領域と離間して選択的に形成された第２導電型の
    ドレイン領域と、 前記ドレイン領域の表面に選択的に形成された前記ドレ
    イン領域よりも高濃度の第２導電型のドレインコンタク
    ト領域と、 前記ドレイン領域に前記ドレイン領域の下面よりも深
    く、前記埋め込み層に接して形成された第２導電型のデ
    ィープ拡散層と、 前記ドレイン領域と前記ソース領域との間の前記半導体
    基板上に、この半導体基板と絶縁して形成されたゲート
    電極と、 前記ドレインコンタクト領域上に形成され、前記ドレイ
    ンコンタクト領域を介して前記ドレイン領域に電気的に
    接続する第１のドレイン電極と、 前記ソース領域上に形成され、前記ソース領域に電気的
    に接続するソース電極と、 前記ウェル層と離間して前記ドレイン領域及び前記ソー
    ス領域を囲んで形成され、前記埋め込み層に接する第２
    導電型の分離拡散層と、 前記分離拡散層上に形成され、前記第１のドレイン電極
    と電気的に接続する第２のドレイン電極とを具備し、 前記ディープ拡散層と前記ソース領域との距離Ｘ’は、
    前記埋め込み層上の前記エピタキシャル層の膜厚Ｙより
    も長くなっていることを特徴とする半導体装置。
  3. 【請求項３】 第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の埋め込み層
    と、 前記埋め込み層上に形成された第２導電型のエピタキシ
    ャル層と、 前記エピタキシャル層の表面に選択的に形成された第１
    導電型のウェル層と、 前記ウェル層の表面に選択的に形成された第２導電型の
    ソース領域と、 前記エピタキシャル層又は前記ウェル層の表面に、前記
    ソース領域と離間して選択的に形成された第２導電型の
    ドレイン領域と、 前記ドレイン領域に前記ドレイン領域の下面よりも深
    く、前記埋め込み層に接して形成され、前記ドレイン領
    域よりも高濃度の第２導電型のディープ拡散層と、 前記ドレイン領域と前記ソース領域との間の前記半導体
    基板上に、この半導体基板と絶縁して形成されたゲート
    電極と、 前記ディープ拡散層上に形成され、前記ディープ拡散層
    を介して前記ドレイン領域に電気的に接続する第１のド
    レイン電極と、 前記ソース領域上に形成され、前記ソース領域に電気的
    に接続するソース電極と、 前記ウェル層と離間して前記ドレイン領域及び前記ソー
    ス領域を囲んで形成され、前記埋め込み層に接する第２
    導電型の分離拡散層と、 前記分離拡散層上に形成され、前記第１のドレイン電極
    と電気的に接続する第２のドレイン電極とを具備し、 前記ディープ拡散層と前記ソース領域との距離Ｘ’は、
    前記埋め込み層上の前記エピタキシャル層の膜厚Ｙより
    も長くなっていることを特徴とする半導体装置。
  4. 【請求項４】 前記ドレイン領域及び前記ソース領域
    は、前記ウェル層内に形成されていることを特徴とする
    請求項２又は３記載の半導体装置。
  5. 【請求項５】 前記距離Ｘ又は前記距離Ｘ’は、前記膜
    厚Ｙに対して、前記膜厚Ｙの１０％乃至５０％長いこと
    を特徴とする請求項１乃至４記載の半導体装置。
  6. 【請求項６】 前記ディープ拡散層の濃度は、３．０×
    １０12ｃｍ-3乃至５．０×１０15ｃｍ-3であることを特
    徴とする請求項２乃至４記載の半導体装置。
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