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JP2002050645A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002050645A
JP2002050645A JP2000236022A JP2000236022A JP2002050645A JP 2002050645 A JP2002050645 A JP 2002050645A JP 2000236022 A JP2000236022 A JP 2000236022A JP 2000236022 A JP2000236022 A JP 2000236022A JP 2002050645 A JP2002050645 A JP 2002050645A
Authority
JP
Japan
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semiconductor device
substrate
semiconductor
adhesive sheet
manufacturing
Prior art date
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Application number
JP2000236022A
Other languages
English (en)
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JP3605009B2 (ja
Inventor
Koji Iketani
浩司 池谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
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Priority to TW090109250A priority patent/TW492172B/zh
Priority to US09/911,972 priority patent/US6528330B2/en
Priority to KR1020010046791A priority patent/KR100662690B1/ko
Priority to CNB011247614A priority patent/CN1184677C/zh
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Abstract

(57)【要約】 【課題】 従来の半導体装置の電気的特性の測定、判定
工程と良品と判定された半導体装置のテーピング工程と
は、別々の工程で処理されていた。そのため、テーピン
グ工程の前工程として半導体装置が、良品のランク別に
分けられる工程が必要であり、余分な時間と工程を要し
てしまう欠点があった。 【解決手段】 本発明は、半導体装置４０の特性の測
定、判定工程のとき、該半導体装置４０のデータをテス
ターのメモリに記憶させる。そして、図１０の（Ｂ）の
ように、全ての半導体装置４０のデータは個々に記録さ
れる。そのことで、半導体装置４０がテーピングされる
際、１本のテーピングラインで、このデータに基づき特
性のランク別に半導体装置がテーピングされることに特
徴を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にリードレスによりパッケージ外形を縮小
して実装面積を低減し、大幅なコストダウンが可能な半
導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造においては、ウェハか
らダイシングして分離した半導体チップをリードフレー
ムに固着し、金型と樹脂注入によるトランスファーモー
ルドによってリードフレーム上に固着された半導体チッ
プを封止し、封止された半導体チップを個々の半導体装
置毎に分離するという工程が行われている。このリード
フレームには短冊状あるいはフープ状のフレームが用い
られており、いずれにしろ１回の封止工程で複数個の半
導体装置が同時に封止されている。
【０００３】図１５は、ウェハ上に形成された半導体チ
ップのチェック工程を示す。この工程では、ウェハ上に
形成された１個１個の半導体チップ１の良、不良が判定
される。まず、ウェハの位置認識がされ、プローブの針
１４がチップサイズ分だけ送られて各半導体チップ１の
電極パットに接触する。そして、この状態で、あらかじ
めプログラムされている入力信号波形を入力電極パット
から入力し、出力端子から一定の信号波形が出力され、
これをテスターが読み取り良、不良の判定がされる。こ
こで、不良の判定がされた半導体チップ１はマーキング
がされ、半導体チップ１がリードフレームに固着される
際には、認識用カメラがこのマーキングを認識し不良な
半導体チップ１は除かれる。
【０００４】図１６は、トランスファーモールド工程を
示す。トランスファーモールド工程では、ダイボンド、
ワイヤボンドにより半導体チップ１が固着されたリード
フレーム２を、上下金型３Ａ、３Ｂで形成したキャビテ
ィ４の内部に設置し、キャビティ４内にエポキシ樹脂を
注入することにより、半導体チップ１の封止が行われ
る。このようなトランスファーモールド工程の後、リー
ドフレーム２を各半導体チップ１毎に切断して、個別の
半導体装置が製造される（例えば特開平０５−１２９４
７３号）。
【０００５】この時、図１７に示すように、金型３Ｂの
表面には多数個のキャビティ４ａ〜４ｆと、樹脂を注入
するための樹脂源５と、ランナー６、及びランナー６か
ら各キャビティ４ａ〜４ｆに樹脂を流し込むためのゲー
ト７とが設けられている。これらは全て金型３Ｂ表面に
設けた溝である。短冊状のリードフレームであれば、１
本のリードフレームに例えば１０個の半導体チップ１が
搭載されており、１本のリードフレームに対応して、１
０個のキャビティ４と１０本のゲート７、及び１本のラ
ンナー６が設けられる。そして、金型３表面には例えば
リードフレーム２０本分のキャビティ４が設けられる。
【０００６】図１８は、上記のトランスファーモールド
によって製造した半導体装置を示す。トランジスタ等の
素子が形成された半導体チップ１がリードフレームのア
イランド８上に半田等のろう材９によって固着実装さ
れ、半導体チップ１の電極パッドとリード１０とがワイ
ヤ１１で接続され、半導体チップ１の周辺部分が上記キ
ャビティの形状に合致した樹脂１２で被覆され、樹脂１
２の外部にリード端子１０の先端部分が導出されたもの
である。
【０００７】次に、ウェハ上に形成された半導体チップ
１が、上記した製造方法により個々の半導体装置に形成
され、それらの半導体装置の電気的特性（ｈｆｅランク
別）は、テスターで測定、判定される。このとき、図１
５で説明したように、ウェハチェック工程でのウェハ状
態では正確に測定されなかった項目や、製品規格に照ら
してより厳しい測定項目でチェックが行われる。そし
て、この半導体装置の電気的特性の測定、判定工程で
は、全ての半導体装置が一定の方向に揃えられ、１個ず
つ半導体装置がチェックされる。この工程後、良品と判
定された半導体装置は、テーピングされ出荷される。
【０００８】
【発明が解決しようとする課題】従来のトランスファー
モールドにより個別の半導体装置を製造する方法では、
トランスファーモールド後に個々の半導体装置に分離さ
れてばらばらにされるため、各半導体装置を一定の方向
に揃えて個別に電気的特性（ｈｆｅランク別）の測定を
行っていた。その後、判定結果により半導体装置の特性
別に分けられてから特性別にテーピングされていたた
め、余分な時間と工程を要してしまう欠点があった。
【０００９】また、半導体装置の電気的特性の測定、判
定工程により電気的特性を判定された半導体装置を１度
ｈｆｅランクごとに種別することなくそのままテーピン
グする場合では、テーピングラインを複数本準備しなけ
ればならない。そのため、テーピング装置をシンプルに
形成することが出来ず作業スペースを余分に占めてしま
う欠点や、良品の半導体装置を多ランクに判定すること
に限界があるという欠点があった。
【００１０】
【課題を解決するための手段】本発明は、上述した各事
情に鑑みて成されたものであり、複数の搭載部を有する
基板の該搭載部の各々に半導体チップを固着し、前記各
搭載部に固着した前記半導体チップの各々を共通の樹脂
層で被覆した後に、前記基板を前記樹脂層を当接させて
粘着シートに貼り付け、ダイシングおよび測定を前記粘
着シートに貼り付けられた状態で行うことにより、個別
の半導体装置に分離することなく粘着シートで一体に支
持された状態で測定を行うことに特徴を有する。
【００１１】また本発明では、複数の搭載部を有する基
板の該搭載部の各々に半導体チップを固着し、前記各搭
載部に固着した前記半導体チップの各々を共通の樹脂層
で被覆した後に、前記基板を前記樹脂層を当接させて粘
着シートに貼り付け、ダイシングおよび測定を前記粘着
シートに貼り付けられた状態で行い、更に前記粘着シー
トに貼り付けられた半導体装置を直接キャリアテープに
収納することにより、キャリアテープに収納するまで個
別の半導体装置に分離することなく粘着シートで一体に
支持された状態で作業を行えることに特徴を有する。
【００１２】更に、前記個々の半導体装置の電気的特性
を良品であるか不良品であるかを判定するだけでなく、
良品の中でもどのランクの良品に値するかを判定するこ
とができる。そして、前記基板上に形成された全ての半
導体装置は、前記基板に形成されている位置、電気的特
性のレベル等をデータとして記憶され、テーピング時に
必要とされる電気的特性の半導体装置を選択的に収集
し、テーピングされることに特徴を有する。
【００１３】
【発明の実施の形態】以下に本発明の実施の形態を詳細
に説明する。
【００１４】本発明の第１の工程は、図１から図３に示
すように、複数の搭載部を有する基板を準備することに
ある。
【００１５】まず図１に示すように、１個の半導体装置
に対応する搭載部２０を複数個分、例えば１００個分を
１０行１０列に縦横に配置した大判の基板２１を準備す
る。基板２１は、セラミックやガラスエポキシ等からな
る絶縁基板であり、それらが１枚あるいは数枚重ね合わ
されて、合計の板厚が２００〜３５０μｍと製造工程に
おける機械的強度を維持し得る板厚を有している。
【００１６】基板２１の各搭載部２０の表面には、タン
グステン等の金属ペーストの印刷と、金の電解メッキに
よる導電パターンが形成されている。また、基板２１の
裏面側には、外部接続電極としての電極パターンが形成
されている。
【００１７】図２（Ａ）は基板２１の表面に形成した導
電パターンを示す平面図、図２（Ｂ）は基板２１の断面
図である。
【００１８】点線で囲んだ各搭載部２０は、例えば長辺
×短辺が１．０ｍｍ×０．８ｍｍの矩形形状を有してお
り、これらは互いに２０〜５０μｍの間隔を隔てて縦横
に配置されている。前記間隔は後の工程でのダイシング
ライン２４となる。導電パターンは、各搭載部２０内に
おいてアイランド部２５とリード部２６を形成し、これ
らのパターンは各搭載部２０内において同一形状であ
る。アイランド部２５は半導体チップを搭載する箇所で
あり、リード部２６は半導体チップの電極パッドとワイ
ヤ接続する箇所である。アイランド部２５からは２本の
第１の連結部２７が連続したパターンで延長される。こ
れらの線幅はアイランド部２５よりも狭い線幅で、例え
ば０．１ｍｍの線幅で延在する。第１の連結部２７はダ
イシングライン２４を超えて隣の搭載部２０のリード部
２６に連結する。更に、リード部２６からは各々第２の
連結部２８が、第１の連結部２７とは直行する方向に延
在し、ダイシングライン２４を越えて隣の搭載部２０の
リード部２４に連結する。第２の連結部２８は更に、搭
載部２０群の周囲を取り囲む共通連結部２９に連結す
る。このように第１と第２の連結部２７、２８が延在す
ることによって、各搭載部２０のアイランド部２５とリ
ード部２６とを電気的に共通接続する。これは金等の電
解メッキを行う際に、共通電極とするためである。
【００１９】図２（Ｂ）を参照して、絶縁基板２１に
は、各搭載部２０毎にスルーホール３０が設けられてい
る。スルーホール３０の内部はタングステンなどの導電
材料によって埋設されている。そして、各スルーホール
３０に対応して、裏面側に外部電極３１を形成する。
【００２０】図３は、基板２１を裏面側から観測して外
部電極３１ａ〜３１ｄのパターンを示した平面図であ
る。これらの外部電極３１ａ、３１ｂ、３１ｃ、３１ｄ
は、搭載部２０の端から０．０５〜０．１ｍｍ程度後退
されており、且つ各々が独立したパターンで形成されて
いる。にもかかわらず、電気的には各スルーホール３０
を介して共通連結部２９に接続される。これにより、導
電パターンを一方の電極とする電解メッキ法ですべての
導電パターン上に金メッキ層を形成することが可能とな
る。また、ダイシングライン２４を横断するのは線幅が
狭い第１と第２の連結部２７、２８だけにすることがで
きる。
【００２１】本発明の第２の工程は、図４に示すよう
に、搭載部の各々に半導体チップを固着し、ワイヤーボ
ンディングすることにある。
【００２２】金メッキ層を形成した基板２１の各搭載部
２０毎に、半導体チップ３３をダイボンド、ワイヤボン
ドする。半導体チップ３３はアイランド部２５表面にＡ
ｇペーストなどの接着剤によって固定し、半導体チップ
３３の電極パッドとリード部３２ａ、３２ｂとを各々ワ
イヤ３４で接続する。半導体チップ３３としては、バイ
ポーラトランジスタ、パワーＭＯＳＦＥＴ等の３端子の
能動素子を形成している。バイポーラ素子を搭載した場
合は、アイランド部２５に接続された外部電極３１ａ、
３１ｂがコレクタ端子であり、リード部２６に各々接続
された外部電極３１ｃ、３１ｄがベース・エミッタ電極
となる。
【００２３】次に、本発明の第３の工程は、図５に示す
ように、基板の上を樹脂層で被覆し、各搭載部に固着し
た半導体チップの各々を共通の樹脂層で被覆することに
ある。
【００２４】図５（Ａ）に示すように、基板２１の上方
に移送したディスペンサ（図示せず）から所定量のエポ
キシ系液体樹脂を滴下（ポッティング）し、すべての半
導体チップ３３を共通の樹脂層３５で被覆する。例えば
一枚の基板２１に１００個の半導体チップ３３を搭載し
た場合は、１００個全ての半導体チップ３３を一括して
被覆する。前記液体樹脂として例えばＣＶ５７６ＡＮ
（松下電工製）を用いた。滴下した液体樹脂は比較的粘
性が高く、表面張力を有しているので、その表面が湾曲
する。
【００２５】続いて図５（Ｂ）に示すように、滴下した
樹脂層３５を１００〜２００度、数時間の熱処理（キュ
ア）にて硬化させた後に、湾曲面を研削することによっ
て樹脂層３５の表面を平坦面に加工する。研削にはダイ
シング装置を用い、ダイシングブレード３６によって樹
脂層３５の表面が基板２１から一定の高さに揃うよう
に、樹脂層３５表面を削る。この工程では、樹脂層３５
の膜厚を０．３〜１．０ｍｍに成形する。平坦面は、少
なくとも最も外側に位置する半導体チップ３３を個別半
導体装置に分離したときに、規格化したパッケージサイ
ズの樹脂外形を構成できるように、その端部まで拡張す
る。前記ブレードには様々な板厚のものが準備されてお
り、比較的厚めのブレードを用いて、切削を複数回繰り
返すことで全体を平坦面に形成する。
【００２６】また、滴下した樹脂層３５を硬化する前
に、樹脂層３５表面に平坦な成形部材を押圧して平坦且
つ水平な面に成形し、後に硬化させる手法も考えられ
る。
【００２７】次に、本発明の第４の工程は、図６に示す
ように、基板２１を樹脂層３５を当接させて粘着シート
５０を貼り付けることにある。
【００２８】図６（Ａ）に示すように、基板２１を反転
し、樹脂層３５の表面に粘着シート５０（たとえば、商
品名：ＵＶシート、リンテック株式会社製）を貼り付け
る。先の工程で樹脂層３５表面を平坦且つ基板２１表面
に対して水平の面に加工したことによって、樹脂層３５
側に貼り付けても基板２１が傾くことなく、その水平垂
直の精度を維持することができる。
【００２９】図６（Ｂ）に示すように、ステンレス製の
リング状の金属枠５１に粘着シート５０の周辺を貼り付
け、粘着シート５０の中央部分には６個の基板２１が間
隔を設けて貼り付けられる。
【００３０】次に、本発明の第５の工程は、図７に示す
ように、基板の裏面側から、搭載部毎に、基板と樹脂層
とをダイシングして、個々の半導体装置に分離すること
にある。
【００３１】図７（Ａ）に示すように、搭載部２０毎に
基板および樹脂層３５を切断して各々の半導体装置に分
離する。切断にはダイシング装置のダイシングブレード
３６を用い、ダイシングライン２４に沿って樹脂層３５
と基板２１とを同時にダイシングすることにより、搭載
部２０毎に分割した半導体装置を形成する。ダイシング
工程においては前記ダイシングブレード３６がダイシン
グシート５０の表面に到達するような切削深さで切断す
る。この時には、基板２１の裏面側からも観測可能な合
わせマーク（例えば、基板２１の周辺部分に形成した貫
通孔や、金メッキ層の一部）をダイシング装置側で自動
認識し、これを位置基準として用いてダイシングする。
また、電極パターン３１ａ、３１ｂ、３１ｃ、３１ｄや
アイランド部２５がダイシングブレード３６に接しない
パターン設計としている。これは、金メッキ層の切断性
が比較的悪いので、金メッキ層のバリが生じるのを極力
防止する事を目的にしたものである。従って、ダイシン
グブレード３６と金メッキ層とが接触するのは、電気的
導通を目的とした第１と第２の接続部２７、２８のみで
ある。
【００３２】図７（Ｂ）に示すように、金属枠５１に周
辺を貼り付けられた粘着シート５０に貼り付けられた複
数枚の基板２１は１枚ずつダイシングライン２４を認識
して、ダイシング装置で縦方向の各ダイシングライン２
４に従って分離され、続いて金属枠５１を９０度回転さ
せて横方向の各ダイシングライン２４に従って分離され
る。ダイシングにより分離された各半導体装置は粘着剤
で粘着シート５０にそのままの状態で指示されており、
個別にバラバラに分離されない。
【００３３】次に、本発明の第６の工程は本発明の特徴
とする工程であり、図８（Ａ）、（Ｂ）に示すように、
粘着シート５０に一体に支持されたダイシング後の各半
導体装置の特性の測定が行われる。
【００３４】図８（Ａ）に示すように、粘着シート５０
に一体に支持された各半導体装置の基板２１を裏面側に
露出した外部電極３１ａ〜３１ｄにプローブの針５２を
当てて、各半導体装置の特性パラメータ等を個別に測定
して良不良および特性別（ｈｆｅランク別）の判定を行
う。基板２１はセラミックやガラスエポキシ等からなる
絶縁基板を用いているので、製造工程での伸縮による基
板の大きさのばらつきや粘着シート５０で支持している
ための微小な位置ずれを考慮して、外部電極３１ａ〜３
１ｄの位置ずれを検出して位置補正をしながらプローブ
の針５２を外部電極３１ａ〜３１ｄに当てて 測定を行
う。
【００３５】図８（Ｂ）に示すように、金属枠５１には
複数枚の基板２１が貼り付けられており、ダイシング工
程のままの状態で個別の半導体装置を支持されているの
で、半導体装置の表裏の判別および外部電極のエミッ
タ、ベース、コレクタ等の種別や方向の判別も不要にで
きる。この測定は各基板２１毎に矢印方向に１行ずつ順
次行われ、端部まで来ると元に戻り次の行に移動する。
金属枠５１は１個の半導体装置のサイズ分だけ位置補正
をしながら行方向にピッチ送りをし、端部まで来ると列
方向に移動して再び行方向にピッチ送りをすることで、
極めて容易に且つ大量に行える。
【００３６】具体的には、図９（Ａ）および（Ｂ）に示
すように、認識用カメラ５４は、半導体装置４０ａをカ
メラ視野５３のセンターに捕らえ位置認識を行う。この
とき、カメラ視野５３は複数個の半導体装置４０ａの他
にその周辺の半導体装置４０ｂ、４０ｅ等も同時に捕ら
える。しかし、この認識用カメラ５４のレンズには、カ
メラ視野５３のセンターに半導体装置１個分の視野にな
るようにマスキングが施されている。そのことで、カメ
ラ視野５３は確実に半導体装置４０ａを捕らえることが
でき、位置認識の精度をより向上させることができる。
特に、半導体装置４０の大きさは小さく密集して形成さ
れているので、位置認識が少しずれることで、周囲の半
導体装置との同時測定の際に干渉を生じてしまうので、
位置認識の精度は重要である。
【００３７】そして、まず半導体装置４０cの位置認識
がされ位置補正した後に、隣接する半導体装置４０ｂ、
４０ｃ、４０ｄ、４０ｅの電極パットにプローブの針５
２が当てられ、これらの半導体装置の特性が測定され
る。このとき、周辺の半導体装置４０ｂ、４０ｄ、４０
ｅの位置認識は許容範囲内の位置ずれに有るとみなして
省略され、特性の測定のみ行われるので生産性の向上へ
と繋がる。
【００３８】次に、半導体装置４０ｂ、４０ｃ、４０
ｄ、４０ｅの測定中に次の測定を行う半導体装置４０ａ
が位置認識され微少な位置ずれを検出する。この位置ず
れを補正して次の半導体装置４０ａを含むその周囲に隣
接する複数の半導体装置の電極パットにプローブの針５
２が当てられ、これらの半導体装置の特性が測定され
る。この作業を１列繰り返した後、今度は１列飛ばして
次の列で同じ作業が行われる。この作業の繰り返しで１
つの基板２１の全ての半導体装置４０の特性が測定され
る。半導体装置４０の測定結果はテスターのメモリーに
記憶されており、この測定結果はフロッピー（登録商
標）デスクに移されて次の工程での作業に用いられる。
【００３９】この半導体装置４０の特性を測定する作業
では、認識用カメラ５４およびプローブの針５２の位置
は固定されている。そして、半導体装置４０が固定され
ている金属枠５１が移動することで、この作業が行われ
る。そして、位置認識作業において、１個の半導体装置
４０の電極パットを認識し、目標位置からのずれ量を画
像処理装置から取り込みそのずれ分を盛り込んで次の半
導体装置４０を移動させる。
【００４０】ここでは、１個の半導体装置を位置認識
し、該半導体装置に隣接する４個の半導体装置の特性の
測定を行う場合について述べたが、特に４個でなければ
ならない訳ではなく、最大で１０個の半導体装置の特性
測定を位置認識なしで行うことができる。
【００４１】ここで、本発明であるマッピング工程が、
上記した半導体装置４０の特性（ｈｆｅランク別）の測
定、判定工程と同時に行われる。
【００４２】図１０（Ａ）に示したように、金属枠５１
内には、６個の基板２１が粘着シート５０に貼り付けら
れている。そして、１個の基板２１には、例えば１００
個の半導体装置４０が１０行１０列に縦横に配列されて
いる。マッピング工程では、テスターにより特性が判定
された半導体装置４０は、金属枠５１内のどの基板２１
に位置するか、そして該基板２１のどの位置に形成され
ているか、特性（ｈｆｅランク別）はどのランクになる
かをデータとしてテスターのメモリーに記憶される。
【００４３】そして、金属板５１内には、６個の基板２
１が粘着シート５０に貼り付けられている他に、バーコ
ード６１が貼られている。金属枠５１は複数枚準備され
るが、バーコード６１にてそれぞれ区別される。そし
て、金属板５１内の各基板２１は、例えば上段の左端の
基板２１を１とし、下段の右端の基板２１が６となるよ
うに番号が付けられる。基板２１内に形成された個々の
半導体装置４０に関しても同様に、例えば上段の左端の
半導体装置４０を１として下段の右端が１００となるよ
うに番号が付けられる。そして、半導体装置４０の特性
（ｈｆｅランク別）については、例えば、１は良品でか
つ７０≦ｈｆｅ＜１１０の半導体装置４０、２は良品で
かつ１１０≦ｈｆｅ＜１８０の半導体装置４０、３は良
品でかつ１８０≦ｈｆｅ＜２４０の半導体装置４０、４
は良品でかつ２４０≦ｈｆｅ＜３００の半導体装置４
０、５、６および７は不良品の半導体装置４０との具合
に区別される。ここで、不良品の半導体装置４０に対し
ても多ランクで判定することができるので、不良品が形
成された原因も追及し易くなる。
【００４４】そして、具体的には、上記したデータを図
１１に示したように表としてテスタ内に記録される。そ
の後、テーピング工程では、このデータを利用して作業
が行われる。
【００４５】更に、本発明の第７の工程は、図１２に示
すように、粘着シート５０に一体に支持された各半導体
装置４０を直接キャリアテープ４１に収納することにあ
る。
【００４６】図１２（Ａ）に示すように、粘着シート５
０に一体に支持された測定済みの各半導体装置４０は良
品のみを識別してキャリアテープ４１の収納孔に吸着コ
レット５３により粘着シート５０から離脱させて収納す
る。
【００４７】本発明では、この半導体装置４０を直接キ
ャリアテープ４１に収納する作業において、全ての半導
体装置４０を１度特性（ｈｆｅランク別）で種別するの
ではなく、必要とする特性の半導体装置４０を選択し収
納することが出来る。上記したように、この方法は、粘
着シート５０上に貼り付けられた半導体装置４０を図１
１に示したデータを利用して、直接キャリアテープに収
納することに特徴を有する。半導体装置４０を収納する
際、顧客のニーズに合った特性だけの半導体装置４０を
選択し収集することで、テーピングを行う作業ラインは
１本のラインで作業能率を低下させることなく対応する
ことが出来る。更に、不良品と判定された半導体装置４
０は必然的に粘着シート５０上に残るので、そのまま破
棄することができる。その結果、従来での作業における
不良品に対する余分な作業を省くことができる。
【００４８】図１２（Ｂ）に示すように、金属枠５１に
は複数枚の基板２１が貼り付けられており、ダイシング
工程のままの状態で個別の半導体装置４０を支持してい
るので、キャリアテープ４１への収納には金属枠５１を
必要とされる半導体装置４０のところにだけ移動させれ
ば良く必要最小限の動きだけで行えるため、極めて容易
に且つ大量に行える。
【００４９】図１３は本工程で用いるキャリアテープの
（Ａ）平面図（Ｂ）ＡＡ線断面図（Ｃ）ＢＢ線断面図を
示す。テープ本体４１は膜厚が０．５〜１．０ｍｍ、幅
が６〜１５ｍｍ、長さが数十ｍにも及ぶ帯状の部材であ
り、素材は段ボールのような紙である。テープ本体４１
には一定間隔で貫通孔４２が穿設される。また、テープ
本体４１を一定間隔で送るための送り孔４３が形成され
ている。該貫通孔４２と送り孔４３は金型などの打ち抜
き加工によって形成される。テープ本体４１の膜厚と貫
通孔４２の寸法は、梱包すべき電子部品４０を収納でき
る大きさに設計される。
【００５０】テープ本体４１の裏面側には、透明なフィ
ルム状の第１のテープ４４が貼り付けられて貫通孔４２
の底部を塞いでいる。テープ本体４１の表面側には、同
じく透明なフィルム状の第２のテープ４５が貼り付けら
れて貫通孔４３の上部を塞いでいる。第２のテープ４５
は側部近傍の接着部４６でテープ本体４１と接着されて
いる。また、第１のテープ４４も第２のテープ４５と同
様の箇所でテープ本端４１に接着されている。これらの
接着は、フィルム上部から接着部４６に対応する加熱部
を持つ部材で熱圧着する事によって行われており、両者
共にフィルムを引っ張ることによって剥離することが可
能な状態の接着である。
【００５１】最後に図１４は、上述の工程によって完成
された各半導体装置を示す斜視図である。パッケージの
周囲４側面は、樹脂層３５と基板２１の切断面で形成さ
れ、パッケージの上面は平坦化した樹脂層３５の表面で
形成され、パッケージの下面は絶縁基板２１の裏面側で
形成される。
【００５２】この半導体装置は、縦×横×高さが、例え
ば、１．０ｍｍ×０．６ｍｍ×０．５ｍｍのごとき大き
さを有している。基板２１の上には０．５ｍｍ程度の樹
脂層３５が被覆して半導体チップ３３を封止している。
半導体チップ３３は約１５０μｍ程度の厚みを有する。
アイランド部２５とリード部２６はパッケージの端面か
ら後退されており、第１と第２の接続部２７、２８の切
断部分だけがパッケージ側面に露出する。
【００５３】外部電極３１ａ〜３１ｄは基板２１の４隅
に、０．２×０．３ｍｍ程度の大きさで配置されてお
り、パッケージ外形の中心線に対して左右（上下）対象
となるようなパターンで配置されている。この様な対称
配置では電極の極性判別が困難になるので、樹脂層３５
の表面側に凹部を形成するか印刷するなどして、極性を
表示するマークを刻印するのが好ましい。
【００５４】上述した製造方法によって形成された半導
体装置は、多数個の素子をまとめて樹脂でパッケージン
グするので、個々にパッケージングする場合に比べて、
無駄にする樹脂材料を少なくでき、材料費の低減につな
がる。また、リードフレームを用いないので、従来のト
ランスファーモールド手法に比べて、パッケージ外形を
大幅に小型化することができる。更に、外部接続用の端
子が基板２１の裏面に形成され、パッケージの外形から
突出しないので、装置の実装面積を大幅に小型化できる
ものである。
【００５５】更に、上記の製造方法は、基板２１側でな
く樹脂層３５側に粘着シート５０を貼り付けてダイシン
グを行っている。例えば基板２１側に貼り付けた場合
は、素子を剥離したときに粘着シート５０の粘着剤が電
極パターン３１ａ〜３１ｄの表面に付着してしまう。こ
のような粘着剤が残った状態で素子を自動実装装置に投
入すると、実装時における電極パターン３１ａ〜３１ｄ
の半田付け性を劣化させる危惧がある。また、電極パタ
ーン３１ａ〜３１ｄ表面にゴミが付着することによる弊
害も危惧される。本発明によれば、樹脂層３５側に貼り
付けることによってこれらの弊害を解消している。
【００５６】更に、樹脂層３５側に粘着シート５０を貼
り付けるに際して、樹脂層３５の表面を水平且つ平坦面
に加工することによって、基板２１側に粘着シート５０
を貼り付けた場合と同じ垂直水平精度を維持することが
できる。
【００５７】尚、上記実施例は３端子素子を封止して４
個の外部電極を形成した例で説明したが、例えば２個の
半導体チップを封止した場合や、集積回路を封止した場
合も同様にして実施することが可能である。
【００５８】
【発明の効果】本発明によれば、第１に、樹脂層で被覆
した後に、金属枠に周辺を貼り付けた粘着シートに複数
の基板を貼り付けてから、ダイシング工程からテーピン
グ工程までをそのままの状態で行えるので、微小パッケ
ージ構造に拘わらず極めて量産性に富んだ半導体装置の
製造方法が実現できる。
【００５９】第２に、特定測定における個々の半導体装
置のデータがテスタ内に記録されるため、キャリアテー
プへの収納の際このデータを利用することで、必要され
る特性の半導体装置だけを選択し、粘着シート上から直
接キャリアテープ４１に収納することができるので、極
めて量産性に富み、また、テーピング工程における機構
がシンプルに形成される半導体装置の製造方法が実現で
きる。
【００６０】第３に、粘着シート上に形成された全ての
半導体装置の位置、ｈｆｅランクおよび数量がデータと
して管理されているため、粘着シート上から直接キャリ
アテープ４１に収納する作業は必要最小限の動作で行う
半導体装置の製造方法が実現できる。
【００６１】第４に、全ての半導体装置の位置と特性を
データにより管理し、テーピング工程に利用するので、
半導体装置の特性（ｈｆｅランク別）を多ランクに種別
することができ、かつ、１本の作業ラインで作業効率を
低下させることなく多ランクの半導体装置を特性別にキ
ャリアテープに収納することに対応する半導体装置の製
造方法が実現できる。
【００６２】第５に、不良品である半導体装置は、必然
的にシート上に残るため、種別することなくそのまま破
棄することができるので、不良品に対する余分な工程と
時間を短縮した製造ラインが実現できる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための斜視図であ
る
【図２】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
【図３】本発明の製造方法を説明するための平面図であ
る。
【図４】本発明の製造方法を説明するための断面図であ
る。
【図５】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）断面図である。
【図６】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図７】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図８】本発明の製造方法を説明するための（Ａ）断面
図（Ｂ）平面図である。
【図９】本発明の製造方法を説明するための（Ａ）平面
図（Ｂ）断面図である。
【図１０】本発明の製造方法を説明するための平面図で
ある。
【図１1】本発明の製造方法を説明するための表であ
る。
【図１２】本発明の製造方法を説明するための（Ａ）断
面図（Ｂ）平面図である。
【図１３】本発明の製造方法を説明するための（Ａ）平
面図（Ｂ）断面図（Ｃ）断面図である。
【図１４】本発明の製造方法を説明するための（Ａ）斜
視図（Ｂ）斜視図である。
【図１５】従来例を説明するための平面図である。
【図１６】従来例を説明するための断面図である。
【図１７】従来例を説明するための平面図である。
【図１８】従来例を説明するための断面図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の搭載部を有する基板の該搭載部の
    各々に半導体チップを固着し、前記各搭載部に固着した
    前記半導体チップの各々を共通の樹脂層で被覆した後
    に、前記基板を前記樹脂層を当接させて粘着シートに貼
    り付け、ダイシングおよび測定を前記粘着シートに貼り
    付けられた状態で行い、更に前記粘着シートに貼り付け
    られた半導体素子を直接キャリアテープに収納する半導
    体装置の製造方法において、 前記半導体素子は、測定後、各々の位置と特性とがデー
    タ管理され、前記半導体素子は、特性別にキャリアテー
    プに収納されることを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 前記半導体素子は、少なくとも１本のキ
    ャリアラインで特性別に前記半導体素子がキャリアテー
    プに収納されることを特徴とする請求項１記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記粘着シートの周辺を固定する金属枠
    は、各々バーコードを有し、該バーコードでデータ管理
    されることを特徴とする請求項１記載の半導体装置の製
    造方法。
  4. 【請求項４】 前記粘着シートには複数の前記基板が貼
    り付けられ、前記半導体素子の複数のデータが管理され
    ていることを特徴とする請求項１記載の半導体装置の製
    造方法。
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