JP2001339694A - 画像信号処理装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】高速スクロールの画面をＩＰ変換する際に発生
する動き検出の破綻を軽減できる画像信号処理装置およ
びその方法を提供することにある。 【解決手段】ＩＰ変換の際のデータのないラインについ
て、補間データを作成するときに行う動き検出を、現フ
ィールドと２フィールド遅延のデータと１フィールド遅
延のデータから補間して作成したデータと前フィールド
の動き検出結果とに基づいて行い、動いている領域は、
１フィールド遅延のデータからフィールド内補間して補
間データを作成し、静止している領域は、現フィールド
のデータからフィールド間補間して補間データを作成
し、フィールド内補間の結果と、フィールド間補間の結
果が、あるしきい値を超える場合は、動き領域とみなし
フィールド内補間を行い、前フィールドの動き検出結果
が静止ならばしきい値を大きくし、動きならばしきい値
を小さくするＤＳＰ１１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像信号処理装置
に係り、特にインターレース信号をプログレッシブ信号
に変換（ＩＰ変換）する画像信号処理装置およびその方
法に関するものである。

【０００２】

【従来の技術】テレビジョンやビデオなど、世間の多く
の画像信号は、インターレースである。これに対し、コ
ンピュータ信号は、プログレッシブであり、たとえば、
コンピュータの画像とテレビの画像を同時に同じコンピ
ュータディスプレイ上に表示するためにはインターレー
ス信号をプログレッシブに変換しなければならない。ま
た、インターレース信号は、その特徴から、画像中に細
い横線があるとちらつきが生じてしまうが、プログレッ
シブ信号では、そのようなことがなく、きれいに表示さ
れるため、最近では、家庭用のテレビ受像機でも内部で
インターレースからプログレッシブへの変換を行い、プ
ログレッシブで表示するようになっているものもある。

【０００３】ＩＰ変換について インターレス信号は、図７に示すように、互いにずれた
１ラインおきのラインデータをもつ２つのフィールドで
一枚のフレームを構成する。これに対して、プログレッ
シブ信号は、図８に示すように、最初からすべてのライ
ンデータが存在している（つまっている）。インターレ
ース信号からプログレッシブに変換する場合、インター
レースでは、１ラインおきのデータしか存在しないた
め、データのないラインについて、補間データを作り出
力する。

【０００４】この補間データは、いろいろな作り方があ
るが、一般的には、図９に示すように、通常は動き検出
を行い、動領域と静止領域に分け、動領域についてはフ
ィールド内のデータから補間データを作成し、静止領域
については、前フィールドの同じラインのデータをその
まま持ってくるという方法が用いられる。そして、従
来、ＩＰ変換を行う際の動き検出処理は、現フィールド
と２フィールド遅延のデータを比較して判断していた。

【０００５】

【発明が解決しようとする課題】ところが、上述したよ
うに従来の方法では、ＩＰ変換を行う元映像に文字テロ
ップが高速スクロールするような映像があった場合に、
動き検出が破綻し文字テロップのスクロールが、尾を引
いたような感じになってしまっていた。

【０００６】たとえば、２つの棒が高速にスクロールし
て行く場合、図１０に示すようになる。なお、図１０の
おいては、便宜的に横向きに図示している。図１０
（Ａ）が１フィールド目を、図１０（Ｂ）が２フィール
ド目を、図１０（Ｃ）が３フィールド目を、図１０
（Ｄ）が動き検出の結果を、および図１０（Ｅ）にＩＰ
変換の結果を示している。ここでは、２フィールド目の
Ｅラインを補間する。

【０００７】動き検出の結果を示す図１０（Ｄ）におい
て、＊は１フィールド目と３フィールド目の差分絶対値
を示し、＋は動領域空間広げを示している。そして、従
来の方法に基づくＩＰ変換の結果では、Ｏのラインにつ
いては２フィールド目はそのままであり、Ｅのラインに
ついては、動き領域（＊，＋）は２フィールド目から補
間し、静止領域（ ）は３フィールド目をそのまま用い
ている。しかし、この場合、図１０（Ｅ）に示すよう
に、動き検出の空間広げを拡張しても、完全には回避す
ることができず、エラーとなっている。

【０００８】また、従来の方法に基づくＩＰ変換の結果
において、横方向も同様に、ＬＡＰでＩＰ変換を行って
いるとき、文字テロップが高速にスクロールするような
画面で、エラーが目立つ。

【０００９】たとえば、２つの棒が高速にスクロールし
て行く場合、図１１に示すようになる。図１１（Ａ）が
１フィールド目を、図１１（Ｂ）が２フィールド目を、
図１１（Ｃ）が３フィールド目を、図１１（Ｄ）が動き
検出の結果を、および図１１（Ｅ）にＩＰ変換の結果を
示している。この場合も、動き検出の結果を示す図１１
（Ｄ）において、＊は１フィールド目と３フィールド目
の差分絶対値を示し、＋は動領域空間広げを示してい
る。そして、従来の方法に基づくＩＰ変換の結果では、
動き領域（＊，＋）は２フィールド目から補間し、静止
領域（ ）は３フィールド目をそのまま用いている。し
かし、この場合も、図１１（Ｅ）に示すように、動き検
出の空間広げを拡張しても、完全には回避することがで
きず、エラーとなっている。

【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高速スクロールの画面をＩＰ変
換する際に発生する動き検出の破綻を軽減できる画像信
号処理装置およびその方法を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、インターレース信号のデータが存在しな
いラインについて、動き検出を行い、インターレース信
号のデータが存在しないラインについて、補間データを
作成し、当該補間データに基づいて画像データをインタ
ーレース信号からプログレッシブ信号に変換する画像信
号処理装置であって、画像データをインターレース信号
からプログレッシブ信号に変換する際の動き検出を、現
フィールドと２フィールド遅延のデータと１フィールド
遅延のデータから補間して作成したデータと前フィール
ドの動き検出結果とに基づいてピクセルごとに行い、動
いている領域は、１フィールド遅延のデータからフィー
ルド内補間して補間データを作成し、静止している領域
は、現フィールドのデータ又は、２フィールド遅延のデ
ータ又は、現フィールドのデータおよび２フィールド遅
延のデータから補間データを作成する処理手段を有す
る。

【００１２】また、本発明では、上記処理手段は、フィ
ールド内補間の結果と、フィールド間補間の結果が、所
定のしきい値を超える場合は、動き領域とみなしフィー
ルド内補間を行う。

【００１３】また、本発明では、上記処理手段は、前フ
ィールドの動き検出の結果に応じて上記しきい値を自動
的に調整する。

【００１４】また、本発明では、上記処理手段は、前フ
ィールドの動き検出結果が静止ならば上記しきい値を大
きくし、動きならばしきい値を小さくする。

【００１５】また、本発明では、上記処理手段は、要素
プロセッサを１次元的に多並列にしたＳＩＭＤ制御プロ
セッサを有する。

【００１６】また、本発明では、上記要素プロセッサを
１次元的に多並列したＳＩＭＤ制御プロセッサは、ビッ
ト処理である。

【００１７】また、本発明は、インターレース信号のデ
ータが存在しないラインについて、動き検出を行い、イ
ンターレース信号のデータが存在しないラインについ
て、補間データを作成し、当該補間データに基づいて画
像データをインターレース信号からプログレッシブ信号
に変換する画像信号処理方法であって、画像データをイ
ンターレース信号からプログレッシブ信号に変換する際
の動き検出を、現フィールドと２フィールド遅延のデー
タと１フィールド遅延のデータから補間して作成したデ
ータと前フィールドの動き検出結果とに基づいて行い、
動いている領域は、１フィールド遅延のデータからフィ
ールド内補間して補間データを作成し、静止している領
域は、現フィールドのデータ又は２フィールド遅延のデ
ータ又は現フィールドのデータおよび２フィールド遅延
のデータからフィールド間補間して補間データを作成す
る。

【００１８】本発明によれば、ＩＰ変換する際の動き検
出が、現フィールドと２フィールド遅延のデータと１フ
ィールド遅延のデータから補間して作成したデータと前
フィールドの動き検出結果とに基づいて行われる。そし
て、動いている領域は、１フィールド遅延のデータから
フィールド内補間して補間データが作成される。一方、
静止している領域は、現フィールドのデータからフィー
ルド間補間して補間データが作成される。また、フィー
ルド内補間の結果と、フィールド間補間の結果が、所定
のしきい値を超える場合は、動き領域とみなしフィール
ド内補間が行われる。また、前フィールドの動き検出が
静止ならばしきい値が大きくなるように調整され、動き
ならばしきい値が小さくなるように調整される。これに
より、静止が続いた場合には、しきい値がだんだん高く
なり、ちらつきなくＩＰ変換を行うことができる。

【００１９】

【発明の実施の形態】図１は、本発明に係る画像信号処
理装置の一実施形態を示すブロック図である。

【００２０】この画像信号処理装置１０は、図１に示す
ように、処理手段としてのディジタルシグナルプロセッ
サ（ＤＳＰ）１１、および１フィールドディレイを生成
するためのメモリ１２，１３を主構成要素として有して
いる。

【００２１】ＤＳＰ１１は、図示しない制御系によるパ
ラメータに基づいて、画像ソースによる画像信号をイン
タレース信号からプログレッシブ信号に変換するＩＰ
（インタレース／プログレッシブ）変換を行う。ＤＳＰ
１１は、インターレース信号からプログレッシブ信号に
変換するＩＰ変換の際のデータのないラインについて、
補間データを作成するときに行う動き検出を、現フィー
ルドと２フィールド遅延のデータと１フィールド遅延の
データから補間して作成したデータと前フィールドの動
き検出結果とに基づいて行い、動いている領域は、１フ
ィールド遅延のデータからフィールド内補間して補間デ
ータを作成し、静止している領域は、現フィールドのデ
ータからフィールド間補間して補間データを作成する。
そして、ＤＳＰ１１は、フィールド内補間の結果と、後
述するようにフィールド間補間の結果が、あるしきい値
を超える場合は、動き領域とみなしフィールド内補間を
行う。また、ＤＳＰ１１は、前フィールドの動き検出の
結果に応じてしきい値を調整する。具体的には、前フィ
ールドの動き検出結果が静止ならばしきい値を大きく
し、動きならばしきい値を小さくする。

【００２２】１フィールド分のディレイを生成するため
のメモリ１２（Ｍ１）、１３（Ｍ２）は、ＤＳＰ１１の
画像データの入力段に配置されている。画像データの入
力ラインが、メモリ１２の入力端子と、ＤＳＰ１１の第
１入力端子（Ｉ１）に接続されている。メモリ１２の出
力端子がメモリ１３の入力端子とＤＳＰ２１の第２入力
端子（Ｉ２）に接続されている。そして、メモリ１３の
出力端子がＤＳＰの第３入力端子（Ｉ３）に接続されて
いる。

【００２３】ＤＳＰ１１は、リニアアレイ（線型配列）
型ＤＳＰ、たとえば要素プロセッサを１次元的に多並列
にしたＳＩＭＤ（Single Instruction Stream Multiple
Data stream) 制御方式の並列プロセッサにより構成さ
れる。

【００２４】以下に、ＳＩＭＤ制御プロセッサの具体的
な構成、およびＤＳＰ１１におけるＩＰ変換処理の具体
的な処理内容について、図面に関連付けて順を追って説
明する。

【００２５】ＳＩＭＤ制御プロセッサの基本的な構成 以下、ＳＩＭＤ制御プロセッサの構成を、図２に関連付
けて説明する。このＳＩＭＤ制御プロセッサ１００は、
図２に示すように、入力ポインタ（入力スキップレジス
タ）１０１、入力ＳＡＭ（シリアルアクセスメモリ）部
（入力レジスタ）１０２、データメモリ部（ローカルメ
モリ）１０３、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ａｎｄ
Ｌｏｇｉｃ Ｕｎｉｔ）アレイ部１０４、出力ＳＡＭ
部（出力レジスタ）１０５、出力ポインタ（出力スキッ
プレジスタ）１０６およびプログラム制御部１０７によ
り構成されている。

【００２６】これらの構成部分のうち、入力ＳＡＭ部１
０２、データメモリ部１０３および出力ＳＡＭ部１０５
は、主にメモリから構成される。入力ＳＡＭ部１０２、
データメモリ部１０３、ＡＬＵアレイ部１０４および出
力ＳＡＭ部１０５は、リニアアレイ（線形配列）形式に
並列化された複数（原画像の１水平走査期間分の画素数
Ｈ以上）の要素プロセッサ１１０を構成する。要素プロ
セッサ１１０それぞれ（単一エレメント）は、独立した
プロセッサの構成部分を有しており、図２において斜線
を付して示す部分に対応する。また、複数の要素プロセ
ッサ１１０は、図２において横方向に並列に配列され、
要素プロセッサ群を構成する。

【００２７】入力ポインタ（入力スキップレジスタ）１
０１は、１ビットシフトレジスタであり、外部の画像処
理機器（図示せず）等から原画像の１画素分の画素デー
タが入力されるたびに、論理値１（Ｈ）の１ビット信号
〔入力ポインタ信号（ＳＩＰ）〕をシフトすることによ
り、入力された１画素分の画素データを担当する要素プ
ロセッサ１１０を指定し、指定した要素プロセッサ１１
０の入力ＳＡＭ部１０２（入力ＳＡＭセル）に、対応す
る原画像の画素データを書き込む。

【００２８】つまり、入力ポインタ１０１は、原画像の
１水平走査期間ごとに、まず、図２の左端の要素プロセ
ッサ１１０に対する入力ポインタ信号を論理値１とし
て、画素データに同期したクロック信号に応じて入力さ
れる最初の原画像の画素データを、図２に示したＳＩＭ
Ｄ制御プロセッサ１００の左端の要素プロセッサ１００
の入力ＳＡＭ部１０２に書き込み、さらにその後、クロ
ック信号が１周期分変化するたびに、順次、右隣の要素
プロセッサ１１０に対する論理値１の入力ポインタ信号
が右方にシフトして、要素プロセッサ１１０それぞれの
入力ＳＡＭ部１０２に、原画像の画像データを１画素分
ずつ書き込んでゆく。

【００２９】入力ＳＡＭ部（入力レジスタ）１０２は、
上述したように入力ポインタ１０１から入力される入力
ポインタ信号が論理値１になった場合に、外部の画像処
理機器等から入力端子ＤＩＮに入力される１画素分の画
素データ（入力データ）を記憶する。つまり、要素プロ
セッサ１１０の入力ＳＡＭ部１０２は、全体として、水
平走査期間ごとに、原画像の１水平走査期間分の画素デ
ータを記憶する。さらに、入力ＳＡＭ部１０２は、記憶
した１水平走査期間分の原画像の画素データ（入力デー
タ）を、プログラム制御部１０７の制御に従って、次の
水平走査帰線期間において、必要に応じてデータメモリ
部１０３に対して転送する。

【００３０】データメモリ部（ローカルメモリ）１０３
は、プログラム制御部１０７の制御に従い、入力ポイン
タ１０１から入力される入力ポインタ信号（ＳＩＰ）の
論理値に応じて、入力ＳＡＭ部１０２に入力された原画
像の画素データ、演算途中のデータ、および、定数デー
タ等を記憶し、ＡＬＵアレイ部１０４に対して出力す
る。

【００３１】ＡＬＵアレイ部１０４は、プログラム制御
部１０７の制御に従って、データメモリ部１０３から入
力される原画像の画素データ、演算途中のデータ、およ
び、定数データ等に対して算術演算処理および論理演算
処理を行って、データメモリ部１０３の所定のアドレス
に記憶する。なお、ＡＬＵアレイ部１０４は、原画像の
画素データに対する演算処理を全てビット単位で行い、
１サイクルごとに１ビット分のデータを演算処理する。

【００３２】出力ＳＡＭ部（出力レジスタ）１０５は、
プログラム制御部１０７の制御に従って、１水平走査期
間に割り当てられている処理が終了した場合に、データ
メモリ部１０３から処理結果の転送を受け記憶する。ま
た、出力ＳＡＭ部１０５は、出力ポインタ１０６から入
力される出力ポインタ信号（ＳＯＰ）に応じて記憶した
データを外部に出力する。

【００３３】出力ポインタ（出力スキップレジスタ）１
０６は、１ビットシフトレジスタにより構成され、出力
ＳＡＭ部１０５に対して出力ポインタ信号（ＳＯＰ）を
選択的に活性化して、処理結果（出力データ）の出力を
制御する。

【００３４】プログラム制御部１０７は、プログラムメ
モリ、プログラムメモリに記憶されたプログラムの進行
を制御するシーケンス制御回路、および、入力ＳＡＭ部
１０２、データメモリ部１０３および出力ＳＡＭ部１０
５を構成するメモリ用の「ロウ（ROW)」アドレスコデー
タ（いずれも図示せず）等から構成される。プログラム
制御部１０７は、これらの構成部分により、単一のプロ
グラムを記憶し、原画像の水平走査期間ごとに、記憶し
た単一のプログラムに基づいて各種制御信号を生成し、
生成した各種制御信号を介して全ての要素プロセッサ１
１０を連動して制御することにより画像データに対する
処理を行う。このように、単一のプログラムに基づいて
複数の要素プロセッサを制御することを、ＳＩＭＤ制御
と称する。

【００３５】各要素プロセッサ（プロセッサエレメン
ト）１１０は、１ビットプロセッサであり、外部の画像
処理機器や前段の回路から入力される原画像の画素デー
タそれぞれに対して、論理演算処理および算術演算処理
を行い、要素プロセッサ１１０全体として、ＦＩＲディ
ジタルフィルタによる水平方向および垂直方向のフィル
タリング処理等を実現する。なお、プログラム制御部１
０７によるＳＩＭＤ制御は、水平走査期間を周期として
行われるので、各要素プロセッサ１１０は、最大、水平
走査期間を要素プロセッサ１１０の命令サイクルの周期
で除算して得られるステップ数のプログラムを、各水平
走査期間ごとに実行し得る。

【００３６】また、要素プロセッサ１１０は、隣接する
要素プロセッサ１１０と接続されており、必要に応じ
て、隣接する要素プロセッサ１１０とプロセッサ間通信
を行う機能を有する。つまり、各要素プロセッサ１１０
は、プログラム制御部１０７のＳＩＭＤ制御に従って、
例えば、右隣または左隣の要素プロセッサ１１０のデー
タメモリ部１０３等にアクセスして処理を行うことがで
き、また、右隣の要素プロセッサ１１０へのアクセスを
繰り返すことにより、要素プロセッサ１１０は直接接続
されていない要素プロセッサ１１０のデータメモリ部１
０３に対してアクセスし、データを読み出すことができ
る。要素プロセッサ１１０は、隣接プロセッサ間の通信
機能を利用して、水平方向のフィルタリング処理を全体
として実現する。

【００３７】ここで、たとえば、水平方向に１０画素程
度離れた画素データとの間の演算処理が必要になる場合
等、プロセッサ間通信を行うとプログラムステップが非
常に多くなってしまうが、実際のＦＩＲフィルタ処理
は、１０画素も離れた画素データ間の演算処理をほとん
ど含まず、連続する画素データに対する演算処理がほと
んどである。従って、プロセッサ間通信を行うＦＩＲフ
ィルタ処理のプログラムステップが増加して非能率にな
るということはほとんどあり得ない。

【００３８】また、各要素プロセッサ１１０は、常に水
平走査方向における同一位置の画素データを専門に担当
して処理する。したがって、入力ＳＡＭ部１０２から原
画像の画素データ（入力データ）を転送する先のデータ
メモリ部１０３の書き込みアドレスを水平走査期間の初
期ごとに変更して、過去の水平走査期間の入力データを
保持しておくことができるので、要素プロセッサ１１０
は、原画像の画素データを垂直方向にもフィルタリング
することができる。

【００３９】なお、要素プロセッサ１１０それぞれにお
ける原画像の画素データ（入力データ）を入力ＳＡＭ部
１０２に書き込む入力処理（第１の処理）、プログラム
制御部１０７の制御に従って、入力ＳＡＭ部１０２に記
憶された入力データのデータメモリ部１０３への転送処
理、ＡＬＵアレイ部１０４による演算処理、出力ＳＡＭ
部１０５への処理結果（出力データ）の転送処理（第２
の処理）、および、出力ＳＡＭ部１０５からの出力デー
タの出力処理（第３の処理）は、処理周期を１水平走査
期間としたパイプライン形式で実行される。したがっ
て、入力データに着目した場合、同一の入力データに対
する第１〜第３の処理それぞれは１水平走査期間分の処
理時間を要するので、これら３つの処理の開始から終了
までには、３水平走査期間分の処理時間が必要とされ
る。しかしながら、これら３つの処理がパイプライン形
式で並行して実行されるので、平均すると、１水平走査
期間分の入力データの処理には、１水平走査期間分の処
理時間しか必要とされない。

【００４０】以下、図２に示した画像処理用のリニアア
レイ型ＳＩＭＤ制御プロセッサの基本的な動作を説明す
る。

【００４１】入力ポインタ１０１では、最初の水平走査
期間（第１の水平走査期間）において、入力された原画
像の画素データに同期したクロックに応じて、各要素プ
ロセッサ１１０に対する論理値１（Ｈ）の入力ポインタ
信号が順次シフトされて、原画像の各画素データを担当
して演算処理する要素プロセッサ１１０が指定される。

【００４２】原画像の画素データは、入力端子ＤＩＮを
介して入力ＳＡＭ部１０２に入力される。入力ＳＡＭ部
１０２では、入力ポインタ信号の論理値に応じて、各要
素プロセッサ１１０に原画像の１画素分の画素データが
記憶される。１水平走査期間に含まれる各画素に対応す
る要素プロセッサ１１０の全ての入力ＳＡＭ部１０２に
おいて、それぞれ原画像の画素データが記憶される。そ
して、全体として１水平走査期間分の画素データが記憶
されると、入力処理（第１の処理）が終了する。

【００４３】入力処理（第１の処理）が終了すると、水
平走査期間ごとに、単一のプログラムに従って、各要素
プロセッサ１１０の入力ＳＡＭ部１０２、データメモリ
部１０３、ＡＬＵアレイ部１０４および出力ＳＡＭ部１
０５がプログラム制御部１０７によりＳＩＭＤ制御され
て、原画像の画素データに対する処理が実行される。

【００４４】すなわち、次の水平走査帰線期間（第２の
水平走査期間）において、各入力ＳＡＭ部１０２では、
第１の水平走査期間において記憶した原画像の各画素デ
ータ（入力データ）がデータメモリ部１０３に転送され
る。

【００４５】なお、このデータ転送処理は、プログラム
制御部１０７が、入力ＳＡＭ読み出し信号（ＳＩＲ）を
活性化〔論理値１（Ｈ）に〕して入力ＳＡＭ部１０２の
所定のロウ（ＲＯＷ）のデータを選択してアクセスを行
い、さらに、メモリアクセス信号（ＳＷＡ）を活性化し
て、アクセスしたデータをデータメモリ部１０３の所定
のロウのメモリセル（後述）へ書き込むように入力ＳＡ
Ｍ部１０２およびデータメモリ部１０３を制御すること
により実現される。

【００４６】次に、水平走査期間にプログラム制御部１
０７により、プログラムに基づいて各要素プロセッサ１
１０が制御され、データメモリ部１０３からデータがＡ
ＬＵアレイ部２４に対して出力される。ＡＬＵアレイ部
１０４では、算術演算処理および論理演算処理が行わ
れ、処理結果がデータメモリ部１０３の所定のアドレス
に書き込まれる。プログラムに応じた算術演算処理およ
び論理演算処理が終了すると、プログラム制御部１０７
では、データメモリ部１０３の制御が行われて、処理結
果がさらに次の水平走査帰線期間に出力ＳＡＭ部１０５
に転送される（ここまでが第２の処理）。さらに、次の
水平走査期間（第３の水平走査期間）において、出力Ｓ
ＡＭ部１０５が制御されて、処理結果（出力データ）が
外部に出力される（第３の処理）。

【００４７】つまり、入力ＳＡＭ部１０２に記憶された
１水平走査期間分の入力データは、次の水平走査期間に
おいて、必要に応じてデータメモリ部１０３に転送さ
れ、記憶されて、その後の水平走査期間における処理に
用いられる。

【００４８】次に、図２に示すような基本構成を有する
ＤＳＰ１１におけるＩＰ変換の具体的な処理について、
図２〜図６に関連付けて説明する。

【００４９】図２および図３に示すように、画像ソース
からのインターレース信号は、メモリ１２に入力される
とともに、ＤＳＰ１１の第１の入力端子Ｉ１に入力され
る（このデータをＤＩ１とする）。また、メモリ１２に
格納されたデータは、メモリ１３に入力されるととも
に、ＤＳＰ１１の第２の入力端子Ｉ２に入力される（こ
のデータをＤＩ２とする）。さらに、メモリ１３に格納
されたデータは、ＤＳＰ１１の第３の入力端子Ｉ３に入
力される（このデータをＤＩ３とする）。そして、ＤＳ
Ｐ１１のデータメモリ部（図２，１０３）データＤＩ２
を２ライン分蓄える。これらのデータを、Ｌ１、Ｌ２と
する（ＳＴ１０１，ＳＴ１０２）。

【００５０】データＤＩ１とデータＤＩ３のデータを比
較し、その差の第１の絶対値を求め（ＳＴ１０３）、第
１の絶対値があらかじめ設定した第１のしきい値（閾値
１）以下の場合、その画素を「静止領域」とみなす。一
方、データＤＩ１とデータＤＩ３のデータを比較し、そ
の差の第１の絶対値を求め（ＳＴ１０３）、第１の絶対
値が設定しきい値より大きい場合、その画素を「動き領
域」とみなす。

【００５１】以上の前フィールドの動き検出の結果が
「静止」ならば、第２のしきい値（閾値２）に、ある定
数を加算し（ＳＴ１０４）、前フィールドの動き検出の
結果が「動き」ならば、この閾値２に、ある定数を減算
する（ＳＴ１０５）。この閾値２が、２５５を超えた場
合には２５５にし（ＳＴ１０６〜ＳＴ１０８）、１２８
より小さくなったときは、１２８にする（ＳＴ１０９〜
ＳＴ１１１）。ただし、８ビットの場合である。

【００５２】そして、データＤＩ１とデータＤＩ３のデ
ータを比較し、閾値１以下の場合には、図４に示すよう
に、Ｌ１、Ｌ２データの平均値であるフィールド内補間
データＲ１を作成し（ＳＴ１１２）、データＤＩ１、Ｄ
Ｉ３データの平均値であるフィールド間補間データＲ２
を作成し（ＳＴ１１３）、フィールド内補間データＲ１
とフィールド間補間データＲ２とを比較し、その差の第
２の絶対値を求める（ＳＴ１１４）。

【００５３】第２の絶対値が閾値２より大きい場合、そ
の画素を「動き領域」とみなし、それ以外の場合その画
素を「静止領域」とみなす。そして、動き領域の空間広
げを行う（ＳＴ１１５）。隣り合う画素の動き検出の結
果が、「動き」の場合には、自分の画素の動き検出の結
果を動きとする。

【００５４】その結果、「動き領域」とみなされた画素
は、検出結果に従って内部メモリに蓄積したデータＬ
１、Ｌ２から、補間データＲ１を作成し、補間データＲ
１、データＤＩ２を出力する（ＳＴ１１６，ＳＴ１１
７）。一方、「静止領域」とみなされた画素は、データ
ＤＩ１、データＤＩ２を出力する（ＳＴ１１８）。

【００５５】上述したように、本実施形態においては、
フィールド内補間の結果と、フィールド間補間の結果
が、所定のしきい値を超える場合は、動き領域とみなし
フィールド内補間とするようにしている。その結果、図
１０（Ａ）〜（Ｄ）で示す処理を行った場合、図５
（Ａ）に示すように、エラーが発生しない。同様に、図
１１（Ａ）〜（Ｄ）で示す処理を行った場合、図５
（Ｂ）に示すように、エラーが発生しない。

【００５６】さらに、上記アルゴリズムにおいて、１Ｏ
Ｎ／１ＯＦＦのある静止画の場合、たとえば図６（Ａ）
〜（Ｃ）に示すような静止画で、１フィールド目と３フ
ィールド目の黒塗りの四角（■）が同じ位置で静止して
いるが、２フィールド目の白抜きの四角（□）から補間
して作成した同じ位置に相当する白丸（○）と、黒塗り
の四角（■）のデータの差が設定したしきい値を超えて
いる場合には、本来静止しているにもかかわらず動きと
みなされてしまうので、２フィールド目のフィールド内
で補間されたデータが結果として出力されてしまう。こ
の結果、画像がちらついてみえてしまう。そこで、本実
施形態においては、上述したように、前フィールドの動
き検出の結果によってこのしきい値を自動的に調整す
る。そして、前フィールドの動き検出の結果が静止なら
ば、このしきい値を高くし、動きならば、低くする。こ
の際、しきい値は、ある範囲内から出ないようにする。
これにより、静止が続いた場合には、しきい値がだんだ
ん高くなり、上記のような場合にもちらつきなくＩＰ変
換を行うことができる。

【００５７】以上説明したように、本実施形態によれ
ば、インターレース信号からプログレッシブ信号に変換
するＩＰ変換の際のデータのないラインについて、補間
データを作成するときに行う動き検出を、現フィールド
と２フィールド遅延のデータと１フィールド遅延のデー
タから補間して作成したデータと前フィールドの動き検
出結果とに基づいて行い、動いている領域は、１フィー
ルド遅延のデータからフィールド内補間して補間データ
を作成し、静止している領域は、現フィールドのデータ
からフィールド間補間して補間データを作成し、フィー
ルド内補間の結果と、フィールド間補間の結果が、ある
しきい値を超える場合は、動き領域とみなしフィールド
内補間を行い、前フィールドの動き検出結果が静止なら
ばしきい値を大きくし、動きならばしきい値を小さくす
るＤＳＰ１１を設けたので、高速スクロールの画面をＩ
Ｐ変換する際に発生する動き検出の破綻を軽減でき、精
度高くＩＰ変換を行うことができる。

【００５８】

【発明の効果】本発明によれば、高速スクロールを伴う
画像に対してＩＰ変換を行っても、動き検出の破綻が少
なく補間でき、精度高くＩＰ変換を行うことができる利
点がある。

【図面の簡単な説明】

【図１】本発明に係る画像信号処理装置の一実施形態を
示すブロック図である。

【図２】本発明に係るＤＳＰを構成するＳＩＭＤ制御プ
ロセッサの基本的な構成を示すブロック図である。

【図３】本発明に係る画像信号処理装置の動作を説明す
るためのフローチャートである。

【図４】本発明に係る画像信号処理装置の動作を説明す
るためのフローチャートである。

【図５】本発明に係る画像信号処理装置において図１０
（Ａ）〜（Ｄ）および図１１（Ａ）〜（Ｄ）の処理を行
った場合のＩＰ変換の結果を示す図である。

【図６】前フィールドの動き検出の結果によってこの閾
値を自動的に調整することによる効果を説明するための
図である。

【図７】インターレース信号の説明図である。

【図８】プログレッシブ信号の説明図である。

【図９】ＩＰ変換の説明図である。

【図１０】従来のＩＰ変換の課題を説明するための図で
ある。

【図１１】従来のＩＰ変換の課題を説明するための図で
ある。

【符号の説明】

１０…画像信号処理装置、１１…ＤＳＰ、１２，１３…
メモリ、１００…ＳＩＭＤ制御プロセッサ、１０１…入
力ポインタ（入力スキップレジスタ）、１０２…入力Ｓ
ＡＭ部（入力レジスタ）、１０３…データメモリ部（ロ
ーカルメモリ）、１０４…ＡＬＵアレイ部、１０５…出
力ＳＡＭ部（出力レジスタ）、１０６…出力ポインタ
（出力スキップレジスタ）。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 インターレース信号のデータが存在しな
   いラインについて、動き検出を行い、インターレース信
   号のデータが存在しないラインについて補間データを作
   成し、当該補間データに基づいて画像データをインター
   レース信号からプログレッシブ信号に変換する画像信号
   処理装置であって、 画像データをインターレース信号からプログレッシブ信
   号に変換する際の動き検出を、現フィールドと２フィー
   ルド遅延のデータと１フィールド遅延のデータから補間
   して作成したデータと前フィールドの動き検出結果とに
   基づいてピクセルごとに行い、動いている領域は、１フ
   ィールド遅延のデータからフィールド内補間して補間デ
   ータを作成し、静止している領域は、現フィールドのデ
   ータ又は、２フィールド遅延のデータ又は、現フィール
   ドのデータおよび２フィールド遅延のデータから補間デ
   ータを作成する処理手段を有する画像信号処理装置。
2. 【請求項２】 上記処理手段は、フィールド内補間の結
   果と、フィールド間補間の結果が、所定のしきい値を超
   える場合は、動き領域とみなしフィールド内補間を行う
   請求項１記載の画像信号処理装置。
3. 【請求項３】 上記処理手段は、前フィールドの動き検
   出の結果に応じて上記しきい値を自動的に調整する請求
   項２記載の画像信号処理装置。
4. 【請求項４】 上記処理手段は、前フィールドの動き検
   出結果が静止ならば上記しきい値を大きくし、動きなら
   ばしきい値を小さくする請求項３記載の画像信号処理装
   置。
5. 【請求項５】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項１記載の画像信号処理装置。
6. 【請求項６】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項２記載の画像信号処理装置。
7. 【請求項７】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項３記載の画像信号処理装置。
8. 【請求項８】 上記処理手段は、要素プロセッサを１次
   元的に多並列にしたＳＩＭＤ制御プロセッサを有する請
   求項４記載の画像信号処理装置。
9. 【請求項９】 上記要素プロセッサを１次元的に多並列
   したＳＩＭＤ制御プロセッサは、ビット処理である請求
   項５記載の画像信号処理装置。
10. 【請求項１０】 上記要素プロセッサを１次元的に多並
    列したＳＩＭＤ制御プロセッサは、ビット処理である請
    求項６記載の画像信号処理装置。
11. 【請求項１１】 上記要素プロセッサを１次元的に多並
    列したＳＩＭＤ制御プロセッサは、ビット処理である請
    求項７記載の画像信号処理装置。
12. 【請求項１２】 上記要素プロセッサを１次元的に多並
    列したＳＩＭＤ制御プロセッサは、ビット処理である請
    求項８記載の画像信号処理装置。
13. 【請求項１３】 インターレース信号のデータが存在し
    ないラインについて、動き検出を行い、インターレース
    信号のデータが存在しないラインについて補間データを
    作成し、当該補間データに基づいて画像データをインタ
    ーレース信号からプログレッシブ信号に変換する画像信
    号処理方法であって、 画像データをインターレース信号からプログレッシブ信
    号に変換する際の動き検出を、現フィールドと２フィー
    ルド遅延のデータと１フィールド遅延のデータから補間
    して作成したデータと前フィールドの動き検出結果とに
    基づいて行い、動いている領域は、１フィールド遅延の
    データからフィールド内補間して補間データを作成し、
    静止している領域は、現フィールドのデータ又は、２フ
    ィールド遅延のデータ又は、現フィールドのデータおよ
    び２フィールド遅延のデータからフィールド間補間して
    補間データを作成する画像信号処理方法。
14. 【請求項１４】 フィールド内補間の結果と、フィール
    ド間補間の結果が、所定のしきい値を超える場合は、動
    き領域とみなしフィールド内補間を行う請求項１３記載
    の画像信号処理方法。
15. 【請求項１５】 前フィールドの動き検出の結果に応じ
    て上記しきい値を調整する請求項１４記載の画像信号処
    理方法。
16. 【請求項１６】 前フィールドの動き検出結果が静止な
    らば上記しきい値を大きくし、動きならばしきい値を小
    さくする請求項１５記載の画像信号処理方法。