JP2005079848A - 順次走査線変換装置および映像信号処理システム - Google Patents

Abstract

【課題】順次走査線変換装置を安価に提供する。
【解決手段】デジタル映像信号の１ライン分の記憶容量を有する１個のラインメモリ１１と、映像信号の１ライン分の原走査線信号を順次に読み出してラインメモリに格納し、原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、映像信号の１ライン分の時間内に原走査線信号と補間走査線信号をそれぞれ直接に交互に出力する処理回路（１０，２０）とを同一半導体チップ上に搭載した。
【選択図】 図１

Description

本発明は、順次走査線変換装置および映像信号処理システムに係り、特にシステムLSI（半導体集積回路）に搭載される順次走査線変換装置およびそれを用いた映像信号処理システムに関するもので、例えばBS（衛星）テレビジョン受像機において映像信号の処理に使用されるものである。

現在、BSテレビジョン放送を受信してMPEGデコーダにより作製された映像信号あるいは地上波アナログテレビジョン放送を受信して得られた映像信号を選択し、インターレース方式の信号を倍速度のプログレッシブ信号に変換（IP変換）して倍密度で表示するテレビジョン受像機が市販されている。この受像機には、IP変換を行うための順次走査線変換装置を搭載したシステムLSI が実装されている。

図３（ａ）、（ｂ）は、従来のテレビジョン受像機における映像信号処理システムの一部およびその動作例のタイミングを示している。

図３（ａ）において、１はインターレース方式のテレビジョン映像信号の１フィールド分を蓄積可能なフィールドバッファ（あるいはフレームバッファ）であり、汎用DRAMなどのメモリLSI で構成される場合が多い。上記テレビジョン映像信号は、BSテレビジョン放送を受信してMPEGデコーダにより作製されたデジタル映像信号あるいは地上波アナログテレビジョン放送を受信して得られたデジタル映像信号である。

順次走査線変換装置３０は、システムLSI ２に搭載されており、前記バッファ回路１から映像信号の１ライン分の原走査線信号を順次に読み出し、この原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、前記映像信号の１ライン分の時間内に前記原走査線信号と前記補間走査線信号を交互に出力する処理を行う機能を有する。

従来の順次走査線変換装置３０は、補間走査線生成部３１と倍速変換部３２とからなり、それぞれ映像信号の１ライン分の記憶容量を有する２個のラインメモリ３３，３４を備えており、MPEGデコーダで用いられているクロック信号（映像信号のレートより高速のクロック信号）を用いて同期動作を行っている。

補間走査線生成部３１は、ライン間補間用ラインメモリ（第１のラインメモリ）３３とラインメモリ制御部３５と加算器３６とを備えている。そして、前記フィールドバッファ１から映像信号の１ライン分の原走査線信号を１ライン期間よりも短時間で読み出して第１のラインメモリ３３に格納し、原走査線信号と第１のラインメモリ３３に格納されている走査線信号を加算器３６で加算して各ライン間を補間するための補間走査線信号を生成するように構成されている。

倍速変換部３２は、倍速変換用ラインメモリ（第２のラインメモリ）３４と出力選択スイッチ３７と制御回路３８とを備えている。そして、補間走査線生成部３１から原走査線信号と補間走査線信号を取り出し、補間走査線信号を第２のラインメモリ３４に格納し、映像信号の１ライン分の時間内に原走査線信号と第２のラインメモリ３４に格納されている補間走査線信号を出力選択スイッチ３７により交互に選択することによって走査線を単位としてパラレル・シリアル変換して出力する（ライン整列する）動作を繰り返すように構成されている。

ここで、図３（ｂ）を参照して倍速変換部３２の動作を詳述する。出力走査線信号が原信号走査線期間である時は、制御回路３８は補間走査線生成部３１を動作させることによって原走査線信号と補間走査線信号を同時に出力させ、そのうちの原走査線信号（直接系走査線信号）を出力選択スイッチ３７により選択して出力させるとともに補間走査線信号を倍速変換用ラインメモリ３４に格納する。

次に、出力走査線信号が補間系走査線期間である時は、制御回路３８は補間走査線生成部３１にホールド信号を供給して停止させるとともに、それ以前に倍速変換用ラインメモリ３４に書き込まれた補間走査線信号を読み出して出力選択スイッチ３７により選択して出力させる。

上記したように順次走査線変換装置３０の動作により、インターレース信号からノンインターレース信号（以下、プログレッシブ信号と記す）への変換（IP変換）を行うと、データ転送面ではデータ量が倍増（走査線数が倍増、走査速度が倍増）される。この場合、変換出力信号を１フィールド間にわたって絶え間なく流したとして入力映像信号はその半分のデータ量であるので、フィールドバッファ１からの読み出しが間欠的に起こることになるが、フィールドバッファ１と順次走査線変換装置３０とは読み書きが独立なので、入力映像信号に影響を与えない。

ところで、補間走査線生成部３１における補間走査線信号の生成方式は各種あるが、基本的な方式として、作成したい走査線の上下位置（時間的に前後）の画素や周囲の画素から補間することが知られている。そのために、補間走査線生成部３１内にライン間補間用ラインメモリ（第１のラインメモリ）３３を具備することが一般的である。このラインメモリ３３は、比較的小容量（例えば７２０画素分に対応して７２０バイト）を有するものであるので、システムLSI ２内に内蔵するSRAMで構成することが一般的である。本例では、補間走査線信号は、フィールドバッファ１から読み出された現在の走査線信号とライン間補間用ラインメモリ３３から読み出された１ライン前の走査線信号を加算器３６で加算してその平均値をとったものである。

一方、倍速変換部３２は、走査線を整列するために、１走査線分の容量を有する倍速変換用ラインメモリ（第２のラインメモリ）３４を具備しており、このラインメモリ３４も比較的小容量（例えば７２０画素分に対応して７２０バイト）であるので、システムLSI２内に内蔵するSRAMで構成することが一般的である。

よって、上記した従来の順次走査線変換装置３０は、補間走査線変換部３１内のラインメモリ３３と倍速変換部３２内のラインメモリ３４が存在しており、それらのラインメモリ３３，３４を比較的単純な機能として使用しているが、必ずしも有効に活用しているとは言い難い。特に、順次走査線変換装置３０をシステムLSI ２に搭載する場合に、メモリ３３，３４は比較的大きなレイアウト面積を占め、コストに影響を与えるので、順次走査線変換装置３０を安価に提供する上での制約があった。

なお、特許文献１には、順次走査線として生成済みの入力信号を処理する順次走査変換回路において倍速変換メモリの個数を削減する手法が開示されている。
特開２００２−３５９８１９号公報

上記したように従来の順次走査線変換装置を構成する補間走査線生成部および倍速変換部は、それぞれラインメモリを具備しており、システムLSI に搭載する場合に比較的大きなレイアウト面積を占め、コストに影響を与えるので、順次走査線変換装置を安価に提供する上での制約があるという問題があった。

本発明は上記の問題点を解決すべくなされたもので、倍速変換部内のラインメモリを省略でき、安価にあるいは高機能を実現し得る順次走査線変換装置を提供することを目的とする。

本発明の順次走査線変換装置の第１の態様は、デジタル映像信号の１ライン分の記憶容量を有する１個のラインメモリと、前記映像信号の１ライン分の原走査線信号を順次に読み出して前記ラインメモリに格納し、前記原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、前記映像信号の１ライン分の時間内に前記原走査線信号と前記補間走査線信号をそれぞれ直接に交互に出力する処理回路とを同一半導体チップ上に搭載したことを特徴とする。

本発明の順次走査線変換装置の第２の態様は、インターレース方式のデジタルテレビジョン映像信号の１ライン分の記憶容量を有する１個のラインメモリを備え、１フィールド分蓄積されているテレビジョン映像信号から順次に１ライン分の原走査線信号を１ライン期間よりも短時間で読み出して前記ラインメモリに格納し、前記原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成する補間走査線生成部と、前記映像信号の１ライン分の時間内に前記補間走査線生成部から前記原走査線信号と前記補間走査線信号をそれぞれ直接に交互に選択してインターレース・プログレッシブ変換を行ってシリアルに出力する倍速変換部とを同一半導体チップ上に搭載したことを特徴とする。

本発明によれば、補間走査線生成部内に保持されている直接系走査線信号の呼び出し方（データフロー制御）を工夫することによって、倍速変換部内のラインメモリを省略し、従来必要とされた２つのメモリを１つのメモリで肩代わりさせることができる。

その結果、従来の順次走査線変換装置と比べて、性能を保ったまま、回路規模を削減でき、安価な順次走査線変換装置を提供することができる。あるいは、回路規模を殆んど増やすことなく、システムLSI に複数組の順次走査線変換装置を搭載したり、所望の機能を有するロジック回路や付加して高機能化を図ることができる。

＜第１の実施形態＞
第１の実施形態では、順次走査線変換方式として構成が比較的簡単なライン間補間方式を採用した場合を説明する。順次走査線変換方式は、三次元動き適応方式など多数あるが、基本的にライン間補間方式に別回路を付加したものであり、本発明の特徴であるラインメモリに関する制御方法を応用することができる。また、本発明は、映像信号の輝度信号成分の処理系統と色差信号（色信号）成分の処理系統のそれぞれに適応できるものであり、ここでは両系統の信号を映像信号という名称で一括して説明を行う。

図１（ａ）、（ｂ）は、第１の実施形態に係る順次走査線変換装置を搭載したシステムLSI を実装したテレビジョン受像機における映像信号処理システムの一部およびその動作例のタイミングを示している。

図１（ａ）において、１はインターレース方式のテレビジョン映像信号の１フィールド分を蓄積可能なフィールドバッファ（あるいはフレームバッファ）のような比較的大容量のバッファ回路であり、汎用DRAMなどのメモリLSI で構成される場合が多い。上記テレビジョン映像信号は、BSテレビジョン放送を受信してMPEGデコーダ４により作製されたデジタル映像信号あるいは地上波アナログテレビジョン放送を受信して得られたデジタル映像信号である。

システムLSI ２は、順次走査線変換装置３やMPEGデコーダ４等を搭載しており、前記バッファ回路１に１フィールド分蓄積されているテレビジョンから映像信号から１ライン分の原走査線信号を順次に読み出し、この原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、前記映像信号の１ライン分の時間内に前記原走査線信号と前記補間走査線信号を交互に出力する処理を行う機能を有する。

順次走査線変換装置３は、補間走査線生成部１０と倍速変換部２０とからなり、映像信号の１ライン分の記憶容量を有するラインメモリ１１を１個のみ備えており、MPEGデコーダ４で用いられているクロック信号（映像信号のレートより高速のクロック信号）を用いて同期動作を行っている。

上記補間走査線生成部１０は、バッファ回路１から映像信号の１ライン分の原走査線信号を１ライン期間よりも短時間で読み出してライン間補間用ラインメモリ１１に格納し、原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成するように構成されている。

即ち、この補間走査線生成部１０は、ラインメモリ１１と、このラインメモリ１１に対する読み出し／書き込み動作を制御するラインメモリ制御部（補間用制御部）１２と、ラインメモリ１１に対する制御動作を映像信号の１ライン期間内で交互に切り替えるように倍速変換部２０によって制御される切換スイッチ素子１３と、加算器１４とを備えている。

前記倍速変換部２０は、映像信号の１ライン分の時間内に補間走査線生成部１０から原走査線信号と補間走査線信号をそれぞれ直接に交互に選択してIP変換（ライン整列）を行ってシリアルに出力するように構成されている。

即ち、この倍速変換部２０は、映像信号の１ライン期間内で補間走査線生成部１０から原走査線信号（直接系走査線信号）と補間走査線信号をそれぞれ直接に交互に選択して出力するように制御される出力選択スイッチ素子２１と、この出力選択スイッチ素子２１および前記補間走査線生成部１０の切換スイッチ素子１３を制御する制御回路２２とを備えている。

次に、上記構成の順次走査線変換装置３の動作例について、図１（ｂ）を参照しながら説明する。

補間走査線生成部１０は、補間走査線信号を生成する動作期間には、ラインメモリ１１に格納されている原走査線信号をラインメモリ制御部１２により読み出しながら、ラインメモリ制御部１２によりバッファ回路１から１ライン分の原走査線信号を読み出してラインメモリ１１に格納する（書き込む）とともに加算器１４で現ラインの原走査線信号と加算して現ラインの信号と次ラインの信号との平均値を生成し、補間走査線信号として出力する。この後、倍速変換部２０からホールド信号が供給され、補間走査線信号を生成する動作を停止する。一方、補間走査線信号を生成しない動作期間には、ラインメモリ１１に格納されている原走査線信号が倍速変換部２０により読み出される。

倍速変換部２０は、補間走査線生成部１０が補間走査線信号を生成する動作期間には、補間走査線生成部１０で生成された補間走査線信号を読み出して出力する。この後、ホールド信号を生成して補間走査線生成部１０に供給し、補間走査線生成部１０の大部分の動作を停止させ（これにより、バッファ回路１からの読み出しも停止する）、補間走査線生成部１０の切換スイッチ素子１３を倍速変換部２０側に接続させるように切り替え、出力選択スイッチ素子２１を直接系走査線信号選択側に切り替える。

一方、補間走査線生成部１０が補間走査線信号を生成しない動作期間には、ラインメモリ１１に格納されている直前の原走査線信号を読み出して出力する。この後、ホールド信号を停止させ、補間走査線生成部１０の動作停止を解除させ、補間走査線生成部１０の切換スイッチ素子１３をラインメモリ制御部（補間用制御部）１２側に接続させるように切り替え、出力選択スイッチ素子２１を補間系走査線信号選択側に切り替える。

上記したように、順次走査線変換装置３が各原走査線信号を補間走査線信号で補間して走査線数を倍増する処理をフィールドの先頭から末尾まで繰り返すことにより、１フィールドの順次走査線変換が完了する。

なお、上記した順次走査線変換動作においては、トップフィールド（奇数フィールド）の末尾ラインとボトムフィールド（偶数フィールド）の先頭ラインの補間動作では、ライン間補間でペアとなる相手のライン情報がないので特殊な処理が必要である（従来例でも同様）が、この処理はラインメモリを削減するという本発明の本質には関係がないのでその説明を省略する。

上記した順次走査線変換装置３によれば、出力走査線が直接系走査線の期間に、補間走査線生成部１０の動作を停止させ、補間走査線生成部１０内のラインメモリ１１に保持されている原走査線信号を直接系走査線情報として読み出すので、従来必要とされていた倍速変換用ラインメモリ（図３中の３４）は不要となる。即ち、補間走査線生成部１０内に保持されている直接系走査線信号の呼び出し方（データフロー制御）を工夫することによって、倍速変換部２０内のラインメモリを省略し、従来必要とされた２つのメモリを１つのメモリで肩代わりさせることができる。この場合、本実施形態に伴う回路の増加は、ラインメモリ制御用の切換スイッチ１３のみの僅かなものであり、回路規模の大幅な削減につながる。

なお、原信号走査線信号は、バッファ回路１内にも書き換えられない限り蓄えられており、バッファ回路１に再度アクセスして原信号走査線信号を読み出す方法も容易に考えられる。しかし、昨今の多ブロックを１チップ上に実装したシステムLSI においては、バッファ回路１の実装方法として、大容量のDRAMを複数の回路群で共有するUnified Memory Architecture 方式をとっていることが多く、バッファ回路１に再度アクセスすることは、DRAMアクセスのバンド幅を圧迫する要因となり、DRAMを共有する他の回路群への影響を考える必要が発生する。これに対して、本実施形態では、順次走査線変換部内で処理が完結するので、バッファ回路１の存在するDRAMアクセスのバンド幅を圧迫する要因は原理的に起こり得ない。

＜第２の実施形態＞
図２（ａ）、（ｂ）は、第２の実施形態に係る順次走査線変換装置を搭載したシステムLSI を実装したテレビジョン受像機における映像信号処理システムの一部およびその動作タイミングを示している。

第２の実施形態に係る順次走査線変換装置は、前述した第１の実施形態に係る順次走査線変換装置と比べて、補間走査線生成部１０ａおよび倍速変換部２０ａの構成が異なり、その他は同じである。

補間走査線生成部１０ａは、ラインメモリ１１と、このラインメモリ１１に対して読み出し／書き込み動作または読み出し動作を行うように制御するラインメモリ制御部（補間用制御部）１２ａと、加算器１４とを備えている。

このような構成により、前記補間走査線信号を生成する動作期間には、ラインメモリ１１に格納されている原走査線信号をラインメモリ制御部１２ａにより読み出しながら、ラインメモリ制御部１２ａによりバッファ回路１から１ライン分の原走査線信号を読み出してラインメモリ１１に格納する（書き込む）とともに加算器１４で現ラインの原走査線信号と加算して現ラインの信号と次ラインの信号との平均値を生成し、補間走査線信号として出力する。この後、倍速変換部２０ａからホールド信号が供給され、補間走査線信号を生成する動作を停止する。

これに対して、補間走査線信号を生成しない動作期間には、ラインメモリ１１に格納されている原走査線信号をラインメモリ制御部１２ａにより読み出して倍速変換部２０ａに出力する。

倍速変換部２０ａは、映像信号の１ライン期間内で補間走査線生成部１０ａから原走査線信号（直接系走査線信号）と補間走査線信号をそれぞれ直接に交互に選択して出力するように制御される出力選択スイッチ素子２１と、この出力選択スイッチ素子２１および前記補間走査線生成部１０のラインメモリ制御部１２ａを制御する制御回路２２ａとを備えている。

このような構成により、補間走査線生成部１０ａが補間走査線信号を生成する動作期間には、補間走査線生成部１０ａで生成された補間走査線信号を読み出して出力する。この後、ホールド信号を生成して補間走査線生成部１０ａに供給し、補間走査線生成部１０ａの大部分の動作を停止させ（これにより、バッファ回路１からの読み出しも停止する）、出力選択スイッチ素子２１を直接系走査線信号選択側に切り替える。

これに対して、補間走査線生成部１０ａが補間走査線信号を生成しない動作期間には、ラインメモリ１１に格納されている直前の原走査線信号を読み出して出力する。この後、ホールド信号を停止させ、補間走査線生成部１０ａの動作停止を解除させ、出力選択スイッチ素子２１を補間系走査線信号選択側に切り替える。

第１の実施形態に係る順次走査線変換装置を搭載したシステムLSI を実装したテレビジョン受像機における映像信号処理システムの一部を示すブロック図および動作例を示すタイミング図。 第２の実施形態に係る順次走査線変換装置を搭載したシステムLSI を実装したテレビジョン受像機における映像信号処理システムの一部を示すブロック図および動作例を示すタイミング図。 従来のテレビジョン受像機における映像信号処理システムの一部を示すブロック図および動作例を示すタイミング図。

符号の説明

１…バッファ回路（フィールドバッファ）、２…システムLSI 、３…順次走査線変換装置、１０ａ…補間走査線生成部、１１…ラインメモリ、１２ａ…ラインメモリ制御部（補間用制御部）、１３…切換スイッチ素子、１４…加算器、２０ａ…倍速変換部、２１…出力選択スイッチ素子、２２ａ…制御回路。

Claims (9)

1. デジタル映像信号の１ライン分の記憶容量を有する１個のラインメモリと、
   前記映像信号の１ライン分の原走査線信号を順次に読み出して前記ラインメモリに格納し、前記原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、前記映像信号の１ライン分の時間内に前記原走査線信号と前記補間走査線信号をそれぞれ直接に交互に出力する処理回路
   とを同一半導体チップ上に搭載したことを特徴とする順次走査線変換装置。
2. インターレース方式のデジタルテレビジョン映像信号の１ライン分の記憶容量を有する１個のラインメモリを備え、１フィールド分蓄積されているテレビジョン映像信号から順次に１ライン分の原走査線信号を１ライン期間よりも短時間で読み出して前記ラインメモリに格納し、前記原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成する補間走査線生成部と、
   前記映像信号の１ライン分の時間内に前記補間走査線生成部から前記原走査線信号と前記補間走査線信号をそれぞれ直接に交互に選択してインターレース・プログレッシブ変換を行ってシリアルに出力する倍速変換部
   とを同一半導体チップ上に搭載したことを特徴とする順次走査線変換装置。
3. 前記補間走査線生成部は、
   前記ラインメモリに対する読み出し／書き込み動作を制御するラインメモリ制御部と、
   前記ラインメモリに対する制御動作を前記映像信号の１ライン期間内で交互に切り替えるように前記倍速変換部によって制御される切換スイッチ素子と、加算器とを備え、
   前記補間走査線信号を生成する動作期間には、前記ラインメモリ制御部により前記ラインメモリから前記原走査線信号を読み出して前記加算器に入力するとともに、前記１フィールド分蓄積されているテレビジョン映像信号の１ライン分の原走査線信号を前記ラインメモリに格納すると同時に前記加算器に入力し、
   前記補間走査線信号を生成しない動作期間には、前記倍速変換部により前記ラインメモリから前記原走査線信号が読み出されて前記倍速変換部に出力する
   ことを特徴とする請求項２記載の順次走査線変換装置。
4. 前記補間走査線生成部は、
   前記ラインメモリに対する読み出し／書き込み動作モードまたは読み出し専用動作モードを前記映像信号の１ライン期間内で交互に行うように制御されるラインメモリ制御部と、加算器とを備え、
   前記補間走査線信号を生成する動作期間には、前記ラインメモリ制御部により前記ラインメモリから前記原走査線信号を読み出して前記加算器に入力するとともに、前記１フィールド分蓄積されているテレビジョン映像信号の１ライン分の原走査線信号を前記ラインメモリに格納すると同時に前記加算器に入力し、
   前記補間走査線信号を生成しない動作期間には、前記ラインメモリ制御部により前記ラインメモリから前記原走査線信号を読み出して前記倍速変換部に出力する
   ことを特徴とする請求項２記載の順次走査線変換装置。
5. 前記倍速変換部は、前記補間走査線生成部が補間走査線信号を生成する動作を終了した後に前記補間走査線生成部の大部分の動作を停止させるホールド信号を供給することを特徴とする請求項３または４記載の順次走査線変換装置。
6. 前記インターレース方式のデジタルテレビジョン映像信号は、衛星テレビジョン放送を受信してMPEGデコーダにより作成された映像信号あるいは地上波アナログテレビジョン放送を受信して得られた映像信号であり、
   前記補間走査線生成部と倍速変換部は、カラー映像信号の輝度信号系および色信号系に対応して複数組設けられていることを特徴とする請求項２乃至５のいずれか１つに記載の順次走査線変換装置。
7. 前記インターレース方式のデジタルテレビジョン映像信号は、衛星テレビジョン放送を受信してMPEGデコーダによるデコードにより得られた映像信号あるいは地上波アナログテレビジョン放送を受信して得られた映像信号であり、
   前記補間走査線生成部と倍速変換部は、１つの表示画面を複数の表示窓に分割して各表示窓内にそれぞれ映像信号を表示させるための複数の信号系に対応して複数組設けられていることを特徴とする請求項２乃至６のいずれか１つに記載の順次走査線変換装置。
8. デジタル映像信号の１ライン分の記憶容量を有する１個のラインメモリを備え、前記映像信号の１ライン分の原走査線信号を順次に読み出し、この原走査線信号を用いて各ライン間を補間するための補間走査線信号を生成し、前記映像信号の１ライン分の時間内に前記原走査線信号と前記補間走査線信号をそれぞれ直接に交互に出力する処理を行う順次走査線変換装置を搭載したシステムLSI と、
   前記順次走査線変換装置に入力するためのデジタル映像信号の１フィールド分を蓄積可能なバッファ回路を構成するメモリLSI
   とを具備することを特徴とする映像信号処理システム。
9. 前記システムLSI は、衛星テレビジョン放送の受信信号をデコードするMPEGデコーダをさらに搭載することを特徴とする請求項８記載の映像信号処理システム。

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