JP2001331371A - 強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法 - Google Patents
強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法Info
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Abstract
(57)【要約】
【課題】 ＣＰＵと組み合わされるＦＲＡＭのユーザー
によるＲＯＭ領域とＲＡＭ領域の設定が可能でありしか
も、その設定や設定変更をデータ書き込み動作の中で可
能とした半導体集積回路装置を提供する。 【解決手段】 ＣＰＵ、強誘電体メモリ及びＩ／Ｏユニ
ットを有するマイクロコンピュータシステムにおいて、
強誘電体メモリは、書き込まれるデータに、所定のデー
タ列毎にそのデータ列を書き換え可能とするか否かを決
定するための判別ビットが付加され、この判別ビットに
より強誘電体メモリにデータ書き換えが禁止される領域
が設定されるようにした。
によるＲＯＭ領域とＲＡＭ領域の設定が可能でありしか
も、その設定や設定変更をデータ書き込み動作の中で可
能とした半導体集積回路装置を提供する。 【解決手段】 ＣＰＵ、強誘電体メモリ及びＩ／Ｏユニ
ットを有するマイクロコンピュータシステムにおいて、
強誘電体メモリは、書き込まれるデータに、所定のデー
タ列毎にそのデータ列を書き換え可能とするか否かを決
定するための判別ビットが付加され、この判別ビットに
より強誘電体メモリにデータ書き換えが禁止される領域
が設定されるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に係り、特に中央処理装置と強誘電体メモリとを備
えたマイクロコンピュータシステムに関する。
装置に係り、特に中央処理装置と強誘電体メモリとを備
えたマイクロコンピュータシステムに関する。
【０００２】
【従来の技術】マイクロコンピュータシステムは、中央
処理装置（ＣＰＵ）とＲＡＭやＲＯＭ等のデータ記憶装
置及びデータ入出力インタフェース（Ｉ／Ｏユニット）
を備えて構成される。１チップマイクロコンピュータで
は、これらが１チップに集積される。ＲＯＭには、ＣＰ
Ｕによるデータ処理や制御動作を規定するためのプログ
ラムをはじめとして、固定的なデータを保持する。ＣＰ
Ｕと連動して演算処理する際にデータを随時書き込み、
読み出しを行うために、ＲＡＭが用いられる。
処理装置（ＣＰＵ）とＲＡＭやＲＯＭ等のデータ記憶装
置及びデータ入出力インタフェース（Ｉ／Ｏユニット）
を備えて構成される。１チップマイクロコンピュータで
は、これらが１チップに集積される。ＲＯＭには、ＣＰ
Ｕによるデータ処理や制御動作を規定するためのプログ
ラムをはじめとして、固定的なデータを保持する。ＣＰ
Ｕと連動して演算処理する際にデータを随時書き込み、
読み出しを行うために、ＲＡＭが用いられる。
【０００３】ＲＯＭは電源を切ってもデータが保存され
るが、ＲＡＭは電源を切るとデータが消失する。そこで
近年は、従来のＲＯＭとＲＡＭの機能を同時に満たすも
のとして、ＥＥＰＲＯＭフラッシュメモリが注目されて
いる。しかし、フラッシュメモリは、データ書き換えが
できるブロック（消去単位）が固定されている。従っ
て、フラッシュメモリをデータ書き換えができる領域
（ＲＡＭ領域）とデータ書き換えが禁止される領域（Ｒ
ＯＭ領域）に分けて使用することは可能ではあるが、こ
れらの領域をメモリ空間内に自在に設定するというわけ
にはいかない。
るが、ＲＡＭは電源を切るとデータが消失する。そこで
近年は、従来のＲＯＭとＲＡＭの機能を同時に満たすも
のとして、ＥＥＰＲＯＭフラッシュメモリが注目されて
いる。しかし、フラッシュメモリは、データ書き換えが
できるブロック（消去単位）が固定されている。従っ
て、フラッシュメモリをデータ書き換えができる領域
（ＲＡＭ領域）とデータ書き換えが禁止される領域（Ｒ
ＯＭ領域）に分けて使用することは可能ではあるが、こ
れらの領域をメモリ空間内に自在に設定するというわけ
にはいかない。
【０００４】そこで、フラッシュメモリに代わるものと
して、強誘電体メモリ（ＦＲＡＭ）が注目される。ＦＲ
ＡＭは、強誘電体キャパシタとトランジスタからなるメ
モリセルを用いて構成され、ＤＲＡＭと同様にデータの
随時書き込み／読み出しが可能であり、電源を切っても
データを不揮発に保持する。しかもＦＲＡＭは、フラッ
シュメモリにおけるように消去単位が固定されていな
い。この様なＦＲＡＭを用い、且つそのメモリ空間をＲ
ＯＭ領域とＲＡＭ領域に自在に分けて使用するようにし
たマイクロコンピュータシステムも既に提案されている
（例えば、特開平７−１１４４９７号公報）。具体的に
は、ＦＲＡＭのＲＯＭ領域とＲＡＭ領域の境界をユーザ
ーが指定できるようにする。
して、強誘電体メモリ（ＦＲＡＭ）が注目される。ＦＲ
ＡＭは、強誘電体キャパシタとトランジスタからなるメ
モリセルを用いて構成され、ＤＲＡＭと同様にデータの
随時書き込み／読み出しが可能であり、電源を切っても
データを不揮発に保持する。しかもＦＲＡＭは、フラッ
シュメモリにおけるように消去単位が固定されていな
い。この様なＦＲＡＭを用い、且つそのメモリ空間をＲ
ＯＭ領域とＲＡＭ領域に自在に分けて使用するようにし
たマイクロコンピュータシステムも既に提案されている
（例えば、特開平７−１１４４９７号公報）。具体的に
は、ＦＲＡＭのＲＯＭ領域とＲＡＭ領域の境界をユーザ
ーが指定できるようにする。
【０００５】
【発明が解決しようとする課題】しかし、ＦＲＡＭのＲ
ＯＭ領域とＲＡＭ領域の境界アドレスを指定するには通
常、ＦＲＡＭのデータ書き換え動作とは別の操作が必要
となる。その境界アドレスを変更する操作も同様にデー
タ書き換え操作とは別の操作となる。
ＯＭ領域とＲＡＭ領域の境界アドレスを指定するには通
常、ＦＲＡＭのデータ書き換え動作とは別の操作が必要
となる。その境界アドレスを変更する操作も同様にデー
タ書き換え操作とは別の操作となる。
【０００６】この発明は、ＣＰＵと組み合わされるＦＲ
ＡＭのユーザーによるＲＯＭ領域とＲＡＭ領域の設定が
可能でありしかも、その設定や設定変更をデータ書き込
み動作の中で可能とした半導体集積回路装置とそのＦＲ
ＡＭの書き換え制御方法を提供することを目的としてい
る。
ＡＭのユーザーによるＲＯＭ領域とＲＡＭ領域の設定が
可能でありしかも、その設定や設定変更をデータ書き込
み動作の中で可能とした半導体集積回路装置とそのＦＲ
ＡＭの書き換え制御方法を提供することを目的としてい
る。
【０００７】
【課題を解決するための手段】この発明は、中央処理装
置と、この中央処理装置とデータバスを介して接続され
る強誘電体メモリとを有する半導体集積回路装置におい
て、前記強誘電体メモリに書き込まれるデータに、所定
のデータ列毎にそのデータ列を書き換え可能とするか否
かを決定するための判別ビットが付加され、この判別ビ
ットにより前記強誘電体メモリにデータ書き換えが禁止
される領域が設定されるようにしたことを特徴としてい
る。
置と、この中央処理装置とデータバスを介して接続され
る強誘電体メモリとを有する半導体集積回路装置におい
て、前記強誘電体メモリに書き込まれるデータに、所定
のデータ列毎にそのデータ列を書き換え可能とするか否
かを決定するための判別ビットが付加され、この判別ビ
ットにより前記強誘電体メモリにデータ書き換えが禁止
される領域が設定されるようにしたことを特徴としてい
る。
【０００８】この発明によると、データ書き込み時にそ
の書き込みデータに判別ビットを付加することによっ
て、ＦＲＡＭをＲＯＭ領域とＲＡＭ領域とに自在に分け
ることができる。ＦＲＡＭでは、データ書き込みに際し
ては、実際のメモリセルへの書き込み動作に先立って、
書き込みアドレスで選択されたワード線に沿ったメモリ
セルのデータをセンスアンプにより破壊読み出しする。
その後書き込みデータがセンスアンプに送られることに
より、データに応じた書き込み電圧がメモリセルに印加
される。従って、実際のメモリセルへの書き込みに先立
つ読み出しの際にデータに付加されている判別ビットを
利用することにより、ＲＯＭ領域での書き込みを禁止す
ることができる。しかも、このＲＯＭ領域とＲＡＭ領域
の設定は、データ書き込みと同時に行われる。
の書き込みデータに判別ビットを付加することによっ
て、ＦＲＡＭをＲＯＭ領域とＲＡＭ領域とに自在に分け
ることができる。ＦＲＡＭでは、データ書き込みに際し
ては、実際のメモリセルへの書き込み動作に先立って、
書き込みアドレスで選択されたワード線に沿ったメモリ
セルのデータをセンスアンプにより破壊読み出しする。
その後書き込みデータがセンスアンプに送られることに
より、データに応じた書き込み電圧がメモリセルに印加
される。従って、実際のメモリセルへの書き込みに先立
つ読み出しの際にデータに付加されている判別ビットを
利用することにより、ＲＯＭ領域での書き込みを禁止す
ることができる。しかも、このＲＯＭ領域とＲＡＭ領域
の設定は、データ書き込みと同時に行われる。
【０００９】この発明はまた、中央処理装置と、この中
央処理装置とデータバスを介して接続される第１の強誘
電体メモリとを有する半導体集積回路装置において、前
記中央処理装置内のアドレスデコーダに、前記第１の強
誘電体メモリに書き込まれるデータについて書き換え可
能とするか否かを決定する制御情報を記憶する第２の強
誘電体メモリを備えたことを特徴とする。この場合、第
２の強誘電体メモリに記憶する制御情報としては例え
ば、外部から供給される前記第１の強誘電体メモリに対
する書き込みアドレスと比較するための前記第１の強誘
電体メモリの領域を指定する先頭アドレスと最後尾アド
レス、及びその領域を書き換え可能とするか否かを決定
するフラグを書き込む。
央処理装置とデータバスを介して接続される第１の強誘
電体メモリとを有する半導体集積回路装置において、前
記中央処理装置内のアドレスデコーダに、前記第１の強
誘電体メモリに書き込まれるデータについて書き換え可
能とするか否かを決定する制御情報を記憶する第２の強
誘電体メモリを備えたことを特徴とする。この場合、第
２の強誘電体メモリに記憶する制御情報としては例え
ば、外部から供給される前記第１の強誘電体メモリに対
する書き込みアドレスと比較するための前記第１の強誘
電体メモリの領域を指定する先頭アドレスと最後尾アド
レス、及びその領域を書き換え可能とするか否かを決定
するフラグを書き込む。
【００１０】この発明によると、ＣＰＵ内のアドレスデ
コーダに第２の強誘電体メモリを用いて、第１の強誘電
体メモリへのデータ書き込み時に第２の強誘電体メモリ
に書き換え制御情報を書き込むことにより、第１の強誘
電体メモリにＲＯＭ領域とＲＡＭ領域との設定が可能に
なる。
コーダに第２の強誘電体メモリを用いて、第１の強誘電
体メモリへのデータ書き込み時に第２の強誘電体メモリ
に書き換え制御情報を書き込むことにより、第１の強誘
電体メモリにＲＯＭ領域とＲＡＭ領域との設定が可能に
なる。
【００１１】この発明は更に、中央処理装置と、この中
央処理装置とデータバスを介して接続される強誘電体メ
モリとを有する半導体集積回路装置における前記強誘電
体メモリのデータ書き換え制御方法であって、前記強誘
電体メモリに書き込む所定のデータ列毎にそのデータ列
を書き換え可能とするか否かを決定するための判別ビッ
トを付加し、前記強誘電体メモリから書き込みアドレス
のデータ列と判別ビットを読み出してその判別ビットを
判定し、この判別ビットの判定結果に応じて前記強誘電
体メモリの書き込み許可又は禁止の制御を行うことを特
徴としている。
央処理装置とデータバスを介して接続される強誘電体メ
モリとを有する半導体集積回路装置における前記強誘電
体メモリのデータ書き換え制御方法であって、前記強誘
電体メモリに書き込む所定のデータ列毎にそのデータ列
を書き換え可能とするか否かを決定するための判別ビッ
トを付加し、前記強誘電体メモリから書き込みアドレス
のデータ列と判別ビットを読み出してその判別ビットを
判定し、この判別ビットの判定結果に応じて前記強誘電
体メモリの書き込み許可又は禁止の制御を行うことを特
徴としている。
【００１２】この発明は更に、中央処理装置と、この中
央処理装置とデータバスを介して接続される第１の強誘
電体メモリとを有する半導体集積回路装置における前記
第１の強誘電体メモリのデータ書き換え制御方法であっ
て、前記第１の強誘電体メモリにデータ書き込みを行う
際に、前記中央処理装置内のアドレスデコーダに設けら
れた第２の強誘電体メモリに、前記第１の強誘電体メモ
リに書き込まれるデータについて書き換え可能とするか
否かを決定する制御情報を記憶し、且つ前記第１の強誘
電体メモリにデータ書き込みを行う際に、前記第２の強
誘電体メモリから読み出される前記制御情報に基づい
て、前記第１の強誘電体メモリの書き込み許可又は禁止
の制御を行うことを特徴としている。
央処理装置とデータバスを介して接続される第１の強誘
電体メモリとを有する半導体集積回路装置における前記
第１の強誘電体メモリのデータ書き換え制御方法であっ
て、前記第１の強誘電体メモリにデータ書き込みを行う
際に、前記中央処理装置内のアドレスデコーダに設けら
れた第２の強誘電体メモリに、前記第１の強誘電体メモ
リに書き込まれるデータについて書き換え可能とするか
否かを決定する制御情報を記憶し、且つ前記第１の強誘
電体メモリにデータ書き込みを行う際に、前記第２の強
誘電体メモリから読み出される前記制御情報に基づい
て、前記第１の強誘電体メモリの書き込み許可又は禁止
の制御を行うことを特徴としている。
【００１３】この様な書き込み制御方法によって、ユー
ザーは、データ書き込み時に自在に強誘電体メモリのＲ
ＯＭ領域とＲＡＭ領域を設定することができる。
ザーは、データ書き込み時に自在に強誘電体メモリのＲ
ＯＭ領域とＲＡＭ領域を設定することができる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。［実施の形態１］図１は、こ
の発明の実施の形態によるマイクロコンピュータシステ
ムである。ＣＰＵ１と、データ記憶を行う半導体メモリ
であるＦＲＡＭ２及び、Ｉ／Ｏユニット３は好ましくは
１チップに集積されている。ＣＰＵ１とＦＲＡＭ２及び
Ｉ／Ｏユニット３との間はデータバス４を介して接続さ
れる。
の実施の形態を説明する。［実施の形態１］図１は、こ
の発明の実施の形態によるマイクロコンピュータシステ
ムである。ＣＰＵ１と、データ記憶を行う半導体メモリ
であるＦＲＡＭ２及び、Ｉ／Ｏユニット３は好ましくは
１チップに集積されている。ＣＰＵ１とＦＲＡＭ２及び
Ｉ／Ｏユニット３との間はデータバス４を介して接続さ
れる。
【００１５】ＦＲＡＭ２は、ＣＰＵ１が実行するデータ
処理、制御のプログラムを記憶するメモリである。ＦＲ
ＡＭ２は、データ書き換えが禁止されるＲＯＭ領域と、
随時データ書き換えができるＲＡＭ領域とがユーザーに
より自在に設定可能とされている。その内容は後述す
る。ＣＰＵ１は、命令解釈ユニット１１と、演算論理ユ
ニット１２、メモリアクセスユニット１３及びプログラ
ムカウンタ１４を有する。
処理、制御のプログラムを記憶するメモリである。ＦＲ
ＡＭ２は、データ書き換えが禁止されるＲＯＭ領域と、
随時データ書き換えができるＲＡＭ領域とがユーザーに
より自在に設定可能とされている。その内容は後述す
る。ＣＰＵ１は、命令解釈ユニット１１と、演算論理ユ
ニット１２、メモリアクセスユニット１３及びプログラ
ムカウンタ１４を有する。
【００１６】ＦＲＡＭ２に格納されたプログラムからの
命令の取り出しは、メモリアクセスユニット１３を介し
て行われる。ＣＰＵ１内にあるプログラムカウンタ１４
が示すメモリ番地の命令をＦＲＡＭ２から取り出す場合
は、プログラムカウンタ１４の内容がメモリアクセスユ
ニット１３に送られる。メモリアクセスユニット１３は
その内容をアドレスデコーダ１３２によりデコードし
て、物理的なアドレス番地としてＦＲＡＭ２に送る。こ
れにより、ＦＲＡＭ２の該当番地から命令が読み出され
てＣＰＵ１に送られ、命令解釈ユニット１１内の命令レ
ジスタに格納される。
命令の取り出しは、メモリアクセスユニット１３を介し
て行われる。ＣＰＵ１内にあるプログラムカウンタ１４
が示すメモリ番地の命令をＦＲＡＭ２から取り出す場合
は、プログラムカウンタ１４の内容がメモリアクセスユ
ニット１３に送られる。メモリアクセスユニット１３は
その内容をアドレスデコーダ１３２によりデコードし
て、物理的なアドレス番地としてＦＲＡＭ２に送る。こ
れにより、ＦＲＡＭ２の該当番地から命令が読み出され
てＣＰＵ１に送られ、命令解釈ユニット１１内の命令レ
ジスタに格納される。
【００１７】命令レジスタに格納された命令は、命令解
釈ユニット１１内で解釈され、命令の種類に応じて演算
論理ユニット１２で処理される。命令実行中にデータが
必要になると、そのデータが格納されている番地がメモ
リアクセスユニット１３に送られる。そして、この番地
がアドレスデコーダ１３２でデコードされてＦＲＡＭ２
がアクセスされ、ＦＲＡＭ２から読み出されたデータ
は、メモリアクセスユニット１３内のデータレジスタ１
３１に転送保持される。
釈ユニット１１内で解釈され、命令の種類に応じて演算
論理ユニット１２で処理される。命令実行中にデータが
必要になると、そのデータが格納されている番地がメモ
リアクセスユニット１３に送られる。そして、この番地
がアドレスデコーダ１３２でデコードされてＦＲＡＭ２
がアクセスされ、ＦＲＡＭ２から読み出されたデータ
は、メモリアクセスユニット１３内のデータレジスタ１
３１に転送保持される。
【００１８】ＦＲＡＭ２は、図２に示すように、トラン
ジスタＱと強誘電体キャパシタＣからなるメモリセルを
配列して構成されるメモリセルアレイ２０を有する。図
では代表的に一つのメモリセルを示している。具体的な
メモリセル方式には、１個のトランジスタと１個の強誘
電体キャパシタで１メモリセルを構成する方式（１Ｔ１
Ｃセル）と、２個のトランジスタと２個の強誘電体キャ
パシタにより１メモリセルを構成する方式（２Ｔ２Ｃセ
ル）とがあるが、ここではいずれでもよい。
ジスタＱと強誘電体キャパシタＣからなるメモリセルを
配列して構成されるメモリセルアレイ２０を有する。図
では代表的に一つのメモリセルを示している。具体的な
メモリセル方式には、１個のトランジスタと１個の強誘
電体キャパシタで１メモリセルを構成する方式（１Ｔ１
Ｃセル）と、２個のトランジスタと２個の強誘電体キャ
パシタにより１メモリセルを構成する方式（２Ｔ２Ｃセ
ル）とがあるが、ここではいずれでもよい。
【００１９】メモリセルのトランジスタＱのドレインに
つながるビット線ＢＬはセンスアンプ２３に接続され、
強誘電体キャパシタＣのプレート端子につながるプレー
ト線ＰＬはプレート線駆動回路２２に接続され、トラン
ジスタＱのゲートにつながるワード線ＷＬはワード線駆
動回路２１に接続される。詳細な説明は省くが、メモリ
セルは、強誘電体キャパシタＣのヒステリシス特性を利
用して、その自発分極（残留分極）の正負の状態を二値
データとして不揮発に記憶する。
つながるビット線ＢＬはセンスアンプ２３に接続され、
強誘電体キャパシタＣのプレート端子につながるプレー
ト線ＰＬはプレート線駆動回路２２に接続され、トラン
ジスタＱのゲートにつながるワード線ＷＬはワード線駆
動回路２１に接続される。詳細な説明は省くが、メモリ
セルは、強誘電体キャパシタＣのヒステリシス特性を利
用して、その自発分極（残留分極）の正負の状態を二値
データとして不揮発に記憶する。
【００２０】図３は、この実施の形態におけるＦＲＡＭ
２のメモリ空間を示している。この実施の形態におい
て、ＦＲＡＭ２は、データ書き換えが禁止されるＲＯＭ
領域とデータの書き換えが可能なＲＡＭ領域とをユーザ
ーが自在に設定可能としている。これらのＲＡＭ領域と
ＲＯＭ領域を設定しているのは、例えばワード線選択を
行う各ロウアドレスＡｄｄに書き込まれるデータ列に付
加された判別ビットである。即ち、ユーザーがプログラ
ム等のデータ書き込みに際してその一つのロウアドレス
Ａｄｄの書き込みデータ列毎に１ビットの判別ビットを
付加する。この場合一つのデータ列の実質の大きさは、
一つのワード線ＷＬにより同時に選択されるメモリセル
ビット数より１だけ小さいものとし、このとき同時に選
択される残り一つのメモリセルが判別ビット格納用とな
る。判別ビットが“１”の領域はＲＯＭ領域、判別ビッ
トが“０”の領域はＲＡＭ領域である。判別ビットは例
えばデータ列の先頭又は最後尾等に付加される。
２のメモリ空間を示している。この実施の形態におい
て、ＦＲＡＭ２は、データ書き換えが禁止されるＲＯＭ
領域とデータの書き換えが可能なＲＡＭ領域とをユーザ
ーが自在に設定可能としている。これらのＲＡＭ領域と
ＲＯＭ領域を設定しているのは、例えばワード線選択を
行う各ロウアドレスＡｄｄに書き込まれるデータ列に付
加された判別ビットである。即ち、ユーザーがプログラ
ム等のデータ書き込みに際してその一つのロウアドレス
Ａｄｄの書き込みデータ列毎に１ビットの判別ビットを
付加する。この場合一つのデータ列の実質の大きさは、
一つのワード線ＷＬにより同時に選択されるメモリセル
ビット数より１だけ小さいものとし、このとき同時に選
択される残り一つのメモリセルが判別ビット格納用とな
る。判別ビットが“１”の領域はＲＯＭ領域、判別ビッ
トが“０”の領域はＲＡＭ領域である。判別ビットは例
えばデータ列の先頭又は最後尾等に付加される。
【００２１】図３では、ロウアドレスＡｄｄ＝０〜ｉの
範囲をＲＯＭ領域とし、ロウアドレスＡｄｄ＝ｉ＋１〜
ｎの範囲をＲＡＭ領域として設定した例を示している。
しかしこの様にＲＯＭ領域とＲＡＭ領域が連続すること
は必要ではなく、ランダムな配列でＲＯＭ領域とＲＡＭ
領域を設定することが可能である。しかもＦＲＡＭの場
合、消去単位がブロック単位で固定されるフラッシュメ
モリと異なり、ＲＯＭ領域とＲＡＭ領域の大きさも自由
に設定できる。
範囲をＲＯＭ領域とし、ロウアドレスＡｄｄ＝ｉ＋１〜
ｎの範囲をＲＡＭ領域として設定した例を示している。
しかしこの様にＲＯＭ領域とＲＡＭ領域が連続すること
は必要ではなく、ランダムな配列でＲＯＭ領域とＲＡＭ
領域を設定することが可能である。しかもＦＲＡＭの場
合、消去単位がブロック単位で固定されるフラッシュメ
モリと異なり、ＲＯＭ領域とＲＡＭ領域の大きさも自由
に設定できる。
【００２２】図４は、この実施の形態のシステムにおけ
るＦＲＡＭ２へのデータ書き込み動作のフローを示して
いる。外部からＩ／Ｏユニット３を介して、書き込み指
示を与え、書き込みアドレス及び書き込みデータを入力
する（Ｓ１１）。書き込みデータには判別ビットを付加
する。これらはＣＰＵ１に送られ、書き込みデータはデ
ータレジスタ１３１に一旦格納され、アドレスはアドレ
スデコーダ１３２でデコードされる。そして、ＣＰＵ１
からデコードされたアドレスがＦＲＡＭ２に送られ、Ｆ
ＲＡＭ２がアクセスされる。
るＦＲＡＭ２へのデータ書き込み動作のフローを示して
いる。外部からＩ／Ｏユニット３を介して、書き込み指
示を与え、書き込みアドレス及び書き込みデータを入力
する（Ｓ１１）。書き込みデータには判別ビットを付加
する。これらはＣＰＵ１に送られ、書き込みデータはデ
ータレジスタ１３１に一旦格納され、アドレスはアドレ
スデコーダ１３２でデコードされる。そして、ＣＰＵ１
からデコードされたアドレスがＦＲＡＭ２に送られ、Ｆ
ＲＡＭ２がアクセスされる。
【００２３】このときＦＲＡＭ２では、外部から供給さ
れたデータの書き込みに先立って書き込み指定されたロ
ウアドレスのメモリセルデータが破壊読み出しされる。
このときセンスアンプに読み出されたデータはＣＰＵ１
に送られ（Ｓ１２）、ＣＰＵ１においてそのデータ列に
付加されている判別ビットが“１”であるか“０”であ
るかが判定される（Ｓ１３）。判別ビットが“１”の場
合は、指定されたロウアドレス領域はＲＯＭ領域である
と判定して、その領域へのデータ書き込みを禁止する
（Ｓ１４）。判定ビットが“０”の場合は、指定された
ロウアドレス領域をＲＡＭ領域であると判定して、書き
込み許可がなされ（Ｓ１５）、ＦＲＡＭ２に対して判別
ビットが付加されたデータ書き込みを行う（Ｓ１６）。
れたデータの書き込みに先立って書き込み指定されたロ
ウアドレスのメモリセルデータが破壊読み出しされる。
このときセンスアンプに読み出されたデータはＣＰＵ１
に送られ（Ｓ１２）、ＣＰＵ１においてそのデータ列に
付加されている判別ビットが“１”であるか“０”であ
るかが判定される（Ｓ１３）。判別ビットが“１”の場
合は、指定されたロウアドレス領域はＲＯＭ領域である
と判定して、その領域へのデータ書き込みを禁止する
（Ｓ１４）。判定ビットが“０”の場合は、指定された
ロウアドレス領域をＲＡＭ領域であると判定して、書き
込み許可がなされ（Ｓ１５）、ＦＲＡＭ２に対して判別
ビットが付加されたデータ書き込みを行う（Ｓ１６）。
【００２４】こうして書き込まれたＦＲＡＭ２のデータ
領域は、付加された判別ビットによって改めて、ＲＯＭ
領域であるかＲＡＭ領域であるかが設定されたことにな
る。指定された書き込みアドレスが判別ビットにより書
き込み禁止と判定されたＦＲＡＭ２の領域（ＲＯＭ領
域）では、外部から供給されたデータがＦＲＡＭ２のセ
ンスアンプまで転送されず、センスアンプに読み出され
たデータがそのまま再書き込みされて、元のデータのま
ま保持される。
領域は、付加された判別ビットによって改めて、ＲＯＭ
領域であるかＲＡＭ領域であるかが設定されたことにな
る。指定された書き込みアドレスが判別ビットにより書
き込み禁止と判定されたＦＲＡＭ２の領域（ＲＯＭ領
域）では、外部から供給されたデータがＦＲＡＭ２のセ
ンスアンプまで転送されず、センスアンプに読み出され
たデータがそのまま再書き込みされて、元のデータのま
ま保持される。
【００２５】図４に示したステップＳ１３−Ｓ１５にお
ける判別ビットの判定と、これによる書き込み禁止又は
許可の制御は、論理的には図５に示すようなＮＯＲゲー
トＧ１により可能である。即ち、判別ビットが“０”の
ときはＮＯＲゲートＧ１が活性になり、書き込みイネー
ブル信号ＷＥが反転された書き込み許可信号／ＷＥＩＮ
Ｈが出力される。判別ビットが“１”のときは、ＮＯＲ
ゲートＧ１は非活性であり、書き込みイネーブル信号Ｗ
Ｅが“Ｈ”であるか“Ｌ”であるかに拘わらず、書き込
み許可信号／ＷＥＩＮＨは“Ｌ”のまま保持され、書き
込み禁止となる。この論理機能は、ＣＰＵ１内に、或い
はＦＲＡＭ２内に設けられる。
ける判別ビットの判定と、これによる書き込み禁止又は
許可の制御は、論理的には図５に示すようなＮＯＲゲー
トＧ１により可能である。即ち、判別ビットが“０”の
ときはＮＯＲゲートＧ１が活性になり、書き込みイネー
ブル信号ＷＥが反転された書き込み許可信号／ＷＥＩＮ
Ｈが出力される。判別ビットが“１”のときは、ＮＯＲ
ゲートＧ１は非活性であり、書き込みイネーブル信号Ｗ
Ｅが“Ｈ”であるか“Ｌ”であるかに拘わらず、書き込
み許可信号／ＷＥＩＮＨは“Ｌ”のまま保持され、書き
込み禁止となる。この論理機能は、ＣＰＵ１内に、或い
はＦＲＡＭ２内に設けられる。
【００２６】ステップＳ１６のデータ書き込み後、書き
込みデータが全て書き込み終了したか否かの判定が行わ
れ（Ｓ１７）、終了していない場合にはアドレスを更新
して（Ｓ１８）、以下同様の動作を繰り返す。
込みデータが全て書き込み終了したか否かの判定が行わ
れ（Ｓ１７）、終了していない場合にはアドレスを更新
して（Ｓ１８）、以下同様の動作を繰り返す。
【００２７】以上のようにこの実施の形態によると、書
き込みデータに判別ビットを付加することにより、ＦＲ
ＡＭをＲＯＭ領域とＲＡＭ領域とに分けることができ
る。しかもこのＲＯＭ領域とＲＡＭ領域の設定は、ユー
ザーがデータ書き込みを行う際に、そのデータの用途に
応じて随意に行うことができる。即ち、実際の使用に先
立って、予備的にＲＯＭ領域とＲＡＭ領域を設定すると
いう操作は必要がない。また、ＲＯＭ領域とＲＡＭ領域
とは、ＦＲＡＭ２のメモリ空間内に任意の配列で設定す
ることができる。
き込みデータに判別ビットを付加することにより、ＦＲ
ＡＭをＲＯＭ領域とＲＡＭ領域とに分けることができ
る。しかもこのＲＯＭ領域とＲＡＭ領域の設定は、ユー
ザーがデータ書き込みを行う際に、そのデータの用途に
応じて随意に行うことができる。即ち、実際の使用に先
立って、予備的にＲＯＭ領域とＲＡＭ領域を設定すると
いう操作は必要がない。また、ＲＯＭ領域とＲＡＭ領域
とは、ＦＲＡＭ２のメモリ空間内に任意の配列で設定す
ることができる。
【００２８】［実施の形態２］次に、図１に示すマイク
ロコンピュータシステムにおいて、ＣＰＵ１内にＦＲＡ
Ｍ２のＲＯＭ領域とＲＡＭ領域を設定する機能を持たせ
た実施の形態を説明する。この場合、ＣＰＵ１内のメモ
リアクセスユニット１３におけるアドレスデコーダ１３
２に、図６に示すようにＦＲＡＭ１３３を備える。この
ＦＲＡＭ１３３には、ＦＲＡＭ２にデータ書き込みを行
う際のその書き込みデータの書き換えを可能とするか否
かの制御情報を書き込む。具体的に制御情報としては、
書き換えを可能とするか否かのデータ毎に、ＲＯＭ領域
であるかＲＡＭ領域であるかを示すフラグＦと、そのデ
ータ範囲を示す先頭アドレスＡｄｄｓと最後尾アドレス
Ａｄｄｅにより規定されるアドレス範囲とを保持する。
そしてそれらの領域は、ＦＲＡＭ２に対するデータ書き
込みのアクセスの際に参照され、書き込み許可又は禁止
の制御を行うと共に、書き込み動作と共に随時再設定さ
れるようになっている。
ロコンピュータシステムにおいて、ＣＰＵ１内にＦＲＡ
Ｍ２のＲＯＭ領域とＲＡＭ領域を設定する機能を持たせ
た実施の形態を説明する。この場合、ＣＰＵ１内のメモ
リアクセスユニット１３におけるアドレスデコーダ１３
２に、図６に示すようにＦＲＡＭ１３３を備える。この
ＦＲＡＭ１３３には、ＦＲＡＭ２にデータ書き込みを行
う際のその書き込みデータの書き換えを可能とするか否
かの制御情報を書き込む。具体的に制御情報としては、
書き換えを可能とするか否かのデータ毎に、ＲＯＭ領域
であるかＲＡＭ領域であるかを示すフラグＦと、そのデ
ータ範囲を示す先頭アドレスＡｄｄｓと最後尾アドレス
Ａｄｄｅにより規定されるアドレス範囲とを保持する。
そしてそれらの領域は、ＦＲＡＭ２に対するデータ書き
込みのアクセスの際に参照され、書き込み許可又は禁止
の制御を行うと共に、書き込み動作と共に随時再設定さ
れるようになっている。
【００２９】図７は、この実施の形態でのデータ書き込
み動作のフローである。外部からＩ／Ｏユニット３を介
して、書き込み指示を与え、書き込みアドレス及び書き
込みデータを入力する（Ｓ２１）。このとき同時に、指
定されたアドレスがＲＡＭ領域であった場合に、そのア
ドレス領域を以後ＲＯＭ領域とするかＲＡＭ領域とする
かのフラグＦを入力する。フラグＦは、Ｆ＝“０”がＲ
ＡＭ領域、Ｆ＝“１”がＲＯＭ領域とする。
み動作のフローである。外部からＩ／Ｏユニット３を介
して、書き込み指示を与え、書き込みアドレス及び書き
込みデータを入力する（Ｓ２１）。このとき同時に、指
定されたアドレスがＲＡＭ領域であった場合に、そのア
ドレス領域を以後ＲＯＭ領域とするかＲＡＭ領域とする
かのフラグＦを入力する。フラグＦは、Ｆ＝“０”がＲ
ＡＭ領域、Ｆ＝“１”がＲＯＭ領域とする。
【００３０】ＣＰＵ１ではまず、入力されたアドレス
が、メモリアクセスユニット１３内のＦＲＡＭ１３３内
に設定されているか否かの検索を行う。即ち、領域Ｎを
初期化して（Ｓ２２）、指定されたアドレスが領域Ｎの
先頭アドレスＡｄｄｓと最後尾アドレスＡｄｄｅの範囲
にあるか否かを判定する（Ｓ２３）。図６の比較器ＣＭ
Ｐは、この判定機能を示している。指定されたアドレス
が領域Ｎのアドレス範囲にない場合には、別の領域があ
るか否かを判定し（Ｓ２９）、別の領域があれば領域Ｎ
を更新して（Ｓ３０）、同様の検索を繰り返す。指定さ
れたアドレスが領域Ｎ内にあることが判定されると、そ
の領域ＮがＲＯＭ領域かＲＡＭ領域かの判定をフラグＦ
により行う（Ｓ２４）。
が、メモリアクセスユニット１３内のＦＲＡＭ１３３内
に設定されているか否かの検索を行う。即ち、領域Ｎを
初期化して（Ｓ２２）、指定されたアドレスが領域Ｎの
先頭アドレスＡｄｄｓと最後尾アドレスＡｄｄｅの範囲
にあるか否かを判定する（Ｓ２３）。図６の比較器ＣＭ
Ｐは、この判定機能を示している。指定されたアドレス
が領域Ｎのアドレス範囲にない場合には、別の領域があ
るか否かを判定し（Ｓ２９）、別の領域があれば領域Ｎ
を更新して（Ｓ３０）、同様の検索を繰り返す。指定さ
れたアドレスが領域Ｎ内にあることが判定されると、そ
の領域ＮがＲＯＭ領域かＲＡＭ領域かの判定をフラグＦ
により行う（Ｓ２４）。
【００３１】但し、指定されたアドレスが複数の領域に
またがる場合には、ステップＳ２３で複数の領域が検索
される場合もあり得る。このとき、ステップＳ２４の判
定は、ＮＯの場合に別の領域があるか否かを判定し（Ｓ
２９’）、別の領域がある場合には領域を更新して（Ｓ
３０’）、繰り返す。ステップＳ２４でＲＯＭ領域（Ｆ
＝“１”）と判定されたときには、書き込み禁止とする
（Ｓ２５）。ＲＡＭ領域と判定されたときには、その各
領域Ｎのアドレス範囲及びフラグを書き換える（Ｓ２
６）。即ち、外部から指定されたアドレスの先頭アドレ
スＡｄｄｓと最後尾アドレスＡｄｄｅ、及び外部から指
定されたフラグＦを新たな領域としてＦＲＡＭ１３３内
に設定する。そして、ＦＲＡＭ２に対しては書き込み許
可を与え（Ｓ２７）、データ書き込みを行う（Ｓ２
８）。
またがる場合には、ステップＳ２３で複数の領域が検索
される場合もあり得る。このとき、ステップＳ２４の判
定は、ＮＯの場合に別の領域があるか否かを判定し（Ｓ
２９’）、別の領域がある場合には領域を更新して（Ｓ
３０’）、繰り返す。ステップＳ２４でＲＯＭ領域（Ｆ
＝“１”）と判定されたときには、書き込み禁止とする
（Ｓ２５）。ＲＡＭ領域と判定されたときには、その各
領域Ｎのアドレス範囲及びフラグを書き換える（Ｓ２
６）。即ち、外部から指定されたアドレスの先頭アドレ
スＡｄｄｓと最後尾アドレスＡｄｄｅ、及び外部から指
定されたフラグＦを新たな領域としてＦＲＡＭ１３３内
に設定する。そして、ＦＲＡＭ２に対しては書き込み許
可を与え（Ｓ２７）、データ書き込みを行う（Ｓ２
８）。
【００３２】ステップＳ２４−Ｓ２６の制御は、機能的
には図５に示すＮＡＮＤゲートＧ２により行われる。即
ち、比較器ＣＭＰの出力が“Ｈ”（アドレス一致）であ
り、フラグＦ＝“１”（＝“Ｈ”）のとき、ＮＡＮＤゲ
ートＧ２の出力は“Ｌ”となり、これがインバータＧ３
を介してＮＯＲゲートＧ４に入る。これにより書き込み
イネーブル信号ＷＥが“Ｌ”であるか“Ｈ”であるから
拘わらず、書き込み許可信号／ＷＥＩＮＨ＝“Ｌ”が出
力される。
には図５に示すＮＡＮＤゲートＧ２により行われる。即
ち、比較器ＣＭＰの出力が“Ｈ”（アドレス一致）であ
り、フラグＦ＝“１”（＝“Ｈ”）のとき、ＮＡＮＤゲ
ートＧ２の出力は“Ｌ”となり、これがインバータＧ３
を介してＮＯＲゲートＧ４に入る。これにより書き込み
イネーブル信号ＷＥが“Ｌ”であるか“Ｈ”であるから
拘わらず、書き込み許可信号／ＷＥＩＮＨ＝“Ｌ”が出
力される。
【００３３】こうして、ＦＲＡＭ２に対しては、ＣＰＵ
１のメモリアクセスユニット１３内のＦＲＡＭ１３３を
参照して、書き込みの禁止又は許可が決定される。また
ＲＡＭ領域に対する書き込みと同時に、その書き込みデ
ータをその後書き換え禁止とするか否かが、ＣＰＵ１内
のＦＲＡＭ１３３に改めて設定されることになる。
１のメモリアクセスユニット１３内のＦＲＡＭ１３３を
参照して、書き込みの禁止又は許可が決定される。また
ＲＡＭ領域に対する書き込みと同時に、その書き込みデ
ータをその後書き換え禁止とするか否かが、ＣＰＵ１内
のＦＲＡＭ１３３に改めて設定されることになる。
【００３４】ステップＳ２９において、検索する領域が
見つからなかった場合には、アドレスデコーダ１３２の
ＦＲＡＭ１３３に新たな領域（データ書き込みしようと
するアドレス範囲と、その範囲をＲＯＭ領域とするかＲ
ＡＭ領域とするかのフラグＦ）を設定する（Ｓ３１）。
このとき、図６の比較器ＣＭＰの出力が“Ｌ”であり、
これがＮＡＮＤゲートＧ２及びインバータＧ３を介して
ＮＯＲゲートＧ４に入り、書き込み許可信号／ＷＥＩＮ
Ｈ＝“Ｈ”が出力される。即ちＣＰＵは書き込み許可を
出力し（Ｓ３２）、データ書き込みを行う（Ｓ３３）。
これにより、ＦＲＡＭ２に新たに書き込まれるデータに
ついて、そのデータ領域をＲＯＭ領域とするかＲＡＭ領
域とするかの情報がＣＰＵ１のアドレスデコーダ１３２
内に設定され、その後の書き換え禁止又は許可が制御さ
れる。
見つからなかった場合には、アドレスデコーダ１３２の
ＦＲＡＭ１３３に新たな領域（データ書き込みしようと
するアドレス範囲と、その範囲をＲＯＭ領域とするかＲ
ＡＭ領域とするかのフラグＦ）を設定する（Ｓ３１）。
このとき、図６の比較器ＣＭＰの出力が“Ｌ”であり、
これがＮＡＮＤゲートＧ２及びインバータＧ３を介して
ＮＯＲゲートＧ４に入り、書き込み許可信号／ＷＥＩＮ
Ｈ＝“Ｈ”が出力される。即ちＣＰＵは書き込み許可を
出力し（Ｓ３２）、データ書き込みを行う（Ｓ３３）。
これにより、ＦＲＡＭ２に新たに書き込まれるデータに
ついて、そのデータ領域をＲＯＭ領域とするかＲＡＭ領
域とするかの情報がＣＰＵ１のアドレスデコーダ１３２
内に設定され、その後の書き換え禁止又は許可が制御さ
れる。
【００３５】この実施の形態によっても、先の実施の形
態と同様にデータ書き込み時に、そのデータの書き換え
を可能とするか否かの設定が可能である。データ書き換
えの制御情報は、ＣＰＵ内のアドレスデコーダに設けら
れた第２の強誘電体メモリが用いられるから、第１の強
誘電体メモリは必要なデータの書き込みのみに利用され
る。また第２の強誘電体メモリは、第１の強誘電体メモ
リに書き込まれる複数種のデータについて、アドレス範
囲を指定する先頭アドレスと最後尾アドレス及びフラグ
を制御情報として記憶すればよく、第１の強誘電体メモ
リに比べて容量は小さいものでよい。
態と同様にデータ書き込み時に、そのデータの書き換え
を可能とするか否かの設定が可能である。データ書き換
えの制御情報は、ＣＰＵ内のアドレスデコーダに設けら
れた第２の強誘電体メモリが用いられるから、第１の強
誘電体メモリは必要なデータの書き込みのみに利用され
る。また第２の強誘電体メモリは、第１の強誘電体メモ
リに書き込まれる複数種のデータについて、アドレス範
囲を指定する先頭アドレスと最後尾アドレス及びフラグ
を制御情報として記憶すればよく、第１の強誘電体メモ
リに比べて容量は小さいものでよい。
【００３６】
【発明の効果】以上述べたようにこの発明によれば、Ｃ
ＰＵと組み合わされるＦＲＡＭのユーザーによるＲＯＭ
領域とＲＡＭ領域の設定が可能でありしかも、その設定
や設定変更をデータ書き込み動作の中で可能とした半導
体集積回路装置を提供することができる。
ＰＵと組み合わされるＦＲＡＭのユーザーによるＲＯＭ
領域とＲＡＭ領域の設定が可能でありしかも、その設定
や設定変更をデータ書き込み動作の中で可能とした半導
体集積回路装置を提供することができる。
【図１】この発明の実施の形態によるマイクロコンピュ
ータシステムを示す図である。
ータシステムを示す図である。
【図２】同実施の形態に用いられるＦＲＡＭの要部構成
を示す図である。
を示す図である。
【図３】同ＦＲＡＭのメモリ空間を示す図である。
【図４】同実施の形態のシステムにおけるＦＲＡＭへの
書き込み動作フローを示す図である。
書き込み動作フローを示す図である。
【図５】同実施の形態の書き込み禁止制御の論理を示す
図である。
図である。
【図６】他の実施の形態によるマイクコンピュータシス
テムのＣＰＵ内のアドレスデコーダに用いられるＦＲＡ
Ｍとこれによる書き込み禁止制御の論理を示す図であ
る。
テムのＣＰＵ内のアドレスデコーダに用いられるＦＲＡ
Ｍとこれによる書き込み禁止制御の論理を示す図であ
る。
【図７】同実施の形態による書き込み動作フローを示す
図である。
図である。
１…ＣＰＵ、２…ＦＲＡＭ、３…Ｉ／Ｏユニット。
Claims (5)
- 【請求項１】 中央処理装置と、この中央処理装置とデ
ータバスを介して接続される強誘電体メモリとを有する
半導体集積回路装置において、 前記強誘電体メモリに書き込まれるデータに、所定のデ
ータ列毎にそのデータ列を書き換え可能とするか否かを
決定するための判別ビットが付加され、この判別ビット
により前記強誘電体メモリにデータ書き換えが禁止され
る領域が設定されるようにしたことを特徴とする半導体
集積回路装置。 - 【請求項２】 中央処理装置と、この中央処理装置とデ
ータバスを介して接続される第１の強誘電体メモリとを
有する半導体集積回路装置において、 前記中央処理装置内のアドレスデコーダに、前記第１の
強誘電体メモリに書き込まれるデータについて書き換え
可能とするか否かを決定する制御情報を記憶する第２の
強誘電体メモリを備えたことを特徴とする半導体集積回
路装置。 - 【請求項３】 前記第２の強誘電体メモリに記憶する制
御情報として、外部から供給される前記第１の強誘電体
メモリに対する書き込みアドレスと比較するための前記
第１の強誘電体メモリの領域を指定する先頭アドレスと
最後尾アドレス、及びその領域を書き換え可能とするか
否かを決定するフラグを書き込むようにしたことを特徴
とする請求項２記載の半導体集積回路装置。 - 【請求項４】 中央処理装置と、この中央処理装置とデ
ータバスを介して接続される強誘電体メモリとを有する
半導体集積回路装置における前記強誘電体メモリのデー
タ書き換え制御方法であって、 前記強誘電体メモリに書き込む所定のデータ列毎にその
データ列を書き換え可能とするか否かを決定するための
判別ビットを付加し、 前記強誘電体メモリから書き込みアドレスのデータ列と
判別ビットを読み出してその判別ビットを判定し、 この判別ビットの判定結果に応じて前記強誘電体メモリ
の書き込み許可又は禁止の制御を行うことを特徴とする
半導体集積回路装置の強誘電体メモリのデータ書き換え
制御方法。 - 【請求項５】 中央処理装置と、この中央処理装置とデ
ータバスを介して接続される第１の強誘電体メモリとを
有する半導体集積回路装置における前記第１の強誘電体
メモリのデータ書き換え制御方法であって、 前記第１の強誘電体メモリにデータ書き込みを行う際
に、前記中央処理装置内のアドレスデコーダに設けられ
た第２の強誘電体メモリに、前記第１の強誘電体メモリ
に書き込まれるデータについて書き換え可能とするか否
かを決定する制御情報を記憶し、且つ前記第１の強誘電
体メモリにデータ書き込みを行う際に、前記第２の強誘
電体メモリから読み出される前記制御情報に基づいて、
前記第１の強誘電体メモリの書き込み許可又は禁止の制
御を行うことを特徴とする半導体集積回路装置の強誘電
体メモリのデータ書き換え制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147680A JP2001331371A (ja) | 2000-05-19 | 2000-05-19 | 強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000147680A JP2001331371A (ja) | 2000-05-19 | 2000-05-19 | 強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001331371A true JP2001331371A (ja) | 2001-11-30 |
Family
ID=18653830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000147680A Pending JP2001331371A (ja) | 2000-05-19 | 2000-05-19 | 強誘電体メモリを備えた半導体集積回路装置及びその強誘電体メモリの書き換え制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001331371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383760C (zh) * | 2004-02-24 | 2008-04-23 | 鸿富锦精密工业（深圳）有限公司 | 延长铁电存储器使用寿命的数据结构设计系统及方法 |
| JP2010020838A (ja) * | 2008-07-10 | 2010-01-28 | Seiko Epson Corp | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| JP2010250372A (ja) * | 2009-04-10 | 2010-11-04 | Hitachi Ltd | トレースデータ記録方法及び計算機システム |
-
2000
- 2000-05-19 JP JP2000147680A patent/JP2001331371A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383760C (zh) * | 2004-02-24 | 2008-04-23 | 鸿富锦精密工业（深圳）有限公司 | 延长铁电存储器使用寿命的数据结构设计系统及方法 |
| JP2010020838A (ja) * | 2008-07-10 | 2010-01-28 | Seiko Epson Corp | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| JP4626832B2 (ja) * | 2008-07-10 | 2011-02-09 | セイコーエプソン株式会社 | 強誘電体記憶装置の駆動方法、強誘電体記憶装置および電子機器 |
| US7948788B2 (en) | 2008-07-10 | 2011-05-24 | Seiko Epson Corporation | Method for driving ferroelectric memory device, ferroelectric memory device, and electronic equipment |
| JP2010250372A (ja) * | 2009-04-10 | 2010-11-04 | Hitachi Ltd | トレースデータ記録方法及び計算機システム |
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