JP2001326236A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001326236A JP2001326236A JP2000140714A JP2000140714A JP2001326236A JP 2001326236 A JP2001326236 A JP 2001326236A JP 2000140714 A JP2000140714 A JP 2000140714A JP 2000140714 A JP2000140714 A JP 2000140714A JP 2001326236 A JP2001326236 A JP 2001326236A
- Authority
- JP
- Japan
- Prior art keywords
- chip substrate
- synthetic resin
- chip
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 合成樹脂封止に伴う半導体装置の反りを防止
する。 【解決手段】 合成樹脂から成るチップ基板２上に、相
互に間隔をおいて複数の半導体チップ４を接着固定し、
少なくとも各半導体チップ４の周辺におけるチップ基板
２上に、加熱して流動状態の合成樹脂１８を充填し、充
填した合成樹脂１８が冷却により硬化した後、隣接する
半導体チップ４の間で合成樹脂１８およびチップ基板２
を切断して、個々の半導体装置２０を得る。その際、半
導体チップ４が固定されている箇所を除くチップ基板２
上の領域に、熱膨張率が小さいか、または負値であるア
ンバの板体１２を、あらかじめ延在させてチップ基板２
に接着固定しておく。硬化後の合成樹脂１８およびチッ
プ基板２を切断する際は、個々の半導体装置２０に板体
１２が含まれないように切断する。
する。 【解決手段】 合成樹脂から成るチップ基板２上に、相
互に間隔をおいて複数の半導体チップ４を接着固定し、
少なくとも各半導体チップ４の周辺におけるチップ基板
２上に、加熱して流動状態の合成樹脂１８を充填し、充
填した合成樹脂１８が冷却により硬化した後、隣接する
半導体チップ４の間で合成樹脂１８およびチップ基板２
を切断して、個々の半導体装置２０を得る。その際、半
導体チップ４が固定されている箇所を除くチップ基板２
上の領域に、熱膨張率が小さいか、または負値であるア
ンバの板体１２を、あらかじめ延在させてチップ基板２
に接着固定しておく。硬化後の合成樹脂１８およびチッ
プ基板２を切断する際は、個々の半導体装置２０に板体
１２が含まれないように切断する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にチップ基板上に配置した半導体チップを
合成樹脂により封止する工程を含む半導体装置の製造方
法に関するものである。
法に関し、特にチップ基板上に配置した半導体チップを
合成樹脂により封止する工程を含む半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】半導体チップの１つの実装形態として、
合成樹脂から成るチップ基板上に半導体チップを接着固
定し、半導体チップの周辺あるいは全体を合成樹脂によ
り封止する方式が用いられる。半導体チップを封止する
ための合成樹脂は、加熱して溶融させ、流動状態にして
半導体チップ周辺などに供給される。そして、合成樹脂
の温度が低下し、硬化した段階で各半導体チップごとに
個々の半導体装置とすべく合成樹脂およびチップ基板が
切断される。
合成樹脂から成るチップ基板上に半導体チップを接着固
定し、半導体チップの周辺あるいは全体を合成樹脂によ
り封止する方式が用いられる。半導体チップを封止する
ための合成樹脂は、加熱して溶融させ、流動状態にして
半導体チップ周辺などに供給される。そして、合成樹脂
の温度が低下し、硬化した段階で各半導体チップごとに
個々の半導体装置とすべく合成樹脂およびチップ基板が
切断される。
【０００３】
【発明が解決しようとする課題】ところで、チップ基
板、チップ、ならびに封止用の合成樹脂はそれぞれ熱膨
張率が異なり、特に封止用の合成樹脂は冷却時の収縮率
が大きいため、バイメタルの変形と同じ原理で、チップ
基板全体は、チップ基板側に凸の状態で反ったものとな
ってしまう。このような反りは切断前のみならず、切断
により個々の半導体装置とした状態でも生じており、そ
の結果、半導体装置をプリント基板に搭載して半田ボー
ルにより接合する場合に、半田ボールとの間に隙間が生
じるなどして接合不良を引き起こすことがある。
板、チップ、ならびに封止用の合成樹脂はそれぞれ熱膨
張率が異なり、特に封止用の合成樹脂は冷却時の収縮率
が大きいため、バイメタルの変形と同じ原理で、チップ
基板全体は、チップ基板側に凸の状態で反ったものとな
ってしまう。このような反りは切断前のみならず、切断
により個々の半導体装置とした状態でも生じており、そ
の結果、半導体装置をプリント基板に搭載して半田ボー
ルにより接合する場合に、半田ボールとの間に隙間が生
じるなどして接合不良を引き起こすことがある。
【０００４】本発明はこのような問題を解決するために
なされたもので、その目的は、合成樹脂封止に伴う半導
体装置の反りを防止できる半導体装置の製造方法を提供
することにある。
なされたもので、その目的は、合成樹脂封止に伴う半導
体装置の反りを防止できる半導体装置の製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、合成樹脂から成るチップ基板上に、相互に
間隔をおいて複数の半導体チップを接着固定し、少なく
とも前記半導体チップの周辺の前記チップ基板上に、加
熱して流動状態の前記合成樹脂を充填し、充填した前記
合成樹脂が冷却により硬化した後、隣接する前記半導体
チップの間で前記合成樹脂および前記チップ基板を切断
して、それぞれが少なくとも１つの前記半導体チップを
含む個々の半導体装置を得る半導体装置の製造方法であ
って、あらかじめ前記半導体チップの固定箇所を除く前
記チップ基板上に、熱膨張率が小さいか、または負値で
ある金属材料の板体を延在させて前記チップ基板に接着
固定した上で、前記合成樹脂を充填し、硬化した前記合
成樹脂および前記チップ基板を切断する際は、個々の前
記半導体装置に前記板体が含まれないように切断するこ
とを特徴とする。
成するため、合成樹脂から成るチップ基板上に、相互に
間隔をおいて複数の半導体チップを接着固定し、少なく
とも前記半導体チップの周辺の前記チップ基板上に、加
熱して流動状態の前記合成樹脂を充填し、充填した前記
合成樹脂が冷却により硬化した後、隣接する前記半導体
チップの間で前記合成樹脂および前記チップ基板を切断
して、それぞれが少なくとも１つの前記半導体チップを
含む個々の半導体装置を得る半導体装置の製造方法であ
って、あらかじめ前記半導体チップの固定箇所を除く前
記チップ基板上に、熱膨張率が小さいか、または負値で
ある金属材料の板体を延在させて前記チップ基板に接着
固定した上で、前記合成樹脂を充填し、硬化した前記合
成樹脂および前記チップ基板を切断する際は、個々の前
記半導体装置に前記板体が含まれないように切断するこ
とを特徴とする。
【０００６】このように、本発明の半導体装置の製造方
法では、半導体チップが固定されている箇所を除くチッ
プ基板上の領域に、熱膨張率が小さいか、または負値で
ある金属材料の板体をあらかじめ延在させてチップ基板
に接着固定しておくので、チップ基板が金属材料の板体
により補強され、充填する合成樹脂の熱膨張率が大きい
場合でも、合成樹脂が硬化した際のチップ基板の反りは
大幅に緩和される。そのため、半田ボールによりプリン
ト基板と接合する場合の接合不良発生の問題を解決する
ことができる。また、合成樹脂およびチップ基板を切断
する際は、個々の半導体装置に板体が含まれないように
切断するので、半導体装置が大型化したり、重量が増す
ことはなく、本半導体装置を使用する装置の小型・軽量
化に有利である。
法では、半導体チップが固定されている箇所を除くチッ
プ基板上の領域に、熱膨張率が小さいか、または負値で
ある金属材料の板体をあらかじめ延在させてチップ基板
に接着固定しておくので、チップ基板が金属材料の板体
により補強され、充填する合成樹脂の熱膨張率が大きい
場合でも、合成樹脂が硬化した際のチップ基板の反りは
大幅に緩和される。そのため、半田ボールによりプリン
ト基板と接合する場合の接合不良発生の問題を解決する
ことができる。また、合成樹脂およびチップ基板を切断
する際は、個々の半導体装置に板体が含まれないように
切断するので、半導体装置が大型化したり、重量が増す
ことはなく、本半導体装置を使用する装置の小型・軽量
化に有利である。
【０００７】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明の製造方法に
より製造したチップ基板切断前の半導体装置の一例を示
す断面側面図、図２は本発明の製造方法により製造した
チップ基板切断後の半導体装置の一例を示す断面側面図
である。本実施の形態例では、まず、一例としてガラス
エポキシ樹脂から成るチップ基板２上に、相互に間隔を
おいて複数の半導体チップ４を接着剤６により接着固定
する。より具体的には、半導体チップ４は平面視略矩形
であり、このような半導体チップ４をチップ基板２上に
マトリクス状に配置して固定する。また、チップ基板２
には半導体チップ４の配置個所近傍に開口８が形成され
るとともに、半導体チップ４と反対側の面、すなわち下
面には導電性材料から成るパターン１０が被着されてい
る。
て図面を参照して説明する。図１は本発明の製造方法に
より製造したチップ基板切断前の半導体装置の一例を示
す断面側面図、図２は本発明の製造方法により製造した
チップ基板切断後の半導体装置の一例を示す断面側面図
である。本実施の形態例では、まず、一例としてガラス
エポキシ樹脂から成るチップ基板２上に、相互に間隔を
おいて複数の半導体チップ４を接着剤６により接着固定
する。より具体的には、半導体チップ４は平面視略矩形
であり、このような半導体チップ４をチップ基板２上に
マトリクス状に配置して固定する。また、チップ基板２
には半導体チップ４の配置個所近傍に開口８が形成され
るとともに、半導体チップ４と反対側の面、すなわち下
面には導電性材料から成るパターン１０が被着されてい
る。
【０００８】その後、半導体チップ４が固定されている
箇所を除くチップ基板２上の領域に、熱膨張率が小さい
か、または負値である金属材料としてアンバ（または超
アンバ）の板体１２を延在させてチップ基板２に接着固
定する。この板体１２は本実施の形態例では、各半導体
チップ４を囲み、縦横の格子状に延在させる。ここで、
板体１２の寸法としては、幅はたとえば２ｍｍ程度、厚
みはたとえば５０μｍ〜１００μｍ程度とすることで良
好な結果を得ることができる。
箇所を除くチップ基板２上の領域に、熱膨張率が小さい
か、または負値である金属材料としてアンバ（または超
アンバ）の板体１２を延在させてチップ基板２に接着固
定する。この板体１２は本実施の形態例では、各半導体
チップ４を囲み、縦横の格子状に延在させる。ここで、
板体１２の寸法としては、幅はたとえば２ｍｍ程度、厚
みはたとえば５０μｍ〜１００μｍ程度とすることで良
好な結果を得ることができる。
【０００９】つづいて、半導体チップ４の端子１４とパ
ターン１０とを、開口８を通じて敷設した導電性材料か
ら成るワイヤ１６により接続する。その後、本実施の形
態例では一例として半導体チップ４の周辺のチップ基板
２上に、加熱して流動状態の合成樹脂１８を充填する。
ここで、合成樹脂１８は、図１に示したように、チップ
基板２の下面側も含め、チップ基板２の開口８およびワ
イヤ１６の周辺箇所にも充填する。ただし、チップ基板
２の下面に形成されたパターン１０の箇所は少なくとも
一部を露出させておく。
ターン１０とを、開口８を通じて敷設した導電性材料か
ら成るワイヤ１６により接続する。その後、本実施の形
態例では一例として半導体チップ４の周辺のチップ基板
２上に、加熱して流動状態の合成樹脂１８を充填する。
ここで、合成樹脂１８は、図１に示したように、チップ
基板２の下面側も含め、チップ基板２の開口８およびワ
イヤ１６の周辺箇所にも充填する。ただし、チップ基板
２の下面に形成されたパターン１０の箇所は少なくとも
一部を露出させておく。
【００１０】そして、充填した合成樹脂１８が冷却によ
り硬化した後、隣接する半導体チップ４の間で合成樹脂
１８およびチップ基板２を切断して、それぞれが１つの
半導体チップ４を含む個々の半導体装置２０を得る。こ
こで、合成樹脂１８およびチップ基板２を切断する際に
は、個々の半導体装置２０に板体１２が含まれないよう
に切断し、したがって切断後の半導体装置２０は図２に
示したようなものとなる。作製した半導体装置２０は、
図２に示したように、プリント基板２２上のパターン２
４とチップ基板２下面のパターン１０との間に半田ボー
ル２６を介在させた状態で、加熱により半田ボール２６
を溶融させ、パターン１０とパターン２４とを接合す
る。
り硬化した後、隣接する半導体チップ４の間で合成樹脂
１８およびチップ基板２を切断して、それぞれが１つの
半導体チップ４を含む個々の半導体装置２０を得る。こ
こで、合成樹脂１８およびチップ基板２を切断する際に
は、個々の半導体装置２０に板体１２が含まれないよう
に切断し、したがって切断後の半導体装置２０は図２に
示したようなものとなる。作製した半導体装置２０は、
図２に示したように、プリント基板２２上のパターン２
４とチップ基板２下面のパターン１０との間に半田ボー
ル２６を介在させた状態で、加熱により半田ボール２６
を溶融させ、パターン１０とパターン２４とを接合す
る。
【００１１】そして、本実施の形態例では、上述のよう
に、半導体チップ４が固定されている箇所を除くチップ
基板２上の領域にアンバの板体１２を、あらかじめ延在
させてチップ基板２に接着固定しておくので、チップ基
板２が金属材料の板体１２により補強され、充填する合
成樹脂１８の熱膨張率が大きい場合でも、合成樹脂１８
が硬化した際のチップ基板２の反りは大幅に緩和され
る。そのため、半田ボール２６によりプリント基板２２
と接合する場合の接合不良発生の問題を解決することが
できる。また、合成樹脂１８およびチップ基板２を切断
する際は、個々の半導体装置２０に板体１２が含まれな
いように切断するので、半導体装置２０が大型化した
り、重量が増すことはなく、本半導体装置を使用する装
置の小型・軽量化に有利である。
に、半導体チップ４が固定されている箇所を除くチップ
基板２上の領域にアンバの板体１２を、あらかじめ延在
させてチップ基板２に接着固定しておくので、チップ基
板２が金属材料の板体１２により補強され、充填する合
成樹脂１８の熱膨張率が大きい場合でも、合成樹脂１８
が硬化した際のチップ基板２の反りは大幅に緩和され
る。そのため、半田ボール２６によりプリント基板２２
と接合する場合の接合不良発生の問題を解決することが
できる。また、合成樹脂１８およびチップ基板２を切断
する際は、個々の半導体装置２０に板体１２が含まれな
いように切断するので、半導体装置２０が大型化した
り、重量が増すことはなく、本半導体装置を使用する装
置の小型・軽量化に有利である。
【００１２】なお、本実施の形態例では、チップ基板２
はガラスエポキシ樹脂により形成されているとしたが、
チップ基板２が合成樹脂によりフィルム状に形成されて
いる場合にも本発明は無論有効である。また、合成樹脂
１８は半導体チップ４の周辺に限らず、半導体チップ４
の上部にも充填してよく、その場合にも同様に板体１２
の作用によりチップ基板２の反りを防止できる。
はガラスエポキシ樹脂により形成されているとしたが、
チップ基板２が合成樹脂によりフィルム状に形成されて
いる場合にも本発明は無論有効である。また、合成樹脂
１８は半導体チップ４の周辺に限らず、半導体チップ４
の上部にも充填してよく、その場合にも同様に板体１２
の作用によりチップ基板２の反りを防止できる。
【００１３】
【発明の効果】以上説明したように本発明は、合成樹脂
から成るチップ基板上に、相互に間隔をおいて複数の半
導体チップを接着固定し、少なくとも前記半導体チップ
の周辺の前記チップ基板上に、加熱して流動状態の前記
合成樹脂を充填し、充填した前記合成樹脂が冷却により
硬化した後、隣接する前記半導体チップの間で前記合成
樹脂および前記チップ基板を切断して、それぞれが少な
くとも１つの前記半導体チップを含む個々の半導体装置
を得る半導体装置の製造方法であって、あらかじめ前記
半導体チップの固定箇所を除く前記チップ基板上に、熱
膨張率が小さいか、または負値である金属材料の板体を
延在させて前記チップ基板に接着固定した上で、前記合
成樹脂を充填し、硬化した前記合成樹脂および前記チッ
プ基板を切断する際は、個々の前記半導体装置に前記板
体が含まれないように切断することを特徴とする。
から成るチップ基板上に、相互に間隔をおいて複数の半
導体チップを接着固定し、少なくとも前記半導体チップ
の周辺の前記チップ基板上に、加熱して流動状態の前記
合成樹脂を充填し、充填した前記合成樹脂が冷却により
硬化した後、隣接する前記半導体チップの間で前記合成
樹脂および前記チップ基板を切断して、それぞれが少な
くとも１つの前記半導体チップを含む個々の半導体装置
を得る半導体装置の製造方法であって、あらかじめ前記
半導体チップの固定箇所を除く前記チップ基板上に、熱
膨張率が小さいか、または負値である金属材料の板体を
延在させて前記チップ基板に接着固定した上で、前記合
成樹脂を充填し、硬化した前記合成樹脂および前記チッ
プ基板を切断する際は、個々の前記半導体装置に前記板
体が含まれないように切断することを特徴とする。
【００１４】このように、本発明の半導体装置の製造方
法では、半導体チップが固定されている箇所を除くチッ
プ基板上の領域に、熱膨張率が小さいか、または負値で
ある金属材料の板体をあらかじめ延在させてチップ基板
に接着固定しておくので、チップ基板が金属材料の板体
により補強され、充填する合成樹脂の熱膨張率が大きい
場合でも、合成樹脂が硬化した際のチップ基板の反りは
大幅に緩和される。そのため、半田ボールによりプリン
ト基板と接合する場合の接合不良発生の問題を解決する
ことができる。また、合成樹脂およびチップ基板を切断
する際は、個々の半導体装置に板体が含まれないように
切断するので、半導体装置が大型化したり、重量が増す
ことはなく、本半導体装置を使用する装置の小型・軽量
化に有利である。
法では、半導体チップが固定されている箇所を除くチッ
プ基板上の領域に、熱膨張率が小さいか、または負値で
ある金属材料の板体をあらかじめ延在させてチップ基板
に接着固定しておくので、チップ基板が金属材料の板体
により補強され、充填する合成樹脂の熱膨張率が大きい
場合でも、合成樹脂が硬化した際のチップ基板の反りは
大幅に緩和される。そのため、半田ボールによりプリン
ト基板と接合する場合の接合不良発生の問題を解決する
ことができる。また、合成樹脂およびチップ基板を切断
する際は、個々の半導体装置に板体が含まれないように
切断するので、半導体装置が大型化したり、重量が増す
ことはなく、本半導体装置を使用する装置の小型・軽量
化に有利である。
【図１】本発明の製造方法により製造したチップ基板切
断前の半導体装置の一例を示す断面側面図である。
断前の半導体装置の一例を示す断面側面図である。
【図２】本発明の製造方法により製造したチップ基板切
断後の半導体装置の一例を示す断面側面図である。
断後の半導体装置の一例を示す断面側面図である。
【符号の説明】 ２……チップ基板、４……半導体チップ、６……接着
剤、８……開口、１０……パターン、１２……板体、１
４……端子、１６……ワイヤ、１８……合成樹脂、２０
……半導体装置、２２……プリント基板、２４……パタ
ーン、２６……半田ボール。
剤、８……開口、１０……パターン、１２……板体、１
４……端子、１６……ワイヤ、１８……合成樹脂、２０
……半導体装置、２２……プリント基板、２４……パタ
ーン、２６……半田ボール。
Claims (7)
- 【請求項１】 合成樹脂から成るチップ基板上に、相互
に間隔をおいて複数の半導体チップを接着固定し、少な
くとも前記半導体チップの周辺の前記チップ基板上に、
加熱して流動状態の前記合成樹脂を充填し、充填した前
記合成樹脂が冷却により硬化した後、隣接する前記半導
体チップの間で前記合成樹脂および前記チップ基板を切
断して、それぞれが少なくとも１つの前記半導体チップ
を含む個々の半導体装置を得る半導体装置の製造方法で
あって、 あらかじめ前記半導体チップの固定箇所を除く前記チッ
プ基板上に、熱膨張率が小さいか、または負値である金
属材料の板体を延在させて前記チップ基板に接着固定し
た上で、前記合成樹脂を充填し、 硬化した前記合成樹脂および前記チップ基板を切断する
際は、個々の前記半導体装置に前記板体が含まれないよ
うに切断することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記板体はアンバであることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記板体は前記半導体チップを囲んで延
在させることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 前記チップ基板には開口が形成されると
ともに、前記半導体チップと反対側の下面に導電性材料
から成るパターンが被着されており、前記半導体チップ
の端子と前記パターンとは、前記開口を通じて敷設した
導電性材料から成るワイヤにより接続することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記チップ基板の前記開口および前記ワ
イヤの周辺箇所にも前記合成樹脂を充填する一方、前記
パターンは前記チップ基板の下面において少なくとも一
部を露出させることを特徴とする請求項４記載の半導体
装置の製造方法。 - 【請求項６】 前記チップ基板はガラスエポキシ樹脂に
より形成されていることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項７】 前記チップ基板はフィルム状に形成され
ていることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140714A JP2001326236A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140714A JP2001326236A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326236A true JP2001326236A (ja) | 2001-11-22 |
Family
ID=18647962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000140714A Pending JP2001326236A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326236A (ja) |
Cited By (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153173A (ja) * | 2004-11-03 | 2013-08-08 | Tessera Inc | 積層パッケージングの改良 |
| US8957527B2 (en) | 2010-11-15 | 2015-02-17 | Tessera, Inc. | Microelectronic package with terminals on dielectric mass |
| US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
| US9041227B2 (en) | 2011-10-17 | 2015-05-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9095074B2 (en) | 2012-12-20 | 2015-07-28 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
| US9123664B2 (en) | 2010-07-19 | 2015-09-01 | Tessera, Inc. | Stackable molded microelectronic packages |
| US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
| US9218988B2 (en) | 2005-12-23 | 2015-12-22 | Tessera, Inc. | Microelectronic packages and methods therefor |
| US9224717B2 (en) | 2011-05-03 | 2015-12-29 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US9324681B2 (en) | 2010-12-13 | 2016-04-26 | Tessera, Inc. | Pin attachment |
| US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
| US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9601454B2 (en) | 2013-02-01 | 2017-03-21 | Invensas Corporation | Method of forming a component having wire bonds and a stiffening layer |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US9691679B2 (en) | 2012-02-24 | 2017-06-27 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9728527B2 (en) | 2013-11-22 | 2017-08-08 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US9812402B2 (en) | 2015-10-12 | 2017-11-07 | Invensas Corporation | Wire bond wires for interference shielding |
| US9842745B2 (en) | 2012-02-17 | 2017-12-12 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US9852969B2 (en) | 2013-11-22 | 2017-12-26 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
| US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
| US9953914B2 (en) | 2012-05-22 | 2018-04-24 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
| US10008477B2 (en) | 2013-09-16 | 2018-06-26 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
| US10008469B2 (en) | 2015-04-30 | 2018-06-26 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
| US10026717B2 (en) | 2013-11-22 | 2018-07-17 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
| US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
| US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US10460958B2 (en) | 2013-08-07 | 2019-10-29 | Invensas Corporation | Method of manufacturing embedded packaging with preformed vias |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
-
2000
- 2000-05-12 JP JP2000140714A patent/JP2001326236A/ja active Pending
Cited By (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9153562B2 (en) | 2004-11-03 | 2015-10-06 | Tessera, Inc. | Stacked packaging improvements |
| JP2013153173A (ja) * | 2004-11-03 | 2013-08-08 | Tessera Inc | 積層パッケージングの改良 |
| US9570416B2 (en) | 2004-11-03 | 2017-02-14 | Tessera, Inc. | Stacked packaging improvements |
| US8927337B2 (en) | 2004-11-03 | 2015-01-06 | Tessera, Inc. | Stacked packaging improvements |
| US9218988B2 (en) | 2005-12-23 | 2015-12-22 | Tessera, Inc. | Microelectronic packages and methods therefor |
| US9984901B2 (en) | 2005-12-23 | 2018-05-29 | Tessera, Inc. | Method for making a microelectronic assembly having conductive elements |
| US9570382B2 (en) | 2010-07-19 | 2017-02-14 | Tessera, Inc. | Stackable molded microelectronic packages |
| US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
| US9553076B2 (en) | 2010-07-19 | 2017-01-24 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
| US9123664B2 (en) | 2010-07-19 | 2015-09-01 | Tessera, Inc. | Stackable molded microelectronic packages |
| US10128216B2 (en) | 2010-07-19 | 2018-11-13 | Tessera, Inc. | Stackable molded microelectronic packages |
| US8957527B2 (en) | 2010-11-15 | 2015-02-17 | Tessera, Inc. | Microelectronic package with terminals on dielectric mass |
| US9324681B2 (en) | 2010-12-13 | 2016-04-26 | Tessera, Inc. | Pin attachment |
| US9224717B2 (en) | 2011-05-03 | 2015-12-29 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US9691731B2 (en) | 2011-05-03 | 2017-06-27 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US10062661B2 (en) | 2011-05-03 | 2018-08-28 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US10593643B2 (en) | 2011-05-03 | 2020-03-17 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US11424211B2 (en) | 2011-05-03 | 2022-08-23 | Tessera Llc | Package-on-package assembly with wire bonds to encapsulation surface |
| US10756049B2 (en) | 2011-10-17 | 2020-08-25 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9252122B2 (en) | 2011-10-17 | 2016-02-02 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9761558B2 (en) | 2011-10-17 | 2017-09-12 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US11189595B2 (en) | 2011-10-17 | 2021-11-30 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9105483B2 (en) | 2011-10-17 | 2015-08-11 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9041227B2 (en) | 2011-10-17 | 2015-05-26 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US11735563B2 (en) | 2011-10-17 | 2023-08-22 | Invensas Llc | Package-on-package assembly with wire bond vias |
| US9842745B2 (en) | 2012-02-17 | 2017-12-12 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9691679B2 (en) | 2012-02-24 | 2017-06-27 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9953914B2 (en) | 2012-05-22 | 2018-04-24 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US10170412B2 (en) | 2012-05-22 | 2019-01-01 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US10510659B2 (en) | 2012-05-22 | 2019-12-17 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
| US9917073B2 (en) | 2012-07-31 | 2018-03-13 | Invensas Corporation | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package |
| US10297582B2 (en) | 2012-08-03 | 2019-05-21 | Invensas Corporation | BVA interposer |
| US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
| US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
| US9095074B2 (en) | 2012-12-20 | 2015-07-28 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
| US9615456B2 (en) | 2012-12-20 | 2017-04-04 | Invensas Corporation | Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface |
| US9601454B2 (en) | 2013-02-01 | 2017-03-21 | Invensas Corporation | Method of forming a component having wire bonds and a stiffening layer |
| US10460958B2 (en) | 2013-08-07 | 2019-10-29 | Invensas Corporation | Method of manufacturing embedded packaging with preformed vias |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US10008477B2 (en) | 2013-09-16 | 2018-06-26 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
| US9852969B2 (en) | 2013-11-22 | 2017-12-26 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US10026717B2 (en) | 2013-11-22 | 2018-07-17 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US10290613B2 (en) | 2013-11-22 | 2019-05-14 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US10629567B2 (en) | 2013-11-22 | 2020-04-21 | Invensas Corporation | Multiple plated via arrays of different wire heights on same substrate |
| US9728527B2 (en) | 2013-11-22 | 2017-08-08 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| USRE49987E1 (en) | 2013-11-22 | 2024-05-28 | Invensas Llc | Multiple plated via arrays of different wire heights on a same substrate |
| US9837330B2 (en) | 2014-01-17 | 2017-12-05 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US11404338B2 (en) | 2014-01-17 | 2022-08-02 | Invensas Corporation | Fine pitch bva using reconstituted wafer with area array accessible for testing |
| US11990382B2 (en) | 2014-01-17 | 2024-05-21 | Adeia Semiconductor Technologies Llc | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US10529636B2 (en) | 2014-01-17 | 2020-01-07 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US10032647B2 (en) | 2014-05-29 | 2018-07-24 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US10475726B2 (en) | 2014-05-29 | 2019-11-12 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| US9947641B2 (en) | 2014-05-30 | 2018-04-17 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US10806036B2 (en) | 2015-03-05 | 2020-10-13 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US10008469B2 (en) | 2015-04-30 | 2018-06-26 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US10115678B2 (en) | 2015-10-12 | 2018-10-30 | Invensas Corporation | Wire bond wires for interference shielding |
| US10559537B2 (en) | 2015-10-12 | 2020-02-11 | Invensas Corporation | Wire bond wires for interference shielding |
| US9812402B2 (en) | 2015-10-12 | 2017-11-07 | Invensas Corporation | Wire bond wires for interference shielding |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
| US11462483B2 (en) | 2015-10-12 | 2022-10-04 | Invensas Llc | Wire bond wires for interference shielding |
| US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
| US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
| US10043779B2 (en) | 2015-11-17 | 2018-08-07 | Invensas Corporation | Packaged microelectronic device for a package-on-package device |
| US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
| US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
| US10325877B2 (en) | 2015-12-30 | 2019-06-18 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
| US10658302B2 (en) | 2016-07-29 | 2020-05-19 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
| US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
| US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001326236A (ja) | 半導体装置の製造方法 | |
| US6448111B1 (en) | Method of manufacturing a semiconductor device | |
| JP2978861B2 (ja) | モールドｂｇａ型半導体装置及びその製造方法 | |
| KR100716871B1 (ko) | 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법 | |
| JPH10261753A (ja) | 樹脂封止型半導体装置 | |
| JPH07147466A (ja) | 電子部品ユニット及びその製造方法 | |
| JP2010010301A (ja) | 半導体装置及びその製造方法 | |
| JP3837215B2 (ja) | 個別半導体装置およびその製造方法 | |
| JP2001352021A (ja) | 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法 | |
| US10964627B2 (en) | Integrated electronic device having a dissipative package, in particular dual side cooling package | |
| JP3189270B2 (ja) | 接着方法 | |
| JP2000232186A (ja) | 半導体装置およびその製造方法 | |
| JP3446508B2 (ja) | バンプ付きワークの実装方法および実装基板 | |
| JP4701563B2 (ja) | 半導体チップ搭載基板及びそれを用いた半導体装置 | |
| JPH05235091A (ja) | フィルムキャリア半導体装置 | |
| JPH1126634A (ja) | 半導体装置 | |
| JPH118335A (ja) | 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法 | |
| JPH05267503A (ja) | 半導体装置 | |
| JP3908689B2 (ja) | 半導体装置 | |
| JPH1092965A (ja) | 面実装型半導体パッケージ | |
| JP2000068271A (ja) | ウエハ装置およびチップ装置並びにチップ装置の製造方法 | |
| JPH0870087A (ja) | リードフレーム | |
| JPH1187601A (ja) | 半導体装置及び半導体装置ユニット及び半導体装置ユニットの製造方法 | |
| JPH11163229A (ja) | 半導体装置およびその製造方法 | |
| JP2002050660A (ja) | 半導体装置およびその製造方法 |