JP2001319974A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 チップサイズを増大させずに、機能ブロック
の動作特性に悪影響を与えず、機能ブロック内配線が可
能な半導体装置及びその製造方法を提供する。 【解決手段】 １はＭＯＳＦＥＴのゲート電極であり、
２はＭＯＳＦＥＴのソースまたはドレインを形成する拡
散層である。Ｍ１は第１の配線層であり、Ｍ２は第２の
配線層であり、Ｍ３は第３の配線層である。ここで、配
線層Ｍ１の配線材料は、シート抵抗が高い高融点金属
（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，ＴｉＷ，Ｗ等）が用い
られている。一方、配線層Ｍ２及び配線層Ｍ３の配線材
料は、上記高融点金属に対して、シート抵抗が２桁程度
低いアルミニウム等が用いられる。そして、配線層Ｍ２
の配線領域を、縦方向のみに配線するＭ２縦トラック
と、横方向のみに配線するＭ２横トラックに分割してい
る。
の動作特性に悪影響を与えず、機能ブロック内配線が可
能な半導体装置及びその製造方法を提供する。 【解決手段】 １はＭＯＳＦＥＴのゲート電極であり、
２はＭＯＳＦＥＴのソースまたはドレインを形成する拡
散層である。Ｍ１は第１の配線層であり、Ｍ２は第２の
配線層であり、Ｍ３は第３の配線層である。ここで、配
線層Ｍ１の配線材料は、シート抵抗が高い高融点金属
（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，ＴｉＷ，Ｗ等）が用い
られている。一方、配線層Ｍ２及び配線層Ｍ３の配線材
料は、上記高融点金属に対して、シート抵抗が２桁程度
低いアルミニウム等が用いられる。そして、配線層Ｍ２
の配線領域を、縦方向のみに配線するＭ２縦トラック
と、横方向のみに配線するＭ２横トラックに分割してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
配線に関し、特に複数の配線層による多層配線を用いて
形成された半導体装置及びその製造方法に係わるもので
ある。
配線に関し、特に複数の配線層による多層配線を用いて
形成された半導体装置及びその製造方法に係わるもので
ある。
【０００２】
【従来の技術】近年、半導体装置の機能を向上させるた
め、チップ上に形成される半導体素子の微細化が精力的
に行われている。そして、高集積化された半導体装置に
おいては、チップ上での配線部分の占める面積が増大し
ており、特にメモリ，ゲート・アレイ等のデバイスにお
いてこの傾向が顕著となっている。
め、チップ上に形成される半導体素子の微細化が精力的
に行われている。そして、高集積化された半導体装置に
おいては、チップ上での配線部分の占める面積が増大し
ており、特にメモリ，ゲート・アレイ等のデバイスにお
いてこの傾向が顕著となっている。
【０００３】すなわち、半導体装置集積回路の素子の微
細化が進展されるのに伴ないＭＯＳＦＥＴのオン抵抗が
減少してゲート回路自体の動作速度は向上するが、ゲー
ト回路間を相互接続する配線も細幅化されてきている。
このため、ＣＲ（容量-抵抗）時定数に起因する配線遅
延が素子の微細化とともに増大している。これは配線が
微細になるにつれて、単位長さ当たりの配線抵抗が増大
する上に、微細化とともに集積回路に搭載されるゲート
回路数が増大し、これらを接続する相互配線のレイアウ
トが複雑となって配線長を短縮することが困難になって
きたことによる。
細化が進展されるのに伴ないＭＯＳＦＥＴのオン抵抗が
減少してゲート回路自体の動作速度は向上するが、ゲー
ト回路間を相互接続する配線も細幅化されてきている。
このため、ＣＲ（容量-抵抗）時定数に起因する配線遅
延が素子の微細化とともに増大している。これは配線が
微細になるにつれて、単位長さ当たりの配線抵抗が増大
する上に、微細化とともに集積回路に搭載されるゲート
回路数が増大し、これらを接続する相互配線のレイアウ
トが複雑となって配線長を短縮することが困難になって
きたことによる。
【０００４】このような半導体装置では、配線間隔の縮
小のみでチップ面積の縮小化を図ることにはもはや限界
があり、絶縁膜を介しながら配線を上下方向に幾層にも
積み上げる多層配線の採用により問題の解決を図ってい
る。したがって、この微細化された半導体素子の形成及
び相互配線を効果的に行うため、複数の配線層による多
層配線プロセスが用いられている。
小のみでチップ面積の縮小化を図ることにはもはや限界
があり、絶縁膜を介しながら配線を上下方向に幾層にも
積み上げる多層配線の採用により問題の解決を図ってい
る。したがって、この微細化された半導体素子の形成及
び相互配線を効果的に行うため、複数の配線層による多
層配線プロセスが用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
装置には、製造プロセスから、多層配線における複数の
配線層の何れかの配線層において、シート抵抗（Ω／
□）の高い配線層が使用される場合がある。例えば、拡
散層の電極及び配線を形成する第１の配線層に、シート
抵抗が高い高融点金属（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，
ＴｉＷ，Ｗ等）を配線材料として用いる場合がある。こ
こで、Ｔiはチタンであり、ＴiＮはチタンナイトライド
であり、Ｗはタングステンである。
装置には、製造プロセスから、多層配線における複数の
配線層の何れかの配線層において、シート抵抗（Ω／
□）の高い配線層が使用される場合がある。例えば、拡
散層の電極及び配線を形成する第１の配線層に、シート
抵抗が高い高融点金属（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，
ＴｉＷ，Ｗ等）を配線材料として用いる場合がある。こ
こで、Ｔiはチタンであり、ＴiＮはチタンナイトライド
であり、Ｗはタングステンである。
【０００６】第１配線層に高融点材料を使用する理由と
しては、例えば、メモりセルを作る工程が挙げられる。
メモリセルのビット線としての第１の配線層を形成した
後、メモリセルの電荷蓄積を行うキャパシタを形成する
ときに高温処理を行うため、第１の配線層の材料をこの
熱履歴に耐える材料として、高融点金属が用いられる。
キャパシタを含めたメモリセルを作成した後に、第１の
配線層を形成する手法もあるが、ビット線の容量増加な
どの問題があるため、上述の方法が多く用いられてい
る。
しては、例えば、メモりセルを作る工程が挙げられる。
メモリセルのビット線としての第１の配線層を形成した
後、メモリセルの電荷蓄積を行うキャパシタを形成する
ときに高温処理を行うため、第１の配線層の材料をこの
熱履歴に耐える材料として、高融点金属が用いられる。
キャパシタを含めたメモリセルを作成した後に、第１の
配線層を形成する手法もあるが、ビット線の容量増加な
どの問題があるため、上述の方法が多く用いられてい
る。
【０００７】例えば、３層配線で配線され、上述の製造
プロセスにより形成されたメモリを内蔵した半導体装置
において、周辺回路の配線を形成しようとした場合、こ
の配線に第１の配線層を用いると、高抵抗のために半導
体装置の動作速度などの特性が悪化する。
プロセスにより形成されたメモリを内蔵した半導体装置
において、周辺回路の配線を形成しようとした場合、こ
の配線に第１の配線層を用いると、高抵抗のために半導
体装置の動作速度などの特性が悪化する。
【０００８】このため、図５の従来例１に示すように、
機能ブロック内の素子を形成するための縦方向の配線に
は第２の配線層を用い、横方向の配線には第３の配線層
が用いることが考えられる。図５は、従来例１による半
導体装置の機能ブロックの、多層配線として３層配線の
構成例を示す半導体装置表面の概念図である。ここで、
第１の配線層の材料は高融点金属であり、第２及び第３
の配線層の材料はアルミニウムであり、高融点金属とア
ルミニウムとは薄膜として２桁程度のシート抵抗の違い
がある。
機能ブロック内の素子を形成するための縦方向の配線に
は第２の配線層を用い、横方向の配線には第３の配線層
が用いることが考えられる。図５は、従来例１による半
導体装置の機能ブロックの、多層配線として３層配線の
構成例を示す半導体装置表面の概念図である。ここで、
第１の配線層の材料は高融点金属であり、第２及び第３
の配線層の材料はアルミニウムであり、高融点金属とア
ルミニウムとは薄膜として２桁程度のシート抵抗の違い
がある。
【０００９】しかしながら、格子状にブロックが並べら
れ形成される半導体装置において、横方向の配線に第２
の配線層を用いることが出来ないため、第３の配線層を
他の横方向のブロックとの接続に用いる必要がある。こ
のとき、第３の配線層は、ブロックの内部配線にも使用
されているため、中央の領域１００に、ブロック相互の
接続のための、配線を形成する事が出来ない。
れ形成される半導体装置において、横方向の配線に第２
の配線層を用いることが出来ないため、第３の配線層を
他の横方向のブロックとの接続に用いる必要がある。こ
のとき、第３の配線層は、ブロックの内部配線にも使用
されているため、中央の領域１００に、ブロック相互の
接続のための、配線を形成する事が出来ない。
【００１０】このため、縦方向におけるブロックとブロ
ックとの間に、ブロック間の接続を行う第３の配線層に
よる配線を形成する領域が必要となる。この結果、従来
例による図５における配線方法には、余分な配線領域の
ため、半導体装置のチップサイズが大きくなってしま
い、生産効率が低下するという問題が生じる。
ックとの間に、ブロック間の接続を行う第３の配線層に
よる配線を形成する領域が必要となる。この結果、従来
例による図５における配線方法には、余分な配線領域の
ため、半導体装置のチップサイズが大きくなってしま
い、生産効率が低下するという問題が生じる。
【００１１】そして、上述したチップサイズの増大を防
止するため、図６の従来例２に示すブロック内の素子の
配線の１部、例えば近距離の縦方向の配線に第１の配線
層を用い、素子と素子とを接続するような距離のある配
線に第２の配線を用いる配線方法が考えられる。図６
は、従来例２による半導体装置の機能ブロックの、多層
配線として３層配線の構成例を示す半導体装置表面の概
念図である。しかしながら、近距離と言えども、第１の
配線層を用いて素子同士の配線を行う部分には、高抵抗
の配線が存在すると、ブロックの機能の特性（動作スピ
ードなど）に悪影響が生じる場合がある。
止するため、図６の従来例２に示すブロック内の素子の
配線の１部、例えば近距離の縦方向の配線に第１の配線
層を用い、素子と素子とを接続するような距離のある配
線に第２の配線を用いる配線方法が考えられる。図６
は、従来例２による半導体装置の機能ブロックの、多層
配線として３層配線の構成例を示す半導体装置表面の概
念図である。しかしながら、近距離と言えども、第１の
配線層を用いて素子同士の配線を行う部分には、高抵抗
の配線が存在すると、ブロックの機能の特性（動作スピ
ードなど）に悪影響が生じる場合がある。
【００１２】本発明はこのような背景の下になされたも
ので、チップサイズを増大させることなく、機能ブロッ
クの動作特性に悪影響を与えない、機能ブロック内の配
線が可能な半導体装置及びその製造方法を提供する事に
ある。
ので、チップサイズを増大させることなく、機能ブロッ
クの動作特性に悪影響を与えない、機能ブロック内の配
線が可能な半導体装置及びその製造方法を提供する事に
ある。
【００１３】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板表面に形成された拡散層と電極とが、複数の
配線層による多層配線により、各々相互に配線された半
導体装置において、所定の配線層の配線が、横方向のみ
の配線が行われる第１の配線領域と、縦方向のみの配線
が行われる第２の配線領域とに分離されて形成されてい
ることを特徴とする。
半導体基板表面に形成された拡散層と電極とが、複数の
配線層による多層配線により、各々相互に配線された半
導体装置において、所定の配線層の配線が、横方向のみ
の配線が行われる第１の配線領域と、縦方向のみの配線
が行われる第２の配線領域とに分離されて形成されてい
ることを特徴とする。
【００１４】請求項２記載の発明は、請求項１記載の半
導体装置において、前記所定の配線層による配線が、こ
の所定の配線層に比較して高シート抵抗の配線層による
配線と接続されて平行に用いられることを特徴とする。
導体装置において、前記所定の配線層による配線が、こ
の所定の配線層に比較して高シート抵抗の配線層による
配線と接続されて平行に用いられることを特徴とする。
【００１５】請求項３記載の発明は、複数の半導体素子
から構成された機能単位のブロックを、複数の配線層に
よる多層配線により、各々配線して形成される半導体装
置において、上記ブロックの内部の半導体素子の配線
が、所定の配線層により横方向のみの配線が行われる第
１の配線領域と、縦方向のみの配線が行われる第２の配
線領域とに分離されて形成されていることを特徴とす
る。
から構成された機能単位のブロックを、複数の配線層に
よる多層配線により、各々配線して形成される半導体装
置において、上記ブロックの内部の半導体素子の配線
が、所定の配線層により横方向のみの配線が行われる第
１の配線領域と、縦方向のみの配線が行われる第２の配
線領域とに分離されて形成されていることを特徴とす
る。
【００１６】請求項４記載の発明は、請求項３記載の半
導体装置において、前記所定の配線層による配線が、前
記ブロック内のこの所定の配線層に比較して高シート抵
抗の配線層による配線と接続されて平行に用いられるこ
とを特徴とする。
導体装置において、前記所定の配線層による配線が、前
記ブロック内のこの所定の配線層に比較して高シート抵
抗の配線層による配線と接続されて平行に用いられるこ
とを特徴とする。
【００１７】請求項５記載の発明は、複数の配線層によ
る多層配線により、半導体基板上の拡散層と電極とが各
々相互に配線し、半導体装置を製造する方法において、
半導体基板表面に半導体素子の拡散層を形成する工程
と、第１の層間絶縁膜を形成する工程と、第１の配線層
により前記拡散層の電極を形成する工程と、第２の層間
絶縁膜を形成する工程と、横方向のみの配線が行われる
第１の配線領域と、縦方向のみの配線が行われる第２の
配線領域とに分離されて形成される第２の配線層の配線
により、前記第１の配線層による電極を相互に配線し、
半導体素子の形成及びこの半導体素子の相互の接続を行
う工程とを有することを特徴とする。
る多層配線により、半導体基板上の拡散層と電極とが各
々相互に配線し、半導体装置を製造する方法において、
半導体基板表面に半導体素子の拡散層を形成する工程
と、第１の層間絶縁膜を形成する工程と、第１の配線層
により前記拡散層の電極を形成する工程と、第２の層間
絶縁膜を形成する工程と、横方向のみの配線が行われる
第１の配線領域と、縦方向のみの配線が行われる第２の
配線領域とに分離されて形成される第２の配線層の配線
により、前記第１の配線層による電極を相互に配線し、
半導体素子の形成及びこの半導体素子の相互の接続を行
う工程とを有することを特徴とする。
【００１８】請求項６記載の発明は、請求項５記載の半
導体装置の製造方法において、前記第２の配線層のシー
ト抵抗が前記第１の配線層のシート抵抗と比較して小さ
いことを特徴とする。
導体装置の製造方法において、前記第２の配線層のシー
ト抵抗が前記第１の配線層のシート抵抗と比較して小さ
いことを特徴とする。
【００１９】請求項７記載の発明は、請求項５または請
求項６記載の半導体装置の製造方法において、前記第２
の配線層の配線が、前記第１の配線層の配線と接続され
て平行に配線して用いられることを特徴とする。
求項６記載の半導体装置の製造方法において、前記第２
の配線層の配線が、前記第１の配線層の配線と接続され
て平行に配線して用いられることを特徴とする。
【００２０】請求項８記載の発明は、半導体基板上に複
数の半導体素子から構成された機能単位のブロックを、
複数の配線層による多層配線により、各々相互に配線し
て半導体装置を製造する方法において、半導体基板表面
に半導体素子の拡散層を形成する工程と、第１の層間絶
縁膜を形成する工程と、第１の配線層により前記拡散層
の電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、上記ブロック単位毎に、横方向のみの配線が行
われる第１の配線領域と、縦方向のみの配線が行われる
第２の配線領域とに分離されて形成される第２の配線層
の配線により、前記第１の配線層により形成された電極
を相互に配線し、半導体素子の形成及びこの半導体素子
の相互の接続を行う工程とを有することを特徴とする。
数の半導体素子から構成された機能単位のブロックを、
複数の配線層による多層配線により、各々相互に配線し
て半導体装置を製造する方法において、半導体基板表面
に半導体素子の拡散層を形成する工程と、第１の層間絶
縁膜を形成する工程と、第１の配線層により前記拡散層
の電極を形成する工程と、第２の層間絶縁膜を形成する
工程と、上記ブロック単位毎に、横方向のみの配線が行
われる第１の配線領域と、縦方向のみの配線が行われる
第２の配線領域とに分離されて形成される第２の配線層
の配線により、前記第１の配線層により形成された電極
を相互に配線し、半導体素子の形成及びこの半導体素子
の相互の接続を行う工程とを有することを特徴とする。
【００２１】請求項９記載の発明は、請求項８記載の半
導体装置の製造方法において、前記第２の配線層のシー
ト抵抗が前記第１の配線層のシート抵抗と比較して小さ
いことを特徴とする。
導体装置の製造方法において、前記第２の配線層のシー
ト抵抗が前記第１の配線層のシート抵抗と比較して小さ
いことを特徴とする。
【００２２】請求項１０記載の発明は、請求項８または
請求項９記載の半導体装置の製造方法において、前記第
２の配線層の配線が、前記第１の配線層の配線と接続さ
れて平行に配線して用いられることを特徴とする。
請求項９記載の半導体装置の製造方法において、前記第
２の配線層の配線が、前記第１の配線層の配線と接続さ
れて平行に配線して用いられることを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置の機能ブロックＢＫの、多層配線として
３層配線の構成例を示す半導体装置表面の概念図であ
る。この半導体装置は、図示しない部分にＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）が形成され
ており、論理回路部分が複数の機能ブロックを配線によ
り接続することで構成されている。ここで、各機能ブロ
ックは、複数のＭＯＳＦＥＴ（金属-酸化膜-半導体構造
の電界効果トランジスタ）等の素子により構成されてい
る。
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置の機能ブロックＢＫの、多層配線として
３層配線の構成例を示す半導体装置表面の概念図であ
る。この半導体装置は、図示しない部分にＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）が形成され
ており、論理回路部分が複数の機能ブロックを配線によ
り接続することで構成されている。ここで、各機能ブロ
ックは、複数のＭＯＳＦＥＴ（金属-酸化膜-半導体構造
の電界効果トランジスタ）等の素子により構成されてい
る。
【００２４】この図において、１はＭＯＳＦＥＴのゲー
ト電極であり、２はＭＯＳＦＥＴのソースまたはドレイ
ンを形成する拡散層である。Ｍ１は第１の配線層であ
り、Ｍ２は第２の配線層であり、Ｍ３は第３の配線層で
ある。ここで、配線層Ｍ１の配線材料は、第２及び第３
の配線層に比較して、シート抵抗が高い高融点金属（Ｔ
ｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，ＴｉＷ，Ｗ等）が用いられ
ている。一方、配線層Ｍ２及び配線層Ｍ３の配線材料
は、上記高融点金属に対して、例えばシート抵抗が２桁
程度低いアルミニウム等が用いられる。
ト電極であり、２はＭＯＳＦＥＴのソースまたはドレイ
ンを形成する拡散層である。Ｍ１は第１の配線層であ
り、Ｍ２は第２の配線層であり、Ｍ３は第３の配線層で
ある。ここで、配線層Ｍ１の配線材料は、第２及び第３
の配線層に比較して、シート抵抗が高い高融点金属（Ｔ
ｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，ＴｉＷ，Ｗ等）が用いられ
ている。一方、配線層Ｍ２及び配線層Ｍ３の配線材料
は、上記高融点金属に対して、例えばシート抵抗が２桁
程度低いアルミニウム等が用いられる。
【００２５】例えば、膜厚にもよるが、一般的には、ア
ルミニウムのシート抵抗の値は「数十ｍΩ／□」であ
り、高融点金属のシート抵抗の値は「数Ω／□」であ
る。ここで、本発明の一実施形態においては、配線層Ｍ
２の機能ブロック内における配線領域を、配線層Ｍ２を
横方向にのみ配線するＭ２横トラックの配線領域と、配
線層Ｍ２を縦方向にのみ配線するＭ２縦トラックの配線
領域とに分割している。
ルミニウムのシート抵抗の値は「数十ｍΩ／□」であ
り、高融点金属のシート抵抗の値は「数Ω／□」であ
る。ここで、本発明の一実施形態においては、配線層Ｍ
２の機能ブロック内における配線領域を、配線層Ｍ２を
横方向にのみ配線するＭ２横トラックの配線領域と、配
線層Ｍ２を縦方向にのみ配線するＭ２縦トラックの配線
領域とに分割している。
【００２６】例えば、ｐチャネル型のＭＯＳＦＥＴであ
るトランジスタＴＲ１のドレインと、ｎチャンネル型の
ＭＯＳＦＥＴであるトランジスタＴＲ２のドレインとを
接続して、電流量の大きな第１のバッファを形成すると
き、Ｍ２縦トラックにおいて、縦方向の配線層Ｍ２の配
線パターンにより、トランジスタＴＲ１及びトランジス
タＴＲ２の各々のドレイン、すなわち拡散層２を接続す
る。
るトランジスタＴＲ１のドレインと、ｎチャンネル型の
ＭＯＳＦＥＴであるトランジスタＴＲ２のドレインとを
接続して、電流量の大きな第１のバッファを形成すると
き、Ｍ２縦トラックにおいて、縦方向の配線層Ｍ２の配
線パターンにより、トランジスタＴＲ１及びトランジス
タＴＲ２の各々のドレイン、すなわち拡散層２を接続す
る。
【００２７】このとき、配線層Ｍ２に対しては、配線層
Ｍ１が平行に配線されていて、所定の部分でビアホール
により接続されている（図２）。特に、拡散層２と配線
層Ｍ２とを接続する場合には、後に述べるが配線層Ｍ１
を介して行うため、拡散層２の領域においては、必ず広
い面積で配線層Ｍ１と配線層Ｍ２とがビアホールで接続
されている。このように、低シート抵抗の配線層２を用
いてバッファが形成されるため、電流量を確保して、機
能ブロックの動作スピードを向上させ、必要な動作特性
が従来の構成より小さなチップサイズで得ることができ
る。
Ｍ１が平行に配線されていて、所定の部分でビアホール
により接続されている（図２）。特に、拡散層２と配線
層Ｍ２とを接続する場合には、後に述べるが配線層Ｍ１
を介して行うため、拡散層２の領域においては、必ず広
い面積で配線層Ｍ１と配線層Ｍ２とがビアホールで接続
されている。このように、低シート抵抗の配線層２を用
いてバッファが形成されるため、電流量を確保して、機
能ブロックの動作スピードを向上させ、必要な動作特性
が従来の構成より小さなチップサイズで得ることができ
る。
【００２８】また、ｐチャネル型のＭＯＳＦＥＴである
トランジスタＴＲ３のドレインと、ｎチャンネル型のＭ
ＯＳＦＥＴであるトランジスタＴＲ４のドレインとを、
縦方向の配線層Ｍ２の配線パターンにより接続して第２
のバッファを構成し、この第２のバッファを上記第１の
バッファと接続することでより大きなバッファを構成す
るとき、Ｍ２横トラックにおいて、横方向の配線層Ｍ２
の配線パターンにより、第１のバッファ及び第２のバッ
ファを接続する。
トランジスタＴＲ３のドレインと、ｎチャンネル型のＭ
ＯＳＦＥＴであるトランジスタＴＲ４のドレインとを、
縦方向の配線層Ｍ２の配線パターンにより接続して第２
のバッファを構成し、この第２のバッファを上記第１の
バッファと接続することでより大きなバッファを構成す
るとき、Ｍ２横トラックにおいて、横方向の配線層Ｍ２
の配線パターンにより、第１のバッファ及び第２のバッ
ファを接続する。
【００２９】また、ｐチャネル型のＭＯＳＦＥＴである
トランジスタＴＲ５のドレインと、ｎチャンネル型のＭ
ＯＳＦＥＴであるトランジスタＴＲ６のドレインとを、
接続してインバータを形成するとき、配線層Ｍ２で配線
しようとした場合、配線層Ｍ２の縦方向の配線と配線層
Ｍ２の横方向の配線とがＭ２横トラックにおいてぶつか
る。
トランジスタＴＲ５のドレインと、ｎチャンネル型のＭ
ＯＳＦＥＴであるトランジスタＴＲ６のドレインとを、
接続してインバータを形成するとき、配線層Ｍ２で配線
しようとした場合、配線層Ｍ２の縦方向の配線と配線層
Ｍ２の横方向の配線とがＭ２横トラックにおいてぶつか
る。
【００３０】このため、図１において、トランジスタＴ
Ｒ５のドレインと、トランジスタＴＲ６のドレインとを
配線層Ｍ１のみで配線する。しかしながら、このように
配線層Ｍ１のみで配線せざるを得ない場所には、電流量
の少なくともかまわない、すなわち、動作速度を必要と
しない配線層Ｍ１のみで配線しても良い回路を予め配置
するように、素子の配置のレイアウト設計を行う。
Ｒ５のドレインと、トランジスタＴＲ６のドレインとを
配線層Ｍ１のみで配線する。しかしながら、このように
配線層Ｍ１のみで配線せざるを得ない場所には、電流量
の少なくともかまわない、すなわち、動作速度を必要と
しない配線層Ｍ１のみで配線しても良い回路を予め配置
するように、素子の配置のレイアウト設計を行う。
【００３１】また、ｐチャネル型のＭＯＳＦＥＴである
トランジスタＴＲ７のドレイン（拡散層２）と、ｎチャ
ンネル型のＭＯＳＦＥＴであるトランジスタＴＲ８のド
レイン（拡散層）とを、接続して必要な電流量を供給す
るバッファを形成するとき、縦方向の配線がＭ２横トラ
ックにかかる場合も、このＭ２横トラックにかかる部分
Ｂ１及び部分Ｂ２を配線層Ｍ１のみで配線する。このと
き、トランジスタＴＲ７とトランジスタＴＲ８との拡散
層２を接続する部分は、配線層Ｍ２の縦方向の配線パタ
ーンにより接続されているため、高シート抵抗の配線に
より電流量が大きく制限されることがない。
トランジスタＴＲ７のドレイン（拡散層２）と、ｎチャ
ンネル型のＭＯＳＦＥＴであるトランジスタＴＲ８のド
レイン（拡散層）とを、接続して必要な電流量を供給す
るバッファを形成するとき、縦方向の配線がＭ２横トラ
ックにかかる場合も、このＭ２横トラックにかかる部分
Ｂ１及び部分Ｂ２を配線層Ｍ１のみで配線する。このと
き、トランジスタＴＲ７とトランジスタＴＲ８との拡散
層２を接続する部分は、配線層Ｍ２の縦方向の配線パタ
ーンにより接続されているため、高シート抵抗の配線に
より電流量が大きく制限されることがない。
【００３２】また、上述したように配線層Ｍ１を有効に
用いて配線することで、図３に示すように、横方向に並
べられた複数のブロック内の信号端子を、横方法におい
て順次接続するために、配線層Ｍ２を用いることができ
る。図３は、機能ブロックを横方向に並べて、配線層Ｍ
２及び配線層Ｍ３の隣接する機能ブロックとの関係を示
す概念図である。これにより、横方向の機能ブロックの
信号端子の接続を行う配線層Ｍ３の代わりに、配線層Ｍ
３を用いることができ、この配線層Ｍ３を形成する領域
の寸法分、半導体装置のチップサイズを縮小することが
出来る。
用いて配線することで、図３に示すように、横方向に並
べられた複数のブロック内の信号端子を、横方法におい
て順次接続するために、配線層Ｍ２を用いることができ
る。図３は、機能ブロックを横方向に並べて、配線層Ｍ
２及び配線層Ｍ３の隣接する機能ブロックとの関係を示
す概念図である。これにより、横方向の機能ブロックの
信号端子の接続を行う配線層Ｍ３の代わりに、配線層Ｍ
３を用いることができ、この配線層Ｍ３を形成する領域
の寸法分、半導体装置のチップサイズを縮小することが
出来る。
【００３３】このように配線することで、第１のバッフ
ァと第２のバッファの配線全てが、配線層Ｍ２で行われ
るため、必要な電流量満足するバッファを形成すること
ができる。ここで、何れかの配線が高シート抵抗の配線
材料の配線層Ｍ１のみで行われたとすると、配線層Ｍ１
の配線パターンの抵抗により電流量が大きく制限され
て、必要な電流量が得られない場合がある。ここで、拡
散層２と配線層Ｍ２との間は、図２で示すように配線層
Ｍ１を介して接続されている。この構造については、後
の半導体装置の製造方法において詳細に説明する。
ァと第２のバッファの配線全てが、配線層Ｍ２で行われ
るため、必要な電流量満足するバッファを形成すること
ができる。ここで、何れかの配線が高シート抵抗の配線
材料の配線層Ｍ１のみで行われたとすると、配線層Ｍ１
の配線パターンの抵抗により電流量が大きく制限され
て、必要な電流量が得られない場合がある。ここで、拡
散層２と配線層Ｍ２との間は、図２で示すように配線層
Ｍ１を介して接続されている。この構造については、後
の半導体装置の製造方法において詳細に説明する。
【００３４】上述してきたように、Ｍ２横トラックの領
域においては、配線層Ｍ２が横方向のみの配線として用
いられ、Ｍ２縦トラックの領域においては、配線層Ｍ２
が縦方向のみの配線として用いられている。一方、配線
層Ｍ３は、低抵抗な配線として、機能ブロックＢＫ内部
の素子（ＭＯＳＦＥＴ）等を接続するためのローカルな
配線として用いられずに、横方向の各機能ブロックにお
ける信号端子を、順次必要な端子同士を接続するために
のみ用いられている。
域においては、配線層Ｍ２が横方向のみの配線として用
いられ、Ｍ２縦トラックの領域においては、配線層Ｍ２
が縦方向のみの配線として用いられている。一方、配線
層Ｍ３は、低抵抗な配線として、機能ブロックＢＫ内部
の素子（ＭＯＳＦＥＴ）等を接続するためのローカルな
配線として用いられずに、横方向の各機能ブロックにお
ける信号端子を、順次必要な端子同士を接続するために
のみ用いられている。
【００３５】このため、本願発明の半導体装置において
は、配線層Ｍ３を機能ブロックＢＫ上のどの領域にも形
成することができ、機能ブロックと機能ブロックとの間
に設ける配線領域の幅が、従来例に比較して狭くするこ
とが可能となる。これにより、本願発明においては、半
導体装置のチップサイズを従来例に比較して縮小するこ
とができ、１ウエハにおけるチップ数を増加させるた
め、半導体装置の生産効率を向上させることが可能とな
る。また、本発明の半導体装置によれば、機能ブロック
ＢＫなどの各機能ブロック内の電流量が必要な回路部分
の配線を、高抵抗な配線層Ｍ１を用いずに行っているた
め、必要な動作特性を得ることが可能となる。
は、配線層Ｍ３を機能ブロックＢＫ上のどの領域にも形
成することができ、機能ブロックと機能ブロックとの間
に設ける配線領域の幅が、従来例に比較して狭くするこ
とが可能となる。これにより、本願発明においては、半
導体装置のチップサイズを従来例に比較して縮小するこ
とができ、１ウエハにおけるチップ数を増加させるた
め、半導体装置の生産効率を向上させることが可能とな
る。また、本発明の半導体装置によれば、機能ブロック
ＢＫなどの各機能ブロック内の電流量が必要な回路部分
の配線を、高抵抗な配線層Ｍ１を用いずに行っているた
め、必要な動作特性を得ることが可能となる。
【００３６】次に、上述した配線層Ｍ１〜配線層Ｍ３の
位置関係を図２を参照して説明する。図２は、図１にお
ける線分Ａ−Ａにおける線視断面図である。この断面図
を用いて、半導体装置の製造過程の説明を行う。半導体
基板１０表面には、ＬＯＣＯＳ（素子分離）工程によ
り、ソース及びドレインのパターンが形成され、ＭＯＳ
ＦＥＴのドレイン又はソースとなる拡散層２がイオン注
入の後に、熱拡散工程を経て形成される。
位置関係を図２を参照して説明する。図２は、図１にお
ける線分Ａ−Ａにおける線視断面図である。この断面図
を用いて、半導体装置の製造過程の説明を行う。半導体
基板１０表面には、ＬＯＣＯＳ（素子分離）工程によ
り、ソース及びドレインのパターンが形成され、ＭＯＳ
ＦＥＴのドレイン又はソースとなる拡散層２がイオン注
入の後に、熱拡散工程を経て形成される。
【００３７】そして、半導体基板１０の表面には、熱酸
化工程又はＣＶＤ（化学的気層成長）法による堆積工程
によりゲート酸化膜Ｇが形成される。次に、ゲート電極
材料がゲート酸化膜Ｇ表面にＣＶＤ法により堆積され、
パターニング工程により、ＭＯＳＦＥＴのゲート電極１
のパターン形状にパターニングされる。
化工程又はＣＶＤ（化学的気層成長）法による堆積工程
によりゲート酸化膜Ｇが形成される。次に、ゲート電極
材料がゲート酸化膜Ｇ表面にＣＶＤ法により堆積され、
パターニング工程により、ＭＯＳＦＥＴのゲート電極１
のパターン形状にパターニングされる。
【００３８】そして、ゲート電極１表面及びゲート酸化
膜Ｇ表面に、ＣＶＤ法により層間絶縁膜Ｉ１が堆積され
る。この層間絶縁膜Ｉ１は、ゲート電極及び拡散層２
と、後に形成される配線層Ｍ１とが不必要な部分でショ
ートしないように形成される。そして、例えば、拡散層
２と配線層Ｍ１とを、所定の部分で接続させるため、拡
散層２表面を露出するコンタクトホールＣを、パターニ
ング工程により形成する。
膜Ｇ表面に、ＣＶＤ法により層間絶縁膜Ｉ１が堆積され
る。この層間絶縁膜Ｉ１は、ゲート電極及び拡散層２
と、後に形成される配線層Ｍ１とが不必要な部分でショ
ートしないように形成される。そして、例えば、拡散層
２と配線層Ｍ１とを、所定の部分で接続させるため、拡
散層２表面を露出するコンタクトホールＣを、パターニ
ング工程により形成する。
【００３９】次に、配線層Ｍ１の配線材料をＣＶＤ法ま
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、拡散層２と配線層Ｍ１とは、コンタ
クトホールＣの部分において接続される。すなわち、拡
散層２は、層間絶縁膜Ｉ１により配線層Ｍ１と不必要な
部分において絶縁され、層間絶縁膜Ｉ１に形成されたコ
ンタクトホールＣを介して配線層Ｍ１と接続されてい
る。
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、拡散層２と配線層Ｍ１とは、コンタ
クトホールＣの部分において接続される。すなわち、拡
散層２は、層間絶縁膜Ｉ１により配線層Ｍ１と不必要な
部分において絶縁され、層間絶縁膜Ｉ１に形成されたコ
ンタクトホールＣを介して配線層Ｍ１と接続されてい
る。
【００４０】そして、配線層Ｍ１表面及び層間絶縁膜Ｉ
１表面に、ＣＶＤ法により層間絶縁膜Ｉ２が堆積され
る。この層間絶縁膜Ｉ２は、配線層Ｍ１と、後に形成さ
れる配線層Ｍ２とが不必要な部分でショートしないよう
に形成される。そして、例えば、配線層Ｍ１と配線層Ｍ
２とを、所定の部分で接続させるため、配線層Ｍ１表面
を露出するビアホール(viahole)Ｖを、パターニング工
程により形成する。
１表面に、ＣＶＤ法により層間絶縁膜Ｉ２が堆積され
る。この層間絶縁膜Ｉ２は、配線層Ｍ１と、後に形成さ
れる配線層Ｍ２とが不必要な部分でショートしないよう
に形成される。そして、例えば、配線層Ｍ１と配線層Ｍ
２とを、所定の部分で接続させるため、配線層Ｍ１表面
を露出するビアホール(viahole)Ｖを、パターニング工
程により形成する。
【００４１】次に、配線層Ｍ２の配線材料をＣＶＤ法ま
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、配線層Ｍ２の配線パターンは、Ｍ２
横トラックにおいて図１の横方向のみに形成され、Ｍ２
縦トラックにおいて図１の縦方向のみに形成される。こ
こで、配線層Ｍ１と配線層Ｍ２とは、ビアホールＶの部
分において接続される。すなわち、配線層Ｍ１は、不必
要な部分において配線層Ｍ２と層間絶縁膜Ｉ２により絶
縁され、層間絶縁膜Ｉ２に形成されたビアホールＶを介
して配線層Ｍ２と接続されている。
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、配線層Ｍ２の配線パターンは、Ｍ２
横トラックにおいて図１の横方向のみに形成され、Ｍ２
縦トラックにおいて図１の縦方向のみに形成される。こ
こで、配線層Ｍ１と配線層Ｍ２とは、ビアホールＶの部
分において接続される。すなわち、配線層Ｍ１は、不必
要な部分において配線層Ｍ２と層間絶縁膜Ｉ２により絶
縁され、層間絶縁膜Ｉ２に形成されたビアホールＶを介
して配線層Ｍ２と接続されている。
【００４２】そして、配線層Ｍ２表面及び層間絶縁膜Ｉ
２表面に、ＣＶＤ法により層間絶縁膜Ｉ３が堆積され
る。この層間絶縁膜Ｉ３は、配線層Ｍ２と、後に形成さ
れる配線層Ｍ３とが不必要な部分でショートしないよう
に形成される。そして、例えば、配線層Ｍ２と配線層Ｍ
３とを、所定の部分で接続させるため、配線層Ｍ２表面
を露出するビアホール(viahole)Ｖを、パターニング工
程により形成する。
２表面に、ＣＶＤ法により層間絶縁膜Ｉ３が堆積され
る。この層間絶縁膜Ｉ３は、配線層Ｍ２と、後に形成さ
れる配線層Ｍ３とが不必要な部分でショートしないよう
に形成される。そして、例えば、配線層Ｍ２と配線層Ｍ
３とを、所定の部分で接続させるため、配線層Ｍ２表面
を露出するビアホール(viahole)Ｖを、パターニング工
程により形成する。
【００４３】次に、配線層Ｍ３の配線材料をＣＶＤ法ま
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、配線層Ｍ２と配線層Ｍ３とは、他の
領域において、図示しないビアホールの部分において接
続される。すなわち、配線層Ｍ３は、不必要な部分にお
いて配線層Ｍ２と層間絶縁膜Ｉ２により絶縁され、層間
絶縁膜Ｉ３に形成されたビアホールを介して配線層Ｍ２
と接続されている。
たはスパッタ等により堆積し、所定の配線パターンを形
成する。このとき、配線層Ｍ２と配線層Ｍ３とは、他の
領域において、図示しないビアホールの部分において接
続される。すなわち、配線層Ｍ３は、不必要な部分にお
いて配線層Ｍ２と層間絶縁膜Ｉ２により絶縁され、層間
絶縁膜Ｉ３に形成されたビアホールを介して配線層Ｍ２
と接続されている。
【００４４】このように、拡散層２またはゲート電極１
と配線層Ｍ２とを接続する場合、配線層Ｍ１を介して接
続し、拡散層２またはゲート電極１と配線層Ｍ３とを接
続する場合、配線層Ｍ１及び配線層Ｍ２を介して接続さ
れる。ここで、配線層Ｍ１の配線材料は、シート抵抗が
高い高融点金属（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，Ｔｉ
Ｗ，Ｗ等）が用いられている。一方、配線層Ｍ２及び配
線層Ｍ３の配線材料は、アルミニウム等が用いられる。
また、上述した製造工程において、配線層Ｍ１を形成
し、配線層Ｍ２を形成するまでの間に、ＤＲＡＭのメモ
リセルにおけるキャパシタを形成するため等の、アルミ
ニウム等の融点を超える温度の熱処理工程がある。
と配線層Ｍ２とを接続する場合、配線層Ｍ１を介して接
続し、拡散層２またはゲート電極１と配線層Ｍ３とを接
続する場合、配線層Ｍ１及び配線層Ｍ２を介して接続さ
れる。ここで、配線層Ｍ１の配線材料は、シート抵抗が
高い高融点金属（ＴｉＮ／Ｔｉ，ＴｉＮ，Ｔｉ，Ｔｉ
Ｗ，Ｗ等）が用いられている。一方、配線層Ｍ２及び配
線層Ｍ３の配線材料は、アルミニウム等が用いられる。
また、上述した製造工程において、配線層Ｍ１を形成
し、配線層Ｍ２を形成するまでの間に、ＤＲＡＭのメモ
リセルにおけるキャパシタを形成するため等の、アルミ
ニウム等の融点を超える温度の熱処理工程がある。
【００４５】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図４に
示す第２の実施形態の配線のパターンを形成することも
可能である。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図４に
示す第２の実施形態の配線のパターンを形成することも
可能である。
【００４６】この場合、配線層Ｍ２の配線領域を横方向
のみの配線を行うＭ２横トラックと、縦方向の配線のみ
を行うＭ２縦トラックとに分割しているところは、一実
施形態と同様である。従って、機能ブロックＢＫ内の配
線についてと、製造工程（図２における線視断面の構造
を含めて）についてとは、一実施形態と同様であるた
め、これらの説明を省略する。線分Ａ−Ａの線視断面図
も図２と同様であるが、配線層Ｍ３を図４の１００領域
においては省略してある。一方、Ｍ２横トラックがブロ
ックＢＫの領域からはみ出ているのが、一実施形態と異
なる。
のみの配線を行うＭ２横トラックと、縦方向の配線のみ
を行うＭ２縦トラックとに分割しているところは、一実
施形態と同様である。従って、機能ブロックＢＫ内の配
線についてと、製造工程（図２における線視断面の構造
を含めて）についてとは、一実施形態と同様であるた
め、これらの説明を省略する。線分Ａ−Ａの線視断面図
も図２と同様であるが、配線層Ｍ３を図４の１００領域
においては省略してある。一方、Ｍ２横トラックがブロ
ックＢＫの領域からはみ出ているのが、一実施形態と異
なる。
【００４７】しかしながら、各ブロックを縦方向に並べ
たとき、全てが領域１００に図示しない配線層３の配線
が形成できないことが有る場合には、各機能ブロックの
間には、配線層３を形成するための領域を設ける必要が
ある。この場合には、この領域を有効に利用して、配線
層Ｍ２の横方向の配線パターンを形成するＭ２横トラッ
クとして利用することが可能となる。
たとき、全てが領域１００に図示しない配線層３の配線
が形成できないことが有る場合には、各機能ブロックの
間には、配線層３を形成するための領域を設ける必要が
ある。この場合には、この領域を有効に利用して、配線
層Ｍ２の横方向の配線パターンを形成するＭ２横トラッ
クとして利用することが可能となる。
【００４８】これにより、第２の実施形態による半導体
装置には、一実施形態の効果に加えて、機能ブロック内
の各トランジスタなどの素子間の配線を全て配線層Ｍ２
を利用して行うことが可能となるレイアウト設計を行え
る効果がある。これにより、第２の実施形態による半導
体装置は、チップサイズを増大させずに半導体装置の動
作特性を向上させることが可能となる。
装置には、一実施形態の効果に加えて、機能ブロック内
の各トランジスタなどの素子間の配線を全て配線層Ｍ２
を利用して行うことが可能となるレイアウト設計を行え
る効果がある。これにより、第２の実施形態による半導
体装置は、チップサイズを増大させずに半導体装置の動
作特性を向上させることが可能となる。
【００４９】
【発明の効果】上述した様に、本願発明の半導体装置に
よれば、第２の配線層（配線層Ｍ２）を縦方向のみに配
線する領域と、横方向にのみ配線する領域とに分けて、
機能ブロック内の配線を行っているため、低抵抗の配線
として第３番目の配線層を機能ブロック内の内部配線に
用いる必要が無くなり、第３番目の配線層（配線層Ｍ
３）を機能ブロック上のどの領域にも形成することがで
き、機能ブロックと機能ブロックとの間に設ける配線領
域の幅が、従来例に比較して狭くすることが可能とな
る。
よれば、第２の配線層（配線層Ｍ２）を縦方向のみに配
線する領域と、横方向にのみ配線する領域とに分けて、
機能ブロック内の配線を行っているため、低抵抗の配線
として第３番目の配線層を機能ブロック内の内部配線に
用いる必要が無くなり、第３番目の配線層（配線層Ｍ
３）を機能ブロック上のどの領域にも形成することがで
き、機能ブロックと機能ブロックとの間に設ける配線領
域の幅が、従来例に比較して狭くすることが可能とな
る。
【００５０】これにより、本願発明の半導体装置によれ
ば、半導体装置のチップサイズを従来例に比較して縮小
することができ、１ウエハにおけるチップ数を増加させ
るため、半導体装置の生産効率を向上させることが可能
となる。また、本発明の半導体装置によれば、各機能ブ
ロック内の電流量が必要な回路部分の配線を、高抵抗な
第１の配線層（配線層Ｍ１）を用いずに行っているた
め、電流量が抵抗値により大きく制限されることがな
く、必要な動作特性（動作スピード）を得ることが可能
となる。
ば、半導体装置のチップサイズを従来例に比較して縮小
することができ、１ウエハにおけるチップ数を増加させ
るため、半導体装置の生産効率を向上させることが可能
となる。また、本発明の半導体装置によれば、各機能ブ
ロック内の電流量が必要な回路部分の配線を、高抵抗な
第１の配線層（配線層Ｍ１）を用いずに行っているた
め、電流量が抵抗値により大きく制限されることがな
く、必要な動作特性（動作スピード）を得ることが可能
となる。
【００５１】
【図１】 本発明の一実施形態による半導体装置の機能
ブロックＢＫの、多層配線として３層配線の構成例を示
す半導体装置表面の概念図である。
ブロックＢＫの、多層配線として３層配線の構成例を示
す半導体装置表面の概念図である。
【図２】 図１における線分Ａ−Ａにおける線視断面図
である。
である。
【図３】 機能ブロックを横方向に並べて、配線層Ｍ２
及び配線層Ｍ３の隣接する機能ブロックとの関係を示す
概念図である。
及び配線層Ｍ３の隣接する機能ブロックとの関係を示す
概念図である。
【図４】 本発明の第２の実施形態による半導体装置の
機能ブロックＢＫの、多層配線として３層配線の構成例
を示す半導体装置表面の概念図である。。
機能ブロックＢＫの、多層配線として３層配線の構成例
を示す半導体装置表面の概念図である。。
【図５】 従来例１による半導体装置の機能ブロック
の、多層配線として３層配線の構成例を示す半導体装置
表面の概念図である。
の、多層配線として３層配線の構成例を示す半導体装置
表面の概念図である。
【図６】 従来例２による半導体装置の機能ブロック
の、多層配線として３層配線の構成例を示す半導体装置
表面の概念図である。
の、多層配線として３層配線の構成例を示す半導体装置
表面の概念図である。
１ ゲート電極 ２ 拡散層 １０ 半導体基板 ＢＫ 機能ブロック Ｃ コンタクトホール Ｉ１，Ｉ２，Ｉ３ 層間絶縁膜 Ｍ１，Ｍ２，Ｍ３ 配線層 ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ７ （ｐチャネル型）ト
ランジスタ ＴＲ２，ＴＲ４，ＴＲ６，ＴＲ８ （ｎチャネル型）ト
ランジスタ Ｖ ビアホール
ランジスタ ＴＲ２，ＴＲ４，ＴＲ６，ＴＲ８ （ｎチャネル型）ト
ランジスタ Ｖ ビアホール
フロントページの続き Ｆターム(参考） 5F033 HH08 HH18 HH19 HH23 HH33 JJ01 JJ08 JJ18 JJ19 JJ23 JJ33 KK01 KK18 KK19 KK23 KK33 NN06 NN07 PP06 PP15 QQ37 UU05 VV16 XX27 XX34 5F038 AV06 CA02 CD08 CD12 CD18 DF11 EZ20 5F064 BB07 BB14 BB26 CC12 DD25 EE12 EE14 EE16 EE23 EE27 EE33 EE34 EE42 5F083 AD21 GA01 GA09 JA36 JA39 JA40 KA20 PR21 PR22 ZA12
Claims (10)
- 【請求項１】 半導体基板表面に形成された拡散層と電
極とが、複数の配線層による多層配線により、各々相互
に配線された半導体装置において、 所定の配線層の配線が、横方向のみの配線が行われる第
１の配線領域と、縦方向のみの配線が行われる第２の配
線領域とに分離されて形成されていることを特徴とする
半導体装置。 - 【請求項２】 前記所定の配線層による配線が、この所
定の配線層に比較して高シート抵抗の配線層による配線
と接続されて平行に用いられることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 複数の半導体素子から構成された機能単
位のブロックを、複数の配線層による多層配線により、
各々配線して形成される半導体装置において、 上記ブロックの内部の半導体素子の配線が、所定の配線
層により横方向のみの配線が行われる第１の配線領域
と、縦方向のみの配線が行われる第２の配線領域とに分
離されて形成されていることを特徴とする半導体装置。 - 【請求項４】 前記所定の配線層による配線が、この配
線層に比較して前記ブロック内のこの所定の配線層に比
較して高シート抵抗の配線層による配線と接続されて平
行に用いられることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 複数の配線層による多層配線により、半
導体基板上の拡散層と電極とが各々相互に配線され、半
導体装置を製造する方法において、 半導体基板表面に半導体素子の拡散層を形成する工程
と、 第１の層間絶縁膜を形成する工程と、 第１の配線層により前記拡散層の電極を形成する工程
と、 第２の層間絶縁膜を形成する工程と、 横方向のみの配線が行われる第１の配線領域と、縦方向
のみの配線が行われる第２の配線領域とに分離されて形
成される第２の配線層の配線により、前記第１の配線層
による電極を相互に配線し、半導体素子の形成及びこの
半導体素子の相互の接続を行う工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記第２の配線層のシート抵抗が前記第
１の配線層のシート抵抗と比較して小さいことを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記第２の配線層の配線が、前記第１の
配線層の配線と接続されて平行に用いられることを特徴
とする請求項５または請求項６記載の半導体装置の製造
方法。 - 【請求項８】 半導体基板上に複数の半導体素子から構
成された機能単位のブロックを、複数の配線層による多
層配線により、各々相互に配線して半導体装置を製造す
る方法において、 半導体基板表面に半導体素子の拡散層を形成する工程
と、 第１の層間絶縁膜を形成する工程と、 第１の配線層により前記拡散層の電極を形成する工程
と、 第２の層間絶縁膜を形成する工程と、 上記ブロック単位毎に、横方向のみの配線が行われる第
１の配線領域と、縦方向のみの配線が行われる第２の配
線領域とに分離されて形成される第２の配線層の配線に
より、前記第１の配線層により形成された電極を相互に
配線し、半導体素子の形成及びこの半導体素子の相互の
接続を行う工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項９】 前記第２の配線層のシート抵抗が前記第
１の配線層のシート抵抗と比較して小さいことを特徴と
する請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記第２の配線層の配線が、前記第１
の配線層の配線と接続されて平行に配線して用いられる
ことを特徴とする請求項８または請求項９記載の半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000134761A JP2001319974A (ja) | 2000-05-08 | 2000-05-08 | 半導体装置とその製造方法 |
| KR10-2001-0023977A KR100425350B1 (ko) | 2000-05-08 | 2001-05-03 | 반도체장치와 그 제조방법 |
| US09/850,254 US6770973B2 (en) | 2000-05-08 | 2001-05-07 | Semiconductor apparatus including a multi-layer wiring configuration and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000134761A JP2001319974A (ja) | 2000-05-08 | 2000-05-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001319974A true JP2001319974A (ja) | 2001-11-16 |
Family
ID=18642978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000134761A Withdrawn JP2001319974A (ja) | 2000-05-08 | 2000-05-08 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6770973B2 (ja) |
| JP (1) | JP2001319974A (ja) |
| KR (1) | KR100425350B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5580981B2 (ja) * | 2008-11-21 | 2014-08-27 | ラピスセミコンダクタ株式会社 | 半導体素子及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410624A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体集積回路 |
| JP2970194B2 (ja) * | 1992-04-02 | 1999-11-02 | 日本電気株式会社 | 半導体集積回路 |
| JPH07106531A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ゲートアレー構成半導体装置 |
| US5733816A (en) * | 1995-12-13 | 1998-03-31 | Micron Technology, Inc. | Method for depositing a tungsten layer on silicon |
| JP3212915B2 (ja) * | 1997-08-08 | 2001-09-25 | ローム株式会社 | 半導体集積回路装置 |
-
2000
- 2000-05-08 JP JP2000134761A patent/JP2001319974A/ja not_active Withdrawn
-
2001
- 2001-05-03 KR KR10-2001-0023977A patent/KR100425350B1/ko not_active IP Right Cessation
- 2001-05-07 US US09/850,254 patent/US6770973B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6770973B2 (en) | 2004-08-03 |
| KR100425350B1 (ko) | 2004-03-30 |
| US20010050381A1 (en) | 2001-12-13 |
| KR20010102929A (ko) | 2001-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040517 |
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| RD03 | Notification of appointment of power of attorney |
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|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070807 |