JP2001345703A - デジタル／アナログ変換装置及びデジタル／アナログ変換方法 - Google Patents

Abstract

(57)【要約】 【課題】複数の１ビットＤ／Ａ変換器及び前記Ｄ／Ａ変
換器のアナログ出力信号の加算器の変換誤差の低減用ノ
イズシェーパの回路規模が小さなデジタル／アナログ変
換装置及び処理時間の短いデジタル／アナログ変換方法
を提供する。 【解決手段】 １個の第２のノイズシェーパの入力信号
と前記第２のノイズシェーパの遅延器の出力信号に基づ
いて、前記遅延器の出力信号の値を異にするｎ個（ｎは
２以上の整数）の前記第２ノイズシェーパが生成する量
子化信号と同一のｎ個又は（ｎ−１）個の量子化信号を
出力する信号生成装置と、前記（ｎ−１）個の量子化信
号及び前記第２のノイズシェーパの量子化信号の少なく
とも一部又は前記ｎ個の量子化信号の少なくとも一部を
加算したｍ個の加算信号を生成する装置と、を有するこ
とを特徴とするデジタル／アナログ変換装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するデジタル／アナログ変換装置に関
する。

【０００２】

【従来の技術】一般に、例えば、４４．１ｋＨｚ（ｆ
ｓ）サンプリングの１６ビットのオーディオ信号帯域
（２０ｋＨｚ帯域）のデジタル／アナログ変換装置をそ
のまま作ることは、極めて困難である。このような第１
のデジタル／アナログ変換装置は、２の１６乗個＝６５
５３６個の１ビット相当のデジタル／アナログ変換器
（「Ｄ／Ａ変換器」と言う。）と、それらの変換器のア
ナログ出力信号の加算器と、を有する。このような第２
のデジタル／アナログ変換装置は、ＬＳＢのＤ／Ａ変換
器のアナログ出力信号のそれぞれ２のｋ乗倍（０≦ｋ≦
１５）のウエイトを持つアナログ出力信号を出力する１
６個のＤ／Ａ変換器と、それらのアナログ出力信号の加
算器と、を有する。

【０００３】従って、第２のデジタル／アナログ変換装
置のＭＳＢのＤ／Ａ変換器の出力信号は、ＬＳＢのＤ／
Ａ変換器の出力信号より、２の１５乗＝３２７６８倍の
ウエイトを持つ。そのため、ＭＳＢのＤ／Ａ変換器の出
力信号の１／３２７６８＝０．００３０４％のばらつき
が、ＬＳＢのＤ／Ａ変換器の出力信号の変化と、同じ結
果を生む。即ち、ＭＳＢのＤ／Ａ変換器の出力信号の出
力レベル及び加算器の加算精度は、０．００３０４％よ
り小さくなくてはいけない。しかし、６５５３６個のＤ
／Ａ変換器を作ることも、０．００３０４％以下の精度
のＤ／Ａ変換器を作ることも、極めて困難である。

【０００４】そこで、例えば実用化された４４．１ｋＨ
ｚ（ｆｓ）サンプリングで１６ビットのオーディオ信号
用デジタル／アナログ変換装置は、一般にオーバーサン
プリング装置を内蔵する。オーバーサンプリング装置
は、入力信号を、入力信号よりも周波数が高く（時間軸
精度が高い）、各サンプリングデータのビット数が少な
い（振幅分解能が低い）データに変換する。これにより
低い振幅分解能のＤ／Ａ変換器を使用して高い変換精度
を実現できる。従って、構成が簡単なＤ／Ａ変換器（例
えばＰＷＭ装置）を有する安価で高精度のデジタル／ア
ナログ変換装置を実現できる。

【０００５】例えば、上記の４４．１ｋＨｚ（ｆｓ）サ
ンプリングで１６ビットのオーディオ信号用デジタル／
アナログ変換装置は、実際には２．８ＭＨｚ（６４ｆ
ｓ）サンプリングのデジタル／アナログ変換装置に置き
換えられる。当該デジタル／アナログ変換装置は、元の
デジタル／アナログ変換装置に較べて、高い周波数（サ
ンプリングレート）と低い振幅分解能を有するが、両方
のデジタル／アナログ変換装置は実質的に等価である
（１６ビット精度相当である）。６４倍にオーバーサン
プリングされたオーディオ信号（２．８ＭＨｚ（６４ｆ
ｓ）サンプリング）は、ノイズシェ−ピング処理を施さ
れることにより、少ないビット数で（振幅分解能が低く
ても）実質的に４４．１ｋＨｚ（ｆｓ）サンプリングで
１６ビットのオーディオ信号と同等の精度を有する。ノ
イズシェーパは、オーバーサンプリングされたオーディ
オ信号を量子化器によって量子化し、量子化により生じ
た誤差（量子化誤差又は量子化雑音という。）をフィー
ドバックすることにより、量子化誤差を少なくする。

【０００６】例えば、量子化出力ビット数がｎでオーバ
ーサンプリング率がＭの２次ノイズシェーパのＳ／Ｎ
は、下記の式で表される。 Ｓ／Ｎ＝１０・ｌｏｇ_１０［｛１５／（２・π^４）｝・（２^ｎ−１）^２・Ｍ^５］ （単位はｄＢ） （ １） 例えば、Ｍ＝６４倍（２．８ＭＨｚ（６４ｆｓ）サンプ
リング）、ｎ＝４ビットとすると、Ｓ／Ｎ＝１０２．７
ｄＢである（約１０ビット相当のＳ／Ｎ）。このよう
に、オーバーサンプリングした信号をノイズシェーパに
よりノイズシェ−ピング処理することにより、高い精度
で安価なデジタル／アナログ変換装置を実現することが
できる。

【０００７】図１０及び図１１に、以上の技術を含む、
従来のデジタル／アナログ変換装置を示す。図１０及び
図１１に示す従来のデジタル／アナログ変換装置は、オ
ーバーサンプリングした信号をノイズシェーピング処理
することによりビット圧縮を行っている。従来のデジタ
ル／アナログ変換装置は、安価で高精度のデジタル／ア
ナログ変換装置を実現している。

【０００８】［従来のデジタル／アナログ変換装置の全
体構成の説明（図１０）］図１０は、従来のデジタル／
アナログ変換装置のブロック図を示す。図１０におい
て、１００１は入力端子、１００２はデジタルフィル
タ、１００３は第１のノイズシェーパ、１００４はデコ
ーダ、１００５は複数の１ビット・デジタル／アナログ
変換器（「１ビットＤ／Ａ変換器」と言う。）、１００
６は加算器、１００７は出力端子である。以下その動作
を説明する。

【０００９】低域濾波フィルタであるデジタルフィルタ
１００２は、入力端子１００１より入力された映像信号
や音声信号等の入力デジタル信号を、ｐ倍（ｐは２以上
の整数）のサンプリング周波数に変換し、かつ入力デジ
タル信号のｆｓ／２以上の（ｆｓは入力デジタル信号の
サンプリング周波数）不要帯域を減衰させる。当該不要
帯域の周波数成分は、デジタル／アナログ変換によりエ
イリアシング（折り返しの偽信号）を生じ、信号を劣化
させるからである。

【００１０】第１のノイズシェーパ１００３は、オーバ
ーサンプリングされたデジタルフィルタ１００２の出力
信号のビット数を削減する。第１のノイズシェーパ１０
０３は、デジタルフィルタ１００２の出力信号を量子化
し（語長（サンプリングデータごとのビット数）を制限
し）、量子化時に発生する量子化誤差を第１のノイズシ
ェーパ１００３内部でフィードバックする。「量子化す
る（出力信号の語長を制限する）」とは、サンプリング
データごとの、入力されたデジタル信号の振幅成分を表
すビット数を、減らすことを意味する。

【００１１】具体的には、第１のノイズシェーパ１００
３は、少なくとも加算器と量子化器とを有する。加算器
は、量子化誤差（量子化器の出力信号）をシェ−ピング
フィルタに通した信号（第１のノイズシェーパ１００３
は、典型的には任意の構成のシェ−ピングフィルタを有
する。）と入力信号とを加算器で加算して、加算結果を
量子化器に送る。量子化器は、加算結果を量子化し（デ
ータの語長を制限する。）、量子化結果を第１のノイズ
シェーパ１００３の出力信号として出力するとともに、
加算結果から量子化結果を差し引いた量子化誤差を、前
記の加算器にフィードバックする。

【００１２】例えば、オーバーサンプリング率Ｍ＝６４
倍（２．８ＭＨｚ（６４ｆｓ）サンプリング）の第１の
ノイズシェーパ１００３は、出力階調数が１２個の出力
信号を出力する（「階調」とは、レベルの意味であ
る。）。例えば、第１のノイズシェーパ１００３は、−
５，−４，・・・，０，１，２・・・６の１２個の階調
の何れかの階調の信号を出力する。出力階調数１２個の
出力信号は、（１）式より、約１００ｄＢのＳ／Ｎを有
する（２のｎ乗＝１１）。第１のノイズシェーパ１００
３の出力信号はデコーダ１００４に入力される。デコー
ダ１００４は、ｍ個のＰＷＭ信号（オーバーサンプリン
グ周波数（例えば２．８ＭＨｚ（６４ｆｓ））の（ｃ＋
１）倍のクロックの１ビット分解能のアナログ信号）を
出力する（ｃはＰＷＭ信号の階調数である。）。デコー
ダ１００４が出力するｍ個のＰＷＭ信号は、ｍ個のＤ／
Ａ変換器から構成される１ビットＤ／Ａ変換器群１００
５に入力され、ｍ個のアナログ信号に変換される。加算
器１００６は、ｍ個のアナログ信号を加算し、加算信号
を出力する。

【００１３】本明細書及び特許請求の範囲の記載におい
ては、例えば、図１（本発明の実施例）又は図１０（従
来例）の構成全体を含む装置を「デジタル／アナログ変
換装置」と言い、当該デジタル／アナログ変換装置の中
のデジタル／アナログ変換を行うブロックをデジタル／
アナログ変換器（「Ｄ／Ａ変換器」と言う。）と言い、
両者を区別する。

【００１４】［デコーダの構成の説明（図１１）］図１
１には図１０に示したデジタル／アナログ変換装置のう
ちのデコーダ１００４の構成図を示す。図１１におい
て、１１０１は入力端子、１１０２はレベル変換器、１
１０３は第２のノイズシェーパ、１１０７はデータ変換
器である。第２のノイズシェーパ１１０３は、加算器１
１０４、量子化器１１０５、及びシェーピングフィルタ
１１０６から構成されている。

【００１５】デコーダ１００４の入力端子１１０１は、
階調数ｋ（例えばｋ＝１２）の入力信号（第１のノイズ
シェーパ１００３の出力信号）を入力する。例えば、−
５，−４，・・・，０，１，２・・・６の１２個の階調
の何れかの階調の信号を入力する。レベル変換器１１０
２は、入力端子１１０１から入力された階調数ｋの信号
を０から始まる連続した正の整数値Ｘに変換する。例え
ば、入力信号が−５〜＋６の１２値の信号であれば、こ
の信号に５を加算して０〜１１の１２値の信号（０から
始まる連続した正の整数値）に変換する。

【００１６】次に、第２のノイズシェーパ１１０３（図
１１）の動作を説明する。加算器１１０４は、０から始
まる連続した正の整数値（例えば０〜１１）であるレベ
ル変換器１１０２の出力信号Ｘとシェーピングフィルタ
１１０６の出力信号とを加算する。そして、量子化器１
１０５は加算器１１０４の出力信号（加算結果）を量子
化して出力する（量子化信号）とともに、量子化誤差
（加算結果と量子化結果の誤差）をシェーピングフィル
タ１１０６に帰還する。従来例の場合は、下記の式にな
る。 量子化誤差＝加算結果−（量子化信号×ｋ） ｋは量子化器の閾値であり、入力信号の階調数に等し
い。量子化器１１０５は、加算器１１０４の出力信号を
閾値ｋ（例えばｋ＝１２）で除算し、商（整数）を出力
する（量子化する）。量子化誤差（除算の余り）がシェ
ーピングフィルタ１１０６に入力される。典型的には、
上述のように、レベル変換器１１０２の出力信号Ｘの階
調数と量子化器の閾値とは等しい。例えば、レベル変換
器１１０２の出力信号Ｘの階調数が１２（０〜１１）で
ある、量子化器の閾値がｋ＝１２である。

【００１７】図１１のデコーダ１００４は、ｋ個の第２
のイズシェーパ１１０３を有する（ｋは入力信号Ｘの階
調数）。図１１に示すｋ個の第２のイズシェーパ１１０
３のシェーピングフィルタ１１０６が有する遅延器の出
力信号（遅延信号）の初期値を、上から０，１，２，３
・・・（ｋ−１）に設定する。例えば、シェーピングフ
ィルタ１１０６の出力信号が上から０，１，２，３・・
・（ｋ−１）であって、レベル変換器１１０２の最初の
出力信号Ｘが５であれば、加算器１１０４の出力信号
は、上から５，６，７・・（ｋ＋４）になる。

【００１８】これらの値を入力した量子化器１１０５は
量子化信号Ｑ（０），Ｑ（１），Ｑ（２），・・・Ｑ
（ｋ−１）を出力する。ｋから（ｋ＋４）を入力した５
個の量子化器１１０５は量子化信号１を出力し（Ｑ（ｋ
−５）からＱ（ｋ−１））、５から（ｋ−１）を入力し
た（ｋ−５）個の量子化器１１０５は量子化信号０を出
力する（Ｑ（０）からＱ（ｋ−６））。又、これらの値
を入力した量子化器１１０５は量子化誤差を出力する。
図１１のｋ個の量子化器１１０５の量子化誤差は、上か
ら５，６，７・・・，（ｋ−１），０，１，・・４であ
る。各量子化誤差は、上記のように常に０から（ｋ−
１）までの全ての値を取る。このように、ｋ個ある第２
のノイズシェーパ１１０３が発生する量子化誤差の総和
は、常に、一定値になる。図１１の量子化器１１０５の
出力信号Ｑは、例えば、−１、０、１又は２のいずれか
の値を取る（出力信号Ｑの取り得る値は、シェーピング
フィルタ１１０６の構成に依存する。）。

【００１９】データ変換器１１０７は、ｋ個（例えばｋ
＝１２）の第２のノイズシェーパ１１０５の各出力信号
（量子化信号Ｑ）を、下記の手段によりｎ個の信号に変
換する。変換器１１０７は、ｋ個の量子化信号を入力
し、ｎ個毎にｍ個の量子化信号を取り出して加算する
（ｎ≦ｋ、ｋ≦ｍ×ｎ）（加算信号）。具体的には、下
記の加算信号Ｗ（ｊ）（０≦ｊ≦ｎ−１）を生成する。 Ｗ（０）＝Ｑ（０）＋Ｑ（ｎ） ＋Ｑ（２ｎ）＋・・・・＋Ｑ（ｍ×ｎ） Ｗ（１）＝Ｑ（１）＋Ｑ（ｎ＋１）＋Ｑ（２ｎ＋１）＋・・＋Ｑ（ｍ×ｎ＋１） ： ： Ｗ（ｎ−１）＝Ｑ（ｎ−１）＋Ｑ（２ｎ−１）＋・・・＋Ｑ（ｍ×ｎ＋ｎ−１） （Ｑ（ｉ）は、ｉをｋで割算した剰余をｉ’とすると、
図１１の上からｉ’番目の第２のノイズシェーパ１１０
３の量子化信号Ｑを意味する。例えば、ｋ＝１２であれ
ば、Ｑ（１５）＝Ｑ（３）である。）

【００２０】上述のようにＱ（ｉ）は−１，０，１，又
は２のいずれかの値を取るが、加算信号Ｗ（ｊ）は広く
分散したＱ（ｉ）の加算値である故に、各加算信号Ｗ
（ｊ）は０≦Ｗ（ｊ）≦ｍが成立する。又、全てのＷ
（ｊ）の合計ΣＷ（ｊ）の値、即ち全てのＱ（ｉ）の合
計値ΣＱ（ｉ）はデジタル入力信号の値Ｘに一致する
が、個々のＱ（ｉ）はオーバーサンプリング周期（例え
ば１／２．８ＭＨｚ（１／６４ｆｓ））毎に１次ノイズ
シェーパの出力パターンとして出力される。このこと
は、個々の１ビットＤ／Ａ変換器１００５のバラツキ、
又は加算器１００６の入力端子間の誤差に１次微分特性
を掛けることでオーディオ帯域内のノイズを低減し、デ
ジタル／アナログ変換装置のリニアリティ（デジタル入
力信号を０から最大値まで漸増した時のアナログ出力信
号の直線性）を改善する。

【００２１】次に、得られたｎ個の加算信号Ｗ（ｊ）は
（階調数をｃとする。）、それぞれＰＷＭ装置により、
オーバーサンプリング周波数（例えば２．８ＭＨｚ（６
４ｆｓ））の（ｃ＋１）倍のクロックの１ビット信号に
変換され、出力される（ＰＷＭ信号）。例えば、Ｗ
（ｊ）の階調数がｃ＝７であれば（０〜６）、オーバー
サンプリング周期の（ｃ＋１）＝８倍のクロックでＰＷ
Ｍ信号に変換される。当該ＰＷＭ信号がデータ変換器１
１０７の出力信号である、又デコーダ１００４の出力信
号である。

【００２２】Ｗ（ｊ）＝０〜６の入力信号に応じてＰＷ
Ｍ装置は８倍のクロックの中の１個〜７個のクロック周
期に１を出力し、残る７個〜１個のクロック周期に０を
出力する。ＰＷＭ装置の性能劣化を防ぐ目的で、オーバ
ーサンプリング周期の（ｃ＋１）倍のクロックを使用
し、１サンプルデータ期間内の信号のエッジがなくなる
ような全０出力信号及び全１出力信号を用いていない。
Ｗ（ｊ）＝ｉ（例えばｉ＝２）の場合は（０≦Ｗ（ｊ）
≦ｃ−１）、オーバーサンプリング周期（例えば１／
２．８ＭＨｚ（１／６４ｆｓ））に含まれる（ｃ＋１）
個のクロック周期（例えば８個）の中の（ｉ＋１）個
（例えば３個）の期間はハイ出力信号（１）を出力し、
（ｃ−ｉ）個（例えば５個）の期間はロウ出力信号
（０）を出力する。

【００２３】ｎ個の１ビットＤ／Ａ変換器１００５（図
１０）は、デコーダ１００４（図１０）の出力信号であ
るｎ個のＰＷＭ信号を入力する。ｎ個の１ビットＤ／Ａ
変換器１００５は、ｎ個のＰＷＭ信号をｎ個のアナログ
信号に変換し、出力する。次に、加算器１００６（図１
０）は、ｎ個の１ビットＤ／Ａ変換器１００５の各出力
アナログ信号を加算し、出力端子１００７より、当該加
算したアナログ信号を出力する。当該加算したアナログ
信号が、出力端子１００７から出力される。以上が、従
来のデジタル／アナログ変換装置の構成である。

【００２４】他の従来例においては、デコーダは、（ｋ
−１）個の第２のノイズシェーパ１１０３を有する（図
１１の実施例よりも１個少ない。）。又、第２のノイズ
シェーパに含まれる量子化器１１０５は、閾値がｋ−１
であって、加算器１１０４の出力信号を（ｋ−１）（例
えばｋ−１＝１２−１＝１１）で除算し、商（整数）を
出力する（量子化する）。（ｋ−１）個の第２のイズシ
ェーパ１１０３のシェーピングフィルタ１１０６に含ま
れる遅延器の初期値を、上から０，１，２，３・・・
（ｋ−２）に設定する。例えば、シェーピングフィルタ
１１０６の出力信号が上から０，１，２，３・・・（ｋ
−２）であって、レベル変換器１１０２の最初の出力信
号が５であれば、加算器１１０４の出力信号は、上から
５，６，７・・（ｋ＋３）になる。

【００２５】これらの値を入力した量子化器１１０５は
量子化信号Ｑ（０），Ｑ（１），・・・Ｑ（ｋ−２）を
出力する。（ｋ−１）から（ｋ＋３）を入力した５個の
量子化器１１０５は量子化信号１を出力し（Ｑ（ｋ−
６）からＱ（ｋ−２））、５から（ｋ−２）を入力した
（ｋ−６）個の量子化器１１０５は量子化信号０を出力
する（（Ｑ（０）からＱ（ｋ−７）））。又、これらの
値を入力した量子化器１１０５は量子化誤差を出力す
る。（ｋ−１）個の量子化器１１０５の量子化誤差は、
上から５，６，７・・・，（ｋ−２），０，１，・・４
である。各量子化誤差は、上記のように常に０から（ｋ
−２）までの全ての値を取る。従って、（ｋ−１）個あ
る第２のノイズシェーパ１１０３が発生する量子化誤差
の総和は、常に一定値になる。

【００２６】又、他の従来例においては、得られたｎ個
の加算信号Ｗ（ｊ）は、それぞれダイナミック・エレメ
ント・マッチング装置（ＤＥＭ装置）により、オーバー
サンプリング周波数（例えば２．８ＭＨｚ（６４ｆ
ｓ））の（ｃ−１）倍のクロックの（ｃ−１）ビット信
号に変換され、出力される（ＤＥＭ信号）。ＤＥＭ装置
については、後述する。当該ＤＥＭ信号がデータ変換器
１１０７の出力信号である、又デコーダ１００４の出力
信号である。

【００２７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、デコーダブロックには、少なくとも（ｋ−
１）個の第２のノイズシェーパが必要であり、回路規模
が大きくなってしまうという問題点を有していた。本発
明は上記従来の問題点を解決するもので、小型で安価で
高速処理で高精度のＤ／Ａ変換装置及びＤ／Ａ変換方法
を提供することを目的とする。又、本発明は、コンピュ
ータ又はマイクロコンピュータでのソフトウエア処理を
含むデジタル／アナログ変換方法に適した、小規模で高
速処理で高精度のＤ／Ａ変換方法を提供することを目的
とする。

【００２８】

【課題を解決するための手段】本発明の請求項１に記載
の発明は、入力したデジタル信号を低域濾波し、かつ前
記デジタル信号のサンプリング周波数をｐ倍（ｐは２以
上の整数）するデジタルフィルタと、前記デジタルフィ
ルタの出力信号を量子化し第１の量子化信号を出力する
とともに、量子化により生じた第１の量子化誤差をフィ
ードバックする第１のフィードバック経路を有する第１
のノイズシェーパと、前記第１の量子化信号を入力し
て、ｍ個の（ｍは２以上の整数）加算信号を出力するデ
コーダと、前記ｍ個の加算信号に基づいて複数のアナロ
グ信号を生成する複数のデジタル／アナログ変換器と、
前記複数のアナログ信号を加算する加算器とを有する出
力部と、を有するデジタル／アナログ変換装置であっ
て、前記デコーダは、前記第１の量子化信号に第２のフ
ィードバック経路の出力信号を加算し又は減算した信号
を量子化して第２の量子化信号及び第２の量子化誤差を
生成する第２の量子化器を有し、前記第２の量子化誤差
を遅延して遅延信号を生成する少なくとも１個の遅延器
を前記第２のフィードバック経路に有する第２のノイズ
シェーパと、前記第１の量子化信号及び前記遅延信号に
基づいて、前記遅延信号の値を異にするｎ個（ｎは２以
上の整数）の前記第２のノイズシェーパが生成する第２
の量子化信号と同一のｎ個又は（ｎ−１）個の第３の量
子化信号を出力する信号生成装置と、前記（ｎ−１）個
の第３の量子化信号及び前記第２の量子化信号の少なく
とも一部又は前記ｎ個の第３の量子化信号の少なくとも
一部を加算した前記ｍ個の加算信号を生成する装置と、
を有する、ことを特徴とするデジタル／アナログ変換装
置である。

【００２９】本発明のデジタル／アナログ変換装置は、
典型的には１個の第２のノイズシェーパを有し（第２の
ノイズシェーパが２個以上であってもよい。）、前記第
１の量子化信号及び第２のノイズシェーパが有する１個
又は２個以上の遅延器の出力信号に基づいて、典型的に
は１個の信号生成装置によりｎ個（又は（ｎ−１）個）
の量子化信号を生成するデジタル／アナログ変換装置で
ある（信号生成装置が２個以上であっても良い。）。従
来のデコーダはｎ個の第２のノイズシェーパを有してい
たが（例えば、第１の量子化信号が１２階調（０〜１
１）であれば、従来のデジタル／アナログ変換装置は１
２個（又は１１個）の第２のノイズシェーパを有してい
た。）、本発明のデコーダは典型的には１個の第２のノ
イズシェーパと１個の信号生成装置と量子化信号を記憶
する記憶部とを有する。本発明は、従来よりも小型のデ
コーダを用いることにより、従来よりも安価で小型で同
一性能のデジタル／アナログ変換装置を実現することが
出来るという作用を有する。

【００３０】加算信号は、信号生成装置が生成したｎ個
の第３の量子化信号の一部を加算した信号であっても良
く、第２のノイズシェーパが生成した１個の第２の量子
化信号及び信号生成装置が生成した（ｎ−１）個の第３
の量子化信号の一部を加算した信号であっても良い。即
ち、１個ある第２のノイズシェーパが出力する第２の量
子化信号を加算信号を生成する目的で使用しても良く、
使用しなくても良い。第２のノイズシェーパ及び信号生
成器が入力する「第１の量子化信号」は、第１のノイズ
シェーパが出力する第１の量子化信号そのものでもよ
く、又は実施例のように、第１のノイズシェーパが出力
した第１の量子化信号をレベル変換等した信号でもよ
い。第１の量子化信号をレベル変換等した信号も、実質
的に第１の量子化信号だからである。「第２の量子化信
号」と「第３の量子化信号」とは、実質的には同じもの
である。量子化信号の発生源を明確にすることを目的と
して、本明細書及び特許請求の範囲の記載において、第
２のノイズシェーパが生成する量子化信号を第２の量子
化信号と言い、信号生成装置が生成する量子化信号を第
３の量子化信号と言う。

【００３１】本発明の請求項２に記載の発明は、前記第
２のノイズシェーパが、ｋ・Ｑ＝Ｘ＋（Ｚ^−１−１）^２
・ＥＲ（Ｘは前記第１の量子化信号であり、Ｚ^−１はＺ
変換の１次の遅延を表し、Ｑは第２の量子化信号であ
り、ｋは量子化の閾値であり、ＥＲは量子化による誤差
信号である。）で表される２次のノイズシェーピング処
理をすることを特徴とする請求項１に記載のデジタル／
アナログ変換装置である。

【００３２】本発明は、デジタル／アナログ変換器及び
アナログ信号の加算器のバラツキによる相対変換誤差の
影響がほとんどない高精度のデジタル／アナログ変換装
置を実現することが出来るという作用を有する。

【００３３】本発明の請求項３に記載の発明は、前記ｍ
個の加算信号のそれぞれが、前記（ｎ−１）個の第３の
量子化信号及び前記第２の量子化信号の中からｍ個ごと
にｎ／ｍ個以上の前記量子化信号を加算した加算信号、
又は前記ｎ個の第３の量子化信号の中からｍ個ごとにｎ
／ｍ個以上の前記量子化信号を加算した加算信号であっ
て、加算する量子化信号の少なくとも一部を互いに異に
する加算信号であることを特徴とする請求項１又は請求
項２に記載のデジタル／アナログ変換装置である。

【００３４】前記ｍ個の加算信号のそれぞれは、量子化
信号の中から上記のように均一に分散した量子化信号を
加算した信号である。これにより、加算信号の最大値を
小さくすることが出来る。典型的には、第１のノイズシ
ェーパの量子化信号の階調数をｋとすると、｛（ｋ／
ｍ）＋１｝階調になる。例えば、ｋ＝１１階調及びｎ＝
１２で、ｍ＝２の場合（奇数番目の量子化信号の加算信
号と、偶数番目の量子化信号の加算信号）は、ｍ個の加
算信号のそれぞれは７階調（０〜６）になる。第２のノ
イズシェーパの量子化信号は例えば−２，−１，０又は
１であるから、もし偏った部分の量子化信号の加算信号
を生成したとすれば、階調数は７よりも大きくなる。

【００３５】加算信号の階調数を小さくすることによ
り、前記ｍ個の加算信号に基づいて複数のアナログ信号
を生成する複数のデジタル／アナログ変換器等の回路規
模が小さくなり、又は、ＤＥＭ装置を構成するＤ／Ａ変
換器等のクロックレートも遅くすることが出来る故に、
Ｄ／Ａ変換精度の劣化を防止することが出来、かつアナ
ログ回路のバラツキの影響をほとんどなくすことが出来
る。本発明は、安価で小型で高精度のデジタル／アナロ
グ変換装置を実現することが出来るという作用を有す
る。

【００３６】本発明の請求項４に記載の発明は、前記ｍ
個の加算信号のそれぞれ（以下「前記加算信号」と言
う。）を、前記加算信号の出力階調数ｃ個（ｃは２以上
の整数）としたとき（ｃ−１）個の１ビットの出力信号
に変換し、前記１ビットの出力信号を（ｃ−１）個の１
ビットデジタル／アナログ変換器によりアナログ信号に
変換し、かつ、前記加算信号の１サンプリング周期内
に、（ｃ−１）個の前記１ビットの出力信号のそれぞれ
が、（ｃ−１）個の前記１ビットデジタル／アナログ変
換器全てによりアナログ信号に少なくとも１回変換され
ることを特徴とする請求項１から請求項３のいずれかの
請求項に記載のデジタル／アナログ変換装置である。

【００３７】上記の構成により、出力階調数がｃ（例え
ばｃ＝７（０〜６））の場合、（ｃ−１）個（例えば６
個）の１ビットデジタル／アナログ変換器等のアナログ
素子のバラツキによる相対変換誤差をなくすることが出
来る。本発明は、高精度のデジタル／アナログ変換装置
を実現することが出来るという作用を有する。

【００３８】本発明の請求項５に記載の発明は、前記信
号生成装置が、前記第１の量子化信号及び前記遅延信号
に基づいて、繰り返し前記遅延信号に一定数を加算し又
は減算することにより、前記遅延信号の値を異にするｎ
個（ｎは２以上の整数）の前記第２のノイズシェーパが
生成する第２の量子化信号と同一のｎ個又は（ｎ−１）
個の第３の量子化信号を出力する、ことを特徴とする請
求項１から請求項４のいずれかの請求項に記載のデジタ
ル／アナログ変換装置である。

【００３９】本発明のデコーダは典型的には１個の第２
のノイズシェーパと第３の量子化信号を生成することが
出来る簡単な構成で高速処理の１個の信号生成装置と量
子化信号を記憶する記憶部とを有する。本発明は、従来
よりも小型のデコーダを用いることにより、従来よりも
安価で小型で高速動作可能な高精度のデジタル／アナロ
グ変換装置を実現することが出来るという作用を有す
る。

【００４０】本発明のデジタル／アナログ変換装置の信
号生成装置は、前記第１の量子化信号及び第２のノイズ
シェーパが有する１個又は２個以上の遅延器の遅延信号
を入力する。当該第１の量子化信号及び１個又は２個以
上の遅延信号に基づいて１番目の第３の量子化信号Ｑ
（０）を演算し、出力する。次に、１個又は２個以上の
遅延信号に一定数である１を加算し又は減算し、その結
果得られた新たな遅延信号と第１の量子化信号とに基づ
いて２番目の第３の量子化信号Ｑ（１）を演算し、出力
する。これを繰り返して、ｎ個又は（ｎ−１）個の第３
の量子化信号を出力する。「これを繰り返して」とは、
２回以上実行することを意味する。「前記遅延信号に一
定数を加算し又は減算する」ことは、遅延信号の値がオ
ーバーフローすることを含む。例えば、一般に最大値の
遅延信号に１を加算するとオーバーフローして０にな
り、又は最小値の遅延信号から１を減算するとオーバー
フローして最大値になる。

【００４１】本発明の請求項６に記載の発明は、入力し
たデジタル信号を低域濾波し、かつ前記デジタル信号の
サンプリング周波数をｐ倍（ｐは２以上の整数）するデ
ジタルフィルタ・ステップと、前記デジタルフィルタ・
ステップで生成された信号を量子化し第１の量子化信号
を生成するとともに、量子化により生じた量子化誤差を
フィードバックする第１のフィードバック・ステップを
有する第１のノイズシェーパ・ステップと、前記第１の
量子化信号を入力して、ｍ個の（ｍは２以上の整数）加
算信号を生成するデコーダ・ステップと、前記ｍ個の加
算信号を複数のデジタル／アナログ変換器に入力して複
数のアナログ信号を生成するデジタル／アナログ変換ス
テップと、前記複数のアナログ信号を加算する加算ステ
ップとを有する出力ステップと、を有するデジタル／ア
ナログ変換方法であって、前記デコーダ・ステップは、
前記第１の量子化信号に第２のフィードバックステップ
の生成信号を加算し又は減算した信号を量子化して第２
の量子化信号及び第２の量子化誤差を生成する第２の量
子化ステップと、前記第２の量子化誤差を遅延して遅延
信号を生成する少なくとも１個の遅延ステップを有する
前記第２のフィードバック・ステップと、を有する第２
のノイズシェーパ・ステップと、前記第１の量子化信号
及び前記遅延信号に基づいて、前記遅延信号の値を異に
するｎ個（ｎは２以上の整数）の前記第２のノイズシェ
ーパ・ステップが生成する第２の量子化信号と同一のｎ
個又は（ｎ−１）個の第３の量子化信号を出力する信号
生成ステップと、前記（ｎ−１）個の第３の量子化信号
及び前記第２の量子化信号の少なくとも一部又は前記ｎ
個の第３の量子化信号の少なくとも一部を加算した前記
ｍ個の加算信号を生成するステップと、を有する、こと
を特徴とするデジタル／アナログ変換方法である。

【００４２】本発明のデジタル／アナログ変換方法は、
例えばマイクロコンピュータ又はパーソナルコンピュー
タでのソフトウエアによるデジタルアナログ変換方法に
適用できる。本発明のデジタル／アナログ変換方法は、
１個の第２のノイズシェーパ・ステップを有し（第２の
ノイズシェーパ・ステップを２個以上有していてもよ
い。）、例えば前記第１の量子化信号及び第２のノイズ
シェーパ・ステップが有する１個又は２個以上の遅延ス
テップの遅延信号に基づいて、信号生成ステップにより
ｎ個（又は（ｎ−１）個）の量子化信号を生成する。

【００４３】従来のデコーダ・ステップはｎ個の第２の
ノイズシェーパ・ステップを有していたが（例えば、第
１のノイズシェーパの出力信号である量子化信号が１２
階調（０〜１１）であれば、従来のデジタル／アナログ
変換ステップは１２個（又は１１個）の第２のノイズシ
ェーパ・ステップを有していた。）、本発明のデコーダ
・ステップは典型的には１個の第２のノイズシェーパ・
ステップと１２個（又は１１個又は１０個）の信号生成
ステップとを有する。一般に、信号生成ステップは第２
のノイズシェーパ・ステップよりも処理時間が短い。

【００４４】そこで、本発明は、ソフトウエアによる処
理時間が短いデジタル／アナログ変換方法を実現すると
いう作用を有する。従って、例えばマイクロコンピュー
タにより、従来の方法では追い付かなかったソフトウエ
アによるデジタル／アナログ変換処理を、実現できる。
又、例えばコンピュータで本発明のデジタルアナログ変
換方法を実施することにより、従来の方法よりもコンピ
ュータの処理能力の余裕を確保することが出来、例え
ば、当該コンピュータは同時に他の処理を平行して実行
することが出来る。

【００４５】本発明の請求項７に記載の発明は、前記信
号生成ステップは、前記第１の量子化信号及び前記遅延
信号に基づいて、繰り返し前記遅延信号に一定数を加算
し又は減算することにより、前記遅延信号の値を異にす
るｎ個（ｎは２以上の整数）の前記第２のノイズシェー
パ・ステップが生成する第２の量子化信号と同一のｎ個
又は（ｎ−１）個の第３の量子化信号を生成する、こと
を特徴とする請求項６に記載のデジタル／アナログ変換
方法である。

【００４６】従来のデコーダ・ステップはｎ個の第２の
ノイズシェーパ・ステップを有していたが（例えば、第
１のノイズシェーパの出力信号である量子化信号が１２
階調（０〜１１）であれば、従来のデジタル／アナログ
変換ステップは１２個（又は１１個）の第２のノイズシ
ェーパ・ステップを有していた。）、本発明のデコーダ
・ステップは典型的には１個の第２のノイズシェーパ・
ステップと１２個（又は１１個又は１０個）の信号生成
ステップとを有する。

【００４７】本発明のデジタル／アナログ変換方法の信
号生成ステップは、前記第１の量子化信号及び１個又は
２個以上の遅延信号を入力する。当該第１の量子化信号
及び１個又は２個以上の遅延信号に基づいて１番目の第
３の量子化信号Ｑ（０）を演算し、生成する。次に、１
個又は２個以上の遅延信号に一定数である１をそれぞれ
加算し又は減算し、その結果得られた新たな遅延信号と
第１の量子化信号とに基づいて２番目の第３の量子化信
号Ｑ（１）を演算し、生成する。これを繰り返して、ｎ
個又は（ｎ−１）個の第３の量子化信号を出力する。

【００４８】そこで、本発明は、ソフトウエアによる処
理時間が短いデジタル／アナログ変換方法を実現すると
いう作用を有する。従って、例えばマイクロコンピュー
タにより、従来の方法では追い付かなかったソフトウエ
アによるデジタル／アナログ変換処理を実現できる。
又、例えばコンピュータで本発明のデジタルアナログ変
換方法を実施することにより、従来の方法よりもコンピ
ュータの処理能力の余裕を確保することが出来、例えば
当該コンピュータは同時に他の処理を平行して実行する
ことが出来る。

【００４９】信号生成ステップは、最初に例えば第１の
量子化信号及び遅延信号に基づいて（一定数を加算又は
減算することなく）第３の量子化信号を生成し、生成し
た量子化信号を記憶部に記憶してもよい。次に第１の量
子化信号及び遅延信号に一定数を加算し又は減算して第
３の量子化信号を生成し、それを繰り返す。又、信号生
成ステップは、最初に例えば第１の量子化信号及び遅延
信号に一定数を加算又は減算して第３の量子化信号を生
成し、生成した量子化信号を記憶部に記憶してもよい。
次に第１の量子化信号及び遅延信号に一定数を加算し又
は減算して第３の量子化信号を生成し、それを繰り返
す。

【００５０】本発明の請求項８に記載の発明は、入力し
たデジタル信号を低域濾波し、かつ前記デジタル信号の
サンプリング周波数をｐ倍（ｐは２以上の整数）するデ
ジタルフィルタ・ステップと、前記デジタルフィルタ・
ステップで生成された信号を量子化し第１の量子化信号
を生成するとともに、量子化により生じた量子化誤差を
フィードバックする第１のフィードバック・ステップを
有する第１のノイズシェーパ・ステップと、前記第１の
量子化信号を入力して、ｍ個の（ｍは２以上の整数）加
算信号を生成するデコーダ・ステップと、前記ｍ個の加
算信号を複数のデジタル／アナログ変換器に入力して複
数のアナログ信号を生成するデジタル／アナログ変換ス
テップと、前記複数のアナログ信号を加算する加算ステ
ップとを有する出力ステップと、を有するデジタル／ア
ナログ変換方法であって、前記デコーダ・ステップは、
前記第１の量子化信号に第２のフィードバック・ステッ
プの生成信号を加算し又は減算した信号を量子化して第
２の量子化信号及び第２の量子化誤差を生成する第２の
量子化ステップと、前記第２の量子化誤差を遅延して遅
延信号を生成する少なくとも１個の遅延ステップを有す
る前記第２のフィードバック・ステップと、を有する第
２のノイズシェーパ・ステップと、前記第１の量子化信
号及び前記遅延信号に基づいて定められる、変換テーブ
ルの値により前記ｍ個の加算信号を生成する信号生成ス
テップと、を有する、ことを特徴とするデジタル／アナ
ログ変換方法である。

【００５１】本発明は、例えばマイクロコンピュータ又
はパーソナルコンピュータでのソフトウエアによるデジ
タルアナログ変換方法に適用できる。本発明のデジタル
／アナログ変換方法は、第１の量子化信号及び遅延信号
に基づいて加算信号を得る変換テーブルを有する。本発
明のデジタル／アナログ変換方法は、従来のデジタル／
アナログ変換方法に比べて、極めて処理時間が短いデコ
ーダ・ステップを有する。本発明は、ソフトウエアによ
る高速処理が可能なデジタル／アナログ変換方法を実現
するという作用を有する。従って、例えばマイクロコン
ピュータにより、従来の方法では追い付かなかったソフ
トウエアによるデジタル／アナログ変換処理を、実現で
きる。又、例えばコンピュータで本発明のデジタルアナ
ログ変換方法を実施することにより、従来の方法よりも
コンピュータの処理能力の余裕を確保することが出来、
例えば、当該コンピュータは同時に他の処理を平行して
実行することが出来る。

【００５２】請求項８に記載のデジタル／アナログ変換
方法においては、典型的には加算信号は変換テーブルよ
り直接的に得られる。「加算信号」とは、請求項６に記
載のデジタル／アナログ変換方法における「加算信号」
と同一の値の信号であることを意味し、変換テーブルよ
り得られた信号を加算して得られた信号に限定すること
を意味しない。例えば、前記第１の量子化信号及び前記
遅延信号により定められる記憶部のアドレスから、変換
テーブルの値（好ましくは、変換テーブルの値は前記ｍ
個の加算信号である。）が読み出される。

【００５３】

【発明の実施の形態】以下、本発明の実施をするための
最良の形態を具体的に示した実施例について図面ととも
に記載する。 《実施例１》 ［デジタル／アナログ変換装置の全体構成の説明（図
１）］図１は、本発明の第１の実施例のデジタル／アナ
ログ変換装置のブロック図を示す。図１において、１１
は入力端子、１２はデジタルフィルタ、１３は第１のノ
イズシェーパ、１４はデコーダ、１５は第１の出力部、
１６は第２の出力部、１７は第１の加算器、１８は出力
端子である。以下、その動作を説明する。

【００５４】低域濾波フィルタであるデジタルフィルタ
１２は、入力端子１１より入力された映像信号又は音声
信号等の入力デジタル信号を、ｐ倍（ｐは２以上の整
数）のサンプリング周波数に変換し、かつ入力デジタル
信号のｆｓ／２以上の（ｆｓは入力デジタル信号のサン
プリング周波数）不要帯域を減衰させる。

【００５５】次に、第１のノイズシェーパ１３はオーバ
ーサンプリングされたデジタルフィルタ１２の出力信号
をビット圧縮する。第１のノイズシェーパ１３は、デジ
タルフィルタ１２の出力信号を量子化し（語長を制限
し）、量子化時に発生する第１の量子化誤差を第１のノ
イズシェーパ１３内部でフィードバックする。具体的に
は、第１のノイズシェーパ１３は、少なくとも加算器と
量子化器とを有する。加算器は、第１の量子化誤差（量
子化器の出力信号）をシェーピングフィルタに通した信
号（第１のノイズシェーパ１３は、典型的には任意の構
成のシェーピングフィルタを有する。）と入力信号とを
加算器で加算して、加算結果を量子化器に送る。量子化
器は、加算結果を量子化し（データの語長を制限す
る。）、量子化結果（第１の量子化信号）を第１のノイ
ズシェーパ１３の出力信号として出力するとともに、加
算結果から前記第１の量子化信号を差し引いた第１の量
子化誤差を、前記の加算器にフィードバックする。加算
結果と第１の量子化信号との誤差（第１の量子化誤差）
は、正の数である場合もあれば、負の数になる場合もあ
る。

【００５６】例えば、オーバーサンプリング率Ｍ＝６４
倍（２．８ＭＨｚサンプリング（６４ｆｓ））の第１の
ノイズシェーパ１３は、出力階調数１２個の出力信号
（第１の量子化信号）を出力する。例えば、第１のノイ
ズシェーパ１３は、−５，−４，・・・，０，１，２・
・・６の１２個の値の何れかの値の信号を出力する。出
力階調数１２個の出力信号（第１の量子化信号）は、
（１）式より、約１００ｄＢのＳ／Ｎを有する（２のｎ
乗＝１１）。

【００５７】第１のノイズシェーパ１３の出力信号（第
１の量子化信号）はデコーダ１４に入力される。デコー
ダ１４は、２個の出力信号Ｗ（０）及びＷ（１）（オー
バーサンプリング周波数（例えば２．８ＭＨｚ（６４ｆ
ｓ））の６倍のクロックで階調数が７（０、１，２・・
・６）の信号）を出力する。デコーダ１４が出力する２
個の出力信号（加算信号）は、第１の出力部１５及び第
２の出力部１６に入力される。第１の出力部１５及び第
２の出力部１６は同じ構成である。第１の出力部１５及
び第２の出力部１６は、それぞれ６個のＤ／Ａ変換器と
６個のアナログ信号を加算する加算器とを含み，デコー
ダ１４の２個の出力信号を、２個のアナログ信号に変換
する。加算器１７は、２個のアナログ信号を加算し、加
算信号を出力端子１８から出力する。

【００５８】［デコーダの構成の説明（図２）］図２に
は図１に示したデジタル／アナログ変換装置の中のデコ
ーダ１４の構成図を示す。デコーダは、複数のＤ／Ａ変
換器及び前記Ｄ／Ａ変換器のアナログ出力信号の加算器
の変換誤差の影響をなくすこと、複数のＤ／Ａ変換器に
入力する信号の数を最小にすること、及び複数のＤ／Ａ
変換器等の動作クロックを出来るだけ低速にすること等
を目的とする。図２において、２１はレベル変換器、２
２は第２のノイズシェーパ、２３はデータ変換器、２０
１は加算器、２０２は第２の量子化器、２０３は減算
器、２０４及び２０５は遅延器、２０６は２倍の乗算
器、２０７は減算器である。

【００５９】デコーダ１４は、階調数ｋ（例えばｋ＝１
２）の入力信号（第１のノイズシェーパ１３の出力信号
（第１の量子化信号））を入力する。例えば、−５，−
４，・・・，０，１，２・・・６の１２個の階調の何れ
かの階調の信号を入力する。レベル変換器２１は、入力
した階調数ｋの信号を０から始まる連続した正の整数値
に変換する。例えば、入力信号が−５〜＋６の１２階調
の信号であれば、この信号に５を加算して０〜１１の１
２階調の信号（０から始まる連続した正の整数値）に変
換する。

【００６０】［第２のノイズシェーパ２２の説明（図
２）］次に、第２のノイズシェーパ２２の動作を説明す
る。第２のノイズシェーパ２２は、２次のノイズシェー
パを構成する。加算器２０１は、０から始まる連続した
正の整数値（例えば０〜１１）であるレベル変換器２１
の出力信号Ｘとシェーピングフィルタ（遅延器２０４及
び２０５、２倍の乗算器２０６、並びに減算器２０３で
構成されている。）の出力信号とを加算する。そして、
第２の量子化器２０２は加算器２０１の出力信号Ｓ（加
算結果）を閾値ｋで量子化して出力する（第２の量子化
信号Ｑ）とともに、減算器２０３は第２の量子化誤差
（加算結果と量子化結果の誤差）ＥＲを上記のシェーピ
ングフィルタに帰還する。第２の量子化器２０２は、加
算器２０１の出力信号Ｓを閾値ｋ（例えばｋ＝１２）で
除算し、商（整数）Ｑを出力する（量子化する）。減算
器２０３は、第２の量子化誤差を算出し、当該第２の量
子化誤差を上記のシェーピングフィルタに入力する。第
２の量子化誤差は、下記の式で計算する。 第２の量子化誤差ＥＲ＝（第２の量子化信号Ｑ×ｋ）−加算結果Ｓ （２）

【００６１】シェーピングフィルタの構成を説明する。
第２の量子化誤差ＥＲは、遅延器２０４に入力される。
遅延器２０４は、第２の量子化誤差ＥＲの１次遅延信号
Ｚ１＝Ｚ^−１・ＥＲを出力する。１次遅延信号Ｚ１＝Ｚ
^−１・ＥＲは、遅延器２０５、２倍の乗算器２０６、及
びデータ変換器２３に送られる。遅延器２０５は１次遅
延信号Ｚ１＝Ｚ^−１・ＥＲを入力し、２次遅延信号Ｚ２
＝Ｚ^−２・ＥＲを出力する。２次遅延信号Ｚ２＝Ｚ^−２
・ＥＲは、減算器２０７及びデータ変換器２３に送られ
る。２倍の乗算器２０６は、１次遅延信号Ｚ^−１・ＥＲ
を入力し、２・Ｚ^−１・ＥＲを出力する。減算器２０７
は、２次遅延信号Ｚ２＝Ｚ^−２・ＥＲから２倍の乗算器
２０６の出力信号２・Ｚ^−１・ＥＲを減算し、減算結果
（Ｚ^−２・ＥＲ−２・Ｚ^−１・ＥＲ）を出力する（シェ
ーピングフィルタの出力信号）。

【００６２】加算器２０１は、入力信号Ｘとシェーピン
グフィルタの出力信号（Ｚ^−２・ＥＲ−２・Ｚ^−１・Ｅ
Ｒ）を加算する。 加算信号Ｓ＝Ｘ＋（Ｚ^−２・ＥＲ−２・Ｚ^−１・ＥＲ） （３ ） （３）式を２式に代入すると、 ｋ・Ｑ＝Ｘ＋（Ｚ^−２・ＥＲ−２・Ｚ^−１・ＥＲ）＋ＥＲ ＝Ｘ＋（Ｚ^−１−１）^２・ＥＲ （４）

【００６３】第２の量子化器２０２は、第１のノイズシ
ェーパ１３の出力信号Ｘの階調数（取り得るレベルの
数）をｋとしたとき、第２の量子化器２０２の入力信号
Ｓが−ｋ−１（実施例では−１３）以下の時には−２
を、入力信号Ｓが−ｋ〜−１（実施例では−１２〜−
１）の時には−１を、入力信号Ｓが０〜ｋ−１（実施例
では０〜１１）の時には０を、入力信号Ｓがｋ以上（実
施例では１２以上）の時には＋１を出力するように構成
される。

【００６４】図１１の従来例においては、第２のノイズ
シェーパ群１１０３（例えば１２個）とデータ変換器１
１０７が存在した。図１１のレベル変換器１１０２の出
力信号が、当該ｋ個（１２個）全ての第２のノイズシェ
ーパ１１０３に入力される。１２個の第２のノイズシェ
ーパ１１０３の遅延器が０〜１１の異なる初期値を順番
に持つことにより、各第２のノイズシェーパ１１０３の
量子化誤差が０〜１１の連続した値になる。例えば、最
初の第２のノイズシェーパの量子化誤差が０の場合、他
の第２のノイズシェーパの量子化誤差は順に１〜１１と
なり、また最初の第２のノイズシェーパの量子化誤差が
５の場合は６〜１１、０〜４の連続した値となる。

【００６５】本発明者は、ｋ個（１２個）の第２のノイ
ズシェーパ１１０３（図１１）の第２の量子化信号Ｑ及
び第２の量子化誤差ＥＲを、１個の第２のノイズシェー
パ２２（図２）の信号に基づいて求めることが出来るこ
とを発見した。そこで、本発明のデコーダ１４は、１個
の第２のノイズシェーパを具備し、第２のノイズシェー
パの遅延器の遅延信号等に基づいて、ｋ個（又は（ｋ−
１）個又は（ｋ−２）個）の第２のノイズシェーパの出
力信号を、従来より小規模の装置（又は容易な方法）で
求め、出力する。

【００６６】［データ変換器２３の説明（図５）］デー
タ変換器２３の基本的な考え方を説明する。ｋ個の第２
のノイズシェーパを想定する（実施例においては、１個
の第２のノイズシェーパしか実在しない。）。１番目の
第２のノイズシェーパの１次遅延信号Ｚ１（０）及び２
次遅延信号Ｚ２（０）の初期値をＺ１（０）＝０及びＺ
２（０）＝０、２番目の第２のノイズシェーパの１次遅
延信号Ｚ１（１）及び２次遅延信号Ｚ２（１）の初期値
をＺ１（１）＝１及びＺ２（１）＝１、・・・、ｋ番目
の第２のノイズシェーパの１次遅延信号Ｚ１（ｋ−１）
及び２次遅延信号Ｚ２（ｋ−１）の初期値をＺ１（ｋ−
１）＝ｋ−１及びＺ２（ｋ−１）＝ｋ−１に設定する
（順番に１ずつ増加する値に設定する。）。この場合の
それぞれの加算器２０１の出力信号Ｓ（ｊ）＝Ｘ＋Ｚ２
（ｊ）−２・Ｚ１（ｊ）は、下記のようになる（（３）
式）。 Ｓ（０）＝Ｘ＋Ｚ２（０）−２・Ｚ１（０）＝Ｘ＋０−２×０＝Ｘ Ｓ（１）＝Ｘ＋Ｚ２（１）−２・Ｚ１（１）＝Ｘ＋１−２×１＝Ｘ−１ Ｓ（２）＝Ｘ＋Ｚ２（２）−２・Ｚ１（２）＝Ｘ＋２−２×２＝Ｘ−２ ： ： Ｓ（ｋ−１）＝Ｘ＋Ｚ２（ｋ−１）−２・Ｚ１（ｋ−１）＝Ｘ＋（ｋ−１）−２ ×（ｋ−１）＝Ｘ−（ｋ−１） （５）

【００６７】それぞれの減算器２０３が出力する第２の
量子化誤差ＥＲ（ｊ）＝Ｑ×ｋ−Ｓ（ｊ）は、下記のよ
うになる（（２）式）。 ＥＲ（０）＝Ｑ×ｋ−Ｘ ＥＲ（１）＝Ｑ×ｋ−Ｘ＋１ ＥＲ（２）＝Ｑ×ｋ−Ｘ＋２ ： ： ＥＲ（ｋ−１）＝Ｑ×ｋ−Ｘ＋（ｋ−１） （６） なお、第２の量子化誤差ＥＲ（ｊ）がｋ以上の場合は、
ｋを引いた値になる。例えば、（６）式のＥＲ（ｊ）が
・・・、ｋ−１、ｋ、ｋ＋１、ｋ＋２、・・・になる場
合は、ＥＲ（ｊ）は、・・・、ｋ−１、０、１、２、・
・・になる。又、他の実施例においては、第２の量子化
誤差ＥＲ（ｊ）が（ｋ−１）以上の場合は、（ｋ−１）
を引いた値になる。

【００６８】上記の１次遅延信号Ｚ１が次のクロックの
２次遅延信号Ｚ２になり、上記の第２の量子化誤差ＥＲ
が次のクロックの１次遅延信号になる。従って、次のオ
ーバーサンプリング周期におけるｋ個の第２のノイズシ
ェーパ２２の１次遅延信号Ｚ１及び２次遅延信号Ｚ２
は、下記のようになる。 Ｚ１（０）＝ＥＲ（０）， Ｚ２（０）＝０ Ｚ１（１）＝ＥＲ（０）＋１， Ｚ２（１）＝１ ： ： Ｚ１（ｋ−１）＝ＥＲ（０）＋（ｋ−１）， Ｚ２（ｋ−１）＝ｋ−１ （７）

【００６９】（４）式で表現されるｋ個の第２のノイズ
シェーパに、１次遅延信号及び２次遅延信号の初期値
を、順番に１ずつ増加する値に設定することにより（０
〜（ｋ−１））、ｋ個の１次遅延信号及びｋ個の２次遅
延信号は、常に上から順番に１ずつ増加する値になる
（第２の量子化誤差ＥＲ（ｊ）がｋ以上の場合は、ｋを
引いた値になる。従って、０≦ＥＲ≦ｋ−１が常に成立
する。（４）式で表現される１個の第２のノイズシェー
パ２２の１次遅延信号及び２次遅延信号に基づいて、他
の仮想的な（ｋ−１）個の第２のノイズシェーパのそれ
ぞれの１次遅延信号及び２次遅延信号の値を求めること
が出来る。

【００７０】なお、図２の第２のノイズシェーパ２２以
外の、適切なシェーピングフィルタを有する第２のノイ
ズシェーパについて、各ノイズシェーパの遅延信号の初
期値を、順番に１ずつ増加する値に設定することにより
（０〜（ｋ−１））、ｋ個の遅延信号は、常に上から順
番に１ずつ増加する値になる。遅延信号＝ｋ−１から１
を加算して遅延信号＝ｋになるとオーバーフローして遅
延信号＝０に戻る。従って、１個の第２のノイズシェー
パの各遅延信号の値を知ることにより、他の（ｋ−１）
個の第２のノイズシェーパの各遅延信号の値を容易に求
めることが出来る。ｋ個の第２のノイズシェーパの１次
遅延信号及び２次遅延信号の初期値を、順番に１ずつ減
少する値に設定してもよい。その他、任意の適切な一定
値を選択し、当該一定値ずつ増加させ、又は減少させる
ことが出来る。任意の適切な値とは、第２の量子化誤差
ＥＲが０〜（ｋ−１）の全ての値に同一の発生率でなる
値である。

【００７１】図５は、第１の実施例のデータ変換器２３
（図２）及びパルス変換器３２（図３）の概略構成を示
す。データ変換器２３は、第１の量子化信号及び第２ノ
イズシェーパの遅延信号に基づいて、遅延信号に一定数
である１を繰り返し加算しながら、第３の量子化信号を
生成する。第２のノイズシェーパ５０、プリセット付き
カウンタ５１及び５２、１２段のシフトレジスタ５３、
及び加算器５４及び５５は、データ変換器２３を構成す
る。６ビットパルス変換器５６及び５７は、パルス変換
器３２を構成する。第１の実施例においては、ｋ＝１２
である。

【００７２】データ変換器２３の動作を説明する。最初
に、プリセット付きカウンタ５１は１次遅延信号Ｚ１＝
Ｚ^−１・ＥＲ（遅延器２０４の出力信号）をプリセット
端子から入力し、出力端子からＺＺ１＝Ｚ１を出力する
（プリセットする）。同様に、プリセット付きカウンタ
５２は２次遅延信号Ｚ２＝Ｚ^−２・ＥＲ（遅延器２０５
の出力信号）をプリセット端子から入力し、出力端子か
らＺＺ２＝Ｚ２を出力する（プリセットする）。第２の
ノイズシェーパ５０は、入力信号Ｘ、プリセット付きカ
ウンタ５１及び５２の出力信号ＺＺ１及びＺＺ２を入力
する。

【００７３】又、プリセット付きカウンタ５１及び５２
は、閾値ｋでオーバーフローし、出力信号が０に戻る。
即ち、プリセット付きカウンタ５１（又は５２）の出力
信号ＺＺ１（又はＺＺ２）がｋ−１である状態で１個の
クロック信号ＣＬＫ１を入力すると、出力信号ＺＺ１
（又はＺＺ２）は０になる。

【００７４】第２のノイズシェーパ５０は、加算器５０
１、量子化器５０２、減算器５０３、及び２倍の乗算器
５０４を含む。２倍の乗算器５０４は、プリセット付き
カウンタ５１の出力信号ＺＺ１を入力し、２×ＺＺ１を
出力する。減算器５０３は、プリセット付きカウンタ５
２の出力信号ＺＺ２から、２倍の乗算器５０４の出力信
号２×ＺＺ１を減算し、減算結果（ＺＺ２−２×ＺＺ
１）を出力する。加算器５０１は、入力信号Ｘと前記減
算結果（ＺＺ２−２×ＺＺ１）を入力し、加算結果（Ｘ
＋ＺＺ２−２×ＺＺ１）を出力する。

【００７５】量子化器５０２は、前記加算結果（Ｘ＋Ｚ
Ｚ２−２×ＺＺ１）を量子化し、量子化信号Ｑ（０）を
出力する。上述のように、量子化信号Ｑ（ｊ）は−２，
−１，０，又は１のいずれかの値を取る。量子化信号Ｑ
（０）は、１２段シフトレジスタ５３に入力される。１
２段シフトレジスタ５３は、各段が例えば２ビットのデ
ータを有する１２段のレジスタを有する。各レジスタの
出力端子は加算器５４及び５５の入力端子に接続される
とともに、次段のレジスタの入力端子に接続されてい
る。各段の２ビットデータ０ｂ１０（２）が−２を表
し、０ｂ１１（３）が−１を表し、０ｂ００（０）が０
を表し、０ｂ０１（１）が１を表す。なお、２ビットデ
ータにおいて２は−２の補数であり、３は−１の補数で
ある。１個のクロックパルスＣＬＫ２を入力すると、各
段のデータが、１段ずつシフトされる。量子化信号Ｑ
（０）が１段目のレジスタにロードされる。以上の動作
を、オーバーサンプリング周波数（例えば２．８ＭＨｚ
（６４ｆｓ））の１２倍のクロックの周期（１／３３．
９ＭＨｚ＝約３０ｎｓ）以内に行う。

【００７６】次に、１個のクロックパルスＣＬＫ１をプ
リセット付きカウンタ５１及び５２のクロック入力端子
に入力する。１個のクロックパルスＣＬＫ１を入力する
毎に、プリセット付きカウンタ５１及び５２の出力信号
の値がそれぞれ１ずつ増加する。プリセット付きカウン
タ５１の出力信号がＺＺ１＝Ｚ１＋１になり、プリセッ
ト付きカウンタ５２の出力信号がＺＺ２＝Ｚ２＋１にな
る。第２のノイズシェーパ５０は、上記と同様にして、
量子化信号Ｑ（１）を出力する。量子化信号Ｑ（１）
は、１２段シフトレジスタ５３に入力される。１個のク
ロックパルスＣＬＫ２を入力して、量子化信号Ｑ（０）
が２段目のレジスタにシフトし、量子化信号Ｑ（１）が
１段目のレジスタにロードされる。

【００７７】次に、１個のクロックパルスＣＬＫ１をプ
リセット付きカウンタ５１及び５２のクロック入力端子
に入力する。１個のクロックパルスＣＬＫ１を入力する
毎に、プリセット付きカウンタ５１及び５２の出力信号
の値がそれぞれ１ずつ増加する。プリセット付きカウン
タ５１の出力信号ＱがＺＺ１＝Ｚ１＋２になり、プリセ
ット付きカウンタ５２の出力信号ＱがＺＺ２＝Ｚ２＋２
になる。第２のノイズシェーパ５０は、上記と同様にし
て、量子化信号Ｑ（２）を出力する。もし、ＺＺ１＝Ｚ
１＋ｊ＝ｋ又はＺＺ２＝Ｚ２＋ｊ＝ｋ（ｋは量子化器の
閾値）になれば、カウンタ５１の出力信号ＺＺ１又は５
２の出力信号ＺＺ２は０になる。

【００７８】以上の動作を、オーバーサンプリング周波
数の１２倍のクロックの周期（１／３３．９ＭＨｚ＝約
３０ｎｓ）ごとに繰り返す。最終的に、１２段シフトレ
ジスタ５３の各段に、Ｑ（０）、Ｑ（１）・・・Ｑ（１
１）がロードされる。 Ｑ（ｊ）＝Ｘ＋ＺＺ２（ｊ）−２×ＺＺ１（ｊ） （８） Ｑ（０）、Ｑ（１）・・・Ｑ（１１）は、遅延信号の初
期値を異にする１２個の第２のノイズシェーパ２２の量
子化信号Ｑに等しい。

【００７９】加算器５４及び５５は、それぞれ１個おき
のＱ（ｊ）を入力し、それらを加算し、加算信号Ｗ
（０）（ｊが偶数であるＱ（ｊ）の加算信号）及びＷ
（１）（ｊが奇数であるＱ（ｊ）の加算信号）を出力す
る。加算信号Ｗ（０）及びＷ（１）は、下記の式で表さ
れる。

【００８０】

【数１】

【００８１】

【数２】

【００８２】Ｗ（０）及びＷ（１）は、データ変換器２
３の出力信号であり、デコーダ１４の出力信号でもあ
る。

【００８３】上述のようにＱ（ｉ）は−２，−１，０，
又は１のいずれかの値を取るが、加算信号Ｗ（ｊ）は広
く分散したＱ（ｉ）の加算値である故に、各加算信号Ｗ
（ｊ）は０≦Ｗ（ｊ）≦６が成立する。又、Ｗ（０）＋
Ｗ（１）の値はデコーダ１４の入力信号Ｘに一致する
が、個々のＷ（ｊ）はオーバーサンプリング周期（例え
ば１／２．８ＭＨｚ（１／６４ｆｓ））毎に２次ノイズ
シェーパの出力パターンとして出力される。このこと
は、個々の１ビットＤ／Ａ変換器３３のバラツキ、又は
加算器３４及び１７の入力端子間の誤差に２次微分特性
を掛けることでオーディオ帯域内のノイズを低減し、デ
ジタル／アナログ変換装置のリニアリティ（デジタル入
力信号を０から最大値まで漸増した時のアナログ出力信
号の直線性）を改善する。

【００８４】又、Ｗ（０）及びＷ（１）の値は０〜６
（階調数７）の範囲を超えない。従って、後述するよう
に、加算信号Ｗ（０）及びＷ（１）をそれぞれアナログ
信号に変換する１ビットＤ／Ａ変換器の数を出来るだけ
少ない数（６個）にすることが出来る。又、当該１ビッ
トＤ／Ａ変換器のクロック周波数を出来るだけ低くする
（オーバーサンプリング周波数（６４ｆｓ）の６倍の周
波数（３８４ｆｓ）にする）ことが出来る。Ｄ／Ａ変換
器のクロック周波数を低くすることにより、Ｄ／Ａ変換
器の発熱が抑えられ、特に変化する入力信号のＤ／Ａ変
換精度が向上する。

【００８５】［第１の出力部１５及び第２の出力部１６
の説明（図３、図４及び図５）］図３は、第１の出力部
１５（又は第２の出力部１６）（図１）の概略構成を示
す。第１の出力部１５と第２の出力部１６とは、同一の
構成をしている。３２はパルス変換器、３３は６個の１
ビットのデジタル／アナログ変換器（１ビットのＤ／Ａ
変換器）、３４は加算器である。パルス変換器３２は、
デコーダ１４の出力信号Ｗ（ｊ）を入力し（０≦Ｗ
（ｊ）≦６，ｊ＝０又は１）、６ビットの出力信号Ｒ
（０）〜Ｒ（５）を６個の出力端子から出力する。第１
の出力部１５及び第２の出力部１６は、ダイナミック・
エレメント・マッチング装置（ＤＥＭ装置）を構成す
る。第１の出力部１５及び第２の出力部１６の説明をす
ることにより、併せて、素子のバラツキ等に基づくリニ
アリティ歪みがないＤＥＭ装置の説明を行う。６個の出
力端子から出力された６ビットの出力信号Ｒ（０）〜Ｒ
（５）は、同数の１ビットのＤ／Ａ変換器３３のそれぞ
れに入力される。６個の１ビットのＤ／Ａ変換器３３の
出力信号は、アナログ信号の加算器である加算器３４に
より加算される。加算されたアナログ信号Ｙ（ｊ）（ｊ
＝０又は１）が、出力される。

【００８６】加算されたアナログ信号Ｙ（０）（第１の
出力部１５の出力信号）及びＹ（１）（第２の出力部１
６の出力信号）は、加算器１７（図１）によって加算さ
れ、加算された信号（デジタル／アナログ変換装置の出
力信号）が出力端子１８から出力される。

【００８７】上述のように、パルス変換器３２は、６ビ
ットパルス変換器５６及び５７を含む。図５において、
６ビットパルス変換器５６は加算器５４の出力信号Ｗ
（０）を入力し、６ビットパルス変換器５７は加算器５
５の出力信号Ｗ（１）を入力する。入力されたＷ（０）
がＷ（０）＝ｉの場合、６ビットデータＲ（０）〜Ｒ
（５）は、Ｒ（０）〜Ｒ（ｉ−１）が１、Ｒ（ｉ）〜Ｒ
（５）が０に変換される。具体的には、下記のように変
換する。 Ｗ（０）＝０の場合、Ｒ（０）＝０，Ｒ（１）＝０，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ Ｗ（０）＝１の場合、Ｒ（０）＝１，Ｒ（１）＝０，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ Ｗ（０）＝２の場合、Ｒ（０）＝１，Ｒ（１）＝１，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ ： ： Ｗ（０）＝６の場合、Ｒ（０）＝１，Ｒ（１）＝１，Ｒ（２）＝１，・・・Ｒ（ ５）＝１ 入力されたＷ（１）がＷ（１）＝ｉの場合、同様に、６
ビットデータＲ（６）〜Ｒ（１１）は、Ｒ（６）〜Ｒ
（ｉ＋５）が１、Ｒ（ｉ＋６）〜Ｒ（１１）が０に変換
される。

【００８８】６ビットパルス変換器５６の６個の出力端
子は出力信号Ｒ（０）〜Ｒ（５）をそれぞれ出力し、６
ビットパルス変換器５７の６個の出力端子は出力信号Ｒ
（６）〜Ｒ（１１）をそれぞれ出力する。オーバーサン
プリング周波数（６４ｆｓ）の６倍のクロックパルスＣ
ＬＫ３（３８４ｆｓ＝例えば１６．９ＭＨｚ）が６ビッ
トパルス変換器５６及び５７に入力される。６ビットパ
ルス変換器５６及び５７の各６個の出力端子は、クロッ
クパルスＣＬＫ３を入力すると、それぞれの出力信号を
下記のようにローテーションする。 Ｒ（０）→Ｒ（５）， Ｒ（１）→Ｒ（０），・・・Ｒ（５）→Ｒ（４） Ｒ（６）→Ｒ（１１），Ｒ（７）→Ｒ（６），・・・Ｒ（１１）→Ｒ（１０） オーバーサンプリング周期（１／６４ｆｓ）の中で、６
個のクロックパルスＣＬＫ３が入力され、上記のローテ
ーションが６回繰り返される。

【００８９】図４に、Ｗ（０）＝２及びＷ（０）＝５の
場合の、６個の１ビットＤ／Ａ変換器（ＤＡＣｎ０〜Ｄ
ＡＣｎ５）３３の入力信号（６ビットパルス変換器５６
の６個の出力端子の出力信号）と、加算器３４の出力信
号Ｙ（０）のタイミングチャートを示す。図４に示すよ
うに、６個の信号Ｒ（０）〜Ｒ（５）を６回ローテーシ
ョンすることにより、オーバーサンプリング周期（１／
６４ｆｓ）内の６個の出力期間（１／３８４ｆｓ）の全
期間に渡って加算器３４の出力信号Ｙ（０）は同一の値
であるとともに、６個の出力端子のどの端子も、オーバ
ーサンプリング周期（１／６４ｆｓ）内に６個のＲ
（ｉ）（０≦ｉ≦５）を１回ずつ出力する。従って、６
個の１ビットＤ／Ａ変換器３３のバラツキ及び加算器３
４の各端子間のバラツキはオーバーサンプリング周期
（１／６４ｆｓ）内で完全にキャンセルされる。

【００９０】なお、デコーダ１４は、１２階調の入力信
号Ｘを、２個の６階調の出力信号Ｗ（０）及びＷ（１）
に変換している故に、第１の出力部１５及び第２の出力
部１６（ＤＥＭ装置）が受け持つデータの階調数は１２
階調から６階調に小さくなっている。１２階調を１つの
ＤＥＭ装置で出力する場合は、１／６４ｆｓのオーバー
サンプリング周期内に、１２ビットの出力信号を１／
（６４×１２）ｆｓ＝１／７６８ｆｓを周期とするクロ
ックでローテーションする必要があり、回路規模も２倍
になる。第１の実施例は、１２階調を１つのＤＥＭ装置
で出力する場合と比べて、動作速度が半分になり、回路
規模も半分になる。Ｄ／Ａ変換器の動作速度が遅くなる
と、動的なＤ／Ａ変換精度が向上し、発熱量も小さくな
る。

【００９１】本発明の第１の特徴は、典型的には１個の
第２のノイズシェーパを有する装置（本発明）が、ｎ個
（ｎは２以上の任意の整数）の出力信号（ｎ個の第２の
ノイズシェーパの出力信号に相当する。）を出力するこ
とである。第１の実施例の第２のノイズシェーパ２２
は、（４）式で表される２次のノイズシェーパである
が、これに限定されるものではない。適切なシェーピン
グフィルタを有する任意の第２のノイズシェーパ２２に
ついて、本発明のデジタル／アナログ装置は、典型的に
は１個の第２のノイズシェーパを具備することにより、
当該第２のノイズシェーパの遅延信号等を用いてｎ個の
出力信号（ｎ個の第２のノイズシェーパの出力信号に相
当する。）を出力する。「適切なシェーピングフィルタ
を有する第２のノイズシェーパ２２」とは、正常なシェ
ーピング機能を有する第２のノイズシェーパ２２という
意味である。例えばフィードバックループが発振する等
の正常動作をしない第２のノイズシェーパ２２を排除す
る意味である。

【００９２】第１の実施例において、第２のノイズシェ
ーパ２２の量子化信号Ｑは直接的には出力されず、全て
の出力信号は第２のノイズシェーパ５０の量子化信号で
ある。しかし、第２のノイズシェーパ２２の量子化信号
ＱもＱ（０）として出力し、第２のノイズシェーパ５０
が量子化信号Ｑ（１）〜Ｑ（１１）を出力することも出
来る。又、第１の実施例においては、階調数ｋ（０〜１
１）の入力信号Ｘからｋ個（１２個）の出力信号を出力
するが、（ｋ−１）個（１１個）の出力信号を出力して
も良い。

【００９３】本発明の第２の特徴は、第２のノイズシェ
ーパ２２が（４）式で表される構成を有することであ
る。上述のように、第１の出力部１５及び第２の出力部
１６は、アナログ素子バラツキにより、それぞれ相対変
換誤差（出力部の平均値からの誤差）ε０及びε１を有
する。 ε０＝Ｗ（０）−｛Ｗ（０）＋Ｗ（１）｝／２ ε１＝Ｗ（１）−｛Ｗ（０）＋Ｗ（１）｝／２ 従って、下記の式が成立する。 ε０＋ε１＝０ （１１）

【００９４】第１の出力部１５のアナログ変換係数を
（Ａ／ｋ）・（１＋ε０）、第２の出力部１６のアナロ
グ変換係数を（Ａ／ｋ）・（１＋ε１）とすると、加算
器１７の出力信号（デジタル／アナログ変換装置の出力
信号）ＹＯＵＴ＝Ｙ（０）＋Ｙ（１）は、下記のように
なる。 ＹＯＵＴ ＝Ａ・（１＋ε０）・Ｗ（０）＋Ａ・（１＋ε１）・Ｗ（１） （１２） となる。（９）式、（１０）式及び（４）式を代入す
る。

【００９５】

【数３】

【００９６】（１３）式において、第２項は式（１１）
よりゼロになる。第３項の、第２の量子化誤差ＥＲ
（ｉ）の総和は常に一定である（例えば、０＋１＋２＋
・・・＋（ｋ−１）＝一定）。従って、第２の量子化誤
差ＥＲ（ｉ）の総和の微分（１−Ｚ^−１）は常にゼロで
ある。従って２次微分（１−Ｚ^−１） ^２も常にゼロであ
る。第４項は、変換誤差ε０及びε１と第２の量子化誤
差ＥＲの積の２次微分（１−Ｚ^−１）^２である。第２の
量子化誤差ＥＲの積の２次微分（１−Ｚ^−１）^２は、低
周波では値が小さく、高周波で値が大きくなる。つま
り、変換誤差ε０とε１との影響が低域では小さい故
に、必要な帯域における性能劣化（変換誤差ε０とε１
とに起因するノイズ増加）は十分に小さい。以上のよう
に、（４）式で表される特性を有する第２のノイズシェ
ーパ２２は、変換誤差の影響が極めて小さいデータ変換
器を実現する。

【００９７】《実施例２》図６〜図９は、本発明のデジ
タル／アナログ変換装置及びデジタル／アナログ変換方
法の第２の実施例を示す。 ［デジタル／アナログ変換装置の全体構成の説明（図
６）］図６は、本発明の第２の実施例のデジタル／アナ
ログ変換装置のブロック図を示す。図６において、１１
は入力端子、１２はデジタルフィルタ、１３は第１のノ
イズシェーパ、６１はマイクロコンピュータ、３３は１
ビットのＤ／Ａ変換器（ＤＡＣ）、３４及び１７は加算
器（アナログ加算器）、並びに１８は出力端子である。

【００９８】第１の実施例と同じ構成を有するブロック
には、同じ符号を付与している。従って、入力端子１
１、デジタルフィルタ１２、第１のノイズシェーパ１
３、１ビットのＤ／Ａ変換器（ＤＡＣ）３３、加算器
（アナログ加算器）３４及び１７、並びに出力端子１８
は、第１の実施例の同一符号のブロックと同じである。
マイクロコンピュータ６１は、入力部６２、中央処理装
置６３、記憶部６４、及び出力部６５を有する。中央処
理装置は、入力部６２から入力した信号、又は記憶部６
４から読み出した信号を処理して、処理結果を出力部６
５から出力し、又は記憶部６４に記憶する。

【００９９】マイクロコンピュータ６１は、ソフトウエ
アにより、第１の実施例におけるデコーダ１４及びパル
ス変換器３２と同様の機能を実行する。マイクロコンピ
ュータ６１は、例えば図９のフローチャートをオーバー
サンプリング周期の１／６倍の周期（１／３８４ｆｓ。
ｆｓ＝４４．１ｋＨｚとすると、５９μｓ）内で処理す
る必要がある。従って、出願時においては、極めて高性
能のマイクロコンピュータを採用する必要がある。しか
し、第２の実施例に採用可能なマイクロコンピュータの
コストは、今後、急速に下がると考えられる。又、第３
の実施例において例示するように、マイクロコンピュー
タ６１をパーソナルコンピュータに置き換えた他の実施
例は、出願時においても十分実用化が可能である。以
下、マイクロコンピュータ６１のソフトウエア動作のフ
ローチャートを示す。

【０１００】［ノイズシェーパ処理のフローチャートの
説明（図７）］図７は、ノイズシェーパ処理（第２のノ
イズシェーパ２２の機能に相当する。）のフローチャー
トを示す。１次遅延信号Ｚ１及び２次遅延信号の初期値
をＺ１＝０及びＺ２＝０に設定する（ステップ７１）。
ソフトウエア処理においては、記憶部６４が遅延器の役
割を果たす。新たな入力信号（第１の量子化信号）Ｘが
入力されると同時に割り込み信号が入り、ステップ７２
以下のステップが実行される。入力信号（第１の量子化
信号）Ｘを入力部６２から入力し、入力信号Ｘをレベル
変換する。例えば、Ｘが−５から６の値であれば、Ｘ＝
Ｘ＋５の式によりレベル変換を行い、Ｘを０から１１の
値にする。（ステップ７２）。次に、１次遅延信号Ｚ１
及び２次遅延信号Ｚ２を記憶部６４から読み出して、Ｓ
＝Ｘ＋Ｚ２−２×Ｚ１（Ｓは図２の加算器２０１の出力
信号に相当する。）、第２の量子化信号Ｑ＝Ｓ／ｋの商
（Ｑは第２の量子化器２０２の出力信号に相当す
る。）、及び第２の量子化誤差ＥＲ＝ｋ・Ｑ−Ｓ（ＥＲ
は減算器２０３の出力信号に相当する。）を計算する
（ステップ７３）。

【０１０１】次に、２次遅延信号Ｚ２及び１次遅延信号
Ｚ１の値を更新する。２次遅延信号Ｚ２をＺ２＝Ｚ１に
し、１次遅延信号Ｚ１をＺ１＝ＥＲにする（ステップ７
４）。次に、Ｑ、Ｚ１及びＺ２を記憶部６４に格納する
（ステップ７５）。以上で処理が完了する。新たな入力
信号Ｘが入力されると同時に割り込み信号が入り、ステ
ップ７２以下のステップを再び実行する。上記の処理
が、オーバーサンプリング周期（１／６４ｆｓ）ごとに
実行される。

【０１０２】［データ変換処理のフローチャートの説明
（図８）］図７の処理が完了すると（ステップ７５が完
了した状態）、図８の処理を行う。図８は、データ変換
処理（データ変換器２３の機能に相当する。）のフロー
チャートを示す。最初に、入力信号Ｘ並びにステップ７
５で記憶した１次遅延信号Ｚ１及び２次遅延信号Ｚ２を
読み出し、図８のフローチャートのための１次遅延信号
ＺＺ１及び２次遅延信号ＺＺ２をＺＺ１＝Ｚ１、ＺＺ２
＝Ｚ２とする（ステップ８１）。次に、カウンタｊをｊ
＝０に初期設定する（ステップ８２）。

【０１０３】次に、ｊ≧１２が成立するか否かをチェッ
クする（ステップ８３）。ｊ≧１２でなければ（ｊ＜１
２）ステップ８４に進む。ステップ８４において、Ｓ
（ｊ）＝Ｘ＋ＺＺ２−２×ＺＺ１を計算する（最初はｊ
＝０）。さらに、量子化信号Ｑ（ｊ）＝Ｓ（ｊ）／ｋの
商を計算する。Ｑ（ｊ）を記憶部６４に格納する（以上
がステップ８４）。次に、１次遅延信号ＺＺ１及び２次
遅延信号ＺＺ２をインクリメントする（ＺＺ１＝ＺＺ１
＋１及びＺＺ２＝ＺＺ２＋１）。１次遅延信号ＺＺ１及
び２次遅延信号ＺＺ２は閾値ｋでオーバーフローし０に
戻る。即ち、１次遅延信号ＺＺ１（又は２次遅延信号Ｚ
Ｚ２）がｋ−１である状態で１個インクリメントする
と、１次遅延信号ＺＺ１（又は２次遅延信号ＺＺ２）は
０になる（ステップ８５）。カウンタｊをインクリメン
トする（ｊ＝ｊ＋１）（ステップ８６）。ステップ８３
に戻って、ステップ８３からステップ８６を繰り返す。

【０１０４】もし、ＺＺ１＝１２になれば、ＺＺ１＝０
にする。同様に、ＺＺ２＝１２になれば、ＺＺ２＝０に
する。従って、ＺＺ１及びＺＺ２は、０から１１までの
異なる値を取る。

【０１０５】ｊ＝１２になると（ｊ≧１２）、ステップ
８３からステップ８７にジャンプする。ステップ８７に
ジャンプする状態において、Ｑ（０）〜Ｑ（１１）が記
憶部に格納されている。ｊが偶数値のＱ（ｊ）の総和Ｗ
（０）と、ｊが奇数値のＱ（ｊ）の総和Ｗ（１）を求め
る（ステップ８７）。（９）式と（１０）式と同じであ
る。

【０１０６】

【数４】

【０１０７】Ｗ（０）及びＷ（１）を格納する（ステッ
プ８８）。Ｗ（０）及びＷ（１）は、データ変換器２３
の出力信号及びデコーダ１４の出力信号に相当する。以
上で処理が完了する。上記の処理が、オーバーサンプリ
ング周期（１／６４ｆｓ）ごとに実行される。

【０１０８】［パルス変換処理のフローチャートの説明
（図９）］図９は、パルス変換処理（パルス変換器３２
の機能に相当する。）のフローチャートを示す。図９の
フローチャートは、オーバーサンプリング周期の６倍の
周期（１／３８４ｆｓ）ごとに実行される。図９のフロ
ーチャートは、１／３８４ｆｓの周期で発生するタイマ
ー割り込みによって、起動される。従って、１個のオー
バーサンプリング周期内に、６回のタイマー割り込みが
発生する。ステップ９１において、ｄ＜６が成立するか
否かをチェックする。ｄは、１個のオーバーサンプリン
グ周期（１／６４ｆｓ）内の何回目のタイマー割り込み
かを示すカウンタである（ｄ＝０〜５）。ｄ＜６が成立
すればステップ９３進む。ｄ＜６が成立しなければ（ｄ
＝６）、ｄ＝０に設定する（ステップ９２）。

【０１０９】ステップ９３において、ｄ≠０が成立する
か否かをチェックする。ｄ≠０が不成立であれば（ｄ＝
０）、ステップ９４に進む。ステップ９４において、マ
イクロコンピュータ６１の出力部６５の出力信号Ｒ
（０）〜Ｒ（５）を設定する。入力されたＷ（０）がＷ
（０）＝ｉの場合、６ビットデータＲ（０）〜Ｒ（５）
のうち、Ｒ（０）〜Ｒ（ｉ−１）を１、Ｒ（ｉ）〜Ｒ
（５）を０に設定する。具体的には、下記のように変換
する。 Ｗ（０）＝０の場合、Ｒ（０）＝０，Ｒ（１）＝０，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ Ｗ（０）＝１の場合、Ｒ（０）＝１，Ｒ（１）＝０，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ Ｗ（０）＝２の場合、Ｒ（０）＝１，Ｒ（１）＝１，Ｒ（２）＝０，・・・Ｒ（ ５）＝０ ： ： Ｗ（０）＝６の場合、Ｒ（０）＝１，Ｒ（１）＝１，Ｒ（２）＝１，・・・Ｒ（ ５）＝１ 以上がステップ９４である。

【０１１０】ステップ９５において、マイクロコンピュ
ータ６１の出力部６５の出力信号Ｒ（６）〜Ｒ（１１）
を設定する。入力されたＷ（１）がＷ（１）＝ｉの場
合、６ビットデータＲ（６）〜Ｒ（１１）のうち、Ｒ
（６）〜Ｒ（ｉ＋５）を１、Ｒ（ｉ＋６）〜Ｒ（１１）
を０に設定する。具体的には、下記のように変換する。 Ｗ（１）＝０の場合、Ｒ（６）＝０，Ｒ（７）＝０，Ｒ（８）＝０，・・・Ｒ（ １１）＝０ Ｗ（１）＝１の場合、Ｒ（６）＝１，Ｒ（７）＝０，Ｒ（８）＝０，・・・Ｒ（ １１）＝０ Ｗ（１）＝２の場合、Ｒ（６）＝１，Ｒ（７）＝１，Ｒ（８）＝０，・・・Ｒ（ １１）＝０ ： ： Ｗ（１）＝６の場合、Ｒ（６）＝１，Ｒ（７）＝１，Ｒ（８）＝１，・・・Ｒ（ １１）＝１ 以上がステップ９５である。

【０１１１】ステップ９５が終わるとステップ９７にジ
ャンプする。ステップ９７において、マイクロコンピュ
ータ６１の出力部６５の１２個の出力端子から出力信号
Ｒ（０）〜Ｒ（１１）を出力する。又、カウンタｄをイ
ンクリメントする（ｄ＝ｄ＋１）（ステップ９７）。以
上でｄ＝０の場合の処理を終了する。

【０１１２】ステップ９３において、ｄ≠０が成立すれ
ば（ｄ＝１〜５）、ステップ９６にジャンプする。ステ
ップ９６において、１２個の出力端子の出力信号Ｒ
（０）〜Ｒ（５）及び出力信号Ｒ（６）〜Ｒ（１１）を
下記のようにローテーションする。 Ｒ（０）→Ｒ（１）→Ｒ（２）→Ｒ（３）→Ｒ（４）→Ｒ（５）→Ｒ（０） Ｒ（６）→Ｒ（７）→Ｒ（８）→Ｒ（９）→Ｒ（１０）→Ｒ（１１）→Ｒ（１ １） （ステップ９６）

【０１１３】次に、マイクロコンピュータ６１の出力部
６５の１２個の出力端子から出力信号Ｒ（０）〜Ｒ（１
１）を出力する（各端子の出力信号は、ひとつずつロー
テーションしている。）。又、カウンタｄをインクリメ
ントする（ｄ＝ｄ＋１）（ステップ９７）。以上でｄ≠
０（ｄ＝１〜５）の場合の処理を終了する。図９のフロ
ーチャートを６回実行することにより（ｄ＝０〜５）、
図４に示す１オーバーサンプリング周期（１／６４ｆ
ｓ）の出力波形が得られる。上記のように、第２の実施
例は、一部の処理にソフトウエアを用いたデジタル／ア
ナログ変換装置及びデジタル／アナログ変換方法を実現
する。図６のデジタルフィルタ１２及び第１のノイズシ
ェーパ１３をハードウエアによる処理からマイクロコン
ピュータ６１のソフトウエアによる処理に置き換えるこ
とが可能である。

【０１１４】《実施例３》第３の実施例のデジタル／ア
ナログ変換装置は、基本的には第２の実施例のデジタル
／アナログ変換装置と同じ構成を有するが、図６の全体
構成図において、マイクロコンピュータ６１に代えてパ
ーソナルコンピュータを有し、図８のデータ変換処理の
フローチャートに代えて、図１２のフローチャートを有
する（マイクロコンピュータ６１をそのまま使用しても
良い。）。第３の実施例においては、図６におけるデジ
タルフィルタ１２、第１のノイズシェーパ１３、１ビッ
トのＤ／Ａ変換器３３、並びに加算器３４及び１７は、
パーソナルコンピュータのスロットに挿入されたカード
上に配置されている。例えば、第３の実施例のパーソナ
ルコンピュータはＤＶＤを搭載しており、デジタルオー
ディオ信号を記録したＤＶＤディスクを再生した場合、
再生信号の処理の一部であるデジタル／アナログ変換処
理を第３の実施例のデジタル／アナログ変換装置により
実行する。出力端子１８から出力されたアナログ音声信
号は、パーソナルコンピュータの内蔵スピーカの駆動装
置に伝送され、当該スピーカを駆動する。

【０１１５】図１２のフローチャートは、ステップ８２
からステップ８７までの処理をデータ変換テーブルを用
いて短時間に実行する。下記に、第３の実施例のデジタ
ル／アナログ変換装置が有するデータ変換テーブルの一
部を掲載する（例示）。データ変換テーブルは、入力信
号Ｘ、１次遅延信号Ｚ１、２次遅延信号Ｚ２をアドレス
信号とし、これらのアドレス信号により特定されるメモ
リに、加算信号Ｗ（０）及びＷ（１）が収納されてい
る。（８）式に入力信号Ｘ、１次遅延信号Ｚ１、及び２
次遅延信号Ｚ２を代入してＱ（ｊ）を求め（Ｚ１及びＺ
２をインクリメントして１２組のＺ１及びＺ２を求め、
それぞれのＺ１及びＺ２と入力信号Ｘとに基づくＱ
（ｊ）を求める。）、（９）式及び（１０）式にＱ
（ｊ）を代入してＷ（０）及びＷ（１）が求められる
（図８のフローチャートのステップ８２からステップ８
７までの処理により求めたＷ（０）及びＷ（１）と同じ
である。）。このようにして求められた加算信号Ｗ
（０）及びＷ（１）がデータ変換テーブルに格納されて
いる。

【０１１６】

【データ変換テーブル（一部）】 アドレス信号 ： データ信号 Ｘ＝３ Ｚ１＝１０ Ｚ２＝０ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝１ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝２ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝３ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝４ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝５ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝６ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝７ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝８ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝９ ： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝１０： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１０ Ｚ２＝１１： Ｗ（０）＝１ Ｗ（１）＝２ Ｘ＝３ Ｚ１＝１１ Ｚ２＝０ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝１ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝２ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝３ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝４ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝５ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝６ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝７ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝８ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝９ ： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝３ Ｚ１＝１１ Ｚ２＝１１： Ｗ（０）＝２ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝０ Ｚ２＝０ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝１ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝０ Ｚ２＝２ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝３ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝０ Ｚ２＝４ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝５ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝０ Ｚ２＝６ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝７ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝０ Ｚ２＝８ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝９ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝０ Ｚ２＝１０： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝０ Ｚ２＝１１： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝１ Ｚ２＝０ ： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝１ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝１ Ｚ２＝２ ： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝３ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝１ Ｚ２＝４ ： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝５ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝１ Ｚ２＝６ ： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝７ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝１ Ｚ２＝８ ： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝９ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝１ Ｚ２＝１０： Ｗ（０）＝３ Ｗ（１）＝１ Ｘ＝４ Ｚ１＝１ Ｚ２＝１１： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝２ Ｚ２＝０ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝２ Ｚ２＝１ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝２ Ｚ２＝２ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝２ Ｚ２＝３ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝２ Ｚ２＝４ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝２ Ｚ２＝５ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝２ Ｚ２＝６ ： Ｗ（０）＝２ Ｗ（１）＝２ Ｘ＝４ Ｚ１＝２ Ｚ２＝７ ： Ｗ（０）＝１ Ｗ（１）＝３ Ｘ＝４ Ｚ１＝２ Ｚ２＝８ ： Ｗ（０）＝２ Ｗ（１）＝２

【０１１７】第３の実施例のデジタル／アナログ変換装
置及びデジタル／アナログ変換方法のデータ変換処理の
フローチャートを、図１２を用いて説明する。図７及び
図９のフローチャートは、第２の実施例と同じである。
最初に、入力信号Ｘ並びにステップ７５で記憶した１次
遅延信号Ｚ１及び２次遅延信号Ｚ２を読み出す（ステッ
プ１２１）。次に、Ｘ，Ｚ１及びＺ２の値により定めら
れるアドレスに格納されているＷ（０）及びＷ（１）の
値を読み出す（ステップ１２２）。Ｗ（０）及びＷ
（１）の値を記憶部６４に格納する（ステップ１２
３）。以上で図８と同じ処理を完了する。従って、第２
の実施例（図８）に比べて、第３の実施例は非常に短い
時間で図１２の処理を完了出来る。上記のデータ変換テ
ーブルの大きさは、例えばＸ、Ｚ１及びＺ２が各１２値
を有する場合は、データ変換テーブルのアドレス空間
は、１２×１２×１２＝１．７ｋのサイズである。この
サイズは、パーソナルコンピュータのＲＡＭの大きさに
比べると非常に小さなサイズである。パーソナルコンピ
ュータの汎用のＲＡＭを利用して（専用の処理装置を用
いることなく）、図１２の処理を実行することが出来
る。

【０１１８】第２の実施例又は第３の実施例のデジタル
／アナログ変換方法のプログラムを記録した記録媒体
を、例えばオーバーサンプリングクロック等のクロック
発生器（コンピュータの内蔵クロックを利用しても良
い。）等とＤ／Ａ変換器３３並びに加算器３４及び１７
等のアナログ処理回路とを具備するパーソナルコンピュ
ータ（例えばこれらの回路を搭載するカードをスロット
に挿入している。）に入れて、前記プログラムをロード
して実行することにより、第２の実施例又は第３の実施
例のデジタル／アナログ変換方法を実現することが出来
る。コンピュータの処理能力に応じて、アナログ回路等
による処理を除く信号処理が、ハードウエアにより処理
する部分とプログラム（ソフトウエア）により処理する
残りの部分とに分けられる。どのように分けるかは任意
である。アナログ回路等による処理を除く信号処理の全
てを、プログラム（ソフトウエア）により処理すること
も出来る。

【０１１９】

【発明の効果】本発明によれば、従来よりも小型のデコ
ーダを用いて、従来よりも安価で小型で高精度のデジタ
ル／アナログ変換装置を実現することが出来るという有
利な効果が得られる。

【０１２０】本発明によれば、アナログ素子のバラツキ
による相対変換誤差の影響がほとんどない高精度のデジ
タル／アナログ変換装置を実現することが出来るという
有利な効果が得られる。

【０１２１】また、出力部を複数に分割することによ
り、出力部の動作周波数を低減することができるため、
出力部の発熱を削減出来るとともに、Ｄ／Ａ変換精度が
向上する。又、アナログ素子のバラツキによる相対変換
誤差がデジタル／アナログ変換精度に与える影響をＤＥ
Ｍ装置により低減して変換精度の向上を図ることができ
る。

【０１２２】本発明のデジタル／アナログ変換方法は、
例えばコンピュータ又はパーソナルコンピュータでのソ
フトウエアによるデジタルアナログ変換方法に適用でき
る。本発明によれば、ソフトウエアによる処理時間が短
いデジタル／アナログ変換方法を実現するという有利な
効果が得られる。従って、例えばマイクロコンピュータ
により、従来の方法では追い付かなかったソフトウエア
によるデジタル／アナログ変換処理を、実現できる。
又、例えばコンピュータで本発明のデジタルアナログ変
換方法を実施することにより、従来の方法よりもコンピ
ュータの処理能力の余裕を確保することが出来、例え
ば、当該コンピュータは同時に他の処理を平行して実行
することが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のデジタル／アナログ変
換装置の構成を示すブロック図。

【図２】本発明の第１の実施例のデジタル／アナログ変
換装置のデコーダの構成を示すブロック図。

【図３】本発明の第１の実施例におけるデジタル／アナ
ログ変換装置の出力部構成を示すブロック図。

【図４】本発明の第１の実施例におけるデジタル／アナ
ログ変換装置の出力部の各信号のタイミングチャート。

【図５】本発明の第１の実施例におけるデータ変換器及
びパルス変換器の構成を示すブロック図。

【図６】本発明の第２の実施例のデジタル／アナログ変
換装置の構成を示すブロック図。

【図７】本発明の第２の実施例におけるノイズシェーパ
処理のフローチャート。

【図８】本発明の第２の実施例におけるデータ変換処理
のフローチャート。

【図９】本発明の第２の実施例におけるパルス変換処理
のフローチャート。

【図１０】従来のデジタル／アナログ変換装置の構成を
示すブロック図

【図１１】従来のデジタル／アナログ変換装置のデコー
ダの構成を示すブロック図

【図１２】本発明の第３の実施例におけるデータ変換処
理のフローチャート。

【符号の説明】

１１、１００１ 入力端子 １２、１００２ デジタルフィルタ １３、１００３ 第１のノイズシェーパ １４、１００４ デコーダ １５ 第１の出力部 １６ 第２の出力部 １７ 加算器 １８ 出力端子 ２１、１１０２ レベル変換器 ２２、１１０３ 第２のノイズシェーパ ２３、１１０７ データ変換器 ２０１、５１ 加算器 ２０２、５２ 量子化器 ２０３、２０７、５３ 減算器 ２０４、２０５ 遅延器 ２０６、５４ ２倍の乗算器 ３２ パルス変換器 ３３、１００５ １ビットのデジタル／アナログ変換器
（ＤＡＣ） ３４、１００４ 加算器 １１０６ シェーピングフィルタ ５０ ２次ノイズシェーパ計算器 ５５、５６ データ入力端子付きカウンタ ５７ １２段シフトレジスタ ５８、５９ パラレル入力／シリアル入力切換付き６
段シフトレジスタ ６１ マイクロコンピュータ ６２ 入力部 ６３ 中央処理装置 ６４ 記憶部 ６５ 出力部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB08 BA01 BA06 CA07 CA10 CB04 CB06 CC03 CD02 CD03 CE01 CE04 CE07 CG01 5J064 AA04 BA00 BA06 BC07 BC08 BC09 BC12 BC16 BD03

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力したデジタル信号を低域濾波し、か
   つ前記デジタル信号のサンプリング周波数をｐ倍（ｐは
   ２以上の整数）するデジタルフィルタと、 前記デジタルフィルタの出力信号を量子化し第１の量子
   化信号を出力するとともに、量子化により生じた第１の
   量子化誤差をフィードバックする第１のフィードバック
   経路を有する第１のノイズシェーパと、 前記第１の量子化信号を入力して、ｍ個の（ｍは２以上
   の整数）加算信号を出力するデコーダと、 前記ｍ個の加算信号に基づいて複数のアナログ信号を生
   成する複数のデジタル／アナログ変換器と、前記複数の
   アナログ信号を加算する加算器とを有する出力部と、 を有するデジタル／アナログ変換装置であって、 前記デコーダは、 前記第１の量子化信号に第２のフィードバック経路の出
   力信号を加算し又は減算した信号を量子化して第２の量
   子化信号及び第２の量子化誤差を生成する第２の量子化
   器を有し、前記第２の量子化誤差を遅延して遅延信号を
   生成する少なくとも１個の遅延器を前記第２のフィード
   バック経路に有する第２のノイズシェーパと、 前記第１の量子化信号及び前記遅延信号に基づいて、前
   記遅延信号の値を異にするｎ個（ｎは２以上の整数）の
   前記第２のノイズシェーパが生成する第２の量子化信号
   と同一のｎ個又は（ｎ−１）個の第３の量子化信号を出
   力する信号生成装置と、 前記（ｎ−１）個の第３の量子化信号及び前記第２の量
   子化信号の少なくとも一部又は前記ｎ個の第３の量子化
   信号の少なくとも一部を加算した前記ｍ個の加算信号を
   生成する装置と、を有する、 ことを特徴とするデジタル／アナログ変換装置。
2. 【請求項２】 前記第２のノイズシェーパが、ｋ・Ｑ＝
   Ｘ＋（Ｚ^−１−１） ^２・ＥＲ（Ｘは前記第１の量子化信
   号であり、Ｚ^−１はＺ変換の１次の遅延を表し、Ｑは第
   ２の量子化信号であり、ｋは量子化の閾値であり、ＥＲ
   は量子化による誤差信号である。）で表される２次のノ
   イズシェーピング処理をすることを特徴とする請求項１
   に記載のデジタル／アナログ変換装置。
3. 【請求項３】 前記ｍ個の加算信号のそれぞれが、前記
   （ｎ−１）個の第３の量子化信号及び前記第２の量子化
   信号の中からｍ個ごとにｎ／ｍ個以上の前記量子化信号
   を加算した加算信号、又は前記ｎ個の第３の量子化信号
   の中からｍ個ごとにｎ／ｍ個以上の前記量子化信号を加
   算した加算信号であって、加算する量子化信号の少なく
   とも一部を互いに異にする加算信号であることを特徴と
   する請求項１又は請求項２に記載のデジタル／アナログ
   変換装置。
4. 【請求項４】 前記ｍ個の加算信号のそれぞれ（以下
   「前記加算信号」と言う。）を、前記加算信号の出力階
   調数ｃ個（ｃは２以上の整数）としたとき（ｃ−１）個
   の１ビットの出力信号に変換し、前記１ビットの出力信
   号を（ｃ−１）個の１ビットデジタル／アナログ変換器
   によりアナログ信号に変換し、かつ、 前記加算信号の１サンプリング周期内に、（ｃ−１）個
   の前記１ビットの出力信号のそれぞれが、（ｃ−１）個
   の前記１ビットデジタル／アナログ変換器全てによりア
   ナログ信号に少なくとも１回変換される、 ことを特徴とする請求項１から請求項３のいずれかの請
   求項に記載のデジタル／アナログ変換装置。
5. 【請求項５】 前記信号生成装置が、前記第１の量子化
   信号及び前記遅延信号に基づいて、繰り返し前記遅延信
   号に一定数を加算し又は減算することにより、前記遅延
   信号の値を異にするｎ個（ｎは２以上の整数）の前記第
   ２のノイズシェーパが生成する第２の量子化信号と同一
   のｎ個又は（ｎ−１）個の第３の量子化信号を出力す
   る、 ことを特徴とする請求項１から請求項４のいずれかの請
   求項に記載のデジタル／アナログ変換装置。
6. 【請求項６】 入力したデジタル信号を低域濾波し、か
   つ前記デジタル信号のサンプリング周波数をｐ倍（ｐは
   ２以上の整数）するデジタルフィルタ・ステップと、 前記デジタルフィルタ・ステップで生成された信号を量
   子化し第１の量子化信号を生成するとともに、量子化に
   より生じた量子化誤差をフィードバックする第１のフィ
   ードバック・ステップを有する第１のノイズシェーパ・
   ステップと、 前記第１の量子化信号を入力して、ｍ個の（ｍは２以上
   の整数）加算信号を生成するデコーダ・ステップと、 前記ｍ個の加算信号を複数のデジタル／アナログ変換器
   に入力して複数のアナログ信号を生成するデジタル／ア
   ナログ変換ステップと、前記複数のアナログ信号を加算
   する加算ステップとを有する出力ステップと、 を有するデジタル／アナログ変換方法であって、 前記デコーダ・ステップは、 前記第１の量子化信号に第２のフィードバック・ステッ
   プの生成信号を加算し又は減算した信号を量子化して第
   ２の量子化信号及び第２の量子化誤差を生成する第２の
   量子化ステップと、前記第２の量子化誤差を遅延して遅
   延信号を生成する少なくとも１個の遅延ステップを有す
   る前記第２のフィードバック・ステップと、を有する第
   ２のノイズシェーパ・ステップと、 前記第１の量子化信号及び前記遅延信号に基づいて、前
   記遅延信号の値を異にするｎ個（ｎは２以上の整数）の
   前記第２のノイズシェーパ・ステップが生成する第２の
   量子化信号と同一のｎ個又は（ｎ−１）個の第３の量子
   化信号を出力する信号生成ステップと、 前記（ｎ−１）個の第３の量子化信号及び前記第２の量
   子化信号の少なくとも一部又は前記ｎ個の第３の量子化
   信号の少なくとも一部を加算した前記ｍ個の加算信号を
   生成するステップと、を有する、 ことを特徴とするデジタル／アナログ変換方法。
7. 【請求項７】 前記信号生成ステップは、前記第１の量
   子化信号及び前記遅延信号に基づいて、繰り返し前記遅
   延信号に一定数を加算し又は減算することにより、前記
   遅延信号の値を異にするｎ個（ｎは２以上の整数）の前
   記第２のノイズシェーパ・ステップが生成する第２の量
   子化信号と同一のｎ個又は（ｎ−１）個の第３の量子化
   信号を生成する、 ことを特徴とする請求項６に記載のデジタル／アナログ
   変換方法。
8. 【請求項８】 入力したデジタル信号を低域濾波し、か
   つ前記デジタル信号のサンプリング周波数をｐ倍（ｐは
   ２以上の整数）するデジタルフィルタ・ステップと、 前記デジタルフィルタ・ステップで生成された信号を量
   子化し第１の量子化信号を生成するとともに、量子化に
   より生じた量子化誤差をフィードバックする第１のフィ
   ードバック・ステップを有する第１のノイズシェーパ・
   ステップと、 前記第１の量子化信号を入力して、ｍ個の（ｍは２以上
   の整数）加算信号を生成するデコーダ・ステップと、 前記ｍ個の加算信号を複数のデジタル／アナログ変換器
   に入力して複数のアナログ信号を生成するデジタル／ア
   ナログ変換ステップと、前記複数のアナログ信号を加算
   する加算ステップとを有する出力ステップと、 を有するデジタル／アナログ変換方法であって、 前記デコーダ・ステップは、 前記第１の量子化信号に第２のフィードバック・ステッ
   プの生成信号を加算し又は減算した信号を量子化して第
   ２の量子化信号及び第２の量子化誤差を生成する第２の
   量子化ステップと、前記第２の量子化誤差を遅延して遅
   延信号を生成する少なくとも１個の遅延ステップを有す
   る前記第２のフィードバック・ステップと、を有する第
   ２のノイズシェーパ・ステップと、 前記第１の量子化信号及び前記遅延信号に基づいて定め
   られる、変換テーブルの値により前記ｍ個の加算信号を
   生成する信号生成ステップと、を有する、 ことを特徴とするデジタル／アナログ変換方法。