JP2001274677A - クロスカップル負荷型論理回路 - Google Patents
クロスカップル負荷型論理回路Info
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Abstract
(57)【要約】
【課題】 動作の高速化を図ることが可能なクロスカッ
プル負荷型論理回路を提供すること。 【解決手段】 クロック信号CLKに応答して、複数のダ
イナミックノードD1〜D5それぞれに高電位Ｖｃを供給す
るＰＭＯＳ１と、入力信号に応答して、高電位Ｖｃとさ
れた複数のダイナミックノードD1〜D5のうち、いずれか
一つを放電するＮＭＯＳ回路２と、放電されたダイナミ
ックノードの電位に応答して、この放電されたダイナミ
ックノード以外のダイナミックノードに、高電位Ｖｃを
供給する負荷ＰＭＯＳ群３とを具備する。そして、負荷
ＰＭＯＳ群３を、複数のダイナミックノードD1〜D5それ
ぞれに、抵抗４を介して接続する。
プル負荷型論理回路を提供すること。 【解決手段】 クロック信号CLKに応答して、複数のダ
イナミックノードD1〜D5それぞれに高電位Ｖｃを供給す
るＰＭＯＳ１と、入力信号に応答して、高電位Ｖｃとさ
れた複数のダイナミックノードD1〜D5のうち、いずれか
一つを放電するＮＭＯＳ回路２と、放電されたダイナミ
ックノードの電位に応答して、この放電されたダイナミ
ックノード以外のダイナミックノードに、高電位Ｖｃを
供給する負荷ＰＭＯＳ群３とを具備する。そして、負荷
ＰＭＯＳ群３を、複数のダイナミックノードD1〜D5それ
ぞれに、抵抗４を介して接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、クロスカップル
負荷型論理回路に関する。
負荷型論理回路に関する。
【０００２】
【従来の技術】図１２は、従来のクロスカップル負荷型
論理回路を用いて構成したデコード回路を示す回路図、
図１３は、従来のクロスカップル負荷型論理回路の基本
構成を示す回路図である。
論理回路を用いて構成したデコード回路を示す回路図、
図１３は、従来のクロスカップル負荷型論理回路の基本
構成を示す回路図である。
【０００３】図１２に示すデコード回路は、図１３に示
すクロスカップル負荷型論理回路を、５つ組み合わせて
構成したものである。このデコード回路は、入力信号を
受け、ＮＭＯＳ回路１０２（１０２-1〜１０２-5）の論
理で、５つの出力ＯＵＴ（ＯＵＴ１〜ＯＵＴ５）のうち
一つを選択する回路である。その動作を、以下説明す
る。
すクロスカップル負荷型論理回路を、５つ組み合わせて
構成したものである。このデコード回路は、入力信号を
受け、ＮＭＯＳ回路１０２（１０２-1〜１０２-5）の論
理で、５つの出力ＯＵＴ（ＯＵＴ１〜ＯＵＴ５）のうち
一つを選択する回路である。その動作を、以下説明す
る。
【０００４】クロック信号CLKが“LOW”レベルのときは
プリチャージ期間である。
プリチャージ期間である。
【０００５】プリチャージ期間では、ＰＭＯＳ１０１
（１０１-1〜１０１-5）はそれぞれオンし、５つのダイ
ナミックノードＤ（Ｄ１〜Ｄ５）それぞれに高電位Ｖｃ
を供給し、これらダイナミックノードＤをそれぞれ、
“HIGH”レベルプリチャージする。このとき、出力ＯＵ
Ｔの論理レベルは全て“LOW”レベルである。また、ダ
イナミックノードＤの電位により制御される負荷ＰＭＯ
Ｓ群１０３はそれぞれオフする。
（１０１-1〜１０１-5）はそれぞれオンし、５つのダイ
ナミックノードＤ（Ｄ１〜Ｄ５）それぞれに高電位Ｖｃ
を供給し、これらダイナミックノードＤをそれぞれ、
“HIGH”レベルプリチャージする。このとき、出力ＯＵ
Ｔの論理レベルは全て“LOW”レベルである。また、ダ
イナミックノードＤの電位により制御される負荷ＰＭＯ
Ｓ群１０３はそれぞれオフする。
【０００６】クロック信号CLKが“LOW”レベルから“HI
GH”レベルとなると、プリチャージ期間から判定期間に
移行する。
GH”レベルとなると、プリチャージ期間から判定期間に
移行する。
【０００７】判定期間では、入力信号がＮＭＯＳ回路１
０２それぞれに入力される。これらＮＭＯＳ回路１０２
の論理は入力信号によって決定し、一つだけが選択さ
れ、選択されたＮＭＯＳ回路１０２に接続されているダ
イナミックノードＤのみが低電位Ｖｓに接続される。こ
れにより、選択された一つのダイナミックノードＤのみ
がディスチャージされ、“HIGH”レベルから“LOW”レ
ベルとなる。このとき、選択されていない残りの四つの
ダイナミックノードＤはそれぞれ、負荷ＰＭＯＳ群１０
３によって高電位Ｖｃに接続され、“HIGH”レベルの状
態を保つ。
０２それぞれに入力される。これらＮＭＯＳ回路１０２
の論理は入力信号によって決定し、一つだけが選択さ
れ、選択されたＮＭＯＳ回路１０２に接続されているダ
イナミックノードＤのみが低電位Ｖｓに接続される。こ
れにより、選択された一つのダイナミックノードＤのみ
がディスチャージされ、“HIGH”レベルから“LOW”レ
ベルとなる。このとき、選択されていない残りの四つの
ダイナミックノードＤはそれぞれ、負荷ＰＭＯＳ群１０
３によって高電位Ｖｃに接続され、“HIGH”レベルの状
態を保つ。
【０００８】この回路の特徴は、通常のダイナミック回
路とは異なり、選択されたダイナミックノードＤの電位
に応答して、選択されていない残りのダイナミックノー
ドＤの電位を“HIGH”レベルの状態に保つことである。
これにより、例えば判定期間において、選択されていな
いダイナミックノードＤが電気的にフローティング状態
となる事情を解消でき、優れたノイズ耐性を得ることが
できる。
路とは異なり、選択されたダイナミックノードＤの電位
に応答して、選択されていない残りのダイナミックノー
ドＤの電位を“HIGH”レベルの状態に保つことである。
これにより、例えば判定期間において、選択されていな
いダイナミックノードＤが電気的にフローティング状態
となる事情を解消でき、優れたノイズ耐性を得ることが
できる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
クロスカップル負荷型論理回路では、ダイナミックノー
ドD1〜D5それぞれに負荷ＰＭＯＳ群１０３が接続されて
いる。つまり、ダイナミックノードＤの容量には、ダイ
ナミックノードＤの配線容量の他、負荷ＰＭＯＳ群１０
３のドレインと半導体基板との間のｐｎジャンクション
容量が、さらに付加される。
クロスカップル負荷型論理回路では、ダイナミックノー
ドD1〜D5それぞれに負荷ＰＭＯＳ群１０３が接続されて
いる。つまり、ダイナミックノードＤの容量には、ダイ
ナミックノードＤの配線容量の他、負荷ＰＭＯＳ群１０
３のドレインと半導体基板との間のｐｎジャンクション
容量が、さらに付加される。
【００１０】このような構成では、ダイナミックノード
Ｄの数が増えるにしたがって、負荷ＰＭＯＳ群１０３を
構成するＰＭＯＳの数が増え、ダイナミックノードＤの
容量は、益々増加するようになる。ダイナミックノード
Ｄの容量が増加すれば、ダイナミックノードのチャージ
やディスチャージに要する時間が増大する。このため、
例えば図１２に示すデコード回路であると、ダイナミッ
クノードＤに入力を接続した出力インバータ１０５（１
０５-1〜１０５-5）の出力ＯＵＴがそれぞれ確定するま
での時間が増加し、動作の高速化が妨げられてしまう。
Ｄの数が増えるにしたがって、負荷ＰＭＯＳ群１０３を
構成するＰＭＯＳの数が増え、ダイナミックノードＤの
容量は、益々増加するようになる。ダイナミックノード
Ｄの容量が増加すれば、ダイナミックノードのチャージ
やディスチャージに要する時間が増大する。このため、
例えば図１２に示すデコード回路であると、ダイナミッ
クノードＤに入力を接続した出力インバータ１０５（１
０５-1〜１０５-5）の出力ＯＵＴがそれぞれ確定するま
での時間が増加し、動作の高速化が妨げられてしまう。
【００１１】この発明は、上記の事情に鑑み為されたも
ので、その目的は、動作の高速化を図ることが可能なク
ロスカップル負荷型論理回路を提供することにある。
ので、その目的は、動作の高速化を図ることが可能なク
ロスカップル負荷型論理回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係るクロスカップル負荷型論理回路は、
タイミング制御信号に応答して、複数のダイナミックノ
ードそれぞれに、初期電位を供給するトランジスタと、
入力信号に応答して、前記初期電位とされた複数のダイ
ナミックノードから、いずれか一つを選択し、選択した
ダイナミックノードの電位を、前記初期電位とは異なる
電位に遷移させる回路と、前記初期電位とは異なる電位
に遷移されたダイナミックノードの電位に応答して、こ
の初期電位とは異なる電位に遷移されたダイナミックノ
ード以外のダイナミックノードに、前記初期電位を供給
する負荷トランジスタ群とを具備し、前記負荷トランジ
スタ群を、前記複数のダイナミックノードそれぞれに、
抵抗を介して接続したことを特徴としている。
に、この発明に係るクロスカップル負荷型論理回路は、
タイミング制御信号に応答して、複数のダイナミックノ
ードそれぞれに、初期電位を供給するトランジスタと、
入力信号に応答して、前記初期電位とされた複数のダイ
ナミックノードから、いずれか一つを選択し、選択した
ダイナミックノードの電位を、前記初期電位とは異なる
電位に遷移させる回路と、前記初期電位とは異なる電位
に遷移されたダイナミックノードの電位に応答して、こ
の初期電位とは異なる電位に遷移されたダイナミックノ
ード以外のダイナミックノードに、前記初期電位を供給
する負荷トランジスタ群とを具備し、前記負荷トランジ
スタ群を、前記複数のダイナミックノードそれぞれに、
抵抗を介して接続したことを特徴としている。
【００１３】上記構成を有するクロスカップル負荷型論
理回路であると、負荷トランジスタ群を、複数のダイナ
ミックノードそれぞれに、抵抗を介して接続するので、
ダイナミックノードの容量を減少させることができる。
ダイナミックノードの容量が減少させることにより、こ
のダイナミックノードのチャージやディスチャージに要
する時間を短縮することができる。よって、動作の高速
化を図ることが可能なクロスカップル負荷型論理回路を
得ることができる。
理回路であると、負荷トランジスタ群を、複数のダイナ
ミックノードそれぞれに、抵抗を介して接続するので、
ダイナミックノードの容量を減少させることができる。
ダイナミックノードの容量が減少させることにより、こ
のダイナミックノードのチャージやディスチャージに要
する時間を短縮することができる。よって、動作の高速
化を図ることが可能なクロスカップル負荷型論理回路を
得ることができる。
【００１４】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１５】（第１の実施形態）図１は、この発明の第
１の実施形態に係るクロスカップル負荷型論理回路を用
いて構成したデコード回路を示す回路図、図２は、この
発明の第１の実施形態に係るクロスカップル負荷型論理
回路の基本構成を示す回路図である。
１の実施形態に係るクロスカップル負荷型論理回路を用
いて構成したデコード回路を示す回路図、図２は、この
発明の第１の実施形態に係るクロスカップル負荷型論理
回路の基本構成を示す回路図である。
【００１６】図１、図２に示すように、高電位Ｖｃが供
給される高電位電源端と、低電位Ｖｓが供給される低電
位電源端との間には、ＰＭＯＳ１（１-1〜１-5）、およ
びＮＭＯＳ回路２（２-1〜２-5）が直列に接続されてい
る。
給される高電位電源端と、低電位Ｖｓが供給される低電
位電源端との間には、ＰＭＯＳ１（１-1〜１-5）、およ
びＮＭＯＳ回路２（２-1〜２-5）が直列に接続されてい
る。
【００１７】ＰＭＯＳ１にはそれぞれ、デコード回路の
動作タイミングを制御するタイミング制御信号として、
クロック信号CLKが供給される。ＰＭＯＳ１はそれぞ
れ、クロック信号に応答し、ＰＭＯＳ１とＮＭＯＳ回路
２との接続ノードＤ（Ｄ１〜Ｄ５）それぞれに対して高
電位Ｖｃを供給する。本明細書では、ＰＭＯＳ１とＮＭ
ＯＳ回路２との接続ノードＤを、以下ダイナミックノー
ドと呼ぶ。
動作タイミングを制御するタイミング制御信号として、
クロック信号CLKが供給される。ＰＭＯＳ１はそれぞ
れ、クロック信号に応答し、ＰＭＯＳ１とＮＭＯＳ回路
２との接続ノードＤ（Ｄ１〜Ｄ５）それぞれに対して高
電位Ｖｃを供給する。本明細書では、ＰＭＯＳ１とＮＭ
ＯＳ回路２との接続ノードＤを、以下ダイナミックノー
ドと呼ぶ。
【００１８】ＮＭＯＳ回路２にはそれぞれ入力信号が供
給される。ＮＭＯＳ回路２はそれぞれ入力信号に応答
し、複数のダイナミックノードＤのうち、いずれか一つ
を選択する。これにより、複数の出力ＯＵＴ（OUT1〜OU
T5）のうちの一つが選択される。
給される。ＮＭＯＳ回路２はそれぞれ入力信号に応答
し、複数のダイナミックノードＤのうち、いずれか一つ
を選択する。これにより、複数の出力ＯＵＴ（OUT1〜OU
T5）のうちの一つが選択される。
【００１９】各ダイナミックノードＤはそれぞれ、他の
ダイナミックノードＤに対して、負荷ＰＭＯＳ３を介し
て互いにクロスカップル接続されている。負荷ＰＭＯＳ
３はそれぞれ、高電位Ｖｃが供給される高電位電源端
と、共通接続ノードＳＤ（ＳＤ１〜ＳＤ５）との間に接
続される。本明細書では、共通接続ノードＳＤを便宜
上、以下サブダイナミックノードと呼ぶ。このサブダイ
ナミックノードＳＤはそれぞれ、ダイナミックノードＤ
それぞれに対応して設けられ、抵抗Ｒ（Ｒ１〜Ｒ５）を
介して、対応するダイナミックノードＤに接続される。
本例では、抵抗Ｒの一例として、ダイナミックノードＤ
と、サブダイナミックノードとの間に接続されたＰＭＯ
Ｓ４（４-1〜４-4）を示す。また、本例のＰＭＯＳ４
は、ゲートを低電位Ｖｓが供給される低電位電源端に接
続したノーマリーオン型のＰＭＯＳである。
ダイナミックノードＤに対して、負荷ＰＭＯＳ３を介し
て互いにクロスカップル接続されている。負荷ＰＭＯＳ
３はそれぞれ、高電位Ｖｃが供給される高電位電源端
と、共通接続ノードＳＤ（ＳＤ１〜ＳＤ５）との間に接
続される。本明細書では、共通接続ノードＳＤを便宜
上、以下サブダイナミックノードと呼ぶ。このサブダイ
ナミックノードＳＤはそれぞれ、ダイナミックノードＤ
それぞれに対応して設けられ、抵抗Ｒ（Ｒ１〜Ｒ５）を
介して、対応するダイナミックノードＤに接続される。
本例では、抵抗Ｒの一例として、ダイナミックノードＤ
と、サブダイナミックノードとの間に接続されたＰＭＯ
Ｓ４（４-1〜４-4）を示す。また、本例のＰＭＯＳ４
は、ゲートを低電位Ｖｓが供給される低電位電源端に接
続したノーマリーオン型のＰＭＯＳである。
【００２０】次に、その動作を説明する。
【００２１】クロック信号CLKが“LOW”レベルのときは
プリチャージ期間である。
プリチャージ期間である。
【００２２】プリチャージ期間では、ＰＭＯＳ１がそれ
ぞれオンし、ダイナミックノードＤそれぞれに、高電位
Ｖｃが供給される。これにより、ダイナミックノードＤ
はそれぞれ、初期電位として“HIGH”レベルにプリチャ
ージされる。
ぞれオンし、ダイナミックノードＤそれぞれに、高電位
Ｖｃが供給される。これにより、ダイナミックノードＤ
はそれぞれ、初期電位として“HIGH”レベルにプリチャ
ージされる。
【００２３】このとき、出力インバータ５（５-1〜５-
5）それぞれの出力ＯＵＴの論理レベルは、ダイナミッ
クノードＤが全て“HIGH”レベルであることから、全て
“LOW”レベルである。また、負荷ＰＭＯＳ３は、ダイ
ナミックノードＤが全て“HIGH”レベルであることか
ら、全てオフしている。
5）それぞれの出力ＯＵＴの論理レベルは、ダイナミッ
クノードＤが全て“HIGH”レベルであることから、全て
“LOW”レベルである。また、負荷ＰＭＯＳ３は、ダイ
ナミックノードＤが全て“HIGH”レベルであることか
ら、全てオフしている。
【００２４】クロック信号CLKが“LOW”レベルから“HI
GH”レベルとなると、プリチャージ期間から判定期間に
移行する。
GH”レベルとなると、プリチャージ期間から判定期間に
移行する。
【００２５】判定期間では、ＰＭＯＳ１がそれぞれオフ
する。また、入力信号が、ＮＭＯＳ回路２に入力され
る。ＮＭＯＳ回路２は、入力信号に応答して、ダイナミ
ックノードＤのいずれか一つを選択し、選択したダイナ
ミックノードＤを低電位Ｖｓに接続する。この結果、選
択された一つのダイナミックノードＤが“HIGH”レベル
から“LOW”レベルにディスチャージされる。この後、
サブダイナミックノードＳＤが、ＰＭＯＳ４の抵抗を介
した時間だけ、遅れてディスチャージされる。
する。また、入力信号が、ＮＭＯＳ回路２に入力され
る。ＮＭＯＳ回路２は、入力信号に応答して、ダイナミ
ックノードＤのいずれか一つを選択し、選択したダイナ
ミックノードＤを低電位Ｖｓに接続する。この結果、選
択された一つのダイナミックノードＤが“HIGH”レベル
から“LOW”レベルにディスチャージされる。この後、
サブダイナミックノードＳＤが、ＰＭＯＳ４の抵抗を介
した時間だけ、遅れてディスチャージされる。
【００２６】このようにして、選択されたダイナミック
ノードＤに入力を接続した出力インバータ５の出力ＯＵ
Ｔのみ、その論理レベルが“LOW”レベルから“HIGH”
レベルとなる。また、選択されたダイナミックノードＤ
にゲートを接続した負荷ＰＭＯＳ３はオンし、選択され
ていない残りのダイナミックノードＤに、高電位Ｖｃ
を、サブダイナミックノードＳＤ、およびＰＭＯＳ４を
介して供給する。これにより、選択されていない残りの
ダイナミックノードＤの電位は、“HIGH”レベルを維持
する。
ノードＤに入力を接続した出力インバータ５の出力ＯＵ
Ｔのみ、その論理レベルが“LOW”レベルから“HIGH”
レベルとなる。また、選択されたダイナミックノードＤ
にゲートを接続した負荷ＰＭＯＳ３はオンし、選択され
ていない残りのダイナミックノードＤに、高電位Ｖｃ
を、サブダイナミックノードＳＤ、およびＰＭＯＳ４を
介して供給する。これにより、選択されていない残りの
ダイナミックノードＤの電位は、“HIGH”レベルを維持
する。
【００２７】このような第１の実施形態であると、ダイ
ナミックノードＤに付加されるｐｎジャンクション容量
は、ＰＭＯＳ４のｐ型ドレインとｎ型半導体基板（もし
くはｎ型ウェル）との間のｐｎジャンクション容量のみ
となる。このため、ダイナミックノードＤの容量は、図
１２、図１３に示した従来の回路に比べて減少する。
ナミックノードＤに付加されるｐｎジャンクション容量
は、ＰＭＯＳ４のｐ型ドレインとｎ型半導体基板（もし
くはｎ型ウェル）との間のｐｎジャンクション容量のみ
となる。このため、ダイナミックノードＤの容量は、図
１２、図１３に示した従来の回路に比べて減少する。
【００２８】ただし、ダイナミックノードＤおよびサブ
ダイナミックノードＳＤをそれぞれ“LOW”レベルに完
全に放電するまでの時間は、図１２、図１３に示した回
路のダイナミックノードＤを“LOW”レベルに完全に放
電するまでの時間とさほど変わりはない。
ダイナミックノードＳＤをそれぞれ“LOW”レベルに完
全に放電するまでの時間は、図１２、図１３に示した回
路のダイナミックノードＤを“LOW”レベルに完全に放
電するまでの時間とさほど変わりはない。
【００２９】しかし、ダイナミックノードＤの容量が減
少されているので、ダイナミックノードＤの電位を、
“HIGH”レベルから、出力インバータ５のしきい値レベ
ルまで遷移させる時間は、本第１の実施形態のほうが速
まる。
少されているので、ダイナミックノードＤの電位を、
“HIGH”レベルから、出力インバータ５のしきい値レベ
ルまで遷移させる時間は、本第１の実施形態のほうが速
まる。
【００３０】よって、本第１の実施形態によれば、プリ
チャージ期間から判定期間に移行し、出力ＯＵＴの論理
レベルが確定するまでの時間の短縮が可能となり、動作
の高速化を達成できる。
チャージ期間から判定期間に移行し、出力ＯＵＴの論理
レベルが確定するまでの時間の短縮が可能となり、動作
の高速化を達成できる。
【００３１】また、ダイナミックノードＤの容量が減少
されているので、ダイナミックノードＤを初期電位にプ
リチャージするのに必要な時間も、本第１の実施形態の
ほうが少なくても済む。このため、プリチャージ期間の
短縮も可能となる。
されているので、ダイナミックノードＤを初期電位にプ
リチャージするのに必要な時間も、本第１の実施形態の
ほうが少なくても済む。このため、プリチャージ期間の
短縮も可能となる。
【００３２】このように第１の実施形態に係るクロスカ
ップル負荷型論理回路によれば、ダイナミックノードＤ
の容量を減少させたことで、動作の高速化を図ることが
可能である。
ップル負荷型論理回路によれば、ダイナミックノードＤ
の容量を減少させたことで、動作の高速化を図ることが
可能である。
【００３３】（第２の実施形態）図３は、この発明の第
２の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
２の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００３４】図３に示すように、第２の実施形態が第１
の実施形態と異なるところは、ＰＭＯＳ４を、クロック
信号CLKと逆相のクロック信号/CLKで制御するようにし
たことである。
の実施形態と異なるところは、ＰＭＯＳ４を、クロック
信号CLKと逆相のクロック信号/CLKで制御するようにし
たことである。
【００３５】このようにＰＭＯＳ４を、逆相のクロック
信号/CLKで制御することで、ＰＭＯＳ４を、プリチャー
ジ期間中オフさせておくことができる。これにより、ダ
イナミックノードＤは、プリチャージ期間中、サブダイ
ナミックノードＳＤから分離される。
信号/CLKで制御することで、ＰＭＯＳ４を、プリチャー
ジ期間中オフさせておくことができる。これにより、ダ
イナミックノードＤは、プリチャージ期間中、サブダイ
ナミックノードＳＤから分離される。
【００３６】このような第２の実施形態であると、第１
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
【００３７】さらに、ダイナミックノードＤを、プリチ
ャージ期間中、サブダイナミックノードＳＤから分離で
きる。このため、プリチャージ期間中、ＰＭＯＳ１は、
ほぼダイナミックノードＤのみをプリチャージすれば良
いことになる。
ャージ期間中、サブダイナミックノードＳＤから分離で
きる。このため、プリチャージ期間中、ＰＭＯＳ１は、
ほぼダイナミックノードＤのみをプリチャージすれば良
いことになる。
【００３８】よって、第２の実施形態によれば、第１の
実施形態に比べて、ダイナミックノードＤが“HIGH”レ
ベルにプリチャージされるまでの時間を、さらに短縮で
きる、という利点を得ることができる。
実施形態に比べて、ダイナミックノードＤが“HIGH”レ
ベルにプリチャージされるまでの時間を、さらに短縮で
きる、という利点を得ることができる。
【００３９】（第３の実施形態）図４は、この発明の第
３の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
３の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００４０】図４に示すように、第３の実施形態が第１
の実施形態と異なるところは、ＰＭＯＳ４を、逆相のク
ロック信号/CLKを、さらにディレイ６で遅延させた信号
で制御するようにしたことである。
の実施形態と異なるところは、ＰＭＯＳ４を、逆相のク
ロック信号/CLKを、さらにディレイ６で遅延させた信号
で制御するようにしたことである。
【００４１】このようにＰＭＯＳ４を、逆相のクロック
信号/CLKを、さらに遅延させた信号で制御することで、
ＰＭＯＳ４を、判定期間中の少なくとも一部の期間にお
いても、オフさせておくことができるようになる。これ
により、ダイナミックノードＤは、判定期間の一部の期
間中、サブダイナミックノードＳＤから分離されるよう
になる。
信号/CLKを、さらに遅延させた信号で制御することで、
ＰＭＯＳ４を、判定期間中の少なくとも一部の期間にお
いても、オフさせておくことができるようになる。これ
により、ダイナミックノードＤは、判定期間の一部の期
間中、サブダイナミックノードＳＤから分離されるよう
になる。
【００４２】このような第３の実施形態であると、第１
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
【００４３】さらに、ダイナミックノードＤを、判定期
間の一部の期間中、サブダイナミックノードＳＤから分
離できる。このため、判定期間の一部の期間中、ＮＭＯ
Ｓ回路２は、ダイナミックノードＤのみをディスチャー
ジすれば良いことになる。
間の一部の期間中、サブダイナミックノードＳＤから分
離できる。このため、判定期間の一部の期間中、ＮＭＯ
Ｓ回路２は、ダイナミックノードＤのみをディスチャー
ジすれば良いことになる。
【００４４】よって、第３の実施形態によれば、第１の
実施形態に比べて、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
実施形態に比べて、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
【００４５】（第４の実施形態）図５は、この発明の第
４の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
４の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００４６】図５に示すように、第４の実施形態が第１
の実施形態と異なるところは、ＰＭＯＳ４を、このＰＭ
ＯＳ４に接続されるダイナミックノードＤ（図ではＤ
１）を除いた、他のダイナミックノードＤ（図ではＤ
２、Ｄ３、…、Ｄｎ）の論理積（ＡＮＤ）で制御するよ
うにしたことである。
の実施形態と異なるところは、ＰＭＯＳ４を、このＰＭ
ＯＳ４に接続されるダイナミックノードＤ（図ではＤ
１）を除いた、他のダイナミックノードＤ（図ではＤ
２、Ｄ３、…、Ｄｎ）の論理積（ＡＮＤ）で制御するよ
うにしたことである。
【００４７】このようにＰＭＯＳ４を、このＰＭＯＳ４
に接続されるダイナミックノードＤを除いた、他のダイ
ナミックノードＤの論理積で制御する。判定期間中、選
択されたダイナミックノードＤ以外のダイナミックノー
ドＤは、全て“HIGH”レベルである。このことから、図
５に示す回路であると、判定期間中、選択されたダイナ
ミックノードＤに接続されるＰＭＯＳ４をオフさせてお
くことができるようになる。これにより、選択されたダ
イナミックノードＤは、判定期間中、ほぼ完全にサブダ
イナミックノードＳＤ１から分離されるようになる。
に接続されるダイナミックノードＤを除いた、他のダイ
ナミックノードＤの論理積で制御する。判定期間中、選
択されたダイナミックノードＤ以外のダイナミックノー
ドＤは、全て“HIGH”レベルである。このことから、図
５に示す回路であると、判定期間中、選択されたダイナ
ミックノードＤに接続されるＰＭＯＳ４をオフさせてお
くことができるようになる。これにより、選択されたダ
イナミックノードＤは、判定期間中、ほぼ完全にサブダ
イナミックノードＳＤ１から分離されるようになる。
【００４８】このような第４の実施形態であると、第１
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
【００４９】さらに、ダイナミックノードＤを、判定期
間中、ほぼ完全にサブダイナミックノードＳＤから分離
できる。このため、判定期間中、ＮＭＯＳ回路２は、ダ
イナミックノードＤのみをディスチャージすれば良いこ
とになる。
間中、ほぼ完全にサブダイナミックノードＳＤから分離
できる。このため、判定期間中、ＮＭＯＳ回路２は、ダ
イナミックノードＤのみをディスチャージすれば良いこ
とになる。
【００５０】よって、第４の実施形態によれば、第１の
実施形態に比べて、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
実施形態に比べて、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
【００５１】（第５の実施形態）図６は、この発明の第
５の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
５の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００５２】図６に示すように、第５の実施形態が第１
の実施形態と異なるところは、ＰＭＯＳ４を、全てのダ
イナミックノードＤ（図ではＤ１、Ｄ２、…、Ｄｎ）の
論理積（ＡＮＤ）で制御するようにしたことである。
の実施形態と異なるところは、ＰＭＯＳ４を、全てのダ
イナミックノードＤ（図ではＤ１、Ｄ２、…、Ｄｎ）の
論理積（ＡＮＤ）で制御するようにしたことである。
【００５３】このようにＰＭＯＳ４を、全てのダイナミ
ックノードＤの論理積で制御する。このような回路にお
いても、第４の実施形態に係る回路と同様に、判定期間
中、選択されたダイナミックノードＤに接続されるＰＭ
ＯＳ４をオフさせておくことができるようになる。これ
により、選択されたダイナミックノードＤは、判定期間
中、ほぼ完全にサブダイナミックノードＳＤ１から分離
されるようになる。
ックノードＤの論理積で制御する。このような回路にお
いても、第４の実施形態に係る回路と同様に、判定期間
中、選択されたダイナミックノードＤに接続されるＰＭ
ＯＳ４をオフさせておくことができるようになる。これ
により、選択されたダイナミックノードＤは、判定期間
中、ほぼ完全にサブダイナミックノードＳＤ１から分離
されるようになる。
【００５４】このような第５の実施形態であると、第１
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
【００５５】さらに、ダイナミックノードＤを、判定期
間中、ほぼ完全にサブダイナミックノードＳＤから分離
できる。このため、判定期間中、ＮＭＯＳ回路２は、ダ
イナミックノードＤのみをディスチャージすれば良いこ
とになる。
間中、ほぼ完全にサブダイナミックノードＳＤから分離
できる。このため、判定期間中、ＮＭＯＳ回路２は、ダ
イナミックノードＤのみをディスチャージすれば良いこ
とになる。
【００５６】よって、第５の実施形態によれば、第４の
実施形態と同様に、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
実施形態と同様に、ダイナミックノードＤが出力インバ
ータ５のしきい値レベルにディスチャージされるまでの
時間を、さらに短縮できる、という利点を得ることがで
きる。
【００５７】さらに第５の実施形態によれば、全てのダ
イナミックノードＤの論理積で制御するようにしたの
で、この論理積ゲート回路を、全てのＰＭＯＳ４で共通
に使用することが可能となる。このため、第４の実施形
態に比べて、回路数の削減が可能となり、高集積化に有
利となる、という利点を得ることができる。
イナミックノードＤの論理積で制御するようにしたの
で、この論理積ゲート回路を、全てのＰＭＯＳ４で共通
に使用することが可能となる。このため、第４の実施形
態に比べて、回路数の削減が可能となり、高集積化に有
利となる、という利点を得ることができる。
【００５８】（第６の実施形態）図７は、この発明の第
６の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
６の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００５９】図７に示すように、第６の実施形態が第１
の実施形態と異なるところは、高電位Ｖｃが供給される
電源端とサブダイナミックノードＳＤとの間に、クロッ
ク信号CLKで制御されるＰＭＯＳ７を、さらに接続した
ことである。
の実施形態と異なるところは、高電位Ｖｃが供給される
電源端とサブダイナミックノードＳＤとの間に、クロッ
ク信号CLKで制御されるＰＭＯＳ７を、さらに接続した
ことである。
【００６０】このようにクロック信号CLKで制御される
ＰＭＯＳ７を、さらに接続したことで、プリチャージ期
間中、サブダイナミックノードＳＤに高電位Ｖｃが供給
され、“HIGH”レベルに充電しておくことができる。
ＰＭＯＳ７を、さらに接続したことで、プリチャージ期
間中、サブダイナミックノードＳＤに高電位Ｖｃが供給
され、“HIGH”レベルに充電しておくことができる。
【００６１】このような第６の実施形態であると、第１
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
の実施形態と同様に、ダイナミックノードＤの容量を減
少できる。
【００６２】さらに第６の実施形態では、次のような利
点を得ることができる。
点を得ることができる。
【００６３】サブダイナミックノードＳＤには、負荷Ｐ
ＭＯＳ３が接続されることから、その容量は、ダイナミ
ックノードＤの容量よりも大きい。このため、ダイナミ
ックノードＤが“HIGH”レベル、サブダイナミックノー
ドＳＤが“LOW”レベルの状態で、ＰＭＯＳ４がオンす
ると、ダイナミックノードＤに蓄積されていた電荷が、
サブダイナミックノードＳＤに移動し、ダイナミックノ
ードＤの電位が“LOW”レベルになってしまうことがあ
る。チャージシェアと呼ばれる現象である。
ＭＯＳ３が接続されることから、その容量は、ダイナミ
ックノードＤの容量よりも大きい。このため、ダイナミ
ックノードＤが“HIGH”レベル、サブダイナミックノー
ドＳＤが“LOW”レベルの状態で、ＰＭＯＳ４がオンす
ると、ダイナミックノードＤに蓄積されていた電荷が、
サブダイナミックノードＳＤに移動し、ダイナミックノ
ードＤの電位が“LOW”レベルになってしまうことがあ
る。チャージシェアと呼ばれる現象である。
【００６４】このようなチャージシェアが発生すると、
ダイナミックノードＤが、選択されていないにも関わら
ず“HIGH”レベルから一時的に“LOW”レベルとなって
しまう。このような電位の低下は、たとえ一時的なもの
であったとしても、動作が高速化された集積回路では、
誤動作の一因になり得る。
ダイナミックノードＤが、選択されていないにも関わら
ず“HIGH”レベルから一時的に“LOW”レベルとなって
しまう。このような電位の低下は、たとえ一時的なもの
であったとしても、動作が高速化された集積回路では、
誤動作の一因になり得る。
【００６５】このような事情を、本第６の実施形態で
は、プリチャージ期間中、サブダイナミックノードＳＤ
を、“HIGH”レベルに充電しておくことで解消すること
ができる。
は、プリチャージ期間中、サブダイナミックノードＳＤ
を、“HIGH”レベルに充電しておくことで解消すること
ができる。
【００６６】なお、図７に示すＰＭＯＳ４は、上記第１
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
【００６７】（第７の実施形態）図８は、この発明の第
７の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
７の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００６８】図８に示すように、第７の実施形態が第６
の実施形態と異なるところは、高電位Ｖｃが供給される
電源端とサブダイナミックノードＳＤとの間に、ＰＭＯ
Ｓ７の代わりに、逆相のクロック信号/CLKで制御される
ＮＭＯＳ８を、さらに接続したことである。
の実施形態と異なるところは、高電位Ｖｃが供給される
電源端とサブダイナミックノードＳＤとの間に、ＰＭＯ
Ｓ７の代わりに、逆相のクロック信号/CLKで制御される
ＮＭＯＳ８を、さらに接続したことである。
【００６９】このような第７の実施形態においても、第
６の実施形態と同様に、ダイナミックノードＤの容量の
減少、およびチャージシェアによるダイナミックノード
Ｄの一時的な電位の低下を、抑制することができる。
６の実施形態と同様に、ダイナミックノードＤの容量の
減少、およびチャージシェアによるダイナミックノード
Ｄの一時的な電位の低下を、抑制することができる。
【００７０】さらに、第７の実施形態では、プリチャー
ジ期間中、サブダイナミックノードＳＤが、高電位Ｖｃ
から、ＮＭＯＳ８のしきい値電圧を引いた電位、即ち高
電位Ｖｃと低電位Ｖｓとの中間の電位に充電される。こ
のため、第６の実施形態に比べて、サブダイナミックノ
ードＳＤのプリチャージ電位を低く抑えることができ
る。
ジ期間中、サブダイナミックノードＳＤが、高電位Ｖｃ
から、ＮＭＯＳ８のしきい値電圧を引いた電位、即ち高
電位Ｖｃと低電位Ｖｓとの中間の電位に充電される。こ
のため、第６の実施形態に比べて、サブダイナミックノ
ードＳＤのプリチャージ電位を低く抑えることができ
る。
【００７１】このように第７の実施形態では、サブダイ
ナミックノードＳＤのプリチャージ電位を低く抑えるこ
とで、第６の実施形態に比べて、選択されたダイナミッ
クノードＤを、出力インバータ５のしきい値レベルまで
遷移させる時間を短縮し易い、という利点がある。
ナミックノードＳＤのプリチャージ電位を低く抑えるこ
とで、第６の実施形態に比べて、選択されたダイナミッ
クノードＤを、出力インバータ５のしきい値レベルまで
遷移させる時間を短縮し易い、という利点がある。
【００７２】なお、図８に示すＰＭＯＳ４は、上記第１
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
【００７３】（第８の実施形態）図９は、この発明の第
８の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
８の実施形態に係るクロスカップル負荷型論理回路の基
本構成を示す回路図である。
【００７４】図９に示すように、第８の実施形態が第１
の実施形態と異なるところは、低電位Ｖｓが供給される
電源端とサブダイナミックノードＳＤとの間に、逆相の
クロック信号/CLKで制御されるＮＭＯＳ９を、さらに接
続したことである。
の実施形態と異なるところは、低電位Ｖｓが供給される
電源端とサブダイナミックノードＳＤとの間に、逆相の
クロック信号/CLKで制御されるＮＭＯＳ９を、さらに接
続したことである。
【００７５】このような第８の実施形態においても、第
１の実施形態と同様に、ダイナミックノードＤの容量を
減少できる。
１の実施形態と同様に、ダイナミックノードＤの容量を
減少できる。
【００７６】さらに、第８の実施形態では、プリチャー
ジ期間中、サブダイナミックノードＳＤを、ＰＭＯＳ９
により低電位Ｖｓ（“LOW”レベル）に放電しておくこ
とができる。このため、選択されたダイナミックノード
Ｄを、ＮＭＯＳ回路２を介して放電させるとき、ダイナ
ミックノードＤのみを放電させれば良い。したがって、
第１の実施形態に比べて、出力インバータ５のしきい値
レベルまで放電させる時間を、さらに短縮できる利点が
ある。
ジ期間中、サブダイナミックノードＳＤを、ＰＭＯＳ９
により低電位Ｖｓ（“LOW”レベル）に放電しておくこ
とができる。このため、選択されたダイナミックノード
Ｄを、ＮＭＯＳ回路２を介して放電させるとき、ダイナ
ミックノードＤのみを放電させれば良い。したがって、
第１の実施形態に比べて、出力インバータ５のしきい値
レベルまで放電させる時間を、さらに短縮できる利点が
ある。
【００７７】なお、図９に示すＰＭＯＳ４は、上記第１
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
〜第５の実施形態により説明したいずれかの制御方式に
よって制御されれば良い。
【００７８】また、本第８の実施形態では、プリチャー
ジ期間中、サブダイナミックノードＳＤが“LOW”レベ
ルとされるので、サブダイナミックノードＳＤの容量
が、ダイナミックノードＤの容量よりも大きい場合に
は、上述のチャージシェアが顕著になることが懸念され
る。
ジ期間中、サブダイナミックノードＳＤが“LOW”レベ
ルとされるので、サブダイナミックノードＳＤの容量
が、ダイナミックノードＤの容量よりも大きい場合に
は、上述のチャージシェアが顕著になることが懸念され
る。
【００７９】このため、本第８の実施形態は、例えば負
荷ＰＭＯＳ群３等をＳＯＩ基板に形成し、ｐ型ドレイン
とｎ型半導体基板（もしくはｎ型ウェル）とのｐｎジャ
ンクションを無くした集積回路において適用されること
が好ましい。
荷ＰＭＯＳ群３等をＳＯＩ基板に形成し、ｐ型ドレイン
とｎ型半導体基板（もしくはｎ型ウェル）とのｐｎジャ
ンクションを無くした集積回路において適用されること
が好ましい。
【００８０】（第９の実施形態）図１０は、この発明の
第９の実施形態に係るクロスカップル負荷型論理回路を
用いて構成したデコード回路を示す回路図、図１１は、
図１０に示す回路の基本構成を示す回路図である。
第９の実施形態に係るクロスカップル負荷型論理回路を
用いて構成したデコード回路を示す回路図、図１１は、
図１０に示す回路の基本構成を示す回路図である。
【００８１】図１０、図１１に示すように、第９の実施
形態が第１〜第８の実施形態と異なるところは、負荷Ｐ
ＭＯＳ群３を、出力OUT1〜OUT5が入力されるインバータ
１０-1〜１０-5で制御するようにしたことである。
形態が第１〜第８の実施形態と異なるところは、負荷Ｐ
ＭＯＳ群３を、出力OUT1〜OUT5が入力されるインバータ
１０-1〜１０-5で制御するようにしたことである。
【００８２】このような第９の実施形態によれば、ダイ
ナミックノードＤが、負荷ＰＭＯＳ群３のゲートに接続
されずに済むので、第１〜第８の実施形態に比べて、ダ
イナミックノードＤの容量を、さらに減らすことができ
る。
ナミックノードＤが、負荷ＰＭＯＳ群３のゲートに接続
されずに済むので、第１〜第８の実施形態に比べて、ダ
イナミックノードＤの容量を、さらに減らすことができ
る。
【００８３】よって、第９の実施形態では、第１〜第８
の実施形態に比べて、動作をさらに高速化できる、とい
う効果を得ることができる。
の実施形態に比べて、動作をさらに高速化できる、とい
う効果を得ることができる。
【００８４】なお、図１０、図１１に示すＰＭＯＳ４
は、上記第１〜第５の実施形態により説明したいずれか
の制御方式によって制御されれば良い。
は、上記第１〜第５の実施形態により説明したいずれか
の制御方式によって制御されれば良い。
【００８５】この第９の実施形態は、上記第１〜第８の
実施形態の全てと併用することが可能である。
実施形態の全てと併用することが可能である。
【００８６】以上、この発明を第１〜第９の実施形態に
より説明したが、この発明はこれら実施形態に限られる
ものではなく、その主旨を逸脱しない範囲で様々に変形
することが可能である。
より説明したが、この発明はこれら実施形態に限られる
ものではなく、その主旨を逸脱しない範囲で様々に変形
することが可能である。
【００８７】例えば第１〜第９の実施形態で説明したク
ロスカップル負荷型論理回路では、ＮＭＯＳ回路２の論
理によって、“HIGH”レベルにプリチャージされたダイ
ナミックノードＤの一つを選択し、選択されたダイナミ
ックノードＤのみを“LOW”レベルに遷移させる。この
ような論理回路は、例えば論理積回路（ＡＮＤ、ＮＡＮ
Ｄ）に使うことができる。
ロスカップル負荷型論理回路では、ＮＭＯＳ回路２の論
理によって、“HIGH”レベルにプリチャージされたダイ
ナミックノードＤの一つを選択し、選択されたダイナミ
ックノードＤのみを“LOW”レベルに遷移させる。この
ような論理回路は、例えば論理積回路（ＡＮＤ、ＮＡＮ
Ｄ）に使うことができる。
【００８８】しかし、この発明は、反対に例えば“LO
W”レベルにプリチャージされたダイナミックノードＤ
の一つを選択し、選択されたダイナミックノードＤのみ
を“HIGH”レベルに遷移させるような論理回路にも適用
することができる。このような論理回路は、例えば論理
和回路（ＯＲ、ＮＯＲ）に使うことができる。
W”レベルにプリチャージされたダイナミックノードＤ
の一つを選択し、選択されたダイナミックノードＤのみ
を“HIGH”レベルに遷移させるような論理回路にも適用
することができる。このような論理回路は、例えば論理
和回路（ＯＲ、ＮＯＲ）に使うことができる。
【００８９】この発明を、上記ダイナミックノードＤを
“LOW”レベルにプリチャージし、選択されたダイナミ
ックノードＤのみを“HIGH”レベルに遷移させる論理回
路に適用する場合には、ダイナミックノードＤに高電位
Ｖｃを供給するＰＭＯＳ１を、ダイナミックノードＤに
低電位Ｖｓを供給するＮＭＯＳに変更し、ＮＭＯＳ回路
２をＰＭＯＳ回路に変更する。さらにサブダイナミック
ノードＳＤに高電位Ｖｃを供給する負荷ＰＭＯＳ３を、
サブダイナミックノードＳＤに低電位Ｖｓを供給する負
荷ＮＭＯＳに変更し、抵抗Ｒを構成するＰＭＯＳ４を、
ＮＭＯＳに変更すれば良い。
“LOW”レベルにプリチャージし、選択されたダイナミ
ックノードＤのみを“HIGH”レベルに遷移させる論理回
路に適用する場合には、ダイナミックノードＤに高電位
Ｖｃを供給するＰＭＯＳ１を、ダイナミックノードＤに
低電位Ｖｓを供給するＮＭＯＳに変更し、ＮＭＯＳ回路
２をＰＭＯＳ回路に変更する。さらにサブダイナミック
ノードＳＤに高電位Ｖｃを供給する負荷ＰＭＯＳ３を、
サブダイナミックノードＳＤに低電位Ｖｓを供給する負
荷ＮＭＯＳに変更し、抵抗Ｒを構成するＰＭＯＳ４を、
ＮＭＯＳに変更すれば良い。
【００９０】また、このように変更した場合、第４、第
５の実施形態で説明した論理積ゲート回路は、例えば論
理和ゲート回路に変更される。
５の実施形態で説明した論理積ゲート回路は、例えば論
理和ゲート回路に変更される。
【００９１】
【発明の効果】以上説明したように、この発明によれ
ば、動作の高速化を図ることが可能なクロスカップル負
荷型論理回路を提供できる。
ば、動作の高速化を図ることが可能なクロスカップル負
荷型論理回路を提供できる。
【図１】図１はこの発明の第１の実施形態に係るクロス
カップル負荷型論理回路を用いて構成したデコード回路
を示す回路図。
カップル負荷型論理回路を用いて構成したデコード回路
を示す回路図。
【図２】図２はこの発明の第１の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図３】図３はこの発明の第２の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図４】図４はこの発明の第３の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図５】図５はこの発明の第４の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図６】図６はこの発明の第５の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図７】図７はこの発明の第６の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図８】図８はこの発明の第７の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図９】図９はこの発明の第８の実施形態に係るクロス
カップル負荷型論理回路を示す回路図。
カップル負荷型論理回路を示す回路図。
【図１０】図１０はこの発明の第９の実施形態に係るク
ロスカップル負荷型論理回路を用いて構成したデコード
回路を示す回路図。
ロスカップル負荷型論理回路を用いて構成したデコード
回路を示す回路図。
【図１１】図１１はこの発明の第９の実施形態に係るク
ロスカップル負荷型論理回路を示す回路図。
ロスカップル負荷型論理回路を示す回路図。
【図１２】図１２は従来のクロスカップル負荷型論理回
路を用いて構成したデコード回路を示す回路図。
路を用いて構成したデコード回路を示す回路図。
【図１３】図１３は従来のクロスカップル負荷型論理回
路を示す回路図。
路を示す回路図。
１…ＰＭＯＳ、 ２…ＮＭＯＳ回路、 ３…負荷ＰＭＯＳ群、 ４…抵抗、 ５…出力インバータ、 ６…ディレイ、 ７…ＰＭＯＳ、 ８…ＮＭＯＳ、 ９…ＮＭＯＳ、 １０…インバータ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J042 BA02 BA19 CA09 CA12 CA22 CA27 DA03 5J055 AX02 AX54 AX64 BX10 CX01 DX22 DX44 DX83 DX88 EX07 EY21 EZ00 EZ19 EZ25 EZ38 FX35 GX01
Claims (10)
- 【請求項１】 タイミング制御信号に応答して、複数の
ダイナミックノードそれぞれに、初期電位を供給するト
ランジスタと、 入力信号に応答して、前記初期電位とされた複数のダイ
ナミックノードから、いずれか一つを選択し、選択した
ダイナミックノードの電位を、前記初期電位とは異なる
電位に遷移させる回路と、 前記初期電位とは異なる電位に遷移されたダイナミック
ノードの電位に応答して、この初期電位とは異なる電位
に遷移されたダイナミックノード以外のダイナミックノ
ードに、前記初期電位を供給する負荷トランジスタ群と
を具備し、 前記負荷トランジスタ群を、前記複数のダイナミックノ
ードそれぞれに、抵抗を介して接続したことを特徴とす
るクロスカップル負荷型論理回路。 - 【請求項２】 前記抵抗は、ノーマリーオン型のトラン
ジスタであることを特徴とする請求項１に記載のクロス
カップル負荷型論理回路。 - 【請求項３】 前記抵抗は、前記タイミング制御信号と
は逆相のタイミング制御信号で制御されるトランジスタ
であることを特徴とする請求項１に記載のクロスカップ
ル負荷型論理回路。 - 【請求項４】 前記抵抗は、前記タイミング制御信号を
遅延させた信号で制御されるトランジスタであることを
特徴とする請求項１に記載のクロスカップル型負荷型論
理回路。 - 【請求項５】 前記抵抗は、この抵抗が接続されるダイ
ナミックノードを除いたダイナミックノードの電位に応
じて制御されるトランジスタであることを特徴とする請
求項１に記載のクロスカップル負荷型論理回路。 - 【請求項６】 前記抵抗は、前記ダイナミックノード全
ての電位に応じて制御されるトランジスタであることを
特徴とする請求項１に記載のクロスカップル負荷型論理
回路。 - 【請求項７】 前記抵抗と前記負荷トランジスタ群との
接続ノードに、前記初期電位を供給するトランジスタ
を、さらに具備することを特徴とする請求項１乃至請求
項６いずれか一項に記載のクロスカップル負荷型論理回
路。 - 【請求項８】 前記初期電位を供給するトランジスタは
Ｎチャネル型であることを特徴とする請求項７に記載の
クロスカップル負荷型論理回路。 - 【請求項９】 前記抵抗と前記負荷トランジスタ群との
接続ノードに、前記ダイナミックノードの放電後の電位
又は充電後の電位と同じ電位を供給するトランジスタ
を、さらに具備することを特徴とする請求項１乃至請求
項６いずれか一項に記載のクロスカップル負荷型論理回
路。 - 【請求項１０】 前記複数のダイナミックノードそれぞ
れに接続されたバッファ回路を、さらに具備し、 前記負荷トランジスタ群は、前記初期電位とは異なる電
位に遷移されたダイナミックノードに接続されたバッフ
ァ回路の電位に応答して、この初期電位とは異なる電位
に遷移されたダイナミックノード以外のダイナミックノ
ードに、前記初期電位を供給することを特徴とする請求
項１乃至請求項９いずれか一項に記載のクロスカップル
負荷型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085256A JP2001274677A (ja) | 2000-03-24 | 2000-03-24 | クロスカップル負荷型論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085256A JP2001274677A (ja) | 2000-03-24 | 2000-03-24 | クロスカップル負荷型論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001274677A true JP2001274677A (ja) | 2001-10-05 |
Family
ID=18601618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085256A Pending JP2001274677A (ja) | 2000-03-24 | 2000-03-24 | クロスカップル負荷型論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001274677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8860392B2 (en) | 2011-02-18 | 2014-10-14 | Renesas Electronics Corporation | Semiconductor device including voltage generating circuit |
-
2000
- 2000-03-24 JP JP2000085256A patent/JP2001274677A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8860392B2 (en) | 2011-02-18 | 2014-10-14 | Renesas Electronics Corporation | Semiconductor device including voltage generating circuit |
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