JP2001244446A - Photodiode array module - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 13
- 238000001228 spectrum Methods 0.000 description 13
- 101001077298 Homo sapiens Retinoblastoma-binding protein 5 Proteins 0.000 description 5
- 102100025192 Retinoblastoma-binding protein 5 Human genes 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 2
- 102100036550 WD repeat-containing protein 82 Human genes 0.000 description 1
- 101710093192 WD repeat-containing protein 82 Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、複数チャンネルを
備えたフォトダイオードアレイモジュールに関し、特に
各フォトダイオードの信号読み出しを行うシフトレジス
タのクロック信号配線の距離をすべてのチャンネルにお
いて等しくすることによって、各チャンネル毎に発生す
る信号の読み出し遅延量を一定にすることが可能なフォ
トダイオードアレイモジュールに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a photodiode array module having a plurality of channels. More particularly, the present invention relates to a photodiode array module having a plurality of channels. The present invention relates to a photodiode array module capable of keeping a signal readout delay generated for each channel constant.
【0002】[0002]
【従来の技術】フォトダイオードアレイモジュールは、
例えば入射される光源のパワースペクトラムを測定する
スペクトラムアナライザのセンサーとして用いられてい
る。2. Description of the Related Art A photodiode array module is
For example, it is used as a sensor of a spectrum analyzer that measures a power spectrum of an incident light source.
【0003】図11は、従来のフォトダイオードアレイ
モジュールを用いたスペクトラムアナライザの構成図で
ある。同図において、スペクトラムアナライザ10は、
光ファイバー1から入射される入射光2を、レンズ3を
介して回折格子4で回折させ、波長毎に分離されたこの
回折光5をフォトダイオードアレイ6の個々のフォトダ
イオードF1〜F256で受光し、このフォトダイオー
ドF1〜F256から出力される各波長毎の光パワーに
対応する電気的出力信号OTS(以下、単に出力信号O
TSという。)をシフトレジスタ7によって読み出し、
ここで読み出された出力信号OTSをフォトダイオード
F1〜F256の配列順にグラフ化することによって入
射光2のパワースペクトラム8を得ることができる。FIG. 11 is a configuration diagram of a spectrum analyzer using a conventional photodiode array module. In the figure, the spectrum analyzer 10
The incident light 2 incident from the optical fiber 1 is diffracted by the diffraction grating 4 through the lens 3, and the diffracted light 5 separated for each wavelength is received by the individual photodiodes F 1 to F 256 of the photodiode array 6. An electrical output signal OTS (hereinafter simply referred to as output signal OTS) corresponding to the optical power of each wavelength output from the photodiodes F1 to F256.
It is called TS. ) Is read out by the shift register 7,
The power spectrum 8 of the incident light 2 can be obtained by graphing the read output signal OTS in the arrangement order of the photodiodes F1 to F256.
【0004】図12は、従来のフォトダイオードアレイ
モジュールの構成図である。同図では256個のフォト
ダイオードF1〜F256から成るフォトダイオードア
レイを用いたフォトダイオードアレイもジュールについ
て説明する。FIG. 12 is a configuration diagram of a conventional photodiode array module. In the figure, the photodiode array using a photodiode array composed of 256 photodiodes F1 to F256 will also be described in terms of joules.
【0005】図12において、フォトダイオード100
を構成する第1のフォトダイオードF1の出力端子は、
切換スイッチSW1の固定接点cに接続され、この切換
スイッチSW1の可動接点aは出力信号パッドOTPに
接続され、可動接点bは共通電位に接続されている。[0005] In FIG.
The output terminal of the first photodiode F1 constituting
The movable contact a of the switch SW1 is connected to the output signal pad OTP, and the movable contact b is connected to a common potential.
【0006】また、フリップフロップX1の入力端子D
はスタート信号パッドSTPに接続され、クロック信号
入力端子CKはクロック信号パッドCKPに接続されて
いる。The input terminal D of the flip-flop X1
Is connected to the start signal pad STP, and the clock signal input terminal CK is connected to the clock signal pad CKP.
【0007】フリップフロップX1の出力端子Qと、ク
ロック信号パッドCKPはそれぞれアンドゲートA1に
入力され、このアンドゲートA1の出力は切換スイッチ
SW1の制御端子に入力されている。The output terminal Q of the flip-flop X1 and the clock signal pad CKP are input to an AND gate A1, and the output of the AND gate A1 is input to the control terminal of the changeover switch SW1.
【0008】このような構成の切換スイッチSW1とフ
リップフロップX1とアンドゲートA1はフォトダイオ
ードF1の出力信号を読み出すマルチプレクサM1を構
成している。The changeover switch SW1, flip-flop X1, and AND gate A1 having such a structure constitute a multiplexer M1 for reading out the output signal of the photodiode F1.
【0009】基板10上には、フォトダイオードアレイ
100と、上記と同一構成のマルチプレクサM1〜M2
56が備えられ、前段のフリップフロップの出力端子Q
を次段のフリップフロップの入力端子Dに順次接続する
と共に、各切換スイッチSW1の可動接点aを出力信号
パッドOTPに接続し、各フリップフロップのクロック
信号入力端子CKをクロック信号パッドCKPに接続す
ることによって、256チャンネルのフォトダイオード
アレイモジュールが形成されている。(以下、マルチプ
レクサM1〜M256を総称してシフトレジスタ20と
いう。)On the substrate 10, a photodiode array 100 and multiplexers M1 to M2 having the same configuration as described above are provided.
56, and the output terminal Q of the preceding flip-flop
Are sequentially connected to the input terminal D of the next flip-flop, the movable contact a of each switch SW1 is connected to the output signal pad OTP, and the clock signal input terminal CK of each flip-flop is connected to the clock signal pad CKP. As a result, a photodiode array module of 256 channels is formed. (Hereinafter, the multiplexers M1 to M256 are collectively referred to as a shift register 20.)
【0010】尚、クロック信号パッドCKPは、フォト
ダイオードアレイモジュールが形成された基板10(以
下、フォトダイオードアレイモジュール10という。)
に外部回路から出力されるクロック信号CKSを入力す
るための入力パッドであり、スタート信号パッドSTP
は、外部回路から出力される読み出し開始パルス信号を
入力するための入力パッドであり、出力信号パッドOT
Pはフォトダイオードアレイモジュール10の出力信号
を外部回路に出力するための信号出力パッドである。The clock signal pad CKP is provided on a substrate 10 on which a photodiode array module is formed (hereinafter, referred to as a photodiode array module 10).
Input pad for inputting a clock signal CKS output from an external circuit to the start signal pad STP
Is an input pad for inputting a read start pulse signal output from an external circuit, and an output signal pad OT
P is a signal output pad for outputting an output signal of the photodiode array module 10 to an external circuit.
【0011】このような構成のフォトダイオードアレイ
モジュール10では、スタート信号パッドSTPに読み
出し開始パルス信号を入力することによって、このパル
ス信号が順次次段のフリップフロップに伝達され、切換
スイッチ1から切換スイッチ256の方向に固定接点c
が可動接点aに一定の時間、切換えられるため、フォト
ダイオードF1からフォトダイオードF256の出力信
号が順次出力信号パッドOTPから出力される。In the photodiode array module 10 having such a configuration, by inputting a read start pulse signal to the start signal pad STP, this pulse signal is sequentially transmitted to the next flip-flop, and the changeover switch 1 changes to the changeover switch. Fixed contact c in the direction of 256
Is switched to the movable contact a for a certain period of time, so that the output signals of the photodiode F1 to the photodiode F256 are sequentially output from the output signal pad OTP.
【0012】図13フォトダイオードアレイモジュール
10の波形図を示す。同図は、読み出し開始パルス信号
STSと、クロック信号CKSと、フリップフロップX
1、X2、X256の出力信号Q1、Q2、Q256
と、アンドゲートA1、A2,A256の出力信号E
1,E2,E256と、出力信号パッドOTPから出力
される出力信号OTSの波形図である。FIG. 13 shows a waveform diagram of the photodiode array module 10. The figure shows a read start pulse signal STS, a clock signal CKS, and a flip-flop X.
1, X2, X256 output signals Q1, Q2, Q256
And the output signals E of the AND gates A1, A2, A256
FIG. 4 is a waveform chart of output signals OTS output from an output signal pad OTP.
【0013】同図において、読み出し開始パルス信号S
TSが入力されると、フリップフロップX1、X2、X
256は、クロック信号CKSのタイミングに従って、
出力信号Q1、Q2、Q256を発生する。この出力信
号Q1、Q2、Q256とクロック信号CKSの論理積
信号がアンドゲートA1、A2,A256から切換スイ
ッチSW1〜SW256の制御端子に出力されるため、
出力信号OTSの期間T1では、フォトダイオードF1
の出力信号が出力信号パッドOTPから出力され、期間
T2では、フォトダイオードF2の出力信号が出力信号
パッドOTPから出力され、期間T256では、フォト
ダイオードF256の出力信号が出力信号パッドOTP
から出力される。In FIG. 1, a read start pulse signal S
When TS is input, flip-flops X1, X2, X
256 is based on the timing of the clock signal CKS.
It generates output signals Q1, Q2, Q256. Since the logical product signal of the output signals Q1, Q2, Q256 and the clock signal CKS is output from the AND gates A1, A2, A256 to the control terminals of the changeover switches SW1 to SW256,
In the period T1 of the output signal OTS, the photodiode F1
Is output from the output signal pad OTP. In the period T2, the output signal of the photodiode F2 is output from the output signal pad OTP. In the period T256, the output signal of the photodiode F256 is output from the output signal pad OTP.
Output from
【0014】従来のフォトダイオードアレイモジュール
10では、このような動作によって各チャンネルの出力
信号OTSを読み出すことが可能である。ここで読み出
された出力信号は例えばスペクトラムアナライザによっ
てフォトダイオードF1〜F256の配列順にグラフ化
することによって入射光のパワースペクトラムに変換す
ることができる。In the conventional photodiode array module 10, the output signal OTS of each channel can be read by such an operation. The output signal read out here can be converted into a power spectrum of the incident light by, for example, graphing the output signal using a spectrum analyzer in the arrangement order of the photodiodes F1 to F256.
【0015】[0015]
【発明が解決しようとする課題】フォトダイオードアレ
イモジュールは、光信号を扱う素子であるため出力信号
の高速読み出しが不可欠である。これを実現するために
はクロック信号を高速化する必要があるが、クロック信
号を高速化すると以下の問題点がある。Since the photodiode array module is an element for handling optical signals, it is essential to read output signals at high speed. To realize this, it is necessary to increase the speed of the clock signal. However, increasing the speed of the clock signal has the following problems.
【0016】フォトダイオードアレイモジュールは、多
数のフォトダイオード及びマルチプレクサを直列に配列
して構成されている。従って、クロック信号パッドCK
Pから各フリップフロップまでの配線距離が後段のフリ
ップフロップになるに従って長くなる。The photodiode array module is configured by arranging a large number of photodiodes and multiplexers in series. Therefore, the clock signal pad CK
The wiring distance from P to each flip-flop becomes longer as the flip-flop becomes a later stage flip-flop.
【0017】このように、クロック信号パッドCKPか
ら配線距離の異なる多数のフリップフロップに高速クロ
ック信号を入力すると、基板上の配線に存在する浮遊抵
抗や浮遊容量の影響によって、実際には図14に示すよ
うにクロック信号パッドCKPからクロック信号入力端
子CKまでの配線距離が長くなるに従ってフリップフロ
ップに入力されるクロック信号CKSに遅れD1〜D2
56が発生する。As described above, when a high-speed clock signal is input from the clock signal pad CKP to a large number of flip-flops having different wiring distances, actually, as shown in FIG. As shown, as the wiring distance from the clock signal pad CKP to the clock signal input terminal CK increases, the clock signal CKS input to the flip-flop is delayed by D1 to D2.
56 occurs.
【0018】従って、マルチプレクサの配列順番が後段
になるに従ってアンドゲートの出力信号の遅れAD1か
らAD256が大きくなるため、各フォトダイオードの
出力信号の読み出しにばらつきが発生する。この読み出
しのばらつきは、出力信号をスペクトラムアナライザに
よって入射光のパワースペクトラムに変換したときにジ
ッタとして現れてしまう。Accordingly, the delay AD1 to AD256 of the output signal of the AND gate becomes larger as the arrangement order of the multiplexers becomes later, so that the reading of the output signal of each photodiode varies. This variation in readout appears as jitter when an output signal is converted into a power spectrum of incident light by a spectrum analyzer.
【0019】つまり、従来のフォトダイオードアレイモ
ジュールは、クロック信号パッドCKPからクロック信
号入力端子CKまでの配線距離の違いにより各フォトダ
イオードの出力信号の読み出しにばらつきが発生すると
いう問題点があった。That is, the conventional photodiode array module has a problem that the readout of the output signal of each photodiode varies due to the difference in the wiring distance from the clock signal pad CKP to the clock signal input terminal CK.
【0020】本発明は、上記課題を解決するもので、フ
ォトダイオードアレイを構成する各フォトダイオードの
出力信号の読み出しタイミングを均一にすることが可能
なフォトダイオードアレイモジュールを提供することを
目的とする。An object of the present invention is to provide a photodiode array module capable of making the readout timing of the output signal of each photodiode constituting a photodiode array uniform. .
【0021】[0021]
【課題を解決するための手段】このような目的を達成す
るために請求項1に記載の発明では、複数のフォトダイ
オードから成るフォトダイオードアレイと、この複数の
フォトダイオードから出力される各電気的出力信号をク
ロック信号のタイミングに従って順次読み出す読み出し
用シフトレジスタから成る複数のチャンネルを備えたフ
ォトダイオードアレイモジュールにおいて、前記読み出
し用シフトレジスタは、すべてのチャンネルに入力され
るクロック信号の配線距離をすべて等しくなるように構
成されたことを特徴とするものである。In order to achieve the above object, according to the first aspect of the present invention, a photodiode array comprising a plurality of photodiodes and each electrical output from the plurality of photodiodes are provided. In a photodiode array module including a plurality of channels each including a read shift register for sequentially reading output signals in accordance with the timing of a clock signal, the read shift registers make wiring distances of clock signals input to all channels equal. It is characterized by being constituted so that it becomes.
【0022】このような構成によれば、クロック信号パ
ッドから各チャンネルのマルチプレクサまでの基板上の
配線に存在する浮遊抵抗や浮遊容量の値が一定となるた
め、各マルチプレクサに備えられたフリップフロップに
入力されるクロック信号の遅れを一定とすることが可能
となる。According to such a configuration, the value of the stray resistance and stray capacitance existing on the wiring on the substrate from the clock signal pad to the multiplexer of each channel becomes constant. It is possible to make the delay of the input clock signal constant.
【0023】このような構成は、請求項2のように前記
クロック信号をツリー構造を成す配線によって前記読み
出し用シフトレジスタの各チャンネルに入力することに
よって実現することが可能である。Such a configuration can be realized by inputting the clock signal to each channel of the read shift register through a wiring having a tree structure.
【0024】また請求項3のように、前記シフトレジス
タを奇数チャンネルのフォトダイオードの出力信号と偶
数チャンネルのフォトダイオードの出力信号を読み出す
2個のシフトレジスタによって構成することによって、
フォトダイオードの出力信号の高速読み出しが可能であ
る。According to a third aspect of the present invention, the shift register is constituted by two shift registers for reading an output signal of an odd-channel photodiode and an output signal of an even-channel photodiode.
High-speed reading of the output signal of the photodiode is possible.
【0025】これは、請求項4のように順方向と逆方向
に読み出しが可能であるシフトレジスタを2個用いて、
例えばフォトダイオードアレイの下側に順方向に出力信
号を読み出すシフトレジスタを配置し、これによって奇
数番号のフォトダイオードの出力信号を読み出し、フォ
トダイオードアレイの上側に逆方向に出力信号を読み出
すシフトレジスタを配置し、これによって偶数番号のフ
ォトダイオードの出力信号を読み出すことによって実現
することが可能である。This is achieved by using two shift registers capable of reading data in the forward and reverse directions.
For example, a shift register that reads output signals in the forward direction is arranged below the photodiode array, thereby reading output signals of odd-numbered photodiodes and a shift register that reads output signals in the reverse direction above the photodiode array. This can be realized by arranging and reading out the output signals of the even-numbered photodiodes.
【0026】このような用途に用いられるシフトレジス
タは、請求項5のように前記クロック信号を入力する信
号入力パッドをフォトダイオードアレイモジュールが形
成された基板の左右対称の位置に設置することによっ
て、左右逆方向に設置された2個のシフトレジスタに単
一方向からクロック信号を入力することが可能であるIn the shift register used for such an application, the signal input pad for inputting the clock signal is provided at a symmetrical position on the substrate on which the photodiode array module is formed. It is possible to input a clock signal from two directions to two shift registers installed in opposite directions.
【0027】[0027]
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図1は本発明に係るフォトダイオードアレイ
モジュールの一実施例を示す構成図である。尚、同図に
おいて従来例と同一の構成要素は同一の符号を付し、そ
の説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram showing one embodiment of a photodiode array module according to the present invention. In the figure, the same components as those of the conventional example are denoted by the same reference numerals, and description thereof will be omitted.
【0028】図1において、フォトダイオードアレイモ
ジュール200に備えられたフォトダイオードアレイ1
00は、奇数番号のフォトダイオードの出力を読み出す
シフトレジスタSL2と偶数番号のフォトダイオードの
出力を読み出すシフトレジスタSL3に接続されてい
る。In FIG. 1, a photodiode array 1 provided in a photodiode array module 200 is shown.
Reference numeral 00 is connected to a shift register SL2 for reading an output of an odd-numbered photodiode and a shift register SL3 for reading an output of an even-numbered photodiode.
【0029】図2はシフトレジスタSL2の構成図であ
る。同図においてマルチプレクサM1〜M256にはツ
リー構造を成す配線(以下、クロック配線部という。)
202によってクロック信号CKSが入力されている。
このツリー構造を成す配線の各分岐点にはバッファBF
が備えられている。また、クロック信号パッドCKPと
スタート信号パッドSTPと出力信号パッドOTPは基
板201の両端に左右対称の位置に備えられている。FIG. 2 is a configuration diagram of the shift register SL2. In the same drawing, multiplexers M1 to M256 have a tree structure wiring (hereinafter, referred to as a clock wiring unit).
A clock signal CKS is input by 202.
A buffer BF is provided at each branch point of the wiring forming the tree structure.
Is provided. Further, a clock signal pad CKP, a start signal pad STP, and an output signal pad OTP are provided at both ends of the substrate 201 at symmetrical positions.
【0030】クロック信号CKSを上記のようなツリー
構造を成すクロック配線部202によってマルチプレク
サM1〜M256に接続することによって、クロック信
号パッドCKPから各マルチプレクサM1〜M256ま
での配線距離を統一することが可能となる。By connecting the clock signal CKS to the multiplexers M1 to M256 by the clock wiring unit 202 having the above-described tree structure, the wiring distance from the clock signal pad CKP to each of the multiplexers M1 to M256 can be unified. Becomes
【0031】これによって、クロック信号パッドCKP
から各マルチプレクサM1〜M256までの基板上の配
線に存在する浮遊抵抗や浮遊容量の値が一定となるた
め、図3に示すように各マルチプレクサM1〜M256
に備えられたフリップフロップX1〜X256に入力さ
れるクロック信号CKSの遅れD1〜D256が一定と
なる。Thus, the clock signal pad CKP
Since the values of the stray resistance and stray capacitance existing in the wiring on the substrate from to the multiplexers M1 to M256 are constant, the multiplexers M1 to M256 as shown in FIG.
, The delays D1 to D256 of the clock signal CKS input to the flip-flops X1 to X256 are constant.
【0032】従って、各フォトダイオードの出力信号の
読み出しタイミングが均一となるためこの出力信号をス
ペクトラムアナライザによってパワースペクトラムに変
換したときにジッタが発生しない。Therefore, since the read timing of the output signal of each photodiode becomes uniform, no jitter occurs when this output signal is converted into a power spectrum by a spectrum analyzer.
【0033】また、シフトレジスタSL2は、上述によ
うに各フォトダイオードの出力信号の読み出しタイミン
グが均一であるため、これと同一構成のシフトレジスタ
SL3を用いてフォトダイオードアレイ100の出力信
号を上下方向から読み出すことが可能となる。これによ
って出力信号の読み出しを高速化することができる。Since the shift register SL2 has a uniform readout timing of the output signal of each photodiode as described above, the output signal of the photodiode array 100 is vertically transferred using the shift register SL3 having the same configuration. Can be read. As a result, the speed of reading the output signal can be increased.
【0034】このような構成のフォトダイオードアレイ
モジュールを実現するためには、シフトレジスタSL2
またはSL3のいずれかのシフトレジスタの読み出し方
向を反転させる必要があるが、これは図4のような構成
で実現することができる。In order to realize a photodiode array module having such a configuration, the shift register SL2
Alternatively, it is necessary to invert the reading direction of one of the shift registers of SL3, but this can be realized by the configuration as shown in FIG.
【0035】図4において、スタート信号パッドSTP
は切換スイッチSWD1の可動接点bに接続され、この
切換スイッチSWD1の固定接点cはフリップフロップ
X1の入力端子Dに接続されている。In FIG. 4, start signal pad STP
Is connected to the movable contact b of the changeover switch SWD1, and the fixed contact c of the changeover switch SWD1 is connected to the input terminal D of the flip-flop X1.
【0036】また、切換スイッチSWD1の可動接点a
は、次段のフリップフロップX2の出力端子Qに接続さ
れている。The movable contact a of the changeover switch SWD1
Is connected to the output terminal Q of the next-stage flip-flop X2.
【0037】フリップフロップX2の入力端子Dに固定
接点cを接続された切換スイッチSWD2の可動接点b
は前段のリップフロップX2の出力端子Qに接続され、
可動接点aは、次段のフリップフロップX3の出力端子
Qに接続されている。The movable contact b of the changeover switch SWD2 in which the fixed contact c is connected to the input terminal D of the flip-flop X2
Is connected to the output terminal Q of the preceding lip flop X2,
The movable contact a is connected to the output terminal Q of the next-stage flip-flop X3.
【0038】以下、同様の接続形態で切換スイッチSW
D3〜SWD256がフリップフロップX3〜X256
に接続されている。また最終段のフリップフロップX2
56に接続された切換スイッチSWD256の可動接点
aはスタート信号パッドSTPに接続されている。Hereinafter, the changeover switch SW has the same connection form.
D3 to SWD256 are flip-flops X3 to X256
It is connected to the. The last stage flip-flop X2
The movable contact a of the changeover switch SWD256 connected to the switch 56 is connected to the start signal pad STP.
【0039】また、切換スイッチSWD1〜SWD25
6の制御端子は、切換信号入力パッドSLPに接続され
ている。この切換信号入力パッドSLPには外部回路か
ら入力される切換信号SLが入力され、この切換信号S
Lがハイの時、スイッチSWD1〜SWD256の固定
接点cが可動接点bに接続され、ローの時、スイッチS
WD1〜SWD256の固定接点cが可動接点aに接続
される。The changeover switches SWD1 to SWD25
The control terminal 6 is connected to the switching signal input pad SLP. The switching signal SL input from an external circuit is input to the switching signal input pad SLP.
When L is high, the fixed contact c of the switches SWD1 to SWD256 is connected to the movable contact b, and when L is low, the switch S
The fixed contacts c of WD1 to SWD256 are connected to the movable contact a.
【0040】このような構成のシフトレジスタSF2、
SF3では、切換信号SLをハイにすることによって、
フリップフロップX1〜X256の接続形態が図11と
同様になり、切換信号SLをローにすることによって、
フリップフロップX1〜X256の接続形態がすべて逆
方向に接続される。The shift register SF2 having such a configuration is
In SF3, by making the switching signal SL high,
The connection form of the flip-flops X1 to X256 is similar to that of FIG. 11, and by setting the switching signal SL to low,
The connection forms of flip-flops X1 to X256 are all connected in the opposite direction.
【0041】従って、図3のような構成のフォトダイオ
ードアレイモジュールでは、切換信号SLによって、フ
ォトダイオードアレイモジュールの読み出し方向を制御
することが可能である。Accordingly, in the photodiode array module having the configuration as shown in FIG. 3, the readout direction of the photodiode array module can be controlled by the switching signal SL.
【0042】また更に、クロック信号パッドCKPとス
タート信号パッドSTPと出力信号パッドOTPと切換
信号入力パッドSLPを基板の両端に左右対称の位置に
備えることによって、図1のように2個のシフトレジス
タを逆向きに配置した場合に、左右端のいずれの側から
でも1方向からクロック信号CKSとスタート信号ST
Sを入力することが可能であり、左右端のいずれの側か
らでも1方向から出力信号OTSを取り出すことが可能
となる。Further, by providing a clock signal pad CKP, a start signal pad STP, an output signal pad OTP, and a switching signal input pad SLP at symmetrical positions on both ends of the substrate, two shift registers as shown in FIG. Are arranged in the opposite direction, the clock signal CKS and the start signal ST
S can be input, and the output signal OTS can be extracted from one direction from any of the left and right ends.
【0043】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。The foregoing description has been directed to specific preferred embodiments for the purpose of describing and illustrating the invention. Therefore, the present invention is not limited to the above-described embodiments, and includes many more modifications without departing from the spirit thereof.
This includes deformation.
【0044】[0044]
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項1に記載
の発明では、各マルチプレクサに備えられたフリップフ
ロップに入力されるクロック信号の遅れを一定とするこ
とが可能となるため、各フォトダイオードの出力信号の
読み出しタイミングが均一となり、出力信号をパワース
ペクトラムに変換したときのジッタの発生を抑えること
が可能となる。As is apparent from the above description,
According to the present invention, the following effects can be obtained. According to the first aspect of the present invention, since the delay of the clock signal input to the flip-flop provided in each multiplexer can be made constant, the read timing of the output signal of each photodiode becomes uniform, and It is possible to suppress occurrence of jitter when converting a signal into a power spectrum.
【0045】このような構成は、請求項2のように前記
クロック信号をツリー構造を成す配線によって前記読み
出し用シフトレジスタの各チャンネルに入力することに
よって簡単に実現することが可能であるSuch a configuration can be easily realized by inputting the clock signal to each channel of the read-out shift register through a wiring having a tree structure.
【0046】請求項3に記載の発明では、前記シフトレ
ジスタを奇数チャンネルのフォトダイオードの出力信号
と偶数チャンネルのフォトダイオードの出力信号を読み
出す2個のシフトレジスタによって構成することによっ
て、フォトダイオードの出力信号を高速読み出しするこ
とが可能となる。According to the third aspect of the present invention, the shift register is constituted by two shift registers that read the output signal of the photodiode of the odd-numbered channel and the output signal of the photodiode of the even-numbered channel. The signal can be read at high speed.
【0047】このような構成は、請求項4のように順方
向と逆方向に読み出しが可能であるシフトレジスタを2
個用いて、例えばフォトダイオードアレイの下側に順方
向に出力信号を読み出すシフトレジスタを配置し、これ
によって奇数番号のフォトダイオードの出力信号を読み
出し、フォトダイオードアレイの上側に逆方向に出力信
号を読み出すシフトレジスタを配置し、これによって偶
数番号のフォトダイオードの出力信号を読み出すことに
よって実現することが可能である。With such a configuration, a shift register capable of reading data in the forward and reverse directions as described in claim 4 is provided.
For example, a shift register for reading out an output signal in the forward direction is arranged below the photodiode array, thereby reading out the output signal of the odd-numbered photodiode, and outputting the output signal in the reverse direction above the photodiode array. This can be realized by arranging a shift register to be read and reading out the output signals of the even-numbered photodiodes.
【0048】このような用途に用いられるシフトレジス
タは、請求項5のように前記クロック信号を入力する信
号入力パッドをフォトダイオードアレイモジュールが形
成された基板の左右対称の位置に設置することによっ
て、左右逆方向に設置された2個のシフトレジスタに単
一方向からクロック信号を入力することが可能であるIn the shift register used for such a purpose, the signal input pad for inputting the clock signal is provided at a symmetrical position on the substrate on which the photodiode array module is formed. It is possible to input a clock signal from two directions to two shift registers installed in opposite directions.
【図1】本発明に係るフォトダイオードアレイモジュー
ルの一実施例を示す構成図である。FIG. 1 is a configuration diagram showing one embodiment of a photodiode array module according to the present invention.
【図2】本発明に係るシフトレジスタの構成図である。FIG. 2 is a configuration diagram of a shift register according to the present invention.
【図3】本発明に係るフォトダイオードアレイモジュー
ルの波形図である。FIG. 3 is a waveform diagram of the photodiode array module according to the present invention.
【図4】スペクトラムアナライザの構成図である。FIG. 4 is a configuration diagram of a spectrum analyzer.
【図5】従来のフォトダイオードアレイモジュールの一
例を示す構成図である。FIG. 5 is a configuration diagram illustrating an example of a conventional photodiode array module.
【図6】従来のフォトダイオードアレイモジュールの一
例を示す構成図である。FIG. 6 is a configuration diagram illustrating an example of a conventional photodiode array module.
【図7】従来のフォトダイオードアレイモジュールの波
形図である。FIG. 7 is a waveform diagram of a conventional photodiode array module.
【図8】従来のフォトダイオードアレイモジュールの波
形図である。FIG. 8 is a waveform diagram of a conventional photodiode array module.
100 フォトダイオードアレイ SF1、SF2、SF3 シフトレジスタ 10、200 フォトダイオードアレイモジュール CKP クロック信号パッド STP スタート信号パッド OTP 出力信号パッド SLP 切換信号パッド SW1〜SW256、SWD1〜SWD256 切換ス
イッチ X1〜X256 フリップフロップ A1〜A256 アンドゲート M1〜M256 マルチプレクサ100 Photodiode array SF1, SF2, SF3 Shift register 10, 200 Photodiode array module CKP Clock signal pad STP Start signal pad OTP Output signal pad SLP Switching signal pad SW1-SW256, SWD1-SWD256 Switching switch X1-X256 Flip-flop A1- A256 AND gate M1 to M256 multiplexer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榊原 勝利 東京都武蔵野市中町2丁目9番32号 横河 電機株式会社内 (72)発明者 藤田 忠重 東京都武蔵野市中町2丁目9番32号 横河 電機株式会社内 (72)発明者 豊田 啓孝 東京都武蔵野市中町2丁目9番32号 横河 電機株式会社内 Fターム(参考) 4M118 AA10 AB04 BA06 CA02 GD13 5C024 BX00 CX00 CY44 GX03 5F049 MA01 NA20 NB07 RA02 RA06 RA10 UA07 UA20 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Katsushi Sakakibara 2-9-132 Nakamachi, Musashino City, Tokyo Inside Yokogawa Electric Corporation (72) Inventor Tadashige Fujita 2-9-132 Nakamachi, Musashino City, Tokyo Next to Kawa Electric Co., Ltd. (72) Inventor Hirotaka Toyoda 2-9-132 Nakamachi, Musashino-shi, Tokyo Yokogawa Electric Co., Ltd. F-term (reference) 4M118 AA10 AB04 BA06 CA02 GD13 5C024 BX00 CX00 CY44 GX03 5F049 MA01 NA20 NB07 RA02 RA06 RA10 UA07 UA20
Claims (5)
イオードアレイと、この複数のフォトダイオードから出
力される各電気的出力信号をクロック信号のタイミング
に従って順次読み出す読み出し用シフトレジスタから成
る複数のチャンネルを備えたフォトダイオードアレイモ
ジュールにおいて、 前記読み出し用シフトレジスタは、すべてのチャンネル
に入力されるクロック信号の配線距離をすべて等しくな
るように構成されたことを特徴とするフォトダイオード
アレイモジュールA photodiode array comprising a plurality of photodiodes, and a plurality of channels comprising a read shift register for sequentially reading out respective electrical output signals output from the plurality of photodiodes in accordance with a clock signal timing. In the photodiode array module, the readout shift register is configured to make all wiring distances of clock signals input to all channels equal.
線によって前記読み出し用シフトレジスタの各チャンネ
ルに入力されるように構成されたことを特徴とする請求
項1に記載のフォトダイオードアレイモジュール。2. The photodiode array module according to claim 1, wherein said clock signal is inputted to each channel of said readout shift register by a wiring having a tree structure.
フォトダイオードの出力信号と偶数チャンネルのフォト
ダイオードの出力信号を読み出す2個のシフトレジスタ
によって構成されたことを特徴とする請求項1に記載の
フォトダイオードアレイモジュール。3. The photo-detector according to claim 1, wherein said shift register comprises two shift registers for reading an output signal of an odd-channel photodiode and an output signal of an even-channel photodiode. Diode array module.
読み出しが可能であることを特徴とする請求項1に記載
のフォトダイオードアレイモジュール。4. The photodiode array module according to claim 1, wherein said shift register is readable in a forward direction and a reverse direction.
ドは、フォトダイオードアレイモジュールが形成された
基板の左右対称の位置に設置されたことを特徴とする請
求項1に記載のフォトダイオードアレイモジュール。5. The photodiode array module according to claim 1, wherein the signal input pad for inputting the clock signal is disposed at a symmetric position on a substrate on which the photodiode array module is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053352A JP3770034B2 (en) | 2000-02-29 | 2000-02-29 | Photodiode array module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053352A JP3770034B2 (en) | 2000-02-29 | 2000-02-29 | Photodiode array module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244446A true JP2001244446A (en) | 2001-09-07 |
JP3770034B2 JP3770034B2 (en) | 2006-04-26 |
Family
ID=18574751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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JP (1) | JP3770034B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007019682A (en) * | 2005-07-06 | 2007-01-25 | Sony Corp | Ad converter and semiconductor device |
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US8193815B2 (en) | 2007-06-25 | 2012-06-05 | Koninklijke Philips Electronics N.V. | Photodiode self-test |
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US8319186B2 (en) | 2007-08-08 | 2012-11-27 | Koninklijke Philips Electronics N.V. | Silicon photomultiplier trigger network |
US8395125B1 (en) | 2007-08-08 | 2013-03-12 | Koninklijke Philips Electronics N.V. | Silicon photomultiplier trigger network |
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Publication number | Publication date |
---|---|
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