JP2001196554A

JP2001196554A - 半導体装置の製造方法

Info

Publication number: JP2001196554A
Application number: JP2000001759A
Authority: JP
Inventors: Sadayuki Onishi; 貞之大西
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-01-07
Filing date: 2000-01-07
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】比較的低い温度下でのドーピング処理を行い
ながらも、良好な性能を有するキャパシタを複雑な工程
を要することなく形成できる半導体装置の製造方法を得
る。【解決手段】ポリシリコンから成る下部電極１８、容
量絶縁膜、及び上部電極２０を有するキャパシタ２２を
備えた半導体装置を製造する製造方法は、下部電極１８
の表面にＨＳＧ−Ｓｉ１９を形成する工程と、ＨＳＧ−
Ｓｉ１９に不純物を拡散する工程と、ＨＳＧ−Ｓｉ１９
の表面にシリコン膜２３を堆積する工程と、シリコン膜
２３を洗浄する工程と、ＨＳＧ−Ｓｉ１９上に前記容量
絶縁膜及び上部電極２０を順次に形成する工程とをこの
順に含む。これにより、シリコン膜形成工程後のウエッ
ト洗浄工程ではシリコン膜２３が除去され、ドーピング
したＨＳＧ−Ｓｉ１９の表面が保護される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＤＲＡＭメモリセルのキャパシタに
ついてその良好な静電容量の確保を可能にする半導体装
置の製造方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体装置では、高集積化の実現のため
に、各メモリセルのキャパシタの占有面積当たりの静電
容量を増大させる要請がある。この要請に応え、各キャ
パシタにおける下部電極の表面に半球状のグレイン（Ｈ
ＳＧ−Ｓｉ：Hemi-spherical Grained Si）群を形成し
凹凸状の表面を得ることによって、電極の表面積を増大
させる試みもなされている。

【０００３】下部電極の表面にＨＳＧ−Ｓｉを形成する
製造方法では、まず、アモルファスシリコンから成る下
部電極が形成された半導体基板を成長炉内に収容し、こ
の成長炉にモノシラン（ＳｉＨ₄）ガスを短時間噴出導
入しつつ、高真空下でのアニールを施すことによって、
下部電極の表面にシリコングレイン群を成長する。更
に、成長後のシリコングレイン群に対し、所定の温度下
でリン（Ｐ）等の不純物を拡散させて、必要な電気特性
をもたせる。

【０００４】次いで、不純物拡散（ドーピング）処理後
の半導体基板を、一旦成長炉から取り出し、続く容量絶
縁膜（窒化膜）の形成工程のために別の成長炉に収容す
る。この際に、シリコングレイン群が酸化雰囲気に晒さ
れてその表面に自然酸化膜を形成するので、容量絶縁膜
の形成に先立ってこの自然酸化膜をウエット洗浄で除去
することが必要になる。

【０００５】ところで、近年では半導体装置に用いられ
るトランジスタの高性能化及び微細化に伴い、トランジ
スタに使用される材料の耐熱温度が低下している。この
ため、それまでシリコングレイン群に７００〜７８０℃
の温度下で行っていたドーピングを、これより低い６０
０〜７００℃の温度下で行う要請が高まっている。

【０００６】通常、１個のシリコングレインの外径は１
００〜２００ｎｍであり、上記６００〜７００℃の比較
的低い温度下でのドーピングでは、リン原子はグレイン
表面から１０〜２０ｎｍの比較的浅い部分にのみ拡散す
る。容量絶縁膜形成前にウエット洗浄が施されると、グ
レインの表面から５〜１０ｎｍ範囲の厚みのポリシリコ
ン層がエッチングされ消耗する。これにより、グレイン
表面から比較的浅いドーピング層が大幅に減少して、露
出したグレイン表面における不純物濃度が低下すると共
に、下部電極全体の表面積が小さくなり、完成後のキャ
パシタの容量低下が生じるという問題がある。

【０００７】上記問題を解消するためのキャパシタの製
造方法が、特開平11-284149号公報に記載されている。
この公報に記載のキャパシタの製造方法では、不安定な
結晶状態のグレイン表面をエレクトロンチャージアップ
することで膜質特性を安定させ、これにより、後続の洗
浄工程におけるグレイン表面の消耗を抑止する。

【０００８】

【発明が解決しようとする課題】しかし、上記従来の製
造方法によると、前記問題を軽減することはできるもの
の、シリコングレイン群の膜質特性を安定化させるため
に、電子を発生する電子銃、電子銃からの電子を集束す
る電子光学手段、及び、電子光学手段で集束された電子
の方向を制御する偏向コイルなどから成る複雑な専用装
置が必要となる。このため、安定化処理が極めて煩雑な
工程となり、これに伴い製造コストの削減が困難にな
る。

【０００９】本発明は、上記に鑑み、比較的低い温度下
でのドーピング処理を行いながらも、複雑な専用装置を
用いない簡便な工程で、半球状のシリコングレインの表
面積を減少させずに十分な不純物濃度をもつ下部電極が
形成でき、これによって良好な性能を有するキャパシタ
を複雑な工程を要することなく形成できる半導体装置の
製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、不純物が拡散さ
れた、半球状のシリコングレイン群を有するポリシリコ
ン層上にシリコン膜を堆積した後に前記シリコン膜を洗
浄することを特徴とする。

【００１１】本発明の半導体装置の製造方法では、例え
ば、シリコングレイン群を有するポリシリコン層をキャ
パシタの下部電極とする場合に、後続の上部電極の形成
に先立ってシリコングレイン群をウエット洗浄したとし
ても、表面のシリコン膜が除去されるだけでシリコング
レイン群は保護され、シリコングレイン群のドーピング
済みの表面が消耗することはない。従って、比較的低い
温度下でドーピングした際でも、複雑な工程を要するこ
となく、グレイン表面から比較的浅いドーピング部分を
減少させることなくキャパシタの良好な静電容量を確保
することが可能になる。

【００１２】本発明の半導体装置の製造方法は、ポリシ
リコンから成る下部電極、容量絶縁膜、及び上部電極を
有するキャパシタを備えた半導体装置を製造する製造方
法において、前記下部電極の表面に半球状のシリコング
レイン群を形成する工程と、前記シリコングレイン群に
不純物を拡散する工程と、前記シリコングレイン群の表
面にシリコン膜を堆積する工程と、前記シリコン膜を洗
浄する工程と、前記シリコングレイン群上に前記容量絶
縁膜及び上部電極を順次に形成する工程とをこの順に含
むことを特徴とする。

【００１３】本発明の製造方法のように不純物拡散工程
後にシリコン膜を形成するのではなく、不純物拡散工程
に先立って、グレイン表面にグレインの括れ部分を補強
するシリコン膜を形成し、この状態でドーピング処理す
る製造方法が特開平11-233735号公報に記載されてい
る。

【００１４】これに対し、本発明の半導体装置の製造方
法では、不純物拡散工程後のシリコングレイン群の表面
にシリコン膜を形成するだけの簡便な工程を含むことに
より、シリコン膜形成後のウエット洗浄工程ではシリコ
ン膜のみが除去され、ドーピングしたグレイン表面を確
実に保護する。従って、比較的低い温度下でドーピング
した際でも、複雑な工程を要することなく、グレイン表
面から比較的浅いドーピング部分を消耗させることなく
キャパシタの良好な静電容量を確保することができる。

【００１５】ここで、本発明の半導体装置の製造方法に
おいて、前記不純物拡散工程及びシリコン膜堆積工程
を、同じ成長炉を用いて連続して実施することが好まし
い。この場合、不純物拡散工程後のシリコングレイン群
の表面を大気に晒すことなく後続のシリコン膜堆積工程
に移行することができる。これにより、シリコングレイ
ン群表面の自然酸化膜を除去するための洗浄工程が不要
になり、工程数が減少すると共に、自然酸化膜の除去に
伴ってグレイン表面のドーピング層が消耗する等の不具
合も無くすことができる。

【００１６】また、前記シリコングレイン群形成工程、
不純物拡散工程及びシリコン膜堆積工程を、同じ成長炉
を用いて連続して実施することが好ましい。この場合、
形成されたシリコングレイン群の表面を大気に晒すこと
なく、後続の不純物拡散工程及びシリコン膜堆積工程に
移行することができるので、シリコングレイン群表面の
自然酸化膜を除去するための洗浄工程が不要になり、工
程数が減少すると共に、自然酸化膜の除去に伴ってグレ
イン表面のドーピング層が消耗する等の不具合も無くな
る。

【００１７】具体的には、前記不純物拡散工程を７００
℃以下の温度下で実施することができる。この場合、半
導体装置に備えたトランジスタ等の電気特性を損なうこ
となく、シリコングレイン群に対し良好なドーピングを
施すことができる。

【００１８】また、前記シリコン膜を５〜１０ｎｍの膜
厚とすることができる。この場合、シリコン膜形成工程
後のウエット洗浄工程で、シリコングレイン群の表面を
有効に保護できる厚みが得られる。

【００１９】前記シリコン膜は、不純物を含まない、又
は、前記シリコングレイン群に拡散された不純物とほぼ
同じ濃度の不純物を含んでいることが好ましい。この場
合、シリコン膜が不純物を含んでいると、ウエット洗浄
工程後に、シリコングレイン表面にシリコン膜が残存し
たとしても、シリコングレイン及びシリコン膜の双方の
不純物濃度が均一になるという効果が得られる。また、
前記シリコン膜には、前記シリコングレイン群に拡散さ
れた不純物と同じ種類の不純物が拡散されることが好ま
しい。

【００２０】

【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例における半
導体装置を示す断面図である。半導体装置は、半導体基
板（シリコン基板）１４の表面に拡散層領域１２及び素
子分離酸化膜１３が形成され、対をなす拡散層領域１２
の上部にゲート電極１１が形成されている。ゲート電極
１１は半導体基板１４上の層間絶縁膜１５に覆われてい
る。

【００２１】層間絶縁膜１５内にはビット線１６が形成
され、拡散層領域１２とビット線１６とがビアプラグ２
１を介して導通している。また、層間絶縁膜１５上に
は、キャパシタ２２を成す下部電極１８及び上部電極２
０が形成され、下部電極１８は、表面に複数のＨＳＧ−
Ｓｉ１９（半球状シリコングレイン群）が形成されると
共に、コンタクトプラグ１７を介して別の拡散層領域１
２と導通している。上記キャパシタ２２は複数個が形成
されるが、同図には１個のみを示している。

【００２２】図２は、本実施形態例におけるキャパシタ
の形成工程を示すフローチャートである。まず、半導体
基板１４上に所要のトランジスタ等を形成した後に、層
間絶縁膜１５に所定の拡散層領域１２を露出させるコン
タクトホールを形成する。更に、層間絶縁膜１５上の全
域に、Ｐ（リン）をドーピングしたアモルファスシリコ
ン膜を形成してコンタクトホールを埋め込み、これをエ
ッチバックしてコンタクトホール内にアモルファスシリ
コン膜を残しコンタクトプラグ１７とする。

【００２３】この後、ステップＳ１で、コンタクトプラ
グ１７形成後の半導体基板１４を低圧化学気相成長炉
（以下、ＬＰＣＶＤ炉と呼ぶ）に収容し、低圧化学的気
相成長（ＬＰＣＶＤ）法によって、層間絶縁膜１５上に
Ｐをドーピングしたアモルファスシリコン層（図示せ
ず）を堆積する。更に、フォトリソグラフィ技術及びエ
ッチング技術を用いて、リンドープアモルファスシリコ
ン層を所要の形状にパターンニングして、コンタクトプ
ラグ１７に導通した下部電極１８とする。

【００２４】引き続き、ステップＳ２で、希釈したフッ
酸（ＨＦ）溶液を用いたウエットエッチングを施し、下
部電極１８上のエッチング残さや自然酸化膜を洗浄・除
去する。

【００２５】ステップＳ３では、洗浄処理後の半導体基
板１４を、超高真空ＣＶＤ炉（以下、ＵＨＶＣＶＤ炉と
呼ぶ）に収容し、超高真空ＣＶＤ法により、モノシラン
（ＳｉＨ₄）ガスを短時間噴出導入しつつ、５９０℃の
温度下で高真空下のアニールを施し、下部電極１８の表
面に複数のＨＳＧ−Ｓｉ１９を成長する。この際に、ア
モルファスシリコンで構成されていた下部電極１８は、
ＨＳＧ−Ｓｉ１９と共にポリシリコンとなる。

【００２６】ステップＳ４では、下部電極１８にＨＳＧ
−Ｓｉ１９が形成された半導体基板１４をＵＨＶＣＶＤ
炉から取り出すと共に、このとき酸化雰囲気に晒されて
ＨＳＧ−Ｓｉ１９上に形成される自然酸化膜を、希フッ
酸溶液を用いたウエットエッチングで洗浄・除去する。

【００２７】ステップＳ５では、自然酸化膜が除去され
た半導体基板１４をＬＰＣＶＤ炉に戻し、６００〜７０
０℃に昇温して３０〜６０分間、減圧する。ここで、入
炉時には、真空、窒素ガス（Ｎ₂）又は水素ガス（Ｈ₂）
のように酸素を含まない雰囲気にしておき、炉内に収容
した半導体基板１４に対する僅かな酸化を防止する。引
き続き、ＬＰＣＶＤ炉内の温度が安定してから、５００
sccmのホスフィン（ＰＨ₃）ガスを炉内に導入し、６０
０〜７００℃の温度下、且つ１００Ｐａの圧力下で３０
〜６０分間、ホスフィンガス雰囲気中に半導体基板１４
を放置する。これにより、ＨＳＧ−Ｓｉ１９にＰをドー
ピングする。

【００２８】ステップＳ６では、ステップＳ５の処理後
の半導体基板１４をＬＰＣＶＤ炉に収容した状態のまま
でホスフィンガスの導入を停止する。更に、これに代え
てシランガスを導入し、６００〜７００℃の温度下で、
ＨＳＧ−Ｓｉ１９の表面に５〜１０ｎｍのシリコン膜を
堆積する。シリコン膜を堆積したＨＳＧ−Ｓｉ１９を図
３に示す。ＨＳＧ−Ｓｉ１９における表面がドーピング
層１９ａとなり、このドーピング層１９ａをシリコン膜
２３が覆っている。

【００２９】ステップＳ７では、シリコン膜形成後の半
導体基板１４をＬＰＣＶＤ炉から取り出し、アンモニア
＋過酸化水素水による洗浄と希フッ酸溶液による洗浄と
を施す。このウエット洗浄工程では、ＨＳＧ−Ｓｉ１９
表面のシリコン膜２３が除去され、ドーピング後のＨＳ
Ｇ−Ｓｉ１９の表面が保護されるので、ドーピング層１
９ａが消耗することはない。この際のＨＳＧ−Ｓｉ１９
を図４に示す。ＨＳＧ−Ｓｉ１９の表面からシリコン膜
２３が除去されて、図３と同じ厚みのドーピング層１９
ａが露出している。

【００３０】ステップＳ８では、洗浄後の半導体基板１
４をＬＰＣＶＤ炉に再び収容し、ＬＰＣＶＤ法による窒
化膜（Ｓｉ₃Ｎ₄）の堆積処理を施し、更に、７５０℃の
温度下での酸化処理を施すことにより、ＨＳＧ−Ｓｉ１
９の表面に膜厚６ｎｍの容量絶縁膜（誘電体膜）を形成
する。

【００３１】引き続き、ステップＳ９で、ＬＰＣＶＤ法
により、容量絶縁膜（図示せず）上にリンドープポリシ
リコン層を堆積し、フォトリソグラフィ技術及びエッチ
ング技術を用いて、ポリシリコン層を所要の形状にパタ
ーンニングして上部電極２０を形成し、キャパシタ２２
を完成させる。

【００３２】本実施形態例によると、ドーピング後のＨ
ＳＧ−Ｓｉ１９の表面にシリコン膜２３を形成するだけ
の簡便な工程を含むことで、シリコン膜形成工程後のウ
エット洗浄工程からＨＳＧ−Ｓｉ１９表面を保護できる
ので、比較的低い温度下でドーピングした際に完成後の
キャパシタ２２の良好な静電容量を確保することができ
る。

【００３３】本実施形態例では、ステップＳ５で用いた
ＬＰＣＶＤ炉から半導体基板１４を取り出さず、同じ炉
内に収容したままステップＳ６に移行するので、ドーピ
ング後のＨＳＧ−Ｓｉ１９の表面を大気に晒さないまま
の状態で次のシリコン膜堆積工程に移行できる。従っ
て、シリコン膜堆積工程前の自然酸化膜の洗浄工程が要
らないので、洗浄によってＨＳＧ−Ｓｉ１９表面のドー
ピング層１９ａを消耗させることがない。また、ステッ
プＳ５、Ｓ６の工程を同じＬＰＣＶＤ炉内で連続して行
うので、双方の間で洗浄処理を行う場合に比して工程数
が削減できる。

【００３４】或いは、上記に代えて、ステップＳ３のＨ
ＳＧ−Ｓｉ形成工程をもステップＳ５、Ｓ６の工程と共
に同じ成長炉内で連続処理することができる。この場
合、成長炉には、超高真空状態から比較的低い真空状態
まで得られるＵＨＶＣＶＤ炉のみを使用する。これによ
り、形成工程後のＨＳＧ−Ｓｉ１９を大気に晒さずに次
の不純物拡散工程及びシリコン膜堆積工程に順次に移行
できるので、ステップＳ４のウエット洗浄工程も不要に
なり、ＨＳＧ−Ｓｉ１９の表面積の減少を抑止する効果
が一層向上し、工程数も更に削減できる。また、ステッ
プＳ５の不純物拡散工程が、ＨＳＧ−Ｓｉ１９の表面に
自然酸化膜が全く形成されない状態で行われるため、比
較的低温でありながらもＰの拡散が容易に発生する。こ
れにより、ＰＨ₃ガスを導入してアニールするドーピン
グ時の温度を、更に低温下することができる。

【００３５】なお、本実施形態例では、シリコン膜２３
を堆積する際のソースガスとしてシランガス（Ｓｉ
Ｈ₄）を用いたが、これに代えて、ジシランガス（Ｓｉ₂
Ｈ₆）、ジクロルシランガス（ＳｉＨ₂Ｃ₁₂）等を用いる
ことができる。

【００３６】また、本実施形態例では、シリコン膜２３
に対するドーピングは行わなかったが、成長炉内にシラ
ンガスと共にホスフィンガスを導入しつつシリコン膜２
３を堆積することで、Ｐをドーピングしたシリコン膜２
３とすることもできる。この場合、シリコン膜２３に
は、ＨＳＧ−Ｓｉ１９にドーピングされたＰとほぼ同じ
濃度のＰをドーピングすることができる。この場合、ス
テップＳ７でのウエット洗浄工程後に、ＨＳＧ−Ｓｉ１
９の表面にシリコン膜２３が残存したとしても、ＨＳＧ
−Ｓｉ１９及びシリコン膜２３の双方の不純物濃度が均
一になるという効果が得られる。

【００３７】図５は、異なる条件下で形成した下部電極
１８の、ＨＳＧ−Ｓｉ１９にドーピングされたＰの量を
蛍光Ｘ線測定器によって測定した結果を示すグラフであ
る。縦軸はＰのドープ量を、横軸は下部電極１８に対す
る異なる条件を夫々示す。また、◆は７００℃の温度下
でＰＨ₃アニールした際の測定結果を、■は６５０℃の
温度下でＰＨ₃アニールした際の測定結果を、▲は５９
０℃の温度下でステップＳ３のＨＳＧ化工程とＳ５のＰ
Ｈ₃アニール工程とＳ６のシリコン膜堆積工程とを同じ
成長炉内で連続して行った際の測定結果を夫々示す。更
に、（１）はＰＨ₃アニール直後の状態を、（２）はＳ
ｉ膜を堆積せずにウエット洗浄した従来の手法を施した
際の状態を、（３）はＳｉ膜を堆積してウエット洗浄し
た本発明の手法を施した際の状態を夫々示す。

【００３８】上記グラフから、ＰＨ₃アニール直後の
（１）に対して、Ｓｉ膜を堆積せずにウエット洗浄した
（２）の場合では、７００℃及び６５０℃の双方の温度
下のアニール処理においてＰドープ量が大幅に減少して
いることが分かる。これは、ウエット洗浄工程でグレイ
ン表面のＰドーピング層が消耗したためと考えられる。
容量電極の空乏化による静電容量の低下を防ぐには、Ｐ
ドープ量として1E¹⁵atoms/cm²以上が必要とされるが、
６５０℃でＰＨ₃アニールを行った（２）における■の
場合には、Ｐドープ量が1E¹⁵atoms/cm²以下に減少して
おり、電極の空乏化による静電容量の低下が懸念され
る。

【００３９】一方、本発明の手法を採った（３）におい
ては、Ｓｉ膜を堆積してからウエット洗浄しており、Ｓ
ｉ膜のみが消耗しＰドーピング層が保護されたので、Ｐ
ドープ量の減少が少なく、ＰＨ₃アニールを７００℃の
温度下で行った◆は勿論、ＰＨ₃アニールを６５０℃の
温度下で行った■の場合でも、1E¹⁵atoms/cm²以上のＰ
が残存し良好な状態を保っていることが分かる。また、
ステップＳ３、Ｓ５及びＳ６を同じ成長炉内で連続して
行った▲の場合には、５９０℃という低温にも拘わら
ず、ウエット洗浄後においても1E¹⁵atoms/cm²以上のＰ
ドープ量を保っていることが分かる。

【００４０】ここで、完成した１個のキャパシタの上部
電極への印加電圧（Ｖ）と静電容量値(fF/cell)との関
係を図６に示す。同図のグラフでは、７００℃の温度下
でＰをドーピングしシリコン膜を形成せずに処理を進め
て作製したキャパシタによるデータをグラフＡに、ステ
ップＳ３、Ｓ５及びＳ６の工程を同じ成長炉内で連続し
て行い５９０℃の温度下でドーピングして作製したキャ
パシタによるデータをグラフＢに、ステップＳ５、Ｓ６
の工程を同じ成長炉内で連続して行い６５０℃の温度下
でドーピングして作製したキャパシタによるデータをグ
ラフＣに、６５０℃の温度下でドーピングしシリコン膜
を形成せずに処理を進めて作製したキャパシタによるデ
ータをグラフＤに夫々示す。

【００４１】グラフＡ〜Ｄの何れにおいても、印加電圧
がプラス側の２Ｖ付近では静電容量値が２７〜２９ｆＦ
を維持するが、シリコン膜を用いないグラフＤでは、印
加電圧が２Ｖ付近からマイナス側に移行するにつれて空
乏化による静電容量値の低下が顕著になり、−２Ｖ付近
では１４ｆＦとなる。つまり、グラフＤは、キャパシタ
の静電容量値が印加電圧の変化に伴って大きく変動する
ので、容量特性が安定せず好ましくない。グラフＤは、
図５の（２）の例における、６５０℃でシリコン膜堆積
を行わずに処理を行った場合であり、Ｐドープ量が1E¹⁵
atoms/cm²以下に減少した結果である。

【００４２】これに対し、シリコン膜を堆積した本発明
によるキャパシタでは、ＰＨ₃アニール温度が６５０℃
のグラフＣにおいても、更に低い５９０℃のグラフＢに
おいても、マイナス側での静電容量値の低下率が小さく
容量特性が安定しており、シリコン膜を用いないがグラ
フＢよりも高い７００℃の温度下でのグラフＡに近い結
果が得られた。これは、ＨＳＧ−Ｓｉのドーピング層上
に薄くシリコン膜を堆積したことで、容量絶縁膜形成前
の洗浄工程でのドーピング層の消耗を抑止したためであ
る。その結果として、ドーピング時のアニール温度の更
なる低温度化を図ることができた。

【００４３】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例にのみ限定されるものではなく、上記実
施形態例から種々の修正及び変更を施した半導体装置の
製造方法も、本発明の範囲に含まれる。

【００４４】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によると、比較的低い温度下でのドーピン
グ処理を行いながらも、複雑な専用装置を用いない簡便
な工程で、半球状のシリコングレインの表面積を減少さ
せずに十分な不純物濃度をもつ下部電極が形成でき、こ
れによって良好な性能を有するキャパシタを複雑な工程
を要することなく形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態例における半導体装置の一
部を示す断面図である。

【図２】本実施形態例におけるキャパシタの形成工程を
示すフローチャートである。

【図３】シリコン膜を堆積したＨＳＧ−Ｓｉを拡大して
示す断面図である。

【図４】シリコン膜が除去されたＨＳＧ−Ｓｉを拡大し
て示す断面図である。

【図５】異なる条件下で形成した下部電極のＰドープ量
の測定結果を示すグラフである。

【図６】キャパシタの上部電極への印加電圧と静電容量
値との関係を示すグラフである。

【符号の説明】

１１：ゲート電極１２：拡散層領域１３：素子分離酸化膜１４：半導体基板１５：層間絶縁膜１６：ビット線１７：コンタクトプラグ１８：下部電極１９：ＨＳＧ−Ｓｉ１９ａ：ドーピング層２０：上部電極２１：ビアプラグ２２：キャパシタ２３：シリコン膜

Claims

【特許請求の範囲】

【請求項１】不純物が拡散された、半球状のシリコン
グレイン群を有するポリシリコン層上にシリコン膜を堆
積した後に前記シリコン膜を洗浄することを特徴とする
半導体装置の製造方法。
【請求項２】ポリシリコンから成る下部電極、容量絶
縁膜、及び上部電極を有するキャパシタを備えた半導体
装置を製造する製造方法において、前記下部電極の表面に半球状のシリコングレイン群を形
成する工程と、前記シリコングレイン群に不純物を拡散する工程と、前記シリコングレイン群の表面にシリコン膜を堆積する
工程と、前記シリコン膜を洗浄する工程と、前記シリコングレイン群上に前記容量絶縁膜及び上部電
極を順次に形成する工程とをこの順に含むことを特徴と
する半導体装置の製造方法。
【請求項３】前記不純物拡散工程及びシリコン膜堆積
工程を、同じ成長炉を用いて連続して実施することを特
徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】前記シリコングレイン群形成工程、不純
物拡散工程及びシリコン膜堆積工程を、同じ成長炉を用
いて連続して実施することを特徴とする、請求項２に記
載の半導体装置の製造方法。
【請求項５】前記不純物拡散工程を７００℃以下の温
度下で実施することを特徴とする、請求項２〜４の何れ
かに記載の半導体装置の製造方法。
【請求項６】前記シリコン膜の厚みが５〜１０ｎｍで
あることを特徴とする、請求項１〜５の何れかに記載の
半導体装置の製造方法。
【請求項７】前記シリコン膜は、不純物を含まない、
又は、前記シリコングレイン群に拡散された不純物とほ
ぼ同じ濃度の不純物を含んでいることを特徴とする、請
求項１〜６の何れかに記載の半導体装置の製造方法。
【請求項８】前記シリコン膜には、前記シリコングレ
イン群に拡散された不純物と同じ種類の不純物が拡散さ
れていることを特徴とする、請求項１〜７の何れかに記
載の半導体装置の製造方法。