JP3439381B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＤＲＡＭ等のキャパシタ電極用に好適な
多結晶シリコン膜の形成方法に関する。
法に関し、特にＤＲＡＭ等のキャパシタ電極用に好適な
多結晶シリコン膜の形成方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴いセルサ
イズは縮小し、ＤＲＡＭセルのキャパシタの占有面積は
小さくなる傾向にある。そこで、十分なキャパシタの容
量値を確保するため、占有面積当りの容量部面積が大き
く、耐α線特性やＤＲＡＭセル間の干渉が少なくできる
スタックトキャパシタやトレンチスタックトキャパシタ
が用いられている。しかし、６４ＭビットのＤＲＡＭで
はセル面積は２μｍ２以下になると見込まれており、こ
れらの構造を用いたとしても、容量絶縁膜として厚さ５
ｎｍという極めて薄い酸化シリコン膜が要求される。こ
の様に薄い酸化シリコン膜を欠陥なく均質にチップ全体
に形成することは極めて難しい。そこで、前述した容量
部面積を増やすことで容量絶縁膜厚を現状維持する方法
が考え出されている。
イズは縮小し、ＤＲＡＭセルのキャパシタの占有面積は
小さくなる傾向にある。そこで、十分なキャパシタの容
量値を確保するため、占有面積当りの容量部面積が大き
く、耐α線特性やＤＲＡＭセル間の干渉が少なくできる
スタックトキャパシタやトレンチスタックトキャパシタ
が用いられている。しかし、６４ＭビットのＤＲＡＭで
はセル面積は２μｍ２以下になると見込まれており、こ
れらの構造を用いたとしても、容量絶縁膜として厚さ５
ｎｍという極めて薄い酸化シリコン膜が要求される。こ
の様に薄い酸化シリコン膜を欠陥なく均質にチップ全体
に形成することは極めて難しい。そこで、前述した容量
部面積を増やすことで容量絶縁膜厚を現状維持する方法
が考え出されている。
【０００３】容量部面積を増やす方法としてはキャパシ
タ下部電極表面に半球状の多結晶シリコン結晶粒、所謂
ＨＳＧ―Ｓｉ（Ｈｅｍｉｓｐｈｅｒｅ Ｇｒａｉｎ−Ｓ
ｉｌｉｃｏｎ）を低圧ＣＶＤ法によって形成する方法が
ある。しかし、この方法では、ＨＳＧ―Ｓｉの結晶のサ
イズや密度の制御が難しい問題があり、この技術を改良
する方法として、特開平９―１８６３０２号公報には、
キャパシタ下部電極を非晶質または多結晶の第１のシリ
コン膜と不純物を含む非晶質の第２のシリコン膜から構
成し、これを真空中でアニールすることで第２のシリコ
ン膜表面にＨＳＧ―Ｓｉを形成する方法が開示されてい
る。
タ下部電極表面に半球状の多結晶シリコン結晶粒、所謂
ＨＳＧ―Ｓｉ（Ｈｅｍｉｓｐｈｅｒｅ Ｇｒａｉｎ−Ｓ
ｉｌｉｃｏｎ）を低圧ＣＶＤ法によって形成する方法が
ある。しかし、この方法では、ＨＳＧ―Ｓｉの結晶のサ
イズや密度の制御が難しい問題があり、この技術を改良
する方法として、特開平９―１８６３０２号公報には、
キャパシタ下部電極を非晶質または多結晶の第１のシリ
コン膜と不純物を含む非晶質の第２のシリコン膜から構
成し、これを真空中でアニールすることで第２のシリコ
ン膜表面にＨＳＧ―Ｓｉを形成する方法が開示されてい
る。
【０００４】上記の方法では、ＨＳＧ―Ｓｉの結晶のサ
イズや密度の制御にそれなりの効果が得られているが、
ＨＳＧ―Ｓｉが成長する非晶質シリコン膜の不純物濃度
のバラツキにより非晶質シリコン膜表面にＨＳＧ―Ｓｉ
が形成されない箇所が発生する問題があった。
イズや密度の制御にそれなりの効果が得られているが、
ＨＳＧ―Ｓｉが成長する非晶質シリコン膜の不純物濃度
のバラツキにより非晶質シリコン膜表面にＨＳＧ―Ｓｉ
が形成されない箇所が発生する問題があった。
【０００５】上記の技術の改良方法として、非晶質シリ
コン膜中の不純物濃度を制御し、ＨＳＧ―Ｓｉの結晶サ
イズや密度を制御する技術が、特許第２８２７９５８号
公報および特開平１０―３３５６０７号公報に開示され
ている。
コン膜中の不純物濃度を制御し、ＨＳＧ―Ｓｉの結晶サ
イズや密度を制御する技術が、特許第２８２７９５８号
公報および特開平１０―３３５６０７号公報に開示され
ている。
【０００６】即ち、特許第２８２７９５８号公報の方法
は、ノード・コンタクト孔にＮ型多結晶シリコン膜を形
成した後、Ｓｉ2Ｈ6ガスとＰＨ3ガスとを原料ガスにし
て燐ドープ量が２×１０20〜３×１０20〔ａｔｏｍｓ／
ｃｍ3〕の非晶質シリコン膜を形成してパターニング
後、超高真空中で加熱処理して非晶質シリコン膜を凹凸
な表面を有するＮ型の多結晶シリコン膜に変換する方法
である。
は、ノード・コンタクト孔にＮ型多結晶シリコン膜を形
成した後、Ｓｉ2Ｈ6ガスとＰＨ3ガスとを原料ガスにし
て燐ドープ量が２×１０20〜３×１０20〔ａｔｏｍｓ／
ｃｍ3〕の非晶質シリコン膜を形成してパターニング
後、超高真空中で加熱処理して非晶質シリコン膜を凹凸
な表面を有するＮ型の多結晶シリコン膜に変換する方法
である。
【０００７】また、特開平１０―３３５６０７号公報に
開示された方法は、半導体基板に形成した非晶質または
多結晶質の第１のシリコン膜を所望の形状に加工し、第
１のシリコン膜の表面に自然酸化膜を形成した後、燐を
１×１０20〜３×１０20〔ａｔｏｍｓ／ｃｍ3〕ドープ
した非晶質の第２のシリコン膜と不純物を含まない非晶
質の第３のシリコン膜を減圧ＣＶＤ法で形成し、さらに
大気に暴露することなく引き続きアニールすることによ
り、ＨＳＧ―Ｓｉを形成している。
開示された方法は、半導体基板に形成した非晶質または
多結晶質の第１のシリコン膜を所望の形状に加工し、第
１のシリコン膜の表面に自然酸化膜を形成した後、燐を
１×１０20〜３×１０20〔ａｔｏｍｓ／ｃｍ3〕ドープ
した非晶質の第２のシリコン膜と不純物を含まない非晶
質の第３のシリコン膜を減圧ＣＶＤ法で形成し、さらに
大気に暴露することなく引き続きアニールすることによ
り、ＨＳＧ―Ｓｉを形成している。
【０００８】
【発明が解決しようとする課題】上記の非晶質シリコン
膜中の不純物濃度を制御する方法では、ＨＳＧ―Ｓｉの
結晶サイズや密度の制御に大きな効果が得られるように
なったが、まだなお次のような課題がある。
膜中の不純物濃度を制御する方法では、ＨＳＧ―Ｓｉの
結晶サイズや密度の制御に大きな効果が得られるように
なったが、まだなお次のような課題がある。
【０００９】特許第２８２７９５８号公報の技術では非
晶質のシリコン膜の不純物濃度が大きいために、不純物
原子の偏析が生じ、これを核としてシリコン微結晶が形
成され、ＨＳＧ―Ｓｉ結晶成長の欠陥が増加する問題が
ある。
晶質のシリコン膜の不純物濃度が大きいために、不純物
原子の偏析が生じ、これを核としてシリコン微結晶が形
成され、ＨＳＧ―Ｓｉ結晶成長の欠陥が増加する問題が
ある。
【００１０】また、特開平１０−３３５６０７号公報の
技術では、表面に不純物の添加されない非晶質シリコン
膜を形成するために、ＨＳＧ―Ｓｉ成長時にＨＳＧ―Ｓ
ｉへの不純物の供給が不足する箇所が発生し、ＨＳＧ―
Ｓｉ結晶サイズのバラツキが大きくなる問題があり、ま
た、ＨＳＧ―Ｓｉ形成後、導電性を増加させるために不
純物を注入する追加工程が必要である。
技術では、表面に不純物の添加されない非晶質シリコン
膜を形成するために、ＨＳＧ―Ｓｉ成長時にＨＳＧ―Ｓ
ｉへの不純物の供給が不足する箇所が発生し、ＨＳＧ―
Ｓｉ結晶サイズのバラツキが大きくなる問題があり、ま
た、ＨＳＧ―Ｓｉ形成後、導電性を増加させるために不
純物を注入する追加工程が必要である。
【００１１】本発明の目的は上記の従来技術の問題点を
解決したキャパシタ電極用に好適な多結晶シリコン膜を
形成した半導体装置の製造方法を提供することにある。
解決したキャパシタ電極用に好適な多結晶シリコン膜を
形成した半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１の構成は、
上部電極、誘電体膜、下部電極からなるキャパシタを有
する半導体装置の製造方法において、前記下部電極の形
成方法が、同じ減圧ＣＶＤ装置内で半導体基板の一主面
上に不純物が添加されたまたは不純物が添加されない第
１のシリコン膜と前記第1のシリコン膜よりも少なくと
も高濃度の不純物が添加された第２のシリコン膜を非晶
質に連続的に形成する工程と、前記第１のシリコン膜と
前記第２のシリコン膜を所望の形状に加工する工程と、
ＳｉＨ４ガス雰囲気で加熱後、真空中で所望の時間アニ
ールし、前記第１のシリコン膜と第２のシリコン膜の露
出表面に半球状シリコン結晶粒を形成する工程とを含
み、前記第１のシリコン膜および前記第２のシリコン膜
に添加された不純物が、燐または砒素であり、それらの
シリコン膜の不純物が互いに異なることを特徴とする。
上部電極、誘電体膜、下部電極からなるキャパシタを有
する半導体装置の製造方法において、前記下部電極の形
成方法が、同じ減圧ＣＶＤ装置内で半導体基板の一主面
上に不純物が添加されたまたは不純物が添加されない第
１のシリコン膜と前記第1のシリコン膜よりも少なくと
も高濃度の不純物が添加された第２のシリコン膜を非晶
質に連続的に形成する工程と、前記第１のシリコン膜と
前記第２のシリコン膜を所望の形状に加工する工程と、
ＳｉＨ４ガス雰囲気で加熱後、真空中で所望の時間アニ
ールし、前記第１のシリコン膜と第２のシリコン膜の露
出表面に半球状シリコン結晶粒を形成する工程とを含
み、前記第１のシリコン膜および前記第２のシリコン膜
に添加された不純物が、燐または砒素であり、それらの
シリコン膜の不純物が互いに異なることを特徴とする。
【００１３】
【００１４】本発明の第２の構成は、上部電極、誘電体
膜、下部電極からなるキャパシタを有する半導体装置の
製造方法において、前記下部電極の形成方法が、同じ減
圧ＣＶＤ装置内で半導体基板の一主面上に不純物が添加
された非晶質の第１のシリコン膜と前記第１のシリコン
膜の不純物と異なる不純物が添加された非晶質の第２の
シリコン膜と前記第１のシリコン膜の不純物と同じ不純
物が添加された非晶質の第３のシリコン膜を連続的に形
成する工程と、前記第１のシリコン膜、前記第２のシリ
コン膜および前記第３のシリコン膜を所望の形状に加工
する工程と、ＳｉＨ４ガス雰囲気で加熱後、真空中で所
望の時間アニールし前記第１、第２および第３のシリコ
ン膜の露出面に半球状シリコン結晶粒を形成する工程と
を含むことを特徴とする。
膜、下部電極からなるキャパシタを有する半導体装置の
製造方法において、前記下部電極の形成方法が、同じ減
圧ＣＶＤ装置内で半導体基板の一主面上に不純物が添加
された非晶質の第１のシリコン膜と前記第１のシリコン
膜の不純物と異なる不純物が添加された非晶質の第２の
シリコン膜と前記第１のシリコン膜の不純物と同じ不純
物が添加された非晶質の第３のシリコン膜を連続的に形
成する工程と、前記第１のシリコン膜、前記第２のシリ
コン膜および前記第３のシリコン膜を所望の形状に加工
する工程と、ＳｉＨ４ガス雰囲気で加熱後、真空中で所
望の時間アニールし前記第１、第２および第３のシリコ
ン膜の露出面に半球状シリコン結晶粒を形成する工程と
を含むことを特徴とする。
【００１５】上記の本発明の第２の構成において、前記
第１のシリコン膜，前記第２のシリコン膜および前記第
３のシリコン膜に添加された前記不純物が、燐または砒
素であり、前記第１のシリコン膜と前記第３のシリコン
膜の前記不純物が同一であり、前記第２のシリコン膜の
不純物と異なる構成とすることができ、また、前記第２
のシリコン膜の好ましい不純物濃度として８×１０１９
〜１．２×１０２０〔ａｔｏｍｓ／ｃｍ３〕、前記第３
のシリコン膜の好ましい不純物濃度として８×１０１９
〜１．２×１０２０〔ａｔｏｍｓ／ｃｍ３〕とすること
ができる。
第１のシリコン膜，前記第２のシリコン膜および前記第
３のシリコン膜に添加された前記不純物が、燐または砒
素であり、前記第１のシリコン膜と前記第３のシリコン
膜の前記不純物が同一であり、前記第２のシリコン膜の
不純物と異なる構成とすることができ、また、前記第２
のシリコン膜の好ましい不純物濃度として８×１０１９
〜１．２×１０２０〔ａｔｏｍｓ／ｃｍ３〕、前記第３
のシリコン膜の好ましい不純物濃度として８×１０１９
〜１．２×１０２０〔ａｔｏｍｓ／ｃｍ３〕とすること
ができる。
【００１６】
【００１７】
【００１８】本発明では、キャパシタの下部電極を同じ
ＣＶＤ装置内で連続した複層の非晶質のシリコン膜から
構成して各膜中の不純物濃度、特に上層のシリコン膜中
の不純物濃度を８×１０19〜１．２×１０20〔ａｔｏｍ
ｓ／ｃｍ３〕にそれと隣接する下層のシリコン膜中の不
純物の種類を変えて上層濃度と同じ不純物濃度にするこ
とにより上層のシリコン膜堆積中の該膜中のポリシリコ
ンの微結晶の析出を抑制することができる。その結果、
下部電極表面に半球状シリコン結晶粒（ＨＳＧ−Ｓｉ）
の成長欠陥発生を低減することができる。
ＣＶＤ装置内で連続した複層の非晶質のシリコン膜から
構成して各膜中の不純物濃度、特に上層のシリコン膜中
の不純物濃度を８×１０19〜１．２×１０20〔ａｔｏｍ
ｓ／ｃｍ３〕にそれと隣接する下層のシリコン膜中の不
純物の種類を変えて上層濃度と同じ不純物濃度にするこ
とにより上層のシリコン膜堆積中の該膜中のポリシリコ
ンの微結晶の析出を抑制することができる。その結果、
下部電極表面に半球状シリコン結晶粒（ＨＳＧ−Ｓｉ）
の成長欠陥発生を低減することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明に関連する技
術のＤＲＡＭの容量素子の製造工程の断面模式図であ
る。まず、Ｐ型シリコン基板１の表面の素子分離領域に
は、フィールド絶縁膜としてＬＯＣＯＳ型のフィールド
酸化膜２が形成される。Ｐ型シリコン基板１の表面の素
子形成領域には、ゲート絶縁膜として熱酸化による膜厚
１０ｎｍ程度のゲート酸化膜３が形成される。ワード線
を兼ねたゲート電極４がＰ型シリコン基板１の表面上に
形成される。Ｐ型シリコン基板１の表面の素子形成領域
には、ゲート電極４およびフィールド酸化膜２に自己整
合的に、砒素のイオン注入等により、ソース・ドレイン
領域となるＮ型拡散層５，６が形成される。
て図面を参照して説明する。図１は本発明に関連する技
術のＤＲＡＭの容量素子の製造工程の断面模式図であ
る。まず、Ｐ型シリコン基板１の表面の素子分離領域に
は、フィールド絶縁膜としてＬＯＣＯＳ型のフィールド
酸化膜２が形成される。Ｐ型シリコン基板１の表面の素
子形成領域には、ゲート絶縁膜として熱酸化による膜厚
１０ｎｍ程度のゲート酸化膜３が形成される。ワード線
を兼ねたゲート電極４がＰ型シリコン基板１の表面上に
形成される。Ｐ型シリコン基板１の表面の素子形成領域
には、ゲート電極４およびフィールド酸化膜２に自己整
合的に、砒素のイオン注入等により、ソース・ドレイン
領域となるＮ型拡散層５，６が形成される。
【００２０】続いて、高温ＣＶＤ法による酸化シリコン
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
【００２１】次にフォトレジスト膜８をマスクにした反
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノード・コンタクト孔９が形成される（図１
（ａ））。
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノード・コンタクト孔９が形成される（図１
（ａ））。
【００２２】次に、フォトレジスト膜８を除去した後、
ＳｉＨ4ガスを原料ガスに用いた５００〜５５０℃程度
での０．５〜１ｔｏｒｒの圧力の減圧気相成長（ＬＰＣ
ＶＤ）法により、ノードコンタクト孔の壁を含む層間絶
縁膜７の表面に非晶質の第１のシリコン膜１０を厚さ１
００ｎｍ程度に被覆する。
ＳｉＨ4ガスを原料ガスに用いた５００〜５５０℃程度
での０．５〜１ｔｏｒｒの圧力の減圧気相成長（ＬＰＣ
ＶＤ）法により、ノードコンタクト孔の壁を含む層間絶
縁膜７の表面に非晶質の第１のシリコン膜１０を厚さ１
００ｎｍ程度に被覆する。
【００２３】次に、同じＣＶＤ装置内にさらにＳｉＨ4
ガスにＰＨ3ガスを添加してＬＰＣＶＤ法により、第１
のシリコン膜１０の表面上に膜厚５００ｎｍ程度の燐を
ドープした非晶質の第２のシリコン膜１１を連続的に形
成する（図１（ｂ））。第２のシリコン膜１１の燐（不
純物）濃度は、ＰＨ3の流量を調節することで８×１０1
9〜１．２×１０20〔ａｔｏｍｓ／ｃｍ3〕に制御され
る。燐の濃度が８×１０19〔ａｔｏｍｓ／ｃｍ3〕より
も小さくなるとＨＳＧ―Ｓｉへの不純物の供給が不充分
となり、１．２×１０20〔ａｔｏｍｓ／ｃｍ3〕を越え
るとＨＳＧ―Ｓｉ中の欠陥が増加する。第１のシリコン
膜中に不純物を添加させずにの不純物と第２のシリコン
膜中の不純物の種類を異なるようにすることで第２のシ
リコン膜中の不純物の偏析を抑制できることがわかっ
た。なお、上記では、第1のシリコン膜中には不純物を
添加しなかったが、第２のシリコン膜よりも少ない同じ
不純物をドープしてもよい。第１のシリコン膜中の不純
物濃度を第２のシリコン膜中の不純物濃度よりも小さく
することによって第１のシリコン膜と第２のシリコン膜
の界面におけるポリシリコン微結晶の形成を防止でき、
第２のシリコン膜の不純物を濃度を上記の濃度に制御す
ることの相乗作用により第２のシリコン膜堆積時の該膜
中のポリシリコン結晶成長が抑制され、後工程における
ＨＳＧ−Ｓｉ成長を効率よく行うことができる。
ガスにＰＨ3ガスを添加してＬＰＣＶＤ法により、第１
のシリコン膜１０の表面上に膜厚５００ｎｍ程度の燐を
ドープした非晶質の第２のシリコン膜１１を連続的に形
成する（図１（ｂ））。第２のシリコン膜１１の燐（不
純物）濃度は、ＰＨ3の流量を調節することで８×１０1
9〜１．２×１０20〔ａｔｏｍｓ／ｃｍ3〕に制御され
る。燐の濃度が８×１０19〔ａｔｏｍｓ／ｃｍ3〕より
も小さくなるとＨＳＧ―Ｓｉへの不純物の供給が不充分
となり、１．２×１０20〔ａｔｏｍｓ／ｃｍ3〕を越え
るとＨＳＧ―Ｓｉ中の欠陥が増加する。第１のシリコン
膜中に不純物を添加させずにの不純物と第２のシリコン
膜中の不純物の種類を異なるようにすることで第２のシ
リコン膜中の不純物の偏析を抑制できることがわかっ
た。なお、上記では、第1のシリコン膜中には不純物を
添加しなかったが、第２のシリコン膜よりも少ない同じ
不純物をドープしてもよい。第１のシリコン膜中の不純
物濃度を第２のシリコン膜中の不純物濃度よりも小さく
することによって第１のシリコン膜と第２のシリコン膜
の界面におけるポリシリコン微結晶の形成を防止でき、
第２のシリコン膜の不純物を濃度を上記の濃度に制御す
ることの相乗作用により第２のシリコン膜堆積時の該膜
中のポリシリコン結晶成長が抑制され、後工程における
ＨＳＧ−Ｓｉ成長を効率よく行うことができる。
【００２４】次に、ストレージノード電極（キャパシタ
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第２のシリコン膜１１の表面上に形成（図１
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下層
とし第２のシリコン膜１１を上層とする積層膜パターン
を形成する。フォトレジスト膜１２を除去した後、アン
モニア（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混
合液により第２のシリコン膜１１表面を洗浄した後、、
弗酸（ＨＦ）により第２のシリコン膜１１表面の自然酸
化膜を除去する。
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第２のシリコン膜１１の表面上に形成（図１
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下層
とし第２のシリコン膜１１を上層とする積層膜パターン
を形成する。フォトレジスト膜１２を除去した後、アン
モニア（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混
合液により第２のシリコン膜１１表面を洗浄した後、、
弗酸（ＨＦ）により第２のシリコン膜１１表面の自然酸
化膜を除去する。
【００２５】続いて、温度５５０〜５７０℃のＬＰＣＶ
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第２のシリコン膜１１を熱処理した後、さらに
ＳｉＨ4ガスを止めて約１時間熱処理して第１のシリコ
ン膜１０の側面と第２のシリコン膜１１の側面および表
面に粒径５〜１０ｎｍのＨＳＧ―Ｓｉ１３を成長させス
トレージノード電極１４が形成される（図１（ｄ））。
上記熱処理で第１および第２のシリコン膜は多結晶化さ
れる。
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第２のシリコン膜１１を熱処理した後、さらに
ＳｉＨ4ガスを止めて約１時間熱処理して第１のシリコ
ン膜１０の側面と第２のシリコン膜１１の側面および表
面に粒径５〜１０ｎｍのＨＳＧ―Ｓｉ１３を成長させス
トレージノード電極１４が形成される（図１（ｄ））。
上記熱処理で第１および第２のシリコン膜は多結晶化さ
れる。
【００２６】次に、８７０℃程度のアンモニア（ＮＨ
3 ）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）を
行ない、第１および第２のシリコン膜表面に膜厚０．５
ｎｍ程度の窒化シリコン膜（図示せず）を形成する。Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒化シリコ
ン膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、窒化シリコン膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁膜１５を
形成する。
3 ）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）を
行ない、第１および第２のシリコン膜表面に膜厚０．５
ｎｍ程度の窒化シリコン膜（図示せず）を形成する。Ｌ
ＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒化シリコ
ン膜（図示せず）を形成した後、８５０℃程度のスチー
ム雰囲気に３０分程度曝し、窒化シリコン膜の表面に熱
酸化による酸化シリコン膜（図示せず）を形成し、酸化
シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁膜１５を
形成する。
【００２７】続いて、膜厚１５０〜２００ｎｍ程度のＮ
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセルプレート電極１６形成し、この関連技術
による容量素子が完成する（図１（ｅ））。
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセルプレート電極１６形成し、この関連技術
による容量素子が完成する（図１（ｅ））。
【００２８】図２は上記関連技術において、第２のシリ
コン膜中のドープ燐濃度とウエハー上のＨＳＧ―Ｓｉ結
晶欠陥（ＨＳＧ―Ｓｉが形成しない箇所）発生個数を調
べた結果である。燐濃度が１．２×１０20〔ａｔｏｍｓ
／ｃｍ３〕を越えると結晶欠陥個数が急激に増加してく
ることがわかる。燐濃度が１．０×１０20〔ａｔｏｍｓ
／ｃｍ３〕以下では結晶欠陥個数は非常に小さくなる
が、シリコン膜の導電性を考慮して第２シリコン膜の燐
濃度の下限値は８．０×１０19〔ａｔｏｍｓ／ｃｍ３〕
に制御した。
コン膜中のドープ燐濃度とウエハー上のＨＳＧ―Ｓｉ結
晶欠陥（ＨＳＧ―Ｓｉが形成しない箇所）発生個数を調
べた結果である。燐濃度が１．２×１０20〔ａｔｏｍｓ
／ｃｍ３〕を越えると結晶欠陥個数が急激に増加してく
ることがわかる。燐濃度が１．０×１０20〔ａｔｏｍｓ
／ｃｍ３〕以下では結晶欠陥個数は非常に小さくなる
が、シリコン膜の導電性を考慮して第２シリコン膜の燐
濃度の下限値は８．０×１０19〔ａｔｏｍｓ／ｃｍ３〕
に制御した。
【００２９】
【００３０】次に本発明の第１の実施形態について説明
する。本実施形態では上記関連技術において、第１のシ
リコン膜１０中の不純物である燐と異なる第２の不純物
として砒素をドープしたものであるが、上記関連技術と
同様な効果を得ることができる。第１のシリコン膜１０
中の砒素のドープ量は８．０×１０19〜１．２×１０20
〔ａｔｏｍｓ／ｃｍ３〕に制御される。第１のシリコン
膜１０中に前記濃度の砒素をドープすることにより第１
のシリコン膜１０と第２のシリコン膜１１の界面でのポ
リシリコン微結晶の形成を抑制し、また第１のシリコン
膜１０中の不純物である砒素が第２のシリコン膜１１中
へ拡散しても燐の濃度上昇は抑制できるために第２のシ
リコン膜１１中のポリシコン微結晶の形成は防止でき
る。また第１のシリコン膜に砒素をドープすることによ
って上記関連技術と比較して半導体基板との接触抵抗を
低減できる効果がある。
する。本実施形態では上記関連技術において、第１のシ
リコン膜１０中の不純物である燐と異なる第２の不純物
として砒素をドープしたものであるが、上記関連技術と
同様な効果を得ることができる。第１のシリコン膜１０
中の砒素のドープ量は８．０×１０19〜１．２×１０20
〔ａｔｏｍｓ／ｃｍ３〕に制御される。第１のシリコン
膜１０中に前記濃度の砒素をドープすることにより第１
のシリコン膜１０と第２のシリコン膜１１の界面でのポ
リシリコン微結晶の形成を抑制し、また第１のシリコン
膜１０中の不純物である砒素が第２のシリコン膜１１中
へ拡散しても燐の濃度上昇は抑制できるために第２のシ
リコン膜１１中のポリシコン微結晶の形成は防止でき
る。また第１のシリコン膜に砒素をドープすることによ
って上記関連技術と比較して半導体基板との接触抵抗を
低減できる効果がある。
【００３１】なお、第１の実施形態において、第１のシ
リコン膜の不純物として燐を、第２のシリコン膜中の不
純物として砒素を使用しても同じ効果が得られる。
リコン膜の不純物として燐を、第２のシリコン膜中の不
純物として砒素を使用しても同じ効果が得られる。
【００３２】次に本発明の第２の実施の形態について図
３を参照して説明する。図３は本発明の第２の実施の形
態のＤＲＡＭの容量素子の製造工程の断面模式図であ
る。まず、Ｐ型シリコン基板１の表面の素子分離領域に
は、フィールド絶縁膜としてＬＯＣＯＳ型のフィールド
酸化膜２が形成される。Ｐ型シリコン基板１の表面の素
子形成領域には、ゲート絶縁膜として熱酸化による膜厚
１０ｎｍ程度のゲート酸化膜３が形成される。ワード線
を兼ねたゲート電極４がＰ型シリコン基板１の表面上に
形成される。Ｐ型シリコン基板１の表面の素子形成領域
には、ゲート電極４およびフィールド酸化膜２に自己整
合的に、砒素のイオン注入等により、ソース・ドレイン
領域となるＮ型拡散層５，６が形成される。
３を参照して説明する。図３は本発明の第２の実施の形
態のＤＲＡＭの容量素子の製造工程の断面模式図であ
る。まず、Ｐ型シリコン基板１の表面の素子分離領域に
は、フィールド絶縁膜としてＬＯＣＯＳ型のフィールド
酸化膜２が形成される。Ｐ型シリコン基板１の表面の素
子形成領域には、ゲート絶縁膜として熱酸化による膜厚
１０ｎｍ程度のゲート酸化膜３が形成される。ワード線
を兼ねたゲート電極４がＰ型シリコン基板１の表面上に
形成される。Ｐ型シリコン基板１の表面の素子形成領域
には、ゲート電極４およびフィールド酸化膜２に自己整
合的に、砒素のイオン注入等により、ソース・ドレイン
領域となるＮ型拡散層５，６が形成される。
【００３３】続いて、高温ＣＶＤ法による酸化シリコン
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
【００３４】次にフォトレジスト膜８をマスクにした反
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノードコンタクト孔９が形成される（図３
（ａ））。
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノードコンタクト孔９が形成される（図３
（ａ））。
【００３５】次に、上記フォトレジスト膜８を除去した
後、ＳｉＨ4ガスとＰＨ3ガスを原料ガスに用いた５００
〜５５０℃程度での０．５〜１ｔｏｒｒの圧力の減圧気
相成長（ＬＰＣＶＤ）法により、ノードコンタクト孔９
の壁を含む層間絶縁膜７の表面に燐をドープした非晶質
の第１のシリコン膜１０を厚さ１００ｎｍ程度に被覆す
る。第１のシリコン膜１０中の燐のドープ濃度は２×１
０20〜５×１０20〔ａｔｏｍｓ／ｃｍ3〕になるように
ＰＨ3の流量を調節することで制御される。
後、ＳｉＨ4ガスとＰＨ3ガスを原料ガスに用いた５００
〜５５０℃程度での０．５〜１ｔｏｒｒの圧力の減圧気
相成長（ＬＰＣＶＤ）法により、ノードコンタクト孔９
の壁を含む層間絶縁膜７の表面に燐をドープした非晶質
の第１のシリコン膜１０を厚さ１００ｎｍ程度に被覆す
る。第１のシリコン膜１０中の燐のドープ濃度は２×１
０20〜５×１０20〔ａｔｏｍｓ／ｃｍ3〕になるように
ＰＨ3の流量を調節することで制御される。
【００３６】第１のシリコン膜１０中に燐は半導体基板
とキャパシタ下部電極との接続抵抗を下げるために添加
され、５×１０20〔ａｔｏｍｓ／ｃｍ3〕をこえると半
導体基板表面の拡散層中の不純物濃度を増加させ、トラ
ンジスタの特性に影響を与えるために上記濃度範囲に制
御される。
とキャパシタ下部電極との接続抵抗を下げるために添加
され、５×１０20〔ａｔｏｍｓ／ｃｍ3〕をこえると半
導体基板表面の拡散層中の不純物濃度を増加させ、トラ
ンジスタの特性に影響を与えるために上記濃度範囲に制
御される。
【００３７】次に、第１のシリコン膜形成した同じ装置
でＰＨ3ガスをＡｓＨ3ガスに変えて、第１のシリコン膜
１０の表面上に膜厚１００〜２００ｎｍ程度の砒素をド
ープした非晶質の第２のシリコン膜１１ａを連続的に形
成する。第２のシリコン膜１１の砒素（不純物）濃度
は、ＡｓＨ3の流量を調節することで８×１０19〜１．
２×１０20〔ａｔｏｍｓ／ｃｍ3〕に制御される。第２
のシリコン膜中に前記濃度の砒素をドープすることによ
り第２のシリコン膜と続いて堆積する第２のシリコン膜
の界面でのポリシリコン微結晶の形成を抑制し、また第
２のシリコン膜中の不純物である砒素が第３のシリコン
膜中へ拡散しても燐の濃度上昇は抑制できるために第３
のシリコン膜中のポリシコン微結晶の形成は防止でき、
第３のシリコン膜表面にＨＳＧ−Ｓｉを効率よく成長さ
せることができる。
でＰＨ3ガスをＡｓＨ3ガスに変えて、第１のシリコン膜
１０の表面上に膜厚１００〜２００ｎｍ程度の砒素をド
ープした非晶質の第２のシリコン膜１１ａを連続的に形
成する。第２のシリコン膜１１の砒素（不純物）濃度
は、ＡｓＨ3の流量を調節することで８×１０19〜１．
２×１０20〔ａｔｏｍｓ／ｃｍ3〕に制御される。第２
のシリコン膜中に前記濃度の砒素をドープすることによ
り第２のシリコン膜と続いて堆積する第２のシリコン膜
の界面でのポリシリコン微結晶の形成を抑制し、また第
２のシリコン膜中の不純物である砒素が第３のシリコン
膜中へ拡散しても燐の濃度上昇は抑制できるために第３
のシリコン膜中のポリシコン微結晶の形成は防止でき、
第３のシリコン膜表面にＨＳＧ−Ｓｉを効率よく成長さ
せることができる。
【００３８】続いて、ＳｉＨ4ガスとＰＨ3ガスとを原料
ガスとするＬＰＣＶＤ法により、第２のシリコン膜１１
ａの表面上に膜厚５００ｎｍ程度の燐をドープした非晶
質の第３のシリコン膜１１ｂを形成する（図３
（ｂ））。第３のシリコン膜１１ｂの燐（不純物）濃度
は、ＰＨ3の流量を調節することで８×１０19〜１．２
×１０2 0〔ａｔｏｍｓ／ｃｍ3〕に制御される。第３の
シリコン膜１１ｂ中の燐の濃度が８×１０19〔ａｔｏｍ
ｓ／ｃｍ3〕よりも小さくなるとＨＳＧ―Ｓｉへの不純
物の供給が不充分となり、燐の濃度が１．２×１０
20〔ａｔｏｍｓ／ｃｍ3〕を越えるとＨＳＧ―Ｓｉ中の
欠陥が増加する。同じ燐の不純物を含む第１のシリコン
膜と第３のシリコン膜の間にこれらのシリコン膜の不純
物と相違する砒素を含む第２のシリコン膜を設けること
により第３のシリコン膜中の導電性は第２のシリコン膜
中からの砒素の拡散により向上することができると同時
に、第３のシリコン膜中の燐の不純物濃度の増加は抑制
できるため第３のシリコン膜中の燐の偏析を抑制できＨ
ＳＧ―Ｓｉ結晶欠陥を低減できる。
ガスとするＬＰＣＶＤ法により、第２のシリコン膜１１
ａの表面上に膜厚５００ｎｍ程度の燐をドープした非晶
質の第３のシリコン膜１１ｂを形成する（図３
（ｂ））。第３のシリコン膜１１ｂの燐（不純物）濃度
は、ＰＨ3の流量を調節することで８×１０19〜１．２
×１０2 0〔ａｔｏｍｓ／ｃｍ3〕に制御される。第３の
シリコン膜１１ｂ中の燐の濃度が８×１０19〔ａｔｏｍ
ｓ／ｃｍ3〕よりも小さくなるとＨＳＧ―Ｓｉへの不純
物の供給が不充分となり、燐の濃度が１．２×１０
20〔ａｔｏｍｓ／ｃｍ3〕を越えるとＨＳＧ―Ｓｉ中の
欠陥が増加する。同じ燐の不純物を含む第１のシリコン
膜と第３のシリコン膜の間にこれらのシリコン膜の不純
物と相違する砒素を含む第２のシリコン膜を設けること
により第３のシリコン膜中の導電性は第２のシリコン膜
中からの砒素の拡散により向上することができると同時
に、第３のシリコン膜中の燐の不純物濃度の増加は抑制
できるため第３のシリコン膜中の燐の偏析を抑制できＨ
ＳＧ―Ｓｉ結晶欠陥を低減できる。
【００３９】次に、ストレージノード電極（キャパシタ
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第３のシリコン膜１１ｂの表面上に形成（図３
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下
層、第２のシリコン膜１１ａを中間層、第３のシリコン
膜１１ｂを上層とする三層の積層膜パターンを形成す
る。フォトレジスト膜１２を除去した後、アンモニア
（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混合液に
より第３のシリコン膜１１ｂ表面を洗浄した後、弗酸
（ＨＦ）により第３のシリコン膜１１ｂ表面の自然酸化
膜を除去する。
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第３のシリコン膜１１ｂの表面上に形成（図３
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下
層、第２のシリコン膜１１ａを中間層、第３のシリコン
膜１１ｂを上層とする三層の積層膜パターンを形成す
る。フォトレジスト膜１２を除去した後、アンモニア
（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混合液に
より第３のシリコン膜１１ｂ表面を洗浄した後、弗酸
（ＨＦ）により第３のシリコン膜１１ｂ表面の自然酸化
膜を除去する。
【００４０】続いて、温度５５０〜５７０℃のＬＰＣＶ
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第３のシリコン膜１１ｂを熱処理した後、さら
にＳｉＨ4ガスを止めて約１時間熱処理して第１のシリ
コン膜１０および第２のシリコン膜１１ａの側面と第３
のシリコン膜１１ｂの側面および表面に粒径５〜１０ｎ
ｍのＨＳＧ―Ｓｉ１３を成長させストレージノード電極
１４ａが形成される（図３（ｄ））。上記熱処理で第
１，第２および第３のシリコン膜は多結晶化される。
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第３のシリコン膜１１ｂを熱処理した後、さら
にＳｉＨ4ガスを止めて約１時間熱処理して第１のシリ
コン膜１０および第２のシリコン膜１１ａの側面と第３
のシリコン膜１１ｂの側面および表面に粒径５〜１０ｎ
ｍのＨＳＧ―Ｓｉ１３を成長させストレージノード電極
１４ａが形成される（図３（ｄ））。上記熱処理で第
１，第２および第３のシリコン膜は多結晶化される。
【００４１】次に、８７０℃程度のアンモニア（Ｎ
Ｈ3）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、第１，第２および第３のシリコン膜表面に膜
厚０．５ｎｍ程度の窒化シリコン膜（図示せず）を形成
する。ＬＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒
化シリコン膜（図示せず）を形成した後、８５０℃程度
のスチーム雰囲気に３０分程度曝し、窒化シリコン膜の
表面に熱酸化による酸化シリコン膜（図示せず）を形成
し、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１５を形成する。
Ｈ3）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、第１，第２および第３のシリコン膜表面に膜
厚０．５ｎｍ程度の窒化シリコン膜（図示せず）を形成
する。ＬＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒
化シリコン膜（図示せず）を形成した後、８５０℃程度
のスチーム雰囲気に３０分程度曝し、窒化シリコン膜の
表面に熱酸化による酸化シリコン膜（図示せず）を形成
し、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１５を形成する。
【００４２】続いて、膜厚１５０〜２００ｎｍ程度のＮ
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセル・プレート電極１６形成し、本実施の形
態による容量素子が完成する（図３（ｅ））。
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセル・プレート電極１６形成し、本実施の形
態による容量素子が完成する（図３（ｅ））。
【００４３】なお、この第２の実施の形態では、第１、
第３のシリコン膜の不純物として燐を、第２のシリコン
膜の不純物として砒素を使用したが、その逆の不純物を
使用しても同じ効果を得ることができる。
第３のシリコン膜の不純物として燐を、第２のシリコン
膜の不純物として砒素を使用したが、その逆の不純物を
使用しても同じ効果を得ることができる。
【００４４】次に本発明の第２の関連技術について図４
を参照して説明する。図４は本発明の第２の関連技術の
ＤＲＡＭの容量素子の製造工程の断面模式図である。ま
ず、Ｐ型シリコン基板１の表面の素子分離領域には、フ
ィールド絶縁膜としてＬＯＣＯＳ型のフィールド酸化膜
２が形成される。Ｐ型シリコン基板１の表面の素子形成
領域には、ゲート絶縁膜として熱酸化による膜厚１０ｎ
ｍ程度のゲート酸化膜３が形成される。ワード線を兼ね
たゲート電極４がＰ型シリコン基板１の表面上に形成さ
れる。Ｐ型シリコン基板１の表面の素子形成領域には、
ゲート電極４およびフィールド酸化膜２に自己整合的
に、砒素のイオン注入等により、ソース・ドレイン領域
となるＮ型拡散層５，６が形成される。
を参照して説明する。図４は本発明の第２の関連技術の
ＤＲＡＭの容量素子の製造工程の断面模式図である。ま
ず、Ｐ型シリコン基板１の表面の素子分離領域には、フ
ィールド絶縁膜としてＬＯＣＯＳ型のフィールド酸化膜
２が形成される。Ｐ型シリコン基板１の表面の素子形成
領域には、ゲート絶縁膜として熱酸化による膜厚１０ｎ
ｍ程度のゲート酸化膜３が形成される。ワード線を兼ね
たゲート電極４がＰ型シリコン基板１の表面上に形成さ
れる。Ｐ型シリコン基板１の表面の素子形成領域には、
ゲート電極４およびフィールド酸化膜２に自己整合的
に、砒素のイオン注入等により、ソース・ドレイン領域
となるＮ型拡散層５，６が形成される。
【００４５】続いて、高温ＣＶＤ法による酸化シリコン
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
膜（ＨＴＯ膜），ＢＰＳＧ膜等からなる平坦化された表
面を有する膜厚０．５μｍ程度の第1の層間絶縁膜（表
示しない）を形成した後、Ｎ型拡散層６に達するビット
・コンタクト孔を第１の層間絶縁膜に形成し、膜厚０．
２μｍ程度，線幅０．３μｍ程度のタングステン・シリ
サイド膜からなるビット線を形成し、さらにＢＰＳＧ膜
等からなる表面が平坦な膜厚０．５μｍ程度の第２の層
間絶縁膜を形成し、全面に酸化シリコン系の複数層の絶
縁膜からなる膜厚１μｍ程度の層間絶縁膜７が形成され
る。
【００４６】次にフォトレジスト膜８をマスクにした反
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノード・コンタクト孔９が形成される（図４
（ａ））。
応性イオンエッチング（ＲＩＥ）法等の異方性エッチン
グにより、ソース・ドレイン領域の一方のＮ型拡散層５
に達するノード・コンタクト孔９が形成される（図４
（ａ））。
【００４７】次に、上記フォトレジスト膜８を除去した
後、ＳｉＨ４ガスとＰＨ３ガスを原ガスに用いた５００
〜５５０℃程度での０．５〜１ｔｏｒｒの圧力の減圧気
相成長（ＬＰＣＶＤ）法により、ノードコンタクト孔９
の壁を含む層間絶縁膜７の表面に燐をドープした非晶質
の第１のシリコン膜１０を厚さ１００ｎｍ程度に被覆す
る。以上の工程は上記の第２の実施の形態と同じであ
る。第１のシリコン膜１０中の燐のドープ濃度は２×１
０20〜５×１０20〔ａｔｏｍｓ／ｃｍ３〕になるように
ＰＨ３の流量を調節することで制御される。
後、ＳｉＨ４ガスとＰＨ３ガスを原ガスに用いた５００
〜５５０℃程度での０．５〜１ｔｏｒｒの圧力の減圧気
相成長（ＬＰＣＶＤ）法により、ノードコンタクト孔９
の壁を含む層間絶縁膜７の表面に燐をドープした非晶質
の第１のシリコン膜１０を厚さ１００ｎｍ程度に被覆す
る。以上の工程は上記の第２の実施の形態と同じであ
る。第１のシリコン膜１０中の燐のドープ濃度は２×１
０20〜５×１０20〔ａｔｏｍｓ／ｃｍ３〕になるように
ＰＨ３の流量を調節することで制御される。
【００４８】次に、第１のシリコン膜形成装置と同じ装
置で、ＳｉＨ4ガスのみを原料ガスとするＬＰＣＶＤ法
により、第１のシリコン膜１０の表面上に膜厚５０〜１
００ｎｍ程度の非晶質の第２のシリコン膜１１ｃを連続
堆積する。本関連技術では第２のシリコン膜１１ｃに不
純物をドープしないが、後工程でこのシリコン膜上に形
成する第３のシリコン膜中への不純物の拡散を低減でき
るために第３のシリコン膜中の不純物の偏析を防止でき
る効果がある。
置で、ＳｉＨ4ガスのみを原料ガスとするＬＰＣＶＤ法
により、第１のシリコン膜１０の表面上に膜厚５０〜１
００ｎｍ程度の非晶質の第２のシリコン膜１１ｃを連続
堆積する。本関連技術では第２のシリコン膜１１ｃに不
純物をドープしないが、後工程でこのシリコン膜上に形
成する第３のシリコン膜中への不純物の拡散を低減でき
るために第３のシリコン膜中の不純物の偏析を防止でき
る効果がある。
【００４９】続いて、第２のシリコン膜形成装置と同じ
装置でＳｉＨ4ガスとＰＨ3ガスとを原料ガスとするＬＰ
ＣＶＤ法により、第２のシリコン膜１１ｃの表面上に膜
厚５００〜６００ｎｍの燐をドープした非晶質の第３の
シリコン膜１１ｄを堆積する（図４（ｂ））。第３のシ
リコン膜１１ｄの燐（不純物）濃度は、ＰＨ3の流量を
調節することで８×１０19〜１．２×１０20〔ａｔｏｍ
ｓ／ｃｍ3〕に制御される。第３のシリコン膜１１ｄ中
の燐の濃度が８×１０19〔ａｔｏｍｓ／ｃｍ3〕よりも
小さくなるとＨＳＧ―Ｓｉへの不純物の供給が不充分と
なり、燐の濃度が１．２×１０20〔ａｔｏｍｓ／ｃ
ｍ3〕を越えるとＨＳＧ―Ｓｉ中の欠陥が増加する。
装置でＳｉＨ4ガスとＰＨ3ガスとを原料ガスとするＬＰ
ＣＶＤ法により、第２のシリコン膜１１ｃの表面上に膜
厚５００〜６００ｎｍの燐をドープした非晶質の第３の
シリコン膜１１ｄを堆積する（図４（ｂ））。第３のシ
リコン膜１１ｄの燐（不純物）濃度は、ＰＨ3の流量を
調節することで８×１０19〜１．２×１０20〔ａｔｏｍ
ｓ／ｃｍ3〕に制御される。第３のシリコン膜１１ｄ中
の燐の濃度が８×１０19〔ａｔｏｍｓ／ｃｍ3〕よりも
小さくなるとＨＳＧ―Ｓｉへの不純物の供給が不充分と
なり、燐の濃度が１．２×１０20〔ａｔｏｍｓ／ｃ
ｍ3〕を越えるとＨＳＧ―Ｓｉ中の欠陥が増加する。
【００５０】なお、上記第２の関連技術の第２のシリコ
ン膜には不純物を添加しなかったが、第３のシリコン膜
中の不純物と同じ不純物を第３のシリコン膜よりも少な
い濃度にドープしてもよい。
ン膜には不純物を添加しなかったが、第３のシリコン膜
中の不純物と同じ不純物を第３のシリコン膜よりも少な
い濃度にドープしてもよい。
【００５１】次に、ストレージノード電極（キャパシタ
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第３のシリコン膜１１ｄの表面上に形成（図４
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下
層、第２のシリコン膜１１ｃを中間層、第３のシリコン
膜１１ｄを上層とする三層の積層膜パターンを形成す
る。フォトレジスト膜１２を除去した後、アンモニア
（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混合液に
より第３のシリコン膜１１ｄ表面を洗浄した後、弗酸
（ＨＦ）により第３のシリコン膜１１ｄ表面の自然酸化
膜を除去する。
下部電極）の形成予定領域上を覆うフォトレジスト膜１
２を第３のシリコン膜１１ｄの表面上に形成（図４
（ｃ））した後、フォトレジスト膜１２をマスクにした
異方性エッチングにより、第１のシリコン膜１０を下
層、第２のシリコン膜１１ｃを中間層、第３のシリコン
膜１１ｄを上層とする三層の積層膜パターンを形成す
る。フォトレジスト膜１２を除去した後、アンモニア
（ＮＨ4ＯＨ）と過酸化水素（Ｈ2Ｏ2）水との混合液に
より第３のシリコン膜１１ｄ表面を洗浄した後、弗酸
（ＨＦ）により第３のシリコン膜１１ｄ表面の自然酸化
膜を除去する。
【００５２】続いて、温度５５０〜５７０℃のＬＰＣＶ
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第３のシリコン膜１１ｄを熱処理した後、さら
にＳｉＨ4ガスを止めて約１時間熱処理して第３のシリ
コン膜１１ｄの表面に粒径５〜１０ｎｍのＨＳＧ―Ｓｉ
１３を成長させ、第１のシリコン膜１０および第２のシ
リコン膜１１ｃの側面と第３のシリコン膜の側面と表面
にＨＳＧ―Ｓｉ１３が成長したストレージノード電極１
４ｂが形成される（図４（ｄ））。上記熱処理で第１，
第２および第３のシリコン膜は多結晶化される。
Ｄ法でＳｉＨ4ガスを５０〜１００ｓｃｃｍで約３０分
間流して第３のシリコン膜１１ｄを熱処理した後、さら
にＳｉＨ4ガスを止めて約１時間熱処理して第３のシリ
コン膜１１ｄの表面に粒径５〜１０ｎｍのＨＳＧ―Ｓｉ
１３を成長させ、第１のシリコン膜１０および第２のシ
リコン膜１１ｃの側面と第３のシリコン膜の側面と表面
にＨＳＧ―Ｓｉ１３が成長したストレージノード電極１
４ｂが形成される（図４（ｄ））。上記熱処理で第１，
第２および第３のシリコン膜は多結晶化される。
【００５３】次に、８７０℃程度のアンモニア（Ｎ
Ｈ3）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、第１，第２および第３のシリコン膜表面に膜
厚０．５ｎｍ程度の窒化シリコン膜（図示せず）を形成
する。ＬＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒
化シリコン膜（図示せず）を形成した後、８５０℃程度
のスチーム雰囲気に３０分程度曝し、窒化シリコン膜の
表面に熱酸化による酸化シリコン膜（図示せず）を形成
し、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１５を形成する。
Ｈ3）ガス雰囲気で６０秒程度の急速熱窒化（ＲＴＮ）
を行ない、第１，第２および第３のシリコン膜表面に膜
厚０．５ｎｍ程度の窒化シリコン膜（図示せず）を形成
する。ＬＰＣＶＤ法により、全面に膜厚６ｎｍ程度の窒
化シリコン膜（図示せず）を形成した後、８５０℃程度
のスチーム雰囲気に３０分程度曝し、窒化シリコン膜の
表面に熱酸化による酸化シリコン膜（図示せず）を形成
し、酸化シリコン膜換算膜厚が５０ｎｍ程度の容量絶縁
膜１５を形成する。
【００５４】続いて、膜厚１５０〜２００ｎｍ程度のＮ
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセルプレート電極１６形成し、本関連技術に
よる容量素子が完成する（図４（ｅ））。
型多結晶シリコン膜を形成し、このＮ型多結晶シリコン
膜からなるセルプレート電極１６形成し、本関連技術に
よる容量素子が完成する（図４（ｅ））。
【００５５】
【発明の効果】本発明はキャパシタストレージノード電
極のＨＳＧ―Ｓｉ形成する上層の非晶質シリコン膜中の
不純物濃度を８×１０19〜１．２×１０20〔ａｔｏｍｓ
／ｃｍ３〕に制御し、上層の非晶質シリコン膜中の不純
物と異なる不純物を添加することによりＨＳＧ―Ｓｉ結
晶の欠陥（微小なＨＳＧ未形成領域）を著しく減少させ
ることができる効果が得られる。これにより、キャパシ
タ表面の凹凸のバラツキが無くなり、キャパシタ製造歩
留まりが向上し、また、市場でのＤＲＡＭ等の半導体装
置の信頼性を向上できる効果がある。
極のＨＳＧ―Ｓｉ形成する上層の非晶質シリコン膜中の
不純物濃度を８×１０19〜１．２×１０20〔ａｔｏｍｓ
／ｃｍ３〕に制御し、上層の非晶質シリコン膜中の不純
物と異なる不純物を添加することによりＨＳＧ―Ｓｉ結
晶の欠陥（微小なＨＳＧ未形成領域）を著しく減少させ
ることができる効果が得られる。これにより、キャパシ
タ表面の凹凸のバラツキが無くなり、キャパシタ製造歩
留まりが向上し、また、市場でのＤＲＡＭ等の半導体装
置の信頼性を向上できる効果がある。
【図１】本発明に関連する技術のＤＲＡＭの容量素子の
製造工程の断面模式図である。
製造工程の断面模式図である。
【図２】本発明の関連技術における第２のシリコン膜中
の不純物（燐）濃度とＨＳＧ―Ｓｉ結晶欠陥の発生個数
の調査結果のグラフである。
の不純物（燐）濃度とＨＳＧ―Ｓｉ結晶欠陥の発生個数
の調査結果のグラフである。
【図３】本発明の第２の実施の形態のＤＲＡＭの容量素
子の製造工程の断面模式図である。
子の製造工程の断面模式図である。
【図４】本発明の第２の関連技術のＤＲＡＭの容量素子
の製造工程の断面模式図である。
の製造工程の断面模式図である。
１ Ｐ型シリコン基板
２ フィールド酸化膜
３ ゲート酸化膜
４ ゲート電極
５，６ Ｎ型拡散層
７ 層間絶縁膜
８，１２ フォトレジスト膜
９ ノードコンタクト孔
１０ 第１のシリコン膜
１１，１１ａ，１１ｃ 第２のシリコン膜
１１ｂ，１１ｄ 第３のシリコン膜
１３ ＨＳＧ―Ｓｉ
１４，１４ａ，１４ｂ ストレージノード電極
１５ 容量絶縁膜
１６ セルプレート電極
Claims (6)
- 【請求項１】 上部電極、誘電体膜、下部電極からなる
キャパシタを有する半導体装置の製造方法において、前
記下部電極の形成方法が、同じ減圧ＣＶＤ装置内で半導
体基板の一主面上に不純物が添加されたまたは不純物が
添加されない第１のシリコン膜と前記第１のシリコン膜
よりも少なくとも高濃度の不純物が添加された第２のシ
リコン膜を非晶質に連続的に形成する工程と、前記第１
のシリコン膜と前記第２のシリコン膜を所望の形状に加
工する工程と、ＳｉＨ４ガス雰囲気で加熱後、真空中で
所望の時間アニールし、前記第１のシリコン膜と第２の
シリコン膜の露出表面に半球状シリコン結晶粒を形成す
る工程とを含み、前記第１のシリコン膜および前記第２
のシリコン膜に添加された不純物が、燐または砒素であ
り、それらのシリコン膜の不純物が互いに異なることを
特徴とする半導体装置の製造方法。 - 【請求項２】 上部電極、誘電体膜、下部電極からなる
キャパシタを有する半導体装置の製造方法において、前
記下部電極の形成方法が、同じ減圧ＣＶＤ装置内で半導
体基板の一主面上に不純物が添加された非晶質の第１の
シリコン膜と前記第１のシリコン膜の不純物と異なる不
純物が添加された非晶質の第２のシリコン膜と前記第１
のシリコン膜の不純物と同じ不純物が添加された非晶質
の第３のシリコン膜を連続的に形成する工程と、前記第
１のシリコン膜、前記第２のシリコン膜および前記第３
のシリコン膜を所望の形状に加工する工程と、ＳｉＨ４
ガス雰囲気で加熱後、真空中で所望の時間アニールし前
記第１、第２および第３のシリコン膜の露出面に半球状
シリコン結晶粒を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記第１のシリコン膜，前記第２のシリ
コン膜および前記第３のシリコン膜に添加された前記不
純物が、燐または砒素であり、前記第１のシリコン膜と
前記第３のシリコン膜の前記不純物が同一であり、前記
第２のシリコン膜の不純物と異なることを特徴とする請
求項２記載の半導体装置の製造方法。 - 【請求項４】 前記第１のシリコン膜の不純物濃度が２
×１０20〜５×１０20〔ａｔｏｍｓ／ｃｍ３〕である請
求項２記載の半導体装置の製造方法。 - 【請求項５】 前記第２のシリコン膜の不純物濃度が８
×１０19〜１．２×１０20〔ａｔｏｍｓ／ｃｍ３〕であ
る請求項２記載の半導体装置の製造方法。 - 【請求項６】 前記第３のシリコン膜の不純物濃度が８
×１０19〜１．２×１０20〔ａｔｏｍｓ／ｃｍ３〕であ
る請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271999A JP3439381B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18271999A JP3439381B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015709A JP2001015709A (ja) | 2001-01-19 |
| JP3439381B2 true JP3439381B2 (ja) | 2003-08-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18271999A Expired - Fee Related JP3439381B2 (ja) | 1999-06-29 | 1999-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439381B2 (ja) |
-
1999
- 1999-06-29 JP JP18271999A patent/JP3439381B2/ja not_active Expired - Fee Related
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