JP2001189424A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 個別に形成された異種の集積回路を同一半導
体基板上に混載した半導体装置およびその製造方法に関
し、別々に形成された回路を同一半導体基板上に搭載
し、かつ良好な特性を得ることを目的とする。 【解決手段】 半導体基板上に、所定の機能を有する回
路と１以上の凹部とを形成し、その凹部に、予め製造さ
れた半導体チップを嵌設させる。この場合、半導体チッ
プの位置決めが確実であり、かつ基板表面を一様化する
ことができる。また、基板上の回路と半導体チップ上の
回路を別々に形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】個別に形成された異種の集積
回路（マイクロプロセッサ、メモリ等）を同一半導体基
板上に混載した半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】従来より、プリント基板上にマイクロプ
ロセッサ、メモリ等を個別に形成した各半導体チップを
搭載し、それら半導体チップをボンディングワイヤ等に
より接続して特定のシステムを構成するハイブリッド技
術が知られている。近年になると、半導体プロセス技術
の進歩に伴い、同一半導体基板上に異種の集積回路を作
り込んでシステムを構成するシステムＬＳＩが開発され
た（この技術は一般にシステムオンチップ（ＳＯＣ）と
呼ばれている。）。

【０００３】このようなシステムＬＳＩは、小型化、低
電力化ができる上に、他のＬＳＩと比較してデータバス
の電送信号のバンド幅を広くしてデータ転送速度を向上
させることができる等の利点がある。このため、システ
ムＬＳＩは、ゲーム機器や携帯電話など民生用の小型電
子機器に多用されつつある。

【０００４】

【発明が解決しようとする課題】一般に、個々の集積回
路は、小型化かつ高性能化させ、しかも安定した歩留ま
りを得るために、それぞれ最適な条件で製造されること
が望ましい。しかし、システムＬＳＩのように異種の集
積回路を同一半導体基板上に形成するには、互いのレイ
アウトルールや熱工程などの製造条件を共通化する必要
が生じ、これら集積回路を別々の半導体基板に形成する
場合と比較して全体の面積が大きくなる傾向にあるの
で、高性能化および低コスト化の阻害になる。

【０００５】また、一般に、マイクロプロセッサ、メモ
リ等の各集積回路に対するエージング試験についても、
それぞれ最適な試験条件で行われることが望ましい。し
かし、システムＬＳＩでは、マイクロプロセッサとメモ
リとに共通の試験条件を設定する必要があるため、これ
ら双方に有効な試験を短時間に行うことは非常に困難で
ある。

【０００６】また、システムＬＳＩでは、良品の選別試
験を行うための試験パターンも大幅に増大して選別時間
が長大化される傾向にあるため、試験コストも高くなり
がちである。場合によっては、試験自体が不可能となる
虞もある。また、一般の製品、例えば、ゲートアレイ等
のロジック回路では、トランジスタ形成後のベースウエ
ハの状態まで作り置きすることができ、また、メモリで
は、最終の配線工程のホトマスクを切り替えるだけでＩ
／Ｏ端子数等の製品仕様を変えることができるものがあ
る。しかし、システムＬＳＩは一般にフルカスタム製品
であるため、これらのメモリやロジック回路のように顧
客からの発注前に作り置きすることができない。このた
め、システムＬＳＩの製造が開始されるのは、顧客から
の発注後となり、その完成までの期間は、従来のＬＳＩ
の製造と比較して一般的には大幅に長くなる。今後、シ
ステムＬＳＩがさらに普及し、様々な製品に搭載される
ことを考慮すると、発注後の製造時間を短縮することが
望まれる。

【０００７】また、システムＬＳＩは、従来のＬＳＩと
比較して歩留まりが低く、コスト高ともなる。本発明
は、このような従来の問題に鑑みてなされたもので、別
々に形成された回路を同一半導体基板上に搭載し、かつ
良好な特性が得られる半導体装置を提供することを目的
とする。

【０００８】本発明はまた、高性能な半導体装置を低コ
ストで製造することが可能であり、しかもシステム発注
後の製造時間を大幅に短縮することのできる半導体装置
の製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板上に、所定の機能を有する回路と１
以上の凹部とが形成されており、その凹部に予め製造さ
れた半導体チップを嵌設してなることを特徴とする。す
なわち、半導体基板上に形成された所定の回路と、半導
体チップとして形成された回路とが嵌設により組み合わ
されている。

【００１０】ここで、本明細書において「嵌設」とは、
半導体チップの形状が凹部の形状に一致しているか否か
に拘わらず、その半導体チップが少なくとも一部を凹部
内に埋めた状態で半導体基板上に設けられる状態をい
う。また、本明細書中においては、ミラー指数における
符号「１」にオーバーラインを付した表記を、符号「#
1」と表記する。

【００１１】また、請求項２に記載の半導体装置は、半
導体基板上に、１以上の凹部が形成されており、その凹
部に予め製造された半導体チップをそれぞれ嵌設してな
ることを特徴とする。すなわち、別々の半導体チップと
して形成された回路を嵌設により組み合わせることがで
きる。請求項３に記載の半導体装置は、請求項１または
請求項２に記載の半導体装置において、前記半導体チッ
プ上の回路を当該チップ外の他の回路と接続する配線を
備えていることを特徴とする。

【００１２】請求項４に記載の半導体装置は、請求項１
〜請求項３の何れか１項に記載の半導体装置において、
前記半導体チップが嵌設された状態の前記半導体基板上
に、その半導体チップと半導体基板との段差を埋める絶
縁層が形成されていることを特徴とする。請求項５に記
載の半導体装置は、請求項１〜請求項４の何れか１項に
記載の半導体装置において、前記半導体基板に、電極パ
ッド、または電極パッドと静電破壊防止用素子との双方
が形成されていることを特徴とする。

【００１３】請求項６に記載の半導体装置は、請求項１
〜請求項５の何れか１項に記載の半導体装置において、
前記半導体基板および前記半導体チップは共にシリコン
からなり、前記凹部と前記半導体チップとの間の少なく
とも一部には接着剤が介在している。請求項７に記載の
半導体装置の製造方法は、半導体基板上に、所定の機能
を有する回路と１以上の凹部とを形成し、その凹部に、
予め製造された半導体チップを嵌設させることを特徴と
する。すなわち、システム構成に際し、半導体基板上に
形成された所定の回路と、半導体チップとして形成され
た回路とが嵌設により組み合わされる。

【００１４】また、請求項８に記載の半導体装置の製造
方法は、半導体基板上に、１以上の凹部を形成し、それ
らの凹部に、予め製造された半導体チップを嵌設させる
ことを特徴とする。すなわち、システム構成に際し、個
別に製造された複数の半導体チップを同一半導体基板へ
の嵌設により組み合わせることができる。これら請求項
７および請求項８に記載の半導体装置の製造方法のよう
に、嵌設により半導体チップを載置する場合、半導体チ
ップと凹部との形状を互いに適合させるだけで、半導体
チップの位置決めが確実にできると共に、嵌設後の基板
表面を一様化することが可能となる。

【００１５】また、この場合、上記の各回路の形成を別
々に行うことができるので、同一半導体基板上に異種の
回路を作り込むときのような制約は無い。また、バーン
イン試験や良品選別試験についても、嵌設の前にそれぞ
れの回路毎に個別に行うことができるので、異種の回路
からなるシステム全体に対して一括で行われる場合と比
較して、その試験内容は単純化されかつ確実性も高い。

【００１６】また、請求項７に記載の半導体装置の製造
方法では、半導体チップや、所定の回路が形成された半
導体基板を各種作り置きしておき、その作り置きした中
から必要な半導体基板と半導体チップとを取り出して組
み合わせることでシステムを構成することもできる。ま
た、請求項８に記載の半導体装置の製造方法では、半導
体チップを各種作り置きしておき、その作り置きした中
から必要な半導体チップを取り出して組み合わせること
でシステムを構成することもできる。

【００１７】請求項９に記載の半導体装置の製造方法
は、請求項７または請求項８に記載の半導体装置の製造
方法において、前記半導体基板として、表面が（１０
０）結晶面である半導体基板を使用し、前記凹部の形成
に当たっては、前記半導体基板の表面側から異方性エッ
チングの処理を施してその表面の一部を（１１１）、
（#1１１）、（#1#1１）、および（１#1１）の各結晶面
に沿って除去することで、側面に所定のテーパ角度がつ
けられた凹部を形成し、前記半導体チップの製造に当た
っては、前記半導体基板と同じく表面が（１００）結晶
面であって前記半導体基板よりも薄化された半導体基体
の表面側に回路を形成し、その裏面側から異方性エッチ
ングの処理を施してその回路の形成領域の周囲を（１１
１）、（#1１１）、（#1#1１）、および（１#1１）の各
結晶面に沿って除去することで、前記凹部と同じ所定テ
ーパ角度の側面を有した半導体チップを切り出すことを
特徴とする。

【００１８】このように半導体の結晶構造を利用すれ
ば、半導体チップの形状とそれに嵌設すべき凹部の形状
とを、極めて高精度に適合させることができる。さら
に、側面につけられたテーパ角度によって、嵌設の際の
両者の際の位置合わせが容易となり、しかもその嵌設を
円滑にすることができる。請求項１０に記載の半導体装
置の製造方法は、請求項９に記載の半導体装置の製造方
法において、前記半導体チップの製造に当たっては、前
記異方性エッチングの処理に先だち、前記回路の形成領
域の周囲に対して表面側からも（１１１）、（#1１
１）、（#1#1１）、および（１#1１）の各結晶面に沿う
異方性エッチングの処理を施すことで、その半導体チッ
プの表面側周縁部の面取りを行うことを特徴とすること
を特徴とする。

【００１９】請求項１１に記載の半導体装置の製造方法
は、請求項７〜請求項１０の何れか１項に記載の半導体
装置の製造方法において、前記嵌設に先立ち、前記半導
体チップ上の回路および／または前記半導体基板上の回
路には、前記嵌設に先立ち電極パッドがそれぞれ形成さ
れ、当該半導体チップの回路および／または前記半導体
基板上の回路の電気的試験、バーンインなどを行えるこ
とを特徴とする。

【００２０】請求項１２に記載の半導体装置は、請求項
３に記載の半導体装置において、当該チップ外の他の回
路は、前記半導体基板上に嵌設された半導体チップ上の
回路、前記半導体基板上に形成された回路、前記半導体
基板上に形成された電極パッドのうち、何れか１以上で
あることを特徴とする。

【００２１】

【発明の実施の形態】以下、図に基づいて本発明の実施
形態について説明する。

【００２２】＜第１実施形態＞先ず、図１〜図１３に基
づいて本発明の第１実施形態を説明する。図１は、本実
施形態の全体の流れ図である。図１（ｃ）に示すよう
に、本実施形態の半導体装置（システムＬＳＩ）は、半
導体ウエハ（以下、シリコンウエハとする）１１上に凹
部１２が形成され、その凹部１２に予め個別に製造され
た各種半導体チップ１３ａ、１３ｂ、１３ｃ、・・・が
嵌め込まれ、さらにその上に配線の処理が施されている
はめ込み構造のシステムＬＳＩ１０である。以下、この
構成のシステムＬＳＩを「嵌合型システムＬＳＩ」とい
う。

【００２３】以下、図２および図１（ａ）（ｂ）（ｃ）
に示した流れに従って、この嵌合型ＬＳＩ１０の製造方
法について説明する。 （チップ製造工程）図２は、各種半導体チップ１３ａ、
１３ｂ、１３ｃ、・・・を製造するチップ製造工程を示
したものである。

【００２４】先ず、チップ製造工程では、各種半導体チ
ップ１３（例えば、マイクロプロセッサチップ１３ａ、
ＤＲＡＭチップ１３ｂ、フラッシュメモリチップ１３
ｃ）は、それぞれ専用の半導体製造プロセスによって別
々のシリコンウエハ１３０ａ、１３０ｂ、１３０ｃ上に
形成される。これらのシリコンウエハ１３０ａ、１３０
ｂ、１３０ｃは、何れも主面が（１００）結晶面となっ
ており（図２下部参照）、その表面上における方形のチ
ップ領域Ｅは、各辺がウエハ表面において投影＜１１１
＞結晶軸（ここでは、＜１１１＞結晶軸を（１００）結
晶面に投影してできる軸を指す）に角度４５°で交わる
ように配置される。

【００２５】図３〜図９は、チップ製造工程を詳しく説
明する図である。なお、各半導体チップ１３ａ、１３
ｂ、１３ｃ、・・・間では、回路領域以外の製造工程は
同じであるので、ここでは、製造すべき半導体チップが
マイクロプロセッサチップ１３ａである場合についての
み説明する。先ず、シリコンウエハ１３０ａの表面に
は、公知の半導体製造プロセスによって、通常のマイク
ロプロセッサと同様に動作するマイクロプロセッサ回路
領域１３２が、図２下部に示した配置方向で複数形成さ
れる（図３）。

【００２６】その後、シリコンウエハ１３０ａの裏面が
研磨処理等され、所定の厚さｄ₀（例えば１４０μｍ、
又は１００μｍ）に調整される（図４）。次に、公知の
ＣＶＤ（Chemical Vapor Deposition）、フォトリソグ
ラフィー、エッチングなどの技術により、シリコン酸化
膜やシリコンナイトライド膜などが各回路領域１３２上
を覆う方形状に選択的に形成される。すなわち、回路領
域１３２の境界部分１３４上（通常の半導体ウエハのス
クライブラインに相当する領域）に開口パターンを有し
たエッチングマスク１３３がシリコンウエハ１３０ａの
表面側に形成される（図５）。

【００２７】次に、シリコンウエハ１３０ａの裏面に保
護フィルム１３５等が貼付され、水酸化カリウム溶液な
どのアルカリ溶液をエッチング液として異方性エッチン
グが行われる（図６）。この際、処理時間、溶液濃度、
処理温度の調整により、境界部分１３４は、所定深さｄ
₁（０．１×数μｍ程度またはそれ以上、例えば０．２
μｍ）だけエッチングされる（図７）。

【００２８】ここで、上記したチップ領域Ｅの配置条件
（図２下部参照）により、エッチングマスク１３３のマ
スク部分（方形状である）の各辺も投影＜１１１＞結晶
軸に角度４５°で交わるので、境界部分１３４は（１１
１）、（#1１１）、（#1#1１）、および（１#1１）の各
結晶面に沿ってエッチングされる。これにより、回路領
域１３２の周縁１３６が面取りされる（図７）。

【００２９】次に、エッチングマスク１３３が除去され
た後、各回路領域１３２の裏面には、フォトリソグラフ
ィーなどの技術により、シリコン酸化膜やシリコンナイ
トライド膜などが、前記エッチングマスク１３３（図５
参照）のマスク部分と同形でやや小さい方形領域に選択
的に形成される。これによって、シリコンウエハ１３０
ａの裏面には、境界部分１３４に開口パターンを有した
エッチングマスク１３７が形成される（図７）。

【００３０】次に、表面に保護フィルム（又は補助板）
１３８が貼付され、水酸化カリウム溶液などのアルカリ
溶液をエッチング液として使用して異方性エッチングが
行われる（図８）。これによって、境界部分１３４は、
裏面側から（１１１）、（#1１１）、（#1#1１）、およ
び（１#1１）の結晶面に沿ってエッチングされる。シリ
コンウエハ１３０ａの結晶構造により、このエッチング
は所定方向にしか進行しないため、先行して面取りされ
た箇所（周縁１３６）にまで到達すると、エッチングが
自動停止する。

【００３１】これによって、側面に所定のテーパ角度を
有し、かつ周縁１３６が面取りされたマイクロプロセッ
サチップ１３ａが完成する（図９）。なお、上記エッチ
ングマスク１３７として形成された酸化膜は除去され、
各マイクロプロセッサチップ１３ａは、互いに分離しな
いよう裏面にフィルム１３９が貼付され、また上記保護
フィルム１３８が除去された状態で保管される（図
９）。

【００３２】ここで、上記の説明中、表面のエッチング
マスク１３３（図５参照）のパターンと、裏面のエッチ
ングマスク１３７（図７参照）のパターンとは、マイク
ロプロセッサチップ１３ａが（１１１）、（#1１１）、
（#1#1１）、および（１#1１）の各結晶面によって確実
に切り出されるよう、十分な精度で位置合わせされ、か
つその形状についても十分な精度で形成される。これら
パターンと上記した厚さｄ₀とによってマイクロプロセ
ッサチップ１３ａの形状は定まるので、１回目の異方性
エッチングの深さｄ₁（図６参照）は、多少深めになっ
ていてもよく、その精度は問わない。

【００３３】なお、上記の説明では言及しなかったが、
マイクロプロセッサチップ１３ａを始めとする各半導体
チップ１３上には、通常の半導体チップと同様にウエハ
上で回路の電気的検査をするための電極パッド（不図
示）が形成される。各半導体チップ１３は、この電極パ
ッドを介して各種の試験が行われた後、良品のみが作り
置きされる。

【００３４】（凹部開け工程、載置工程）次に説明する
凹部開け工程および載置工程（図１（ａ）（ｂ））で
は、嵌合型システムＬＳＩ１０の基板として厚さｄ
₂（ｄ₂＞ｄ₀、例えばｄ₂＝２００μｍ、又は１５０μ
ｍ）を有する半導体ウエハ（シリコンウエハ）１１が用
意される。このシリコンウエハ１１は、前述した各半導
体チップ１３ａ、１３ｂ、１３ｃに使用されるシリコン
ウエハ１３０ａ、１３０ｂ、１３０ｃと同じ結晶構造
（主面が（１００）結晶面）を有する（図１右下部参
照）。また、この際の方形のチップ領域Ｅ₂の配置方向
についても同様に、各辺が投影＜１１１＞結晶軸に角度
４５°で交わるように設定される。

【００３５】図１０〜図１３は、凹部開け工程および載
置工程を詳しく説明する図である。なお、各凹部１２
は、はめ込むべき半導体チップ１３の種類が異なって
も、そのサイズが異なるだけでその形成の方法は同じで
あるので、ここでは、１チップ上にマイクロプロセッサ
チップ１３ａとＤＲＡＭチップ１３ｂとを並べて載置す
る場合についてのみ説明する。

【００３６】先ず、シリコンウエハ１１の表面に対して
は、フォトリソグラフィー技術などによりシリコン酸化
膜やシリコンナイトライド膜などが図１右下に示すよう
な配置条件を満たすように選択的に形成され、マイクロ
プロセッサチップ１３ａのサイズに適合する方形状の開
口部１２３ａ、およびＤＲＡＭチップ１３ｂのサイズに
適合する方形状の開口部１２３ｂとを所定の箇所に有し
たエッチングマスク１２３が形成される（図１０）。

【００３７】さらに、裏面に保護フィルム（又は補助
板）１２５が貼付され、水酸化カリウム水溶液などのア
ルカリ溶液をエッチング液として異方性エッチングが行
われる（図１０）。これによって、シリコンウエハ１１
は、表面側から（１１１）、（#1１１）、（#1#1１）、
および（１#1１）の各結晶面に沿ってエッチングされ
る。この際、処理時間、溶液濃度、処理温度の調整によ
り、このエッチング深さｄ₃は、マイクロプロセッサチ
ップ１３ａ、ＤＲＡＭチップ１３ｂの厚さｄ₀と同じま
たは深くされる（例えば、ｄ₃＝１５０μｍ又は１２０
μｍ）。

【００３８】このようにして、シリコンウエハ１１上に
は、個別に製造したマイクロプロセッサチップ１３ａ、
ＤＲＡＭチップ１３ｂをそれぞれ嵌合させるための凹部
１２ａ、１２ｂが形成される（図１１）。ここで、エッ
チングマスク１２３のパターンについては、凹部１２
ａ、１２ｂの底面の形状およびサイズが、それぞれに嵌
合させるべきマイクロプロセッサチップ１３ａ、ＤＲＡ
Ｍチップ１３ｂの底面の形状およびサイズと同じになる
ように設計することが好ましい（すなわちｄ₅＝ｄ₄）。

【００３９】次に、載置工程（図１（ｂ））では、凹部
１２ａ、１２ｂの底面に金箔１５を配置する（図１
１）。その後、それぞれ前記チップ製造工程により製造
されたマイクロプロセッサチップ１３ａ、ＤＲＡＭチッ
プ１３ｂ（図９参照）を真空コレット等の機器によって
フィルム１３９から取り外し、凹部１２ａ、１２ｂにそ
れぞれ嵌合させる（図１２）。なお、前述したように、
各半導体チップ１３ａ、１３ｂはその周縁１３６が面取
りされているので、フィルム１３９からの取り外し時お
よび嵌合時におけるチップクラックとそれに伴う異物発
生の可能性は抑えられる。

【００４０】その後、例えば、３７０℃以上の熱処理を
行うことにより、凹部１２ａ、１２ｂの底面で金とシリ
コンとの共晶を生じさせ、各半導体チップ１３ａ、１３
ｂとシリコンウエハ１１とを溶着させる。したがって、
両者を確実に固定することができる（なお、原理的に
は、凹部１２と半導体チップ１３の形状が十分な精度で
合わせ込まれてれば、金箔１５などの接着剤を用いなく
とも、両者は良好に密着する。）。

【００４１】次に、半導体チップ１３ａ、１３ｂを相互
に接続するため、層間絶縁膜１６を形成する。層間絶縁
膜１６は、例えば各種半導体チップ１３ａ、１３ｂを嵌
合した状態のシリコンウエハ１１表面にＳＯＧ（Spin O
n Glass）法により硝子膜を塗布することで形成される
か、または、その表面にシリコン酸化物などの材料をＣ
ＶＤ法により堆積させた後ＣＭＰ（Chemical Mechanica
l Polishing、化学的機械研磨）で平坦化させること等
により形成される。

【００４２】これにより、シリコンウエハ１１の表面の
段差をなくし、後に形成される多層配線の断線を防ぐこ
とができる。 （配線工程）最後に、配線工程（図１（ｃ））では、詳
細な図示は省略したが、上記層間絶縁膜１６の必要な箇
所にコンタクトホールを形成した後、各半導体チップ１
３上の各集積回路間をアルミニウム、チタン合金などの
金属配線により接続する。その後、この金属配線の上に
層間絶縁膜、および別の配線層１７が順次形成され、嵌
合型システムＬＳＩ１０が完成する。

【００４３】なお、嵌合型システムＬＳＩ１０の外周に
は、必要な信号を取り出すための電極パッドおよび静電
破壊防止用素子が形成される。但し、これらの電極パッ
ドや静電破壊防止用素子は、半導体チップ１３上に形成
された電極パッドや静電破壊防止用素子を利用してもよ
い。また、電極パッドは、予め凹部開け工程（図１
（ａ））前のシリコンウエハ１１上に形成してもよい。

【００４４】（第１実施形態の効果）以上説明したよう
に、本実施形態では、シリコンウエハ１１に凹部１２を
形成し、予め個別に製造された半導体チップ１３をその
凹部１２に嵌合させることによって、嵌合型システムＬ
ＳＩ１０を製造する。この際、凹部１２の形成と半導体
チップ１３の切り出しには、半導体の結晶構造が利用さ
れるので、両者の側面のテーパ角度は確実に一致する。
また、凹部１２と半導体チップ１３とのサイズについて
も、上記エッチングマスクのパターンの形成精度と同程
度に、極めて高精度に合わせ込まれる。

【００４５】さらには、上記テーパ角度によって、凹部
１２の開口が半導体チップ１３の底面よりも大きくなる
ので、両者の位置関係が多少ずれていても両者の嵌合が
可能ため位置合わせが容易であり、またその嵌合は円滑
に行われる。さらに、このような嵌合がなされ、また上
記層間絶縁膜１６が形成されたシリコンウエハ１１で
は、同一シリコンウエハ上に異種の集積回路が作り込ま
れた場合と同様に表面（図１２参照）が一様化されてい
るので、上記したような高精度な配線工程（図１（ｃ）
参照）が可能となり、各半導体チップ１３間が微細配線
で高密度に接続される。この結果、半導体チップを単に
基板上に載置した場合と比較して、時定数が小さいなど
の良好な電気的特性が得られる。

【００４６】したがって、本実施形態により製造された
嵌合型システムＬＳＩ１０は、良好な特性で確実に動作
する。そして、本実施形態では、システムを成す各集積
回路を別々の半導体チップ１３として製造できるので、
同一シリコンウエハ上に異種の集積回路を作り込むとき
のような制約が無くなり、各半導体チップそれぞれの製
造技術が進歩するのに応じて、システム全体を低コスト
化・高性能化させることが容易である。

【００４７】また、エージング試験や良品選別試験につ
いても、チップ製造工程（図２参照）の段階で製品毎に
個別に行うことができるので、システム全体に対する試
験と比較してその試験内容は単純化されかつ信頼性も高
くなる。したがって、本実施形態によれば、試験コスト
も抑えられる（因みに、本実施形態の配線工程（図１
（ｃ）参照）が終了した時点で行うべき試験は、各集積
回路間の接続試験に過ぎない）。

【００４８】以上まとめると、本実施形態によれば、高
性能なシステムＬＳＩを低コストで実現させることがで
きる。この結果、システムＬＳＩの適用範囲を広げるこ
とも可能である。さらに、上記実施形態においては、各
種半導体チップ１３を作り置きしておき（図２参照）、
その中から必要な製品を取り出して組み合わせることに
よって、システムを構成することとしてもよい。このよ
うにすれば、システム発注後の製造期間を大幅に短縮す
ることが可能である。

【００４９】なお、上記実施形態には、半導体チップ１
３の周縁を面取りする工程（図６参照）が含まれている
が、半導体チップ１３を損傷させることなく運搬および
はめ込み（図１２参照）できる場合や、多少の損傷が許
容される場合などには、この面取りの工程は省略しても
よい。

【００５０】また、上記実施形態では、凹部１２と半導
体チップ１３の密着させるために、両者の側面にシリコ
ンウエハの（１１１）、（#1１１）、（#1#1１）、およ
び（１#1１）の各結晶面を利用しているが、両者に共通
のテーパ角度を設けることができるのであれば別の結晶
面を利用してもよい。また、上記実施形態では、その側
面の形成に異方性エッチングが利用されているが、凹部
と半導体チップとに同じ結晶面からなる側面を形成でき
るのであれば、如何なる方法によって形成してもよい。
つまり、本発明の好ましい形態は、凹部と半導体チップ
の側面のテーパ角度が一致するような結晶面が適宜選択
されるものである。

【００５１】但し、その密着度に対する要求が低い場合
などには、互いに異なる結晶面を側面とした凹部と半導
体チップとを使用してもよいことはいうまでもない。ま
た、上記実施形態では、シリコンウエハ１１、１３０を
使用したシステムＬＳＩ１０の製造方法について説明し
たが、ガリウム砒素ウエハなど別の半導体ウエハを使用
したシステムＬＳＩの製造方法にも本発明は適用可能で
ある。

【００５２】また、上記実施形態では、マイクロプロセ
ッサとＤＲＡＭとを１チップ上に搭載する場合を例に挙
げたが、それ以外にもフラッシュメモリ、ＳＲＡＭ、Ｄ
ＳＰ、アナログ集積回路、光検出器、ＣＣＤ、レーザ、
発光素子、受動素子回路などそれぞれ異なる半導体プロ
セスによって製造される製品を１チップ上に搭載する場
合に本発明を適用してもよい。その結果、多種のシステ
ムＬＳＩを短期間で自在に製造することができる。

【００５３】＜第２実施形態＞次に、図１４に基づいて
本発明の第２実施形態を説明する。ここでは、第１実施
形態との相違点についてのみ説明し、その他の部分につ
いては説明を省略する。また、図１４において、図１に
示すものと同じものについては同一の符号を付して示
す。

【００５４】本実施形態の半導体装置（システムＬＳ
Ｉ）は、凹部１２の形成に先行してシリコンウエハ１１
上に直接形成された所定の集積回路（例えば、マイクロ
プロセッサ１３１ａ）と、その後にはめ込まれた半導体
チップ１３とからなる嵌合型システムＬＳＩ２０であ
る。この場合、シリコンウエハ１１上に公知の半導体プ
ロセスによって所定の集積回路（例えば、マイクロプロ
セッサ１３１ａ）を形成した後、裏面側に保護フィルム
（又は補助板）を貼付すると共に、表面側には、凹部１
２を形成すべき箇所にのみ開口部を有したエッチングマ
スクを形成して異方性エッチングを行えばよい。

【００５５】このように所定の集積回路をシリコンウエ
ハ１１上に直接形成すれば、同じシステムを構成する場
合にも、形成すべき凹部１２の数とはめ込むべき半導体
チップ１３の数とが１つずつ減るので、その分だけ製造
方法が簡略化される。また、本実施形態においても、半
導体チップ１３や所定の集積回路が形成されたシリコン
ウエハ１１を各種作り置きしておき、その中から必要な
製品を取り出してシステムを構成することとして、シス
テム発注後の製造時間を大幅に短縮させてもよい。

【００５６】例えば、システムに搭載すべきマイクロプ
ロセッサの仕様が予め決まっている場合には、そのマイ
クロプロセッサが形成されたシリコンウエハを作りして
おき、システムが発注される毎に、それ以外の集積回路
を半導体チップとしてそのシリコンウエハ上に嵌合させ
ればよい。

【００５７】

【発明の効果】以上説明したように、請求項１および請
求項２に記載の発明は、基板表面上に対する配線などの
処理を容易とする点で有利である。また、凹部に嵌設さ
れた半導体チップは、単に載置された場合と比較して半
導体基板に安定的に支持される。

【００５８】請求項３および請求項１２に記載の発明
は、嵌設された半導体チップ上の回路が他の回路と接続
されるので、同一半導体基板上に各回路が作り込まれた
場合と同様にシステムが動作する。請求項４に記載の発
明は、半導体基板上が平坦化されるので、その表面にお
ける微細配線が可能となり、それに伴い時定数が小さい
など良好な電気的特性が得られる。

【００５９】請求項５に記載の発明は、所定箇所への電
極パッドと静電破壊防止用素子を介して、半導体基板か
ら外部へ安全に信号が取り出される。請求項６に記載の
発明によれば、金の介在によって、半導体基板上に半導
体チップがより適正な状態で固定される。すなわち、請
求項１〜請求項６に記載の発明によれば、別々に形成さ
れた回路を同一半導体基板上に載置し、かつ良好な特性
を有した半導体装置が得られる。

【００６０】請求項７および請求項８に記載の発明によ
れば、半導体チップの位置決めが確実であり、かつ基板
表面を一様化することができるので、その表面に施すべ
き配線の処理が容易となる。また、同一半導体基板上に
異種の回路を作り込むときのような制約が無いので、個
々の回路の形成技術が進歩するのに応じて、システム全
体を低コスト化・高性能化させることが容易である。ま
た、各試験についても回路毎に行うことができるので、
特にその試験コストが抑えられる。また、各回路を作り
置きすることが可能となるので、システム発注後の半導
体装置の製造時間を大幅に短縮することができる。

【００６１】請求項９に記載の発明によれば、凹部の形
成と半導体チップの切り出しとに半導体の結晶構造が利
用されるので、半導体チップは適正な状態で半導体基板
に嵌設され、半導体装置の性能が保たれる。請求項１０
に記載の発明によれば、半導体チップの周縁が所定の方
法で面取りされるので、嵌設の際におけるチップクラッ
クおよびそれに伴う異物の発生が防止される。

【００６２】請求項１１に記載の発明によれば、所定箇
所への電極パッドの形成により、電気的試験を前記嵌設
前に回路毎に行うことができる。すなわち、請求項７〜
請求項１２に記載の発明によれば、高性能な半導体装置
を低コストで製造することが可能であり、しかもシステ
ム発注後の製造時間が大幅に短縮される。

【図面の簡単な説明】

【図１】第１実施形態の全体の流れ図である。

【図２】チップ製造工程を示す図である。

【図３】チップ製造工程における回路形成を示す断面図
である。

【図４】チップ製造工程における厚さ調整を示す断面図
である。

【図５】チップ製造工程における表面側のエッチングマ
スク形成を示す断面図である。

【図６】チップ製造工程における表面側からの異方性エ
ッチングを示す断面図である。

【図７】チップ製造工程における裏側のエッチングマス
ク形成を示す断面図である。

【図８】チップ製造工程における裏面側からの異方性エ
ッチングを示す断面図である。

【図９】チップ製造工程が完了した状態を示す断面図で
ある。

【図１０】凹部開け工程における表面側のエッチングマ
スク形成、および異方性エッチングを示す断面図であ
る。

【図１１】載置工程における金箔配置を示す断面図であ
る。

【図１２】載置工程における半導体チップの嵌合を示す
断面図である。

【図１３】載置工程における層間絶縁膜の形成を示す断
面図である。

【図１４】第２実施形態の全体の流れ図である。

【符号の説明】

１０、２０ 嵌合型システムＬＳＩ １１、１３０ シリコンウエハ １２ 凹部 １３ 半導体チップ １３ａ マイクロプロセッサチップ １３ｂ ＤＲＡＭチップ １３ｃ フラッシュメモリチップ １３１ａ マイクロプロセッサ １３２ 回路領域 １３３、１３７、１２３ エッチングマスク １３４ 境界部分 １３５、１３８、１２５ 保護フィルム １３６ 周縁に当たる部分 １３９ フィルム １２３ａ 開口部 １６ 層間絶縁膜 １７ 配線層

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、所定の機能を有する回
   路と１以上の凹部とが形成されており、その凹部に予め
   製造された半導体チップを嵌設してなることを特徴とす
   る半導体装置。
2. 【請求項２】 半導体基板上に、１以上の凹部が形成さ
   れており、その凹部に予め製造された半導体チップを嵌
   設してなることを特徴とする半導体装置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   装置において、 前記半導体チップ上の回路を当該チップ外の他の回路と
   接続する配線を備えていることを特徴とする半導体装
   置。
4. 【請求項４】 請求項１〜請求項３の何れか１項に記載
   の半導体装置において、 前記半導体チップが嵌設された状態の前記半導体基板上
   に、その半導体チップと半導体基板との段差を埋める絶
   縁層が形成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項１〜請求項４の何れか１項に記載
   の半導体装置において、 前記半導体基板に、電極パッド、または電極パッドと静
   電破壊防止用素子との双方が形成されていることを特徴
   とする半導体装置。
6. 【請求項６】 請求項１〜請求項５の何れか１項に記載
   の半導体装置において、 前記半導体基板および前記半導体チップは共にシリコン
   からなり、 前記凹部と前記半導体チップとの間の少なくとも一部に
   は接着剤が介在していることを特徴とする半導体装置。
7. 【請求項７】 半導体基板上に、所定の機能を有する回
   路と１以上の凹部とを形成し、その凹部に、予め製造さ
   れた半導体チップを嵌設させることを特徴とする半導体
   装置の製造方法。
8. 【請求項８】 半導体基板上に、１以上の凹部を形成
   し、それらの凹部に、予め製造された半導体チップを嵌
   設させることを特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項７または請求項８に記載の半導体
   装置の製造方法において、 前記半導体基板として、表面が（１００）結晶面である
   半導体基板を使用し、 前記凹部の形成に当たっては、前記半導体基板の表面側
   から異方性エッチングの処理を施してその表面の一部を
   （１１１）、（#1１１）、（#1#1１）、および（１#1
   １）の各結晶面に沿って除去することで、側面に所定の
   テーパ角度がつけられた凹部を形成し、 前記半導体チップの製造に当たっては、前記半導体基板
   と同じく表面が（１００）結晶面であって前記半導体基
   板よりも薄化された半導体基体の表面側に回路を形成
   し、その裏面側から異方性エッチングの処理を施してそ
   の回路の形成領域の周囲を（１１１）、（#1１１）、
   （#1#1１）、および（１#1１）の各結晶面に沿って除去
   することで、前記凹部と同じ所定テーパ角度の側面を有
   した半導体チップを切り出すことを特徴とする半導体基
   板の製造方法。
10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 前記半導体チップの製造に当たっては、前記異方性エッ
    チングの処理に先だち、前記回路の形成領域の周囲に対
    して表面側からも（１１１）、（#1１１）、（#1#1
    １）、および（１#1１）の各結晶面に沿う異方性エッチ
    ングの処理を施すことで、その半導体チップの表面側周
    縁部の面取りを行うことを特徴とする半導体基板の製造
    方法。
11. 【請求項１１】 請求項７〜請求項１０の何れか１項に
    記載の半導体装置の製造方法において、 前記嵌設に先立ち、前記半導体チップ上の回路および／
    または前記半導体基板上の回路には、前記嵌設に先立ち
    電極パッドがそれぞれ形成されることを特徴とする半導
    体装置の製造方法。
12. 【請求項１２】 請求項３に記載の半導体装置におい
    て、 前記チップ外の他の回路は、前記半導体基板上に嵌設さ
    れた半導体チップ上の回路、前記半導体基板上に形成さ
    れた回路、前記半導体基板上に形成された電極パッドの
    うち、何れか１以上であることを特徴とする半導体装
    置。