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KR100771874B1 - 반도체 탭 패키지 및 그 제조방법 - Google Patents

반도체 탭 패키지 및 그 제조방법 Download PDF

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KR100771874B1
KR100771874B1 KR1020060063506A KR20060063506A KR100771874B1 KR 100771874 B1 KR100771874 B1 KR 100771874B1 KR 1020060063506 A KR1020060063506 A KR 1020060063506A KR 20060063506 A KR20060063506 A KR 20060063506A KR 100771874 B1 KR100771874 B1 KR 100771874B1
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forming
circuit wiring
bump
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조영상
신나래
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삼성전자주식회사
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Abstract

반도체 칩을 필름 기판에 실장할 때, 범프와 회로 배선간의 미스 얼라인을 방지할 수 있는 탭 패키지 및 그 제조방법을 개시한다. 개시된 본 발명은 가장자리에 홈부가 마련되어 있으며 일 표면에 범프를 포함하는 절연막이 형성된 반도체 칩을 준비한다. 또한, 장착 홀이 마련된 필름 기판을 준비한다. 그 후에, 상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키고, 상기 필름 기판 상부에 상기 반도체 칩의 범프와 콘택되도록 회로 배선을 형성한다.
필름 기판, TAB, 얼라인, 범프

Description

반도체 탭 패키지 및 그 제조방법{A semiconduct Tape Automated Bonding package and method of manufacturing the same}
도 1 내지 도 7은 본 발명의 실시예에 따른 범프 형성방법 및 개별 칩 준비방법을 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩의 범프 형성방법을 보여주는 단면도이다.
도 9 내지 도 13은 본 발명의 실시예에 따른 탭 패키지의 제조방법을 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 탭 패키지를 보여주는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 패드 전극
110 : 절연막 125 : 범프
200 : 필름 기판 220 : 회로 배선
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 필름 기판에 실장되는 탭 패키지 및 그 제조방법에 관한 것이다.
최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지등의 절연 재료로 구성된 얇은 필름에 배선 패턴층 및 그와 연결된 리드를 포함하며, 반도체 칩 상에 미리 형성된 범프와 상기 테이프 배선 기판의 리드를 일괄 접합시키는 탭(TAB: Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성에 의해 테이프 배선 기판을 탭 테이프라 부르기도 한다.
그런데 상술한 바와 같이 반도체 장치가 고집적화됨에 따라, 리드의 선폭 및 범프의 선폭이 미세해져서 서로간을 얼라인시키기 매우 어렵다. 그 뿐만 아니라, 반도체 칩을 탭 테이프에 부착시 300 내지 400℃ 온도에서 조립이 실시되는 데, 상기 열 공정에 의해 상기 테이프 즉, 필름이 팽창이 될 수 있어 얼라인 불량이 일어날 수 있다.
상기와 같이 얼라인 불량이 일어나면, 테이프의 리드와 반도체 칩의 범프가 전기적으로 연결되지 않게 되어, 반도체 패키지의 전기적 특성이 열화 내지는 패키지 불량이 발생된다.
그러므로, 얼라인이 용이한 탭 패키지 및 그 제조 방법이 간절히 요구되고 있는 실정이다.
따라서, 본 발명의 목적은 반도체 칩을 필름 기판에 실장할 때, 범프와 회로 배선간의 미스 얼라인을 방지할 수 있는 탭 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 탭 패키지는, 장착 홀이 마련되어 있는 필름 기판의 장착홀내에 표면에 범프를 포함하는 반도체 칩이 삽입 고정된다. 상기 필름 기판 및 반도체 칩 일면에 상기 범프와 콘택되도록 형성되는 회로 배선이 형성된다.
또한, 본 발명의 다른 양태에 따른 탭 패키지의 제조방법은, 가장자리에 홈부가 마련되어 있으며 일 표면에 범프를 포함하는 절연막이 형성된 반도체 칩을 준비한다. 또한, 장착 홀이 마련된 필름 기판을 준비한다. 그 후에, 상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키고, 상기 필름 기판 상부에 상기 반도체 칩의 범프와 콘택되도록 회로 배선을 형성한다.
또한, 본 발명의 다른 실시예에 따른 탭 패키지의 제조방법은, 우선 가장자리에 홈부가 마련되어 있으며 일 표면에 범프를 포함하는 절연막이 형성된 반도체 칩을 준비한다. 아울러, 장착 홀이 마련된 필름 기판을 준비한다. 다음, 상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키고, 상기 필름 기판 상부에 상기 반도체 칩의 범프와 콘택되도록 회로 배선을 형성한다. 이때, 상기 반도체 칩은 상기 가장자리의 홈부에 의해 상기 장착 홀에 걸리게 되어 고정되고, 상기 범프 및 절연막의 표면과 상기 필름 기판의 표면과 일치되도록 반도체 칩이 삽입 고정된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
본 실시예에서는 반도체 칩을 필름 기판에 실장시킨 다음, 회로 배선을 형성하므로써 반도체 칩의 범프와 회로 배선의 얼라인을 개선할 수 있고, 나아가 콘택 불량을 방지할 수 있을 것이다. 또한, 본 실시예에서는 반도체 칩의 표면과 필름 기판의 표면을 동일면상에 위치시키므로써, 패키지의 높이를 크게 감축시킬 수 있다.
이와 같은 본 발명의 탭 패키지에 대해 이하에서 보다 상세히 설명한다.
도 1 내지 도 7은 본 발명에 따른 범프 형성방법 및 개별 칩 준비방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1을 참조하면, 반도체 기판(100) 상부에 절연막(110), 예컨대 폴리이미드막을 형성한다. 상기 반도체 기판(100)은 반도체 회로가 형성된 최종 결과물로서 그 상부에 패드 전극(101)을 가지며, 상기 반도체 기판(100) 다수의 칩으로 구분되어 있다. 여기서, 각 칩의 경계선이 도면 부호 105로 표시되어 있다. 패드 전극(101)이 노출되도록 절연막(110)을 소정 부분 패터닝한다.
도 2를 참조하면, 상기 노출된 패드 전극(101) 및 절연막(110) 상부에 도전 씨드층(115)을 형성한다. 상기 도전 씨드층(115)은 범프 형성을 위해 제공되는 층으로서, 범프의 재질과 동일한 재질이 이용될 수 있으며, 예를 들어 금(Au)이 씨드층으로 이용될 수 있다. 이러한 도전 씨드층(115)은 스퍼터링(sputtering) 방식으로 형성될 수 있다.
다음, 도 3을 참조하여, 도전 씨드층(115) 상부에 레지스트막, 예컨대, 포토레지스트막을 피복한다음, 상기 패드 전극(101)상의 도전 씨드층(115)이 노출되도록 상기 레지스트막을 노광 및 현상하여 레지스트 패턴(120)을 형성한다. 이때, 상기 레지스트 패턴(120)을 형성하기 위한 마스크(또는 레티클)로는 상기 패드 전극(101)을 노출시키기 위한 절연막(110)의 식각 마스크가 이용될 수 있다. 이러한 레지스트 패턴(120)에 의해 패드 전극(101)상의 도전 씨드층(115)이 선택적으로 오픈된다.
도 4를 참조하여, 상기 노출된 도전 씨드층(115) 상부에 도금 방식에 의해 선택적으로 범프(125)를 형성한다. 상기 범프(125)로 도전 특성이 우수한 금막이 이용될 수 있다.
도 5를 참조해서, 상기 레지스트 패턴(120)을 공지의 방식으로 제거한다음, 상기 범프(125)와 절연막(110)이 동일 높이를 갖도록, 상기 범프(125) 및 절연막(110)을 평탄화시킨다. 상기 평탄화 방식으로는 에치백 혹은 CMP(chemical mechanical polishing) 공정이 이용될 수 있다.
다음, 도 6에 도시된 바와 같이, 칩 경계선(105) 및 상기 칩 경계선 주변부를 소정 두께만큼 소잉(sawing)하여 홈부(G)를 형성한다. 이때, 홈부(G)의 깊이는 이 후 반도체 칩이 실장될 필름 기판의 두께보다 작거나 같은 정도로 형성된다. 상기 홈부(G)가 형성되는 부분은 상술한 바와 같이 칩 경계선(105), 예컨대 스크라이브 레인(scribe lane) 부분일 수 있으며, 상기 부분에는 패턴이 형성되지 않거나, 또는 반도체 소자의 동작에 직접적으로 관련이 없는 패턴이 형성되는 부분이므로, 상기와 같이 소정 깊이의 홈부(G)가 형성되어도 소자의 동작에 전혀 문제가 없다.
도 7을 참조하면, 상기 홈부(G)내의 칩간 경계선(105)을 따라 재차 소잉하여 상기 반도체 기판(100)을 복수의 단위 칩(150)으로 분리시킨다. 본 발명의 단위 칩(150)은 그 상부에 패드 전극(101)과 전기적으로 연결되도록 소정 높이의 범프(125)가 형성되어 있으며, 상기 범프(125) 사이의 반도체 기판(100) 상부에 상기 범프(125)와 동일한 높이를 갖는 절연막(110)이 덮여있다. 반도체 칩(100)의 가장자리에는 소정 깊이의 홈부(G')가 마련되어 있으며, 상기 홈부(G')의 깊이(d)는 이후 반도체 칩(150)이 실장될 필름 기판의 두께보다 같거나 작게 형성된다. 상기 홈부(G')는 이후 필름 기판과의 접합시 걸림턱의 역할을 하여 반도체 칩(150)과 필름 기판을 고정시키는 역할을 한다.
본 실시예에서는 절연막(110)을 포함하는 반도체 기판(100) 전면에 도전 씨드층(110)을 형성하고 레지스트 패턴(120)에 의해 패드 전극(101)과 콘택되는 도전 씨드층(110)을 선택적으로 노출시킨 상태에서 범프(125)를 형성하였다. 하지만, 도 8에 도시된 바와 같이, 패드 전극(101)이 노출되도록 절연막(110)을 패터닝한 후, 노출된 패드 전극(101)상에 범프(125a)를 선택적으로 도금하여, 범프(125a)를 형성할 수 있다.
도 9 내지 도 13은 본 발명의 실시예에 따른 탭 패키지의 제조방법을 보여주는 단면도이다.
도 9를 참조하면, 폴리이미드로 된 베어 필름 기판(200)이 준비된다. 베어 필름 기판(200)에 단위 반도체 칩(150)을 장착하기 위한 장착 홀(H)이 형성된다. 장착 홀(H)은 기판(200)의 펀칭(punching) 공정에 의해 형성되고, 장착 홀(H)의 폭(w)은 상기 반도체 칩(150)의 홈부(G')사이의 거리 정도임이 바람직하다.
도 10을 참조해서, 가장자리에 홈부(G')가 마련된 본 발명의 반도체 칩(150)을 상기 필름 기판(200)의 장착 홀(H)내에 삽입시킨다. 상기 반도체 칩(150)은 상기 홈부(G')에 의해 상기 장착 홀(H)에 걸리게 된다. 또한, 상기 홈부(G')의 깊이는 필름 기판(200)의 표면과 범프(125)의 표면이 동일 평면상에 위치할 수 있도록 설정되었으므로, 반도체 칩(100)의 결과물 표면 즉, 절연막(110)과 범프(125)의 표면과 필름 기판(200)은 동일 면상에 위치된다.
도 11을 참조하여, 필름 기판(200)에 장착된 반도체 칩(150)을 고정시키기 위하여, 반도체 칩(150)의 가장자리에 접착층(210)을 형성한다. 상기 접착층(210)은 반도체 칩(150)과 필름 기판(200)이 이루는 모서리 부분을 메우도록, 예컨대 직각 삼각형 형태로 형성될 수 있고, 예를 들어 레진(resin)이 이용될 수 있다.
도 12를 참조하면, 반도체 칩(150)이 필름 기판(200)에 장착된 상태에서 회로 배선(220)을 형성한다. 회로 배선(220)은 예컨대 Cu 배선으로 형성될 수 있다. 회로 배선(220)은 필름 기판(200) 및 범프(125)가 형성된 반도체 칩(150) 표면에 도전층을 형성하고, 상기 범프(125)와 콘택되도록 도전층의 일 부분을 제거함으로 써 형성된다.
종래에는 회로 배선이 형성되어 있는 필름 기판 상에 반도체 칩(150)을 본딩시켰기 때문에, 범프(125)와 회로 배선간을 얼라인 시킴과 동시에 본딩이 이루어져야 하므로 사실상 얼라인이 매우 어려웠다. 더구나, 범프와 회로 배선이 바르게 정렬이 되있다 하더라도, 본딩시 가해지는 열에 의해 필름 기판(200)이 팽창되어 회로 배선의 위치가 틀어지게 되어 콘택 불량이 발생되었다. 하지만, 본 실시예와 같이 반도체 칩(150)을 베어(bare) 필름 기판(200) 상에 부착시킨 후, 그 상태에서 회로 배선(220)을 형성하면 얼라인 자체도 용이할 뿐만 아니라 필름 기판이 팽창되지 않으므로 콘택 불량을 방지할 수 있다.
도 13을 참조하여, 회로 배선(220) 상부에 솔더 레지스트(solder resist) 패턴(230)을 형성한다. 솔더 레지스트 패턴(230)은 Cu로 된 회로 배선(220)의 산화를 방지하기 위하여 덮혀지며, 상기 회로 배선(220)의 가장자리 부분은 노출되도록 형성된다. 노출된 회로 배선(220)의 가장자리 부분은 이후 LCD 패널의 패드와 전기적으로 콘택될 영역으로 상기 노출된 회로 배선(220)의 표면에 주석(Sn) 도금층(240)이 선택적으로 형성된다.
본 실시예에서, 상기 반도체 칩(150)의 가장자리에 형성되는 홈부(G)는 반도체 칩 표면에 대해 수직면을 갖고, 상기 필름 기판(200)에 형성되는 장착 홀(H) 역시 필름 기판 표면에 대해 수직면을 갖도록 형성되었다. 하지만 여기에 국한되지 않고, 도 14과 같이 반도체 칩(150)에 형성되는 홈(G1)의 측벽을 메사(mesa) 형태로 형성하고, 필름 기판(200) 형성되는 장착 홀의 측벽을 역 메사 형태로 형성하여도 모두 여기에 포함됨은 물론이다.
또한, 본 발명에서는 실장 부재로 필름 기판을 사용하였지만 여기에 국한되지 않고, 절연 부재 및 회로 패턴으로 구성되는 모든 실장 부재에도 동일하게 적용될 수 있음은 물론이다.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 회로 배선이 형성되지 않은 베어 필름 기판에 반도체 칩을 삽입 고정시킨 상태에서 회로 배선을 형성한다. 이에 따라, 회로 배선과 반도체 칩의 범프간의 콘택이 용이하고, 회로 배선 형성시 필름 기판의 부피 팽창이 발생되지 않으므로 콘택 불량도 발생되지 않는다.

Claims (18)

  1. 장착 홀이 마련되어 있는 필름 기판;
    상기 필름 기판의 장착홀내에 삽입 고정되며, 표면에 범프를 포함하는 반도체 칩; 및
    상기 필름 기판 및 반도체 칩 일면에 상기 범프와 콘택되도록 형성되는 회로 배선을 포함하는 탭 패키지.
  2. 제 1 항에 있어서, 상기 범프 사이에 절연막이 형성되어 있는 탭 패키지.
  3. 제 2 항에 있어서, 상기 범프 및 절연막은 상기 필름 기판의 표면과 동일평면상에 위치되는 탭 패키지.
  4. 제 1 항에 있어서, 상기 반도체 칩은 그 가장자리에, 상기 필름 기판의 장착홀에 반도체 칩의 삽입시 걸림 턱 역할을 하는 홈부가 구비된 탭 패키지.
  5. 제 4 항에 있어서, 상기 장착 홀의 폭은 상기 반도체 칩의 홈부 사이의 거리인 탭 패키지.
  6. 제 4 항에 있어서, 상기 범프 표면으로부터 홈부 저부까지의 길이는 상기 필 름 기판의 두께가 같은 탭 패키지.
  7. 제 1 항에 있어서, 상기 반도체 칩과 필름 기판의 모서리 부분에 접착 부재가 더 형성되는 탭 패키지.
  8. 제 1 항에 있어서, 상기 회로 배선 상부에 회로 배선의 가장자리를 노출시키는 솔더 레지스트, 및
    상기 노출된 회로 배선상에 형성되는 도금층을 더 포함하는 탭 패키지.
  9. 가장자리에 홈부가 마련되어 있으며 일 표면에 범프를 포함하는 절연막이 형성된 반도체 칩을 제공하는 단계;
    장착 홀이 마련된 필름 기판을 준비하는 단계;
    상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키는 단계; 및
    상기 필름 기판 상부에 상기 반도체 칩의 범프와 콘택되도록 회로 배선을 형성하는 단계를 포함하는 탭 패키지의 제조방법.
  10. 제 9 항에 있어서, 반도체 칩을 제공하는 단계는,
    복수의 칩으로 구분하기 위한 경계선이 마련되어 있으며, 패드 전극을 구비하는 반도체 기판의 최종 결과물 상부에 절연막을 형성하는 단계;
    상기 패드 전극이 노출되도록 절연막을 식각하는 단계;
    노출된 패드 전극 상부에 선택적으로 범프를 형성하는 단계;
    상기 절연막과 범프를 평탄화하는 단계;
    상기 경계선 및 그 인접 부분을 소정 깊이만큼 식각하여 홈부를 형성하는 단계; 및
    상기 경계선을 따라 쏘잉하여 복수의 단위 칩을 형성하는 단계를 포함하는 탭 패키지의 제조방법.
  11. 제 10 항에 있어서, 상기 범프를 형성하는 단계는,
    상기 노출된 패드 전극 및 절연막 상부에 씨드층을 형성하는 단계;
    상기 패드 전극상의 씨드층이 노출되도록 씨드층 상부에 레지스트 패턴을 형성하는 단계; 및
    노출된 패드 전극상의 씨드층 상부에 선택적으로 범프를 도금하는 단계를 포함하는 탭 패키지 제조방법.
  12. 제 10 항에 있어서, 상기 범프를 형성하는 단계는,
    상기 노출된 패드 전극 상부에 도금 방식으로 범프를 형성하는 탭 패키지의 제조방법.
  13. 제 9 항에 있어서, 상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키는 단계는 상기 필름 기판의 표면과 상기 반도체 칩의 범프 표면이 동일 평 면상에 위치하도록 삽입 고정시키는 탭 패키지의 제조방법.
  14. 제 13 항에 있어서, 상기 필름 기판의 장착 홀 내에 상기 반도체 칩을 삽입 고정시키는 단계는,
    상기 필름 기판의 장착홀내에 상기 반도체 칩을 삽입시킨 다음, 상기 반도체칩과 필름 기판이 이루는 모서리 부분에 접착층을 형성하는 단계를 더 포함하는 탭 패키지의 제조방법.
  15. 제 9 항에 있어서, 상기 회로 배선을 형성하는 단계 이후에,
    상기 회로 배선의 가장자리는 노출시키면서 회로 배선의 상부를 덮는 솔더 레지스트 패턴을 형성하는 단계; 및
    상기 회로 배선의 가장자리에 도금 전극층을 형성하는 단계를 더 포함하는 탭 패키지의 제조방법.
  16. 가장자리에 홈부가 마련되어 있으며 일 표면에 범프를 포함하는 절연막이 형성된 반도체 칩을 제공하는 단계;
    장착 홀이 마련된 필름 기판을 준비하는 단계;
    상기 필름 기판의 장착 홀내에 상기 반도체 칩을 삽입 고정시키는 단계; 및
    상기 필름 기판 상부에 상기 반도체 칩의 범프와 콘택되도록 회로 배선을 형성하는 단계를 포함하며,
    상기 반도체 칩은 상기 가장자리의 홈부에 의해 상기 장착홀에 걸리게 되어 고정되고, 상기 범프 및 절연막의 표면과 상기 필름 기판의 표면과 일치되도록 반도체 칩이 삽입 고정되는 탭 패키지의 제조방법.
  17. 제 16 항에 있어서, 상기 필름 기판의 장착 홀 내에 상기 반도체 칩을 삽입 고정시키는 단계는,
    상기 필름 기판의 장착홀내에 상기 반도체 칩을 삽입시킨 다음, 상기 반도체칩과 필름 기판이 이루는 모서리 부분에 접착층을 형성하는 단계를 더 포함하는 탭 패키지의 제조방법.
  18. 제 16 항에 있어서, 상기 회로 배선을 형성하는 단계 이후에,
    상기 회로 배선의 가장자리는 노출시키면서 회로 배선의 상부를 덮는 솔더 레지스트 패턴을 형성하는 단계; 및
    상기 회로 배선의 가장자리에 도금 전극층을 형성하는 단계를 더 포함하는 탭 패키지의 제조방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010287592A (ja) * 2009-06-09 2010-12-24 Renesas Electronics Corp 半導体装置、半導体ウェハおよびその製造方法
US20120199960A1 (en) * 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
US9830708B1 (en) 2015-10-15 2017-11-28 Snap Inc. Image segmentation of a video stream

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118882A (ja) 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置および半導体装置の実装構造
JP2003158141A (ja) 2001-11-26 2003-05-30 Shindo Denshi Kogyo Kk 半導体装置
KR20030095460A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 칩 사이즈 패키지 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
EP0683517B1 (en) * 1994-05-09 2002-07-24 Nec Corporation Semiconductor device having semiconductor chip bonded to circuit board through bumps and process of mounting thereof
DE69500301T2 (de) * 1995-01-26 1997-09-11 Tapematic Spa Verfahren und Vorrichtung zum Verpacken von Compact Discs in CD-Boxen
JPH11307624A (ja) 1998-04-24 1999-11-05 Fujitsu Ltd 半導体装置用キャリア及びその製造方法
JP3416737B2 (ja) * 1999-05-20 2003-06-16 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージの製造方法
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6469909B2 (en) * 2001-01-09 2002-10-22 3M Innovative Properties Company MEMS package with flexible circuit interconnect
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP3821771B2 (ja) 2002-11-01 2006-09-13 日本無線株式会社 フリップチップ型電子部品
US7847411B2 (en) * 2003-11-07 2010-12-07 Shinko Electric Industries Co., Ltd. Electronic device and method of manufacturing the same
JP2005216941A (ja) 2004-01-27 2005-08-11 New Japan Radio Co Ltd チップサイズ半導体装置およびその製造方法
US7157310B2 (en) * 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
TWI245384B (en) * 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
US20080211090A1 (en) * 2005-07-05 2008-09-04 Koninklijke Philips Electronics, N.V. Packed Semiconductor Sensor Chip For Use In Liquids
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118882A (ja) 1999-10-20 2001-04-27 Matsushita Electronics Industry Corp 半導体装置および半導体装置の実装構造
JP2003158141A (ja) 2001-11-26 2003-05-30 Shindo Denshi Kogyo Kk 半導体装置
KR20030095460A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 칩 사이즈 패키지 제조방법

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