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JP2001151596A - エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 - Google Patents

エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法

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JP2001151596A
JP2001151596A JP33404099A JP33404099A JP2001151596A JP 2001151596 A JP2001151596 A JP 2001151596A JP 33404099 A JP33404099 A JP 33404099A JP 33404099 A JP33404099 A JP 33404099A JP 2001151596 A JP2001151596 A JP 2001151596A
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epitaxial
void
silicon wafer
epitaxial layer
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明浩 木村
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英樹 佐藤
Takaharu Kono
隆治 河野
Masahiro Kato
正弘 加藤
Masaro Tamazuka
正郎 玉塚
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Shin Etsu Handotai Co Ltd
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Abstract

(57)【要約】 【課題】 SF発生を低減したエピタキシャル成長用シ
リコンウエーハ及びエピタキシャルウエーハ並びにその
製造方法を提供する。 【解決手段】 エピタキシャル層を成長する表面にボイ
ド欠陥が露出しないエピタキシャル成長用シリコンウエ
ーハ。及びシリコンウエーハ表面に露出したボイド欠陥
個数、および/またはシリコンウエーハ表面から少なく
とも10nmまでの深さのボイド欠陥個数を測定し、こ
れらのボイド欠陥個数が所定値以下のウエーハを選択
し、該選択されたウエーハの表面にエピタキシャル層の
成長を行うエピタキシャルウエーハの製造方法。並びに
表面に露出したボイド欠陥および/または表面から少な
くとも10nmまでの深さにボイド欠陥を有するシリコ
ンウエーハに熱処理を行い、前記ボイド欠陥を消滅およ
び/またはSFの発生源とならない形態とした後に、前
記ウエーハ表面にエピタキシャル層の成長を行うエピタ
キシャルウエーハの製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はエピタキシャル層中
に存在する結晶欠陥が従来よりも少ないエピタキシャル
ウエーハ用基板及びエピタキシャルウエーハ及びその製
造方法に関する。
【0002】
【従来の技術】近年の半導体素子の高集積化に伴い、半
導体中の結晶欠陥、特に表面および表面近傍の結晶欠陥
の低減が重要になってきている。このため、結晶性に優
れたエピタキシャル層(以下、単にエピ層と呼ぶことが
ある。)を有するエピタキシャルウエーハの需要は年々
高まっている。
【0003】ところでエピタキシャルウエーハといえど
も各種結晶欠陥が存在し、これはデバイスに悪影響を及
ぼし歩留まりが低下するため、これを低減する必要があ
る。多結晶化したエピタキシャル層中の結晶欠陥は、エ
ピタキシャル層を形成するエピタキシャル成長用シリコ
ンウエーハ(以下、単に基板と呼ぶことがある。)の表
面に付着していたパーティクルから発生するという報告
がある(例えば、岩渕他、第45回応用物理学関係連合講
演会(1998春季) 28a-PB-1)。つまり、エピタキシャ
ル層の一部が多結晶とならないためには、基板上のパー
ティクルを除去してからエピタキシャル成長(以下、単
にエピ成長と呼ぶことがある。)を行えばよい。
【0004】また、基板表面に露出したボイド型の欠陥
(以下、単にボイドと呼ぶことがある。)は、主にシリ
コン単結晶育成時に導入されるGrown−in欠陥の
中の、空孔クラスターがウエーハ表面に露出したもので
あるが、従来からこのボイドは、エピ成長後に浅いピッ
トになることはあっても、結晶欠陥にはならないと考え
られてきた(木村他、日本結晶成長学会誌 24、(1
997)444)。しかるに現在までにエピ積層欠陥
(以後SFという)と呼ばれるエピタキシャル層中の欠
陥の発生原因は明らかになっておらず、その低減方法は
不明であった。
【0005】
【発明が解決しようとする課題】本発明はこのような問
題点に鑑みてなされたもので、SF発生を低減したエピ
タキシャル成長用シリコンウエーハ及びエピタキシャル
ウエーハ並びにその製造方法を提供することを目的とし
ている。
【0006】
【課題を解決するための手段】上記課題を解決するた
め、本発明の請求項1に記載した発明は、エピタキシャ
ル成長用シリコンウエーハであって、少なくともエピタ
キシャル層を成長する表面にボイド型欠陥が露出しない
ことを特徴とするエピタキシャル成長用シリコンウエー
ハである。
【0007】このように、少なくともエピタキシャル層
を成長する表面にボイド型欠陥が露出しないエピタキシ
ャル成長用シリコンウエーハは、エピタキシャル成長時
にSFの発生を防止することができる。これは、SFは
ボイド型欠陥から発生することが明らかになったので、
このようなボイド型欠陥のないウエーハをエピタキシャ
ル基板に用いればエピ層のSF発生を防ぐことができる
からである。
【0008】尚、通常のエピタキシャル工程では、エピ
タキシャル層を成長する直前に水素ベークが行われ、あ
る程度基板表面がエッチングされる。従って、請求項1
に記載された「エピタキシャル層を成長する表面」と
は、実質的には、このような水素ベークの後で、エピタ
キシャル層が成長される直前の基板表面(エピタキシャ
ル層と基板との境界面)を意味する。
【0009】この場合、本発明の請求項2に記載したよ
うに、前記ボイド型欠陥がエピタキシャル層を成長する
表面から少なくとも10nmまでの深さまで存在しない
ことが好ましい。これは、エピ層が成長する直前の表面
にボイド型欠陥が露出していなくても、その表面から1
0nmまでの深さにボイド型欠陥が存在する場合にSF
が形成されるおそれがあるからである。
【0010】また、本発明の請求項3に記載したよう
に、前記エピタキシャル成長用シリコンウエーハに窒素
がドープされていることが好ましい。これは、窒素がド
ープされた基板を用いると、窒素の効果により、高温の
エピタキシャル成長を行っても、基板のバルク部の酸素
析出核が消滅することがないので、その後のデバイスプ
ロセスにおいてゲッタリングサイトが形成され、高性能
のエピタキシャルウエーハが得られるからである。
【0011】そして、請求項1から請求項3のいずれか
1項に記載したエピタキシャル成長用シリコンウエーハ
の表面上にエピタキシャル層が形成されていることを特
徴とするエピタキシャルウエーハ(請求項4)であれ
ば、エピタキシャル層にSFが全くない、もしくは従来
に比べて極めて低減された高品質なエピタキシャルウエ
ーハとなる。
【0012】また本発明の請求項5に記載した発明は、
シリコンウエーハの表面に露出したボイド型欠陥の個
数、および/またはシリコンウエーハの表面から少なく
とも10nmまでの深さに存在するボイド型欠陥の個数
を測定し、これらのボイド型欠陥の個数が所定値以下で
あるシリコンウエーハを選択し、該選択されたシリコン
ウエーハの表面にエピタキシャル層の成長を行うことを
特徴とするエピタキシャルウエーハの製造方法である。
【0013】この請求項5に記載の発明は、例えば同一
製造ロットのウエーハから1枚または複数枚のウエーハ
を抜き取り、そのウエーハ表面に露出したボイド型欠陥
の個数、および/またはそのウエーハ表面から少なくと
も10nmまでの深さに存在するボイド型欠陥の個数を
測定し、これらのボイド型欠陥が所定値以下、すなわ
ち、ユーザーから要求されるエピタキシャルウエーハの
仕様(SF数の上限値)から許容されるボイド型欠陥数
を予め設定しておき、これを満足するウエーハを選択し
てエピタキシャル層の成長を行うことを特徴とするエピ
タキシャルウエーハの製造方法である。このようにすれ
ば、エピタキシャルウエーハの製造において、不良ウエ
ーハを低減することができるとともに、ユーザー仕様に
応じたエピタキシャルウエーハ用に適したシリコン単結
晶ウエーハの製造条件にフィードバックすることができ
る。
【0014】また、本発明の請求項6に記載した発明
は、表面に露出したボイド型欠陥および/または表面か
ら少なくとも10nmまでの深さにボイド型欠陥を有す
るシリコンウエーハに熱処理を行うことにより、前記ボ
イド型欠陥を消滅および/またはSFの発生源とならな
い形態とした後に、前記シリコンウエーハ表面にエピタ
キシャル層の成長を行うことを特徴とするエピタキシャ
ルウエーハの製造方法である。
【0015】このように、表面及び表面近傍にボイド型
欠陥があり、エピタキシャル成長を行うとSFが発生し
てしまうウエーハであっても、エピタキシャル成長前に
熱処理を行うことにより表面及び表面近傍のボイドを消
滅あるいはSFが発生しない形態に変化させてからエピ
タキシャル層を形成すれば、高品質のエピタキシャルウ
エーハを得ることができる。このようにすれば、シリコ
ン単結晶ウエーハの製造条件にかかわらず、エピタキシ
ャル成長時にSFの発生がないエピタキシャルウエーハ
を得ることができる。
【0016】この場合、請求項7に記載したように、前
記熱処理として、非酸化性雰囲気下で1100〜130
0℃の温度で熱処理を加えた後、700℃未満に冷却す
ることなく連続して酸化性雰囲気下で700〜1300
℃の温度での熱処理を加えることが好ましい。
【0017】このような熱処理条件とすれば、初段の非
酸化性雰囲気での熱処理により、ウエーハ表面の自然酸
化膜と表面近傍のボイドの内壁酸化膜を外方拡散させる
ことができるので、その後の酸化性雰囲気での熱処理に
おいて格子間シリコンを効率よく注入し、表面近傍のボ
イドを消滅させることができる。表面に露出しているボ
イドについては、酸化膜の形成により開口形状をなめら
かにすることができ、その後のエピタキシャル成長にお
いてSFの発生源となることを防ぐことができる。ま
た、初段の熱処理後に700℃未満に温度を下げないの
で、ボイドへの格子間シリコン注入の障害となる内壁酸
化膜の再成長を防ぐことができる。
【0018】また、請求項8に記載したように、前記熱
処理を、エピタキシャル工程のエピタキシャル層成長前
の水素ベーク後に、不活性ガスを導入して行うこともで
きる。このようにすれば、エピタキシャル成長装置を用
いて同一のエピタキシャル工程中に熱処理を組み入れる
ことができるので非常に効率的である。
【0019】さらに、請求項9に記載したように、前記
シリコンウエーハとして、窒素ドープされたシリコンウ
エーハを用いることが好ましい。このように、窒素ドー
プウエーハを用いれば、窒素の効果により高いゲッタリ
ング効果を得ることができる。
【0020】以下、本発明についてさらに詳述するが、
本発明はこれらに限定されるものではない。本発明者ら
は、エピタキシャル層に発生するSFの発生原因を明ら
かにすべく、下記のような実験を行い本発明を完成させ
た。
【0021】(実験1)窒素ノンドープウエーハをエピ
タキシャル用基板として用いた場合通常の引き上げ速度
(約1mm/min)で育成された直径8インチのCZ
シリコン単結晶ウエーハ(結晶軸方位<100>、p
型、10Ωcm、酸素濃度14.7ppma(JEID
A規格))に、約4μmのエピタキシャル層を形成した
エピタキシャルウエーハを4枚作製し、このウエーハに
選択エッチングを行い、レーザー光を使用した表面検査
装置(テンコール社製、Surf Scan 6200)を用いて検出
されたエピタキシャル表面のLPD(Light Point Defe
ct)を光学顕微鏡で観察したところ、エピタキシャル層
表面のSFは平均約2個/8インチウエーハ存在してい
た。
【0022】これらのエピタキシャル層表面のSFにつ
いて、図1(a)(b)に示すように<110>方向か
ら断面TEM(透過型電子顕微鏡)観察を行った。ここ
で、図1(a)は顕微鏡観察図であり、図1(b)は顕
微鏡写真を基に欠陥を模式的に示した図である。そし
て、ウエーハに存在するSFの内の3つについて、図1
(a)の楕円で囲まれた部分を拡大して観察した結果を
図2(a)(b)〜図4(a)(b)に示す。図1と同
様に各々図2(a)〜図4(a)が顕微鏡観察図であ
り、図2(b)〜図4(b)は顕微鏡写真を模式的に示
した図である。いずれの場合もSFの頂点の下に何らか
の結晶欠陥が存在していることが判る。
【0023】EDX分析(Energy Disper
sive X−ray spectroscopy)の
結果、これらは全て内壁酸化膜を有する八面体ボイドで
あることが分かった。また、八面体ボイドから高さ方向
に10nm程度、横方向に20〜40nm程度離れた位
置を頂点としてSFが発生していることも分かった。
【0024】(実験2)窒素ドープウエーハを基板とし
て用いた場合 窒素が高濃度(3×1014個/cm3)にドープされて
いることを除いては、実験1と同様の基板を用いてエピ
タキシャルウエーハを作製し、SFに関して実験1と同
様の調査を行った。
【0025】その結果、エピタキシャル層表面のSFは
いずれも数個/8インチウエーハ程度存在していた。こ
のうち、実験1と同様に3つのSFについて<110>
方向から断面TEM観察を行った結果を図5〜図7に示
す。この断面TEM観察によれば、窒素ノンドープの場
合と同様にSFの直下で、SFの頂点から10〜40n
m程度離れた位置に、窒素ドープウエーハ特有の棒状、
板状のボイドが観察されることがわかった。
【0026】実験1および実験2の結果を踏まえると、
エピタキシャル層のSFの発生には、従来の説とは異な
り、ウエーハ表面近傍のボイド型欠陥が関与しているこ
とが明白である。即ち、SF発生を低減するには、ウエ
ーハの表面近傍にボイドが存在しなければよいことが明
らかになった。
【0027】尚、ボイド型欠陥からSFが発生するメカ
ニズムは次のように考えられる。窒素ドープの場合、ボ
イドは棒状・板状で,かつ板状の切り口が20nm×1
50nm程度なので(図8(a))、エピ前水素ベーク
直後にエッチングによりボイドが表面に露出してピット
が形成される確率が比較的高い(図8(b))。この状
態でエピ成長を行うと、ピット端からのエピ成長により
ピットがふさがる(図8(c))。その際不整合が起き
て、その後のエピ成長ではSFとなってしまうと考えら
れる(図8(d))。
【0028】一方窒素ノンドープの場合、ウエーハ表面
に開口部が比較的大きく露出したボイド型欠陥(図9
(a))であれば、エピタキシャル工程におけるエピ層
成長前の水素ベークにより、その形状が丸みを帯びた幅
広で浅いピットになるため(図9(b))、等方性の強
い条件下(例えば、SiHClを原料とした減圧エ
ピ成長)ではCOPは消失しにくいが、異方性の強い条
件下での成長(例えば、SiHClを原料とした常圧
エピ成長)により0.4μm程度のエピ層を形成すれば
COPは消失する(図9(c))ことが知られている
(木村他、日本結晶成長学会誌 24、(1997)4
44)。
【0029】しかし、窒素ノンドープウエーハ中に存在
する八面体ボイドの場合は深さにより切り口の大きさが
変化するので、その切り口が棒状・板状ボイドと同程度
の大きさであるようなタコ壺状のピットがエピ前水素ベ
ーク直後に形成された場合、ここからSFが発生すると
考えられる(図9(d))。
【0030】また、窒素ドープ、ノンドープいずれのボ
イド型欠陥においても、発生したSFの頂点はボイド型
欠陥から少なくとも10nm離れている。従って、SF
の発生を確実に防ぐためには、エピタキシャル層を成長
する直前の表面から少なくとも10nmの深さまでボイ
ド型欠陥が存在しないことが好ましいと考えられる。
【0031】以上の本発明者らの研究により、エピタキ
シャル層のSFの発生にはエピタキシャル成長用ウエー
ハの表面近傍に存在するボイド型欠陥が関与しているこ
とが明らかとなった。したがって、SF発生を防止する
ためにはエピタキシャル成長用ウエーハの表面近傍にボ
イド型欠陥が存在しなければよい。
【0032】尚、本発明で言う「ボイド型欠陥が露出し
ない」あるいは「ボイド型欠陥が存在しない」とは、エ
ピタキシャル成長時にSFの発生源となるボイド型欠陥
が露出または存在しないことを意味している。従って、
ある特定の製造条件で作製されたエピタキシャル成長用
ウエーハの表面近傍に、そのようなSFの発生源となる
ボイド型欠陥が存在するか否かについては、その製造条
件と同一の製造条件で作製された他のウエーハにエピタ
キシャル層を成長し、その表面に観察されるLPDを光
学顕微鏡や電子顕微鏡等で実体観察する等の手法により
判断することができる。
【0033】実際にSFのないエピタキシャルウエーハ
を製造するためには、以下の2通りの方法が考えられ
る。一つは、従来はエピタキシャル成長用ウエーハとし
て用いられていなかった、ウエーハ全体にボイド型欠陥
が元々存在していない無欠陥ウエーハをエピタキシャル
成長用ウエーハとして用い、このウエーハの表面にエピ
タキシャル層を成長させる方法である。このような無欠
陥ウエーハには例えばFZウエーハを用いることができ
る。あるいはCZウエーハであっても、結晶引上げ時の
条件を制御することにより無欠陥ウエーハを得ることが
でき、これを適用することができる。
【0034】もう一つの方法としては、通常の条件で製
造され、ウエーハ表面及びバルク部にボイド型欠陥が存
在しているCZウエーハを用い、これに対して熱処理を
加えることにより、ボイド型欠陥を消滅させるか、ある
いはボイド型欠陥をSFの発生源とならない形態とした
後に、エピタキシャル成長を行なう方法である。本発明
は、以上の思想に基づき諸条件を精査して完成に至った
ものである。
【0035】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施フローの一例を示すが、本発明はこれらに限定
されるものではない。本発明のエピタキシャルシリコン
ウエーハを製造するためには、エピタキシャル成長用シ
リコンウエーハとして、ウエーハ全体にボイド型欠陥が
存在していないウエーハ、もしくは少なくともエピタキ
シャル層を成長する表面にボイド型欠陥が露出しないウ
エーハを作製する。
【0036】ここで、ウエーハ全体にボイドが存在しな
いウエーハとしては、FZウエーハや、CZ結晶引き上
げ時のV/G(V:引上速度、G:結晶固液界面の温度
勾配)を制御して、空孔クラスターや転位クラスターの
排除される条件で結晶を引き上げる方法により得られた
無欠陥CZウエーハ(Grown−in欠陥のないウエ
ーハ)がある。
【0037】このようなFZウエーハは主にディスクリ
ートデバイス用にもちいられ、本願が対象としているい
わゆる集積回路形成用としてのエピタキシャル成長用基
板として用いられることは従来なかったものである。ま
た、前記無欠陥CZウエーハについても、低コストでエ
ピタキシャルウエーハ並みの特性が得られる基板として
開発されたものであるから、このウエーハにさらにエピ
タキシャル層を形成して用いるという思想は従来は全く
なかったものである。しかし、このようなウエーハをエ
ピタキシャル成長用シリコンウエーハとして用いること
により、SFの発生を防止することができる。
【0038】また、CZウエーハについては、その結晶
引き上げ条件や窒素ドープの有無によりボイドの形態
(サイズや形状)が変化するので、特定の製造条件で作
製されたウエーハから1枚または複数枚のウエーハを抜
き取り、そのウエーハ表面に露出したボイド型欠陥の個
数、および/またはそのウエーハ表面から少なくとも1
0nmまでの深さに存在するボイド型欠陥の個数を測定
し、これらのボイド型欠陥が所定値以下、すなわち、ユ
ーザーから要求されるエピタキシャルウエーハの仕様
(SF数の上限値)から許容されるボイド型欠陥数を予
め設定しておき、これを満足する場合に、この製造条件
で作製されたウエーハをエピタキシャル層の成長用に用
いることにすれば、不良ウエーハを低減することができ
る。また、製造条件(単結晶の引き上げ条件)とエピタ
キシャル層に発生するSFとの関係が求められるので、
エピタキシャルウエーハ用に適したシリコン単結晶ウエ
ーハの製造条件にフィードバックすることができる。
【0039】ウエーハ表面に露出したボイド型欠陥につ
いては、前述のレーザー光を用いた表面検査装置によれ
ば、現状0.08〜0.1μm程度のサイズまで測定が
可能である。また、表面から10nmまでの深さに存在
するボイド型欠陥については、測定対象のウエーハを熱
酸化により20nm程度の酸化膜を形成した後、エッチ
ングで酸化膜を除去してから測定すればよい。
【0040】一方、上記のようにCZ単結晶の製造条件
を限定せずに、通常のCZ引き上げ速度(約1mm/m
in程度)で育成されたCZ単結晶から作製されたウエ
ーハは、多かれ少なかれ必ずその表面及びバルク部には
ボイドが存在している。しかし、このようなボイド型欠
陥を有するウエーハであっても、ウエーハに熱処理を加
えることにより、少なくともエピタキシャル層成長直前
の表面にボイドが露出しないウエーハ、更には、ボイド
がその表面から少なくとも深さ10nmまでの間にも存
在しないウエーハとすることができる。
【0041】この熱処理条件を設定するには、ウエーハ
表面に露出しているボイド(ピット)については、熱処
理後にエピタキシャル層を形成する際にその露出形状が
SFの発生源とならない程度のなだらかな形状のピット
になればよいので、ピットの形状とSFの発生の関係を
実験的に求めることにより熱処理条件を設定できる。
【0042】また、ウエーハ表面に露出していないボイ
ド型欠陥を消滅させることができる適切な熱処理は、ウ
エーハ中に存在するボイドの形状やサイズに依存する。
従って、熱処理を加えるウエーハの製造条件(単結晶の
引き上げ条件等)を考慮して適切な熱処理条件を実験的
に求めればよい。これらの熱処理を行う熱処理炉として
は、特に限定されず、ヒータ加熱式のバッチ炉や、ラン
プ加熱式のRTA(Rapid Thermal Anneal)炉などが挙
げられる。また、エピタキシャル成長装置を用いて、エ
ピタキシャル工程に組み込むこともできる。
【0043】具体的な熱処理としては、通常、熱処理す
るウエーハの表面には自然酸化膜が形成されているの
で、まず初段熱処理として非酸化性雰囲気、好ましくは
水素を含有する雰囲気で1100℃〜1300℃に加熱
することにより、表面の自然酸化膜を除去するととも
に、ボイド型欠陥の内壁酸化膜を外方拡散により除去す
る。1100℃未満では、表面の自然酸化膜の除去や内
壁酸化膜の外方拡散が不十分になりやすい。表面の自然
酸化膜の除去は短時間で行えるので、その直後にアルゴ
ンなどの基板へのエッチング作用のないガスに切り替え
て内壁酸化膜の外方拡散を継続してもよい。これによ
り、表面に露出したボイド(ピット)は、表面のシリコ
ン原子のマイグレーションによりなめらかになり、内部
のボイドは内壁酸化膜が除去され、格子間シリコンを受
け入れやすくなる。
【0044】次に、2段目の熱処理として、酸化性雰囲
気で700〜1300℃の温度で熱処理を加える。これ
により表面に熱酸化膜が形成されるので、表面のピット
形状はさらになめらかになる。また、酸化の進行により
ウエーハ内部には格子間シリコンが注入されるので、初
段の熱処理で内壁酸化膜が除去されたボイドに効率よく
格子間シリコンが注入され、ボイドが満たされる。70
0℃以上であれば、ボイド消滅に充分な格子間シリコン
の注入が発生する。尚、初段の熱処理後に700℃未満
の温度に一旦冷却すると、内壁酸化膜の再成長が起こる
ので、初段と2段目の熱処理は、700℃未満に冷却す
ることなく連続的に行うことが好ましい。この熱処理で
形成されたウエーハ表面の酸化膜はフッ酸水溶液で除去
してからエピタキシャル成長に供される。
【0045】また、エピタキシャル成長装置を用いて熱
処理を行う場合には、エピタキシャル工程中におけるエ
ピタキシャル層成長前の水素ベークにより表面の自然酸
化膜を除去した後、雰囲気ガスをアルゴン等の不活性ガ
スに切り替え、不活性ガスを導入した状態で熱処理する
ことにより、ウエーハ表面に露出していないボイド型欠
陥の内壁酸化膜を効果的に外方拡散させ、シリコン原子
のマイグレーションによりボイドを消滅することができ
る。
【0046】この場合、水素ベーク後の熱処理を行う雰
囲気としては100%不活性ガスに置換されていたり、
不活性ガスと水素との比率が一定値に固定されている必
要はなく、不活性ガスと水素ガスが混合され、その割合
が時間的に変化する状態で熱処理されても構わない。
尚、不活性ガスとしてアルゴンを導入した場合、Arと
水素ガスの比率は3:1程度が好ましい。
【0047】上記のような熱処理を施されたウエーハを
基板として通常用いられている方法によりエピタキシャ
ル成長を行えば、SFの発生が極めて抑制されたエピタ
キシャルウエーハを製造できる。
【0048】なお、初めからボイド型欠陥のないエピタ
キシャル成長用シリコンウエーハを作製する場合あるい
はその後の熱処理によりボイド型欠陥を消滅等させる場
合のいずれの場合も、エピタキシャルウエーハのゲッタ
リング効果等の観点から、基板として窒素がドープされ
たウエーハを用いることが好ましいが、窒素をドープし
たシリコン単結晶を育成するには、公知の方法によれば
良い。
【0049】すなわち、例えばCZ法によりシリコン単
結晶棒を育成するのであれば、あらかじめ石英ルツボ内
に窒化物を入れておくか、シリコン融液中に窒化物を投
入するか、雰囲気ガスを窒素を含む雰囲気等とすること
によって、引き上げ結晶中に窒素をドープすることがで
きる。この際、窒化物の量あるいは窒素ガスの濃度ある
いは導入時間等を調整することによって、結晶中のドー
プ量を制御することが出来る。
【0050】
【実施例】以下に本発明の実施例を挙げて、本発明を詳
細に説明するが、本発明はこれらに限定されるものでは
ない。 (実施例1)18インチ石英ルツボに原料多結晶シリコ
ンをチャージし、直径6インチ、方位<100>、導電
型p型のシリコン単結晶棒を引上げた。ルツボの回転速
度は4rpmとし、結晶回転速度を15rpmとした。
ここで、引上げ速度を0.54〜0.52mm/min
の範囲になるように制御しつつシリコン単結晶の引上げ
をおこない、V/G(V:引上速度、G:結晶固液界面
の温度勾配)が0.152〜0.146mm/℃・m
inとなるようにした。ここで得られたシリコン単結晶
棒からウエーハを切出し、エピタキシャル成長用シリコ
ンウエーハを4枚作製した。
【0051】そして、このエピタキシャル成長用シリコ
ンウエーハの表面に約4μmのエピタキシャル層を形成
したエピタキシャルウエーハを4枚作製し、このウエー
ハに選択エッチングを行い、レーザー光を使用した表面
検査装置(テンコール社製、Surf Scan 6200)を用いて
検出されたエピタキシャル表面のLPDを光学顕微鏡観
察した。その結果、いずれのウエーハについてもエピタ
キシャルウエーハ全面でSFは観察されなかった。
【0052】(実施例2)シリコン単結晶を通常の引き
上げ速度(約1mm/min)で窒素をドープして育成
し、直径8インチのCZシリコン単結晶ウエーハ(結晶
軸方位<100>、p型、10Ωcm、酸素濃度15p
pma(JEIDA規格))、窒素濃度1×1014
/cm3を4枚作製した。
【0053】次にこれらのシリコンウエーハに対して、
ヒータ加熱式のバッチ炉にて、アルゴン雰囲気下で12
00℃の温度で1時間の熱処理を行った後、ウエーハを
炉から出さずに800℃以下の温度に冷却することな
く、連続して酸素雰囲気下1200℃の温度で10分の
wet酸化を行った。熱処理後、表面の酸化膜を除去
し、このシリコンウエーハの表面のボイド型欠陥を観察
してみたところ、いずれのウエーハにも、ウエーハ表面
にはボイド型欠陥が発見されなかった。
【0054】実施例1と同様に、このエピタキシャル成
長用シリコンウエーハの表面に約4μmのエピタキシャ
ル層を形成したエピタキシャルウエーハを4枚作製し、
エピタキシャル表面のLPDを光学顕微鏡で観察した。
その結果、いずれのウエーハについてもエピタキシャル
ウエーハ全面でSFは観察されなかった。
【0055】(比較例)窒素をドープしない以外は実施
例2と同様に、シリコン単結晶を通常の引き上げ速度
(約1mm/min)で育成し、直径8インチのCZシ
リコン単結晶ウエーハ(結晶軸方位<100>、p型、
10Ωcm、酸素濃度15ppma(JEIDA規
格))を4枚作製した。
【0056】このエピタキシャル成長用シリコンウエー
ハの表面に、熱処理等は行なわず直接約4μmのエピタ
キシャル層を形成したエピタキシャルウエーハを4枚作
製し、エピタキシャル表面のLPDを光学顕微鏡で観察
した。その結果、エピタキシャル層表面のSFは平均約
2個/8インチウエーハ存在していた。
【0057】なお、本発明は、上記実施形態に限定され
るものではない。上記実施形態は、例示であり、本発明
の特許請求の範囲に記載された技術的思想と実質的に同
一な構成を有し、同様な作用効果を奏するものは、いか
なるものであっても本発明の技術的範囲に包含される。
【0058】
【発明の効果】以上説明した通り本発明によれば、SF
の発生が低減したエピタキシャルウエーハを製造するこ
とが可能となり、デバイス歩留まりが大幅に向上する。
【図面の簡単な説明】
【図1】断面TEM観察の様子を示した図であり、
(a)は顕微鏡観察図であり、(b)は顕微鏡写真を基
に欠陥を模式的に示した図である。
【図2】窒素ドープしていないウエーハについて断面T
EM観察の結果を示した拡大図であり、(a)は顕微鏡
観察図であり、(b)は顕微鏡写真を模式的に示した図
である。
【図3】窒素ドープしていないウエーハについて断面T
EM観察の別の結果を示した拡大図であり、(a)は顕
微鏡写真であり、(b)は顕微鏡写真を模式的に示した
図である。
【図4】窒素ドープしていないウエーハについて断面T
EM観察の他の結果を示した拡大図であり、(a)は顕
微鏡写真であり、(b)は顕微鏡写真を模式的に示した
図である。
【図5】窒素ドープウエーハについて断面TEM観察の
結果を示した拡大図である。
【図6】窒素ドープウエーハについて断面TEM観察の
別の結果を示した拡大図である。
【図7】窒素ドープウエーハについて断面TEM観察の
他の結果を示した拡大図である。
【図8】(a)〜(d)は窒素ドープウエーハにおい
て、SFが形成される様子を示した説明図である。
【図9】(a)〜(d)は窒素をドープしていないウエ
ーハにおいて、SFが形成される様子を示した説明図で
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 隆治 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 (72)発明者 加藤 正弘 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 (72)発明者 玉塚 正郎 群馬県安中市磯部2丁目13番1号 信越半 導体株式会社半導体磯部研究所内 Fターム(参考) 4G077 AA02 BA04 CF10 EB01 FE03 FE05 FE12 FJ06 5F045 AB02 AF03 AF12 AF13 BB12 GB11 HA06 HA16 5F052 KA05

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 エピタキシャル成長用シリコンウエーハ
    であって、少なくともエピタキシャル層を成長する表面
    にボイド型欠陥が露出しないことを特徴とするエピタキ
    シャル成長用シリコンウエーハ。
  2. 【請求項2】 前記ボイド型欠陥がエピタキシャル層を
    成長する表面から少なくとも10nmまでの深さまで存
    在しないことを特徴とする請求項1に記載したエピタキ
    シャル成長用シリコンウエーハ。
  3. 【請求項3】 前記エピタキシャル成長用シリコンウエ
    ーハに窒素がドープされていることを特徴とする請求項
    1または請求項2に記載したエピタキシャル成長用シリ
    コンウエーハ。
  4. 【請求項4】 請求項1から請求項3のいずれか1項に
    記載したエピタキシャル成長用シリコンウエーハの表面
    上にエピタキシャル層が形成されていることを特徴とす
    るエピタキシャルウエーハ。
  5. 【請求項5】 シリコンウエーハの表面に露出したボイ
    ド型欠陥の個数、および/またはシリコンウエーハの表
    面から少なくとも10nmまでの深さに存在するボイド
    型欠陥の個数を測定し、これらのボイド型欠陥の個数が
    所定値以下であるシリコンウエーハを選択し、該選択さ
    れたシリコンウエーハの表面にエピタキシャル層の成長
    を行うことを特徴とするエピタキシャルウエーハの製造
    方法。
  6. 【請求項6】 表面に露出したボイド型欠陥および/ま
    たは表面から少なくとも10nmまでの深さにボイド型
    欠陥を有するシリコンウエーハに熱処理を行うことによ
    り、前記ボイド型欠陥を消滅および/またはSFの発生
    源とならない形態とした後に、前記シリコンウエーハ表
    面にエピタキシャル層の成長を行うことを特徴とするエ
    ピタキシャルウエーハの製造方法。
  7. 【請求項7】 前記熱処理として、非酸化性雰囲気下で
    1100〜1300℃の温度で熱処理を加えた後、70
    0℃未満に冷却することなく連続して酸化性雰囲気下で
    700〜1300℃の温度での熱処理を加えることを特
    徴とする請求項6に記載したエピタキシャルウエーハの
    製造方法。
  8. 【請求項8】 前記熱処理を、エピタキシャル工程のエ
    ピタキシャル層成長前の水素ベーク後に、不活性ガスを
    導入して行なうことを特徴とする請求項6に記載したエ
    ピタキシャルウエーハの製造方法。
  9. 【請求項9】 前記シリコンウエーハとして、窒素ドー
    プされたシリコンウエーハを用いることを特徴とする請
    求項5から請求項8のいずれか1項に記載したエピタキ
    シャルウエーハの製造方法。
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US09/890,007 US6626994B1 (en) 1999-11-25 2000-11-21 Silicon wafer for epitaxial wafer, epitaxial wafer, and method of manufacture thereof
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DE60045735T DE60045735D1 (de) 1999-11-25 2000-11-21 Verfahren zur herstellung von silizium epitaktischem wafer
EP00976394A EP1154048B1 (en) 1999-11-25 2000-11-21 Method of manufacture of a silicon epitaxial wafer
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152965A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7204881B2 (en) 2002-07-12 2007-04-17 Shin-Etsu Handotai Co., Ltd. Silicon wafer for epitaxial growth, an epitaxial wafer, and a method for producing it
JP2010153631A (ja) * 2008-12-25 2010-07-08 Sumco Techxiv株式会社 エピタキシャルシリコンウェーハとその製造方法
EP2345752A1 (en) 2009-12-29 2011-07-20 Siltronic AG Silicon wafer and method for producing the same
JP2013058784A (ja) * 2004-05-07 2013-03-28 Memc Electron Materials Inc シリコンウエハ中の金属汚染低減のための方法
JP2013118333A (ja) * 2011-12-05 2013-06-13 Shin Etsu Handotai Co Ltd エピタキシャルウエーハの欠陥評価方法
US8524001B2 (en) 2008-12-26 2013-09-03 Siltronic Ag Silicon wafer and method for producing the same
EP4328360A1 (en) * 2022-08-24 2024-02-28 Semiconductor Components Industries, LLC Methods of manufacturing semiconductor devices, semiconductor devices

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10066099B4 (de) * 2000-09-25 2008-11-20 Mitsubishi Materials Silicon Corp. Wärmebehandlungsverfahren für einen Siliciumwafer
JP4549589B2 (ja) 2001-09-14 2010-09-22 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
TWI303282B (en) * 2001-12-26 2008-11-21 Sumco Techxiv Corp Method for eliminating defects from single crystal silicon, and single crystal silicon
US7837711B2 (en) 2006-01-27 2010-11-23 Warsaw Orthopedic, Inc. Artificial spinous process for the sacrum and methods of use
US8262698B2 (en) * 2006-03-16 2012-09-11 Warsaw Orthopedic, Inc. Expandable device for insertion between anatomical structures and a procedure utilizing same
DE102011000973A1 (de) * 2011-02-28 2012-08-30 Schott Solar Ag Verfahren zur flächigen Gasphasenbehandlng von Halbleiterbauelementen
JP6052189B2 (ja) * 2014-01-16 2016-12-27 信越半導体株式会社 シリコン単結晶ウェーハの熱処理方法
US11715639B2 (en) * 2016-11-29 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
WO2018186248A1 (ja) * 2017-04-06 2018-10-11 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3763630B2 (ja) * 1997-01-24 2006-04-05 株式会社Sumco 薄膜エピタキシャルウェーハおよびその製造方法
JP3460551B2 (ja) * 1997-11-11 2003-10-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶ウエーハ及びその製造方法
JP3899725B2 (ja) * 1998-09-30 2007-03-28 株式会社Sumco 単結晶体の欠陥除去方法
JP4038910B2 (ja) * 1999-01-08 2008-01-30 株式会社Sumco 半導体シリコンウェーハの製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7204881B2 (en) 2002-07-12 2007-04-17 Shin-Etsu Handotai Co., Ltd. Silicon wafer for epitaxial growth, an epitaxial wafer, and a method for producing it
JP2004152965A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2013058784A (ja) * 2004-05-07 2013-03-28 Memc Electron Materials Inc シリコンウエハ中の金属汚染低減のための方法
JP2010153631A (ja) * 2008-12-25 2010-07-08 Sumco Techxiv株式会社 エピタキシャルシリコンウェーハとその製造方法
US8524001B2 (en) 2008-12-26 2013-09-03 Siltronic Ag Silicon wafer and method for producing the same
EP2345752A1 (en) 2009-12-29 2011-07-20 Siltronic AG Silicon wafer and method for producing the same
KR101323912B1 (ko) 2009-12-29 2013-10-31 실트로닉 아게 실리콘 웨이퍼 및 그 제조 방법
JP2013118333A (ja) * 2011-12-05 2013-06-13 Shin Etsu Handotai Co Ltd エピタキシャルウエーハの欠陥評価方法
EP4328360A1 (en) * 2022-08-24 2024-02-28 Semiconductor Components Industries, LLC Methods of manufacturing semiconductor devices, semiconductor devices

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