JP2001085681A - パワーｍｏｓトランジスタ - Google Patents
パワーｍｏｓトランジスタInfo
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
- 239000010703 silicon Substances 0.000 claims abstract description 3
- 230000002457 bidirectional effect Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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-
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Abstract
(57)【要約】
【課題】 双方向ポリシリコンツェナーダイオードをド
レイン・ゲート間に内蔵したパワーＭＯＳトランジスタ
において、前記双方向ポリシリコンツェナーダイオード
に形成され、フィールドプレートの影響を受けることの
ない電極配線構造を提供する。 【解決手段】 双方向ポリシリコンツェナーダイオード
１０をドレイン・ゲート間に内蔵したパワーＭＯＳトラ
ンジスタにおいて、前記双方向ポリシリコンツェナーダ
イオード１０を覆う絶縁膜１６の開口部をとおして両端
の第１導電型ポリシリコン領域１４ａ、１４ｅに設けら
れる電極配線層１７、１８をその一端部１９、２０が少
なくとも隣接する第２導電型ポリシリコン領域１４ｂ、
１４ｄに延在しないように、或いは前記電極配線層１
７，１８の前記一端部１９，２０が前記第１導電型ポリ
シリコン領域１４ａ、１４ｅ内にあるように形成してい
る。
レイン・ゲート間に内蔵したパワーＭＯＳトランジスタ
において、前記双方向ポリシリコンツェナーダイオード
に形成され、フィールドプレートの影響を受けることの
ない電極配線構造を提供する。 【解決手段】 双方向ポリシリコンツェナーダイオード
１０をドレイン・ゲート間に内蔵したパワーＭＯＳトラ
ンジスタにおいて、前記双方向ポリシリコンツェナーダ
イオード１０を覆う絶縁膜１６の開口部をとおして両端
の第１導電型ポリシリコン領域１４ａ、１４ｅに設けら
れる電極配線層１７、１８をその一端部１９、２０が少
なくとも隣接する第２導電型ポリシリコン領域１４ｂ、
１４ｄに延在しないように、或いは前記電極配線層１
７，１８の前記一端部１９，２０が前記第１導電型ポリ
シリコン領域１４ａ、１４ｅ内にあるように形成してい
る。
Description
【０００１】
【産業上の利用分野】本発明は、双方向ポリシリコンツ
ェナーダイオードをドレイン・ゲート間に内蔵したパワ
ーＭＯＳトランジスタに関し、特に、パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に形成される双方向ポリ
シリコンツェナーダイオードに対する電極配線構造に関
するものである。
ェナーダイオードをドレイン・ゲート間に内蔵したパワ
ーＭＯＳトランジスタに関し、特に、パワーＭＯＳトラ
ンジスタのドレイン・ゲート間に形成される双方向ポリ
シリコンツェナーダイオードに対する電極配線構造に関
するものである。
【０００２】
【従来の技術】図２は縦型ＮチャンネルパワーＭＯＳト
ランジスタ（以下、単にＭＯＳＦＥＴという）を用いて
誘導性負荷を駆動する駆動回路３０を示す。即ち、ＭＯ
ＳＦＥＴ３１のドレインＤには電源３２と直列接続され
た誘導性負荷３３が接続され、また、前記ドレインＤ・
ゲートＧ間にはポリシリコンから形成され逆方向に直列
接続された多数のツェナーダイオード対からなるツェナ
ーダイオード３４が接続されており、前記駆動回路３０
を駆動する際、前記誘導性負荷３３により生じるフライ
バック電圧により前記ＭＯＳＦＥＴ３１が破壊すること
を防止している。
ランジスタ（以下、単にＭＯＳＦＥＴという）を用いて
誘導性負荷を駆動する駆動回路３０を示す。即ち、ＭＯ
ＳＦＥＴ３１のドレインＤには電源３２と直列接続され
た誘導性負荷３３が接続され、また、前記ドレインＤ・
ゲートＧ間にはポリシリコンから形成され逆方向に直列
接続された多数のツェナーダイオード対からなるツェナ
ーダイオード３４が接続されており、前記駆動回路３０
を駆動する際、前記誘導性負荷３３により生じるフライ
バック電圧により前記ＭＯＳＦＥＴ３１が破壊すること
を防止している。
【０００３】一方、前記ポリシリコンツェナーダイオー
ド３４は前記ＭＯＳＦＥＴ３１を構成する同一チップ上
に形成されている。即ち、図３は前記ツェナーダイオー
ド３４を模式的に示し、前記ツェナーダイオード３４
は、Ｎ＋型半導体基板４１に設けられたＮ−型エピタキ
シャル層４２上にフィールド酸化膜４３を形成し、前記
フィールド酸化膜４３上にノンドープのポリシリコン膜
を被着した後、前記ポリシリコン膜に順次Ｐ型及びＮ型
不純物を導入してＮ＋型領域４４ａ、Ｐ型領域４４ｂ、
…Ｎ＋型領域４４ｃ、Ｐ型領域４４ｄ及びＮ＋型領域４
４ｅから構成されている。
ド３４は前記ＭＯＳＦＥＴ３１を構成する同一チップ上
に形成されている。即ち、図３は前記ツェナーダイオー
ド３４を模式的に示し、前記ツェナーダイオード３４
は、Ｎ＋型半導体基板４１に設けられたＮ−型エピタキ
シャル層４２上にフィールド酸化膜４３を形成し、前記
フィールド酸化膜４３上にノンドープのポリシリコン膜
を被着した後、前記ポリシリコン膜に順次Ｐ型及びＮ型
不純物を導入してＮ＋型領域４４ａ、Ｐ型領域４４ｂ、
…Ｎ＋型領域４４ｃ、Ｐ型領域４４ｄ及びＮ＋型領域４
４ｅから構成されている。
【０００４】図３に示すように、前記Ｎ＋型領域４４ａ
及び前記Ｎ＋型領域４４ｅを前記ＭＯＳＦＥＴ３１の前
記ドレインＤ及び前記ゲートＧにそれぞれ電気的に接続
するため、前記ツェナーダイオード３４を形成する前記
ポリシリコン膜をＰＳＧのような絶縁膜４５で覆い、前
記絶縁膜４５に形成された開口部を介して前記Ｎ＋型領
域４４ａ及び前記Ｎ＋型領域４４ｅに対してそれぞれ電
極配線層４６、４７を形成している。また、前記Ｎ＋型
半導体基板４１には前記ＭＯＳＦＥＴ３１のドレイン電
極４８が設けられている。
及び前記Ｎ＋型領域４４ｅを前記ＭＯＳＦＥＴ３１の前
記ドレインＤ及び前記ゲートＧにそれぞれ電気的に接続
するため、前記ツェナーダイオード３４を形成する前記
ポリシリコン膜をＰＳＧのような絶縁膜４５で覆い、前
記絶縁膜４５に形成された開口部を介して前記Ｎ＋型領
域４４ａ及び前記Ｎ＋型領域４４ｅに対してそれぞれ電
極配線層４６、４７を形成している。また、前記Ｎ＋型
半導体基板４１には前記ＭＯＳＦＥＴ３１のドレイン電
極４８が設けられている。
【０００５】しかして、前記ポリシリコン膜の膜厚は通
常数千オングストロームであるので、前記ツェナーダイ
オード３４の動作時の抵抗を考慮して、前記Ｎ＋型領域
４４ａ、４４ｃ、４４ｅ及び前記Ｐ型領域４４ｂ、４４
ｄの幅は、いづれの幅もせいぜい数ミクロンに過ぎな
い。それ故、前記Ｎ＋型領域４４ａ及び前記Ｎ＋型領域
４４ｅに形成される前記電極配線層４６、４７の一端部
４９、５０は隣接する不純物濃度の低い前記Ｐ型領域４
４ｂ及び４４ｄまで、或いはそれ以上に延在してしま
う。このような電極配線層の延在により、前記電極配線
層４６、４７は前記Ｐ型領域４４ｂ及び４４ｄに対して
フィールドプレートとして作用する。
常数千オングストロームであるので、前記ツェナーダイ
オード３４の動作時の抵抗を考慮して、前記Ｎ＋型領域
４４ａ、４４ｃ、４４ｅ及び前記Ｐ型領域４４ｂ、４４
ｄの幅は、いづれの幅もせいぜい数ミクロンに過ぎな
い。それ故、前記Ｎ＋型領域４４ａ及び前記Ｎ＋型領域
４４ｅに形成される前記電極配線層４６、４７の一端部
４９、５０は隣接する不純物濃度の低い前記Ｐ型領域４
４ｂ及び４４ｄまで、或いはそれ以上に延在してしま
う。このような電極配線層の延在により、前記電極配線
層４６、４７は前記Ｐ型領域４４ｂ及び４４ｄに対して
フィールドプレートとして作用する。
【０００６】したがって、前記ＭＯＳＦＥＴ３１に電圧
が印加されると、前記したフィールドプレートの影響で
前記Ｐ型領域４４ｂでは空乏層が延び易くなりパンチス
ルーし易くなり、また前記Ｐ型領域４４ｄでは空乏層が
延び難くなり、（延び難くなることも耐圧を低下させる
要因の一つである。）、双方向ポリシリコンツェナーダ
イオードとしての耐圧が低下してしまう。
が印加されると、前記したフィールドプレートの影響で
前記Ｐ型領域４４ｂでは空乏層が延び易くなりパンチス
ルーし易くなり、また前記Ｐ型領域４４ｄでは空乏層が
延び難くなり、（延び難くなることも耐圧を低下させる
要因の一つである。）、双方向ポリシリコンツェナーダ
イオードとしての耐圧が低下してしまう。
【０００７】
【発明が解決しようとする課題】それ故、本発明の目的
は、双方向ポリシリコンツェナーダイオードをドレイン
・ゲート間に内蔵したパワーＭＯＳトランジスタにおい
て前記双方向ポリシリコンツェナーダイオードに形成さ
れ、フィールドプレートの影響を受けることのない電極
配線構造を提供することにある。
は、双方向ポリシリコンツェナーダイオードをドレイン
・ゲート間に内蔵したパワーＭＯＳトランジスタにおい
て前記双方向ポリシリコンツェナーダイオードに形成さ
れ、フィールドプレートの影響を受けることのない電極
配線構造を提供することにある。
【０００８】本発明の他の目的は、双方向ポリシリコン
ツェナーダイオードをドレイン・ゲート間に内蔵したパ
ワーＭＯＳトランジスタにおいて耐圧の低下することの
ない双方向ポリシリコンツェナーダイオードを提供する
ことにある。
ツェナーダイオードをドレイン・ゲート間に内蔵したパ
ワーＭＯＳトランジスタにおいて耐圧の低下することの
ない双方向ポリシリコンツェナーダイオードを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明においては、逆方
向に直列接続されたツェナーダイオード対からなる双方
向ポリシリコンツェナーダイオードをドレイン・ゲート
間に内蔵したパワーＭＯＳトランジスタにおいて、前記
双方向ポリシリコンツェナーダイオードの両端の第１導
電型のポリシリコン領域に設けられ、前記パワーＭＯＳ
トランジスタのドレイン及びゲートにそれぞれ接続され
る電極配線層の一端部が少なくとも隣接する不純物濃度
の低い第２導電型のポリシリコン領域まで延在しないよ
うに形成している。
向に直列接続されたツェナーダイオード対からなる双方
向ポリシリコンツェナーダイオードをドレイン・ゲート
間に内蔵したパワーＭＯＳトランジスタにおいて、前記
双方向ポリシリコンツェナーダイオードの両端の第１導
電型のポリシリコン領域に設けられ、前記パワーＭＯＳ
トランジスタのドレイン及びゲートにそれぞれ接続され
る電極配線層の一端部が少なくとも隣接する不純物濃度
の低い第２導電型のポリシリコン領域まで延在しないよ
うに形成している。
【００１０】
【発明の実施の形態】本発明による双方向ポリシリコン
ツェナーダイオードをドレイン・ゲート間に内蔵したパ
ワーＭＯＳトランジスタにおいては、前記双方向ポリシ
リコンツェナーダイオードを覆う絶縁膜の開口部をとお
して両端の第１導電型ポリシリコン領域に設けられる電
極配線層をその一端部が少なくとも隣接する第２導電型
ポリシリコン領域に延在しないように、或いは前記電極
配線層の前記一端部が前記第１導電型ポリシリコン領域
内にあるように形成される。
ツェナーダイオードをドレイン・ゲート間に内蔵したパ
ワーＭＯＳトランジスタにおいては、前記双方向ポリシ
リコンツェナーダイオードを覆う絶縁膜の開口部をとお
して両端の第１導電型ポリシリコン領域に設けられる電
極配線層をその一端部が少なくとも隣接する第２導電型
ポリシリコン領域に延在しないように、或いは前記電極
配線層の前記一端部が前記第１導電型ポリシリコン領域
内にあるように形成される。
【００１１】
【実施例】図１は本発明の実施例による縦型Ｎチャンネ
ルパワーＭＯＳトランジスタを構成する半導体基板上に
形成され、前記パワーＭＯＳトランジスタのドレイン・
ゲート間に接続されて逆方向に直列接続された多数のツ
ェナーダイオード対からなる双方向ポリシリコンツェナ
ーダイオード１０を示す。
ルパワーＭＯＳトランジスタを構成する半導体基板上に
形成され、前記パワーＭＯＳトランジスタのドレイン・
ゲート間に接続されて逆方向に直列接続された多数のツ
ェナーダイオード対からなる双方向ポリシリコンツェナ
ーダイオード１０を示す。
【００１２】即ち、Ｎ＋型半導体基板１１に形成された
Ｎ−型エピタキシャル層１２上にフィールド酸化膜１３
が設けられ、前記フィールド酸化膜１３上にはＮ＋型領
域１４ａ、Ｐ型領域１４ｂ、Ｎ＋型領域１４ｃ、Ｐ型領
域１４ｄ及びＮ＋型領域１４ｅからなる前記双方向ポリ
シリコンツェナーダイオード１０が設けられている。ま
た、前記Ｎ＋型半導体基板１１にはドレインＤを形成す
る電極１５が形成されている。なお、図１においては便
宜のために２個のツェナーダイオード対を示している。
Ｎ−型エピタキシャル層１２上にフィールド酸化膜１３
が設けられ、前記フィールド酸化膜１３上にはＮ＋型領
域１４ａ、Ｐ型領域１４ｂ、Ｎ＋型領域１４ｃ、Ｐ型領
域１４ｄ及びＮ＋型領域１４ｅからなる前記双方向ポリ
シリコンツェナーダイオード１０が設けられている。ま
た、前記Ｎ＋型半導体基板１１にはドレインＤを形成す
る電極１５が形成されている。なお、図１においては便
宜のために２個のツェナーダイオード対を示している。
【００１３】前記双方向ポリシリコンツェナーダイオー
ド１０はＰＳＧのような絶縁膜１６で覆われ、両端の前
記Ｎ＋型領域１４ａ及びＮ＋型領域１４ｅには前記絶縁
膜１６の開口部をとおして前記パワーＭＯＳトランジス
タのドレインＤ及びゲートＧにそれぞれ接続される高圧
側の電極配線層１７及び低圧側の電極配線層１８が形成
されている。
ド１０はＰＳＧのような絶縁膜１６で覆われ、両端の前
記Ｎ＋型領域１４ａ及びＮ＋型領域１４ｅには前記絶縁
膜１６の開口部をとおして前記パワーＭＯＳトランジス
タのドレインＤ及びゲートＧにそれぞれ接続される高圧
側の電極配線層１７及び低圧側の電極配線層１８が形成
されている。
【００１４】本発明においては、前記したフィールドプ
レートの影響を除去するために、前記電極配線層１７の
一端部１９及び前記電極配線層１８の一端部２０が少な
くともそれぞれ隣接する不純物濃度の低い前記Ｐ型領域
１４ｂ、１４ｄまで延在しないように構成されている。
即ち、前記電極配線層１７、１８の前記一端部１９、２
０は前記両端の前記Ｎ＋型領域１４ａ及び１４ｅ内に収
まるように形成される。
レートの影響を除去するために、前記電極配線層１７の
一端部１９及び前記電極配線層１８の一端部２０が少な
くともそれぞれ隣接する不純物濃度の低い前記Ｐ型領域
１４ｂ、１４ｄまで延在しないように構成されている。
即ち、前記電極配線層１７、１８の前記一端部１９、２
０は前記両端の前記Ｎ＋型領域１４ａ及び１４ｅ内に収
まるように形成される。
【００１５】前記実施例において縦型Ｎチャンネルパワ
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタだけでなく横
型のパワーＭＯＳトランジスタにも適用できることは当
業者には明らかである。
ーＭＯＳトランジスタについて説明したが、同様に、縦
型ＰチャンネルパワーＭＯＳトランジスタだけでなく横
型のパワーＭＯＳトランジスタにも適用できることは当
業者には明らかである。
【００１６】
【発明の効果】本発明によれば、逆方向に直列接続され
た多数のツェナーダイオード対からなる双方向ポリシリ
コンツェナーダイオードをドレイン・ゲート間に内蔵し
たパワーＭＯＳトランジスタにおいて、前記双方向ポリ
シリコンツェナーダイオードの両端の第１導電型のポリ
シリコン領域に設けられ、前記パワーＭＯＳトランジス
タのドレイン及びゲートにそれぞれ接続される電極配線
層の一端部が少なくとも隣接する不純物濃度の低い第２
導電型のポリシリコン領域まで延在しないように形成さ
れているので、前記電極配線層は前記第２導電型のポリ
シリコン領域に対してフィールドプレートとして作用せ
ず、双方向ポリシリコンツェナーダイオードの耐圧が低
下することがない。
た多数のツェナーダイオード対からなる双方向ポリシリ
コンツェナーダイオードをドレイン・ゲート間に内蔵し
たパワーＭＯＳトランジスタにおいて、前記双方向ポリ
シリコンツェナーダイオードの両端の第１導電型のポリ
シリコン領域に設けられ、前記パワーＭＯＳトランジス
タのドレイン及びゲートにそれぞれ接続される電極配線
層の一端部が少なくとも隣接する不純物濃度の低い第２
導電型のポリシリコン領域まで延在しないように形成さ
れているので、前記電極配線層は前記第２導電型のポリ
シリコン領域に対してフィールドプレートとして作用せ
ず、双方向ポリシリコンツェナーダイオードの耐圧が低
下することがない。
【図１】本発明の実施例による縦型Ｎチャンネルパワー
ＭＯＳトランジスタのドレイン・ゲート間に接続されて
逆方向に直列接続された多数のツェナーダイオード対か
らなる双方向ポリシリコンツェナーダイオードを示す断
面図である。
ＭＯＳトランジスタのドレイン・ゲート間に接続されて
逆方向に直列接続された多数のツェナーダイオード対か
らなる双方向ポリシリコンツェナーダイオードを示す断
面図である。
【図２】従来の縦型ＮチャンネルパワーＭＯＳトランジ
スタを用いて誘導性負荷を駆動する駆動回路を示す図で
ある。
スタを用いて誘導性負荷を駆動する駆動回路を示す図で
ある。
【図３】従来の縦型ＮチャンネルパワーＭＯＳトランジ
スタのドレイン・ゲート間に接続されて逆方向に直列接
続された多数のツェナーダイオード対からなる双方向ポ
リシリコンツェナーダイオードを示す断面図である。
スタのドレイン・ゲート間に接続されて逆方向に直列接
続された多数のツェナーダイオード対からなる双方向ポ
リシリコンツェナーダイオードを示す断面図である。
１０…双方向ポリシリコンツェナーダイオード、１１…
Ｎ＋型半導体基板、１２…Ｎ−型エピタキシャル層、１
３…フィールド酸化膜、１４ａ、１４ｃ、１４ｅ…Ｎ＋
型領域、１４ｂ、１４ｄ…Ｐ型領域、１５…電極、１６
…絶縁膜、１７、１８…電極配線層、１９、２０…電極
配線層の一端部
Ｎ＋型半導体基板、１２…Ｎ−型エピタキシャル層、１
３…フィールド酸化膜、１４ａ、１４ｃ、１４ｅ…Ｎ＋
型領域、１４ｂ、１４ｄ…Ｐ型領域、１５…電極、１６
…絶縁膜、１７、１８…電極配線層、１９、２０…電極
配線層の一端部
Claims (2)
- 【請求項１】 パワーＭＯＳトランジスタを構成する半
導体基板のフィールド絶縁膜上に形成され、前記パワー
ＭＯＳトランジスタのドレイン・ゲート間に接続されて
逆方向に直列接続されたツェナーダイオード対からなる
双方向ポリシリコンツェナーダイオードを具備し、前記
双方向ポリシリコンツェナーダイオードを覆う絶縁膜の
開口部をとおして両端の第１導電型ポリシリコン領域に
設けられる電極配線層をその一端部が少なくとも隣接す
る第２導電型ポリシリコン領域に延在しないように形成
することを特徴とする双方向ポリシリコンツェナーダイ
オードをドレイン・ゲート間に内蔵したパワーＭＯＳト
ランジスタ。 - 【請求項２】 前記電極配線層の前記一端部を前記両端
の前記第１導電型ポリシリコン領域内に収まるように設
けることを特徴とする請求項１記載の双方向ポリシリコ
ンツェナーダイオードをドレイン・ゲート間に内蔵した
パワーＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25690399A JP2001085681A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25690399A JP2001085681A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085681A true JP2001085681A (ja) | 2001-03-30 |
Family
ID=17299000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25690399A Pending JP2001085681A (ja) | 1999-09-10 | 1999-09-10 | パワーｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001085681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) * | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| US7771375B2 (en) | 2003-09-29 | 2010-08-10 | Ein Co. Ltd. Technical Center | Cushion and acoustic system with the cushion |
-
1999
- 1999-09-10 JP JP25690399A patent/JP2001085681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) * | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| US7771375B2 (en) | 2003-09-29 | 2010-08-10 | Ein Co. Ltd. Technical Center | Cushion and acoustic system with the cushion |
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