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JP2004273793A - 半導体装置 - Google Patents

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Abstract

【課題】半導体基板の主表面に対して平行な方向における面積を小さくすることが可能な半導体装置を提供する。
【解決手段】ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ１とフィールドＰＭＯＳ２との間の領域には、ソース電極Ｖｄｄ１５が形成されている。このラッチ回路は、２つのハイサイドスイッチのうちいずれか一方の下側が完全に空乏化された状態で使用される。このソース電極Ｖｄｄに接続されたＰ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域１６が、フィールドＰＭＯＳ１とフィールドＰＭＯＳ２とで共用されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果型のトランジスタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、電界効果型のトランジスタを用いた半導体装置が製造されている。このような半導体装置においては、半導体基板の主表面に垂直な方向から見たときに、素子分離部に取囲まれた素子形成領域内に、１つの電界効果型トランジスタが設けられている。たとえば、素子形成領域にはＰチャネル型のトランジスタのみが設けられており、他の素子は設けられていない構造である。
【０００３】
【特許文献１】
特開平１０−４１４３号公報
【０００４】
【発明が解決しようとする課題】
上記のような、素子形成領域に１つのみの電界効果型トランジスタが形成された構造の半導体装置においては、トランジスタ１つ１つを素子分離部により区切る必要がある。そのため、半導体基板の主表面に平行な方向の面積を小さくすることができない。
【０００５】
本発明は、上述のような問題に鑑みてなされたものであり、その目的は、半導体基板の主表面に平行な面における素子の微細化を図ることが可能な構造の半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の主表面に対して垂直な方向から見たときに、素子形成領域を取り囲むとともに、一の素子形成領域と他の素子形成領域とを電気的に分離する素子分離部と、素子形成領域に設けられた複数の素子とを備えている。また、複数の素子は、ラッチ回路のハイサイドスイッチとして機能する、第１の電界効果型トランジスタおよび第２の電界効果型トランジスタを含んでいる。また、その半導体装置は、第１の電界効果型トランジスタおよび第２の電界効果型トランジスタのうちいずれか一方の下側が完全に空乏化され状態で使用される。また、第１の電界効果型トランジスタと第２の電界効果型トランジスタとは、ソース領域またはドレイン領域が共用されている。
【０００７】
上記の構成によれば、ラッチ回路のハイサイドスイッチが形成された素子形成領域の面積を小さくすることが可能となる。したがって、半導体装置を微細化することが可能となる。
【０００８】
本発明の第２の局面の半導体装置は、第１導電型のチャネル領域を有する第１の電界効果型トランジスタおよび第１導電型とは逆の導電型の第２導電型のチャネル領域を有する第２の電界効果型トランジスタとを備えている。
【０００９】
また、その半導体装置は、第１の電界効果型トランジスタのゲート電極および第２の電界効果型トランジスタのドレイン電極が、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成されている。また、その半導体装置は、第１の電界効果型トランジスタのソース電極および第２の電界効果型のトランジスタのソース電極が、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成されている。
【００１０】
また、第１の電界効果型トランジスタのソース電極と第２の電界効果型トランジスタのドレイン電極との間の電位差は、第１の電界効果型トランジスタのゲート電極とソース電極との間の電位差程度である。
【００１１】
また、第２の電界効果型トランジスタのドレイン電極の下側の第２の導電型の不純物拡散領域と第１の電界効果型トランジスタのゲート電極の下側の第２導電型の不純物拡散領域との間のパンチスルー電圧が、第１の電界効果型トランジスタのソース電極と第２の電界効果型トランジスタのドレイン電極との間の電位差よりも大きくなるように構成されている。
【００１２】
上記のような構成によれば、第１の電界効果型トランジスタと第２の電界効果型トランジスタとの間の距離を極力接近させることができる。そのため、素子形成領域の面積を小さくすることができる。
【００１３】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態の半導体装置を説明する。
【００１４】
（実施の形態１）
まず、図１〜図４を用いて実施の形態１の半導体装置の構造を説明する。図１に示すように、本実施の形態の半導体装置は、Ｐ−型の半導体基板１と、Ｐ−型の半導体基板１の主表面から所定の深さにかけて形成されたＮ−型エピタキシャル層２とを備えている。また、本実施の形態の半導体装置は、Ｎ−エピタキシャル層２内には、Ｐ−型半導体基板１の主表面から所定の深さにかけて、Ｐ＋型不純物拡散領域３と、Ｐ＋型不純物拡散領域３の上部に形成されたＰ＋型不純物拡散領域３ａとを備えている。
【００１５】
また、Ｐ＋型不純物拡散領域３ａの横側には、Ｐ＋型不純物拡散領域３ａに隣接してＰ−型不純物拡散領域４が形成されている。また、Ｐ−型不純物拡散領域４の側面から所定の距離をおいて、Ｎ＋型不純物拡散領域５が形成されている。Ｎ＋型不純物拡散領域５に隣接して、Ｐ＋型不純物拡散領域６が形成されている。Ｎ＋型不純物拡散領域５およびＰ＋型不純物拡散領域６のそれぞれに接続されるように、ソース電極Ｖｄｄ電極８が設けられている。
【００１６】
また、Ｐ＋型不純物拡散領域６の側方に、Ｐ＋型不純物拡散領域６から所定の距離を隔ててＰ−型不純物拡散領域１１が形成されている。また、Ｐ＋型不純物拡散領域６とＰ−型不純物拡散領域１１との間の領域をチャネル領域とするゲート電極Ｖｇ１９が半導体基板１の上に形成されている。また、Ｐ−型不純物拡散領域１１の内側の領域には、Ｐ＋型不純物拡散領域７が形成されている。Ｐ＋型不純物拡散領域７の上面には、ドレイン電極Ｖｄ１１０が接続されている。
【００１７】
また、Ｐ−型不純物拡散領域１１の側方に所定の距離を隔ててＰ＋型不純物拡散領域１２が形成されている。Ｐ＋型不純物拡散領域１２とＰ−型不純物拡散領域１１との間の領域をチャネル領域とするゲート電極Ｖｇ１１３が形成されている。Ｐ＋型不純物拡散領域１２に隣接してＮ＋型不純物拡散領域１４が形成されている。また、Ｎ＋型不純物拡散領域１４に隣接してＰ＋型不純物拡散領域１６が形成されている。また、Ｐ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域１６のそれぞれに接するように、ソース電極Ｖｄｄ１５が形成されている。
【００１８】
また、Ｐ＋型不純物拡散領域１６から所定の距離を隔ててＰ−型不純物拡散領域１９が形成されている。Ｐ−型不純物拡散領域１９とＰ＋型不純物拡散領域１６との間の領域をチャネル領域とするゲート電極Ｖｇ２１７が形成されている。また、Ｐ−型不純物拡散領域１９の内側の領域には、Ｐ＋型不純物拡散領域１８が形成されている。また、Ｐ＋型不純物拡散領域１８内にはドレイン電極Ｖｄ２２０が接続されている。Ｐ−型不純物拡散領域１９から所定の距離を隔ててＰ＋型不純物拡散領域２２が形成されている。Ｐ＋型不純物拡散領域２２とＰ−型不純物拡散領域１９との間の領域をチャネル領域とするゲート電極Ｖｇ２２１が形成されている。
【００１９】
また、Ｐ＋型不純物拡散領域２２に隣接してＮ＋型不純物拡散領域２３が設けられている。Ｐ＋型不純物拡散領域２２およびＮ＋型不純物拡散領域２３のそれぞれにソース電極Ｖｄｄ２４が接続されている。また、Ｎ＋型不純物拡散領域２３の側方に、Ｎ＋型不純物拡散領域２３から所定の距離をおいてＰ−型不純物拡散領域２５が形成されている。また、Ｐ−型不純物拡散領域２５は、Ｐ＋型不純物拡散領域３ａに隣接している。また、Ｐ＋型不純物拡散領域３ａはその下側にＰ＋型不純物拡散領域３が設けられている。なお、Ｐ＋型不純物拡散領域３ａは、接地電極に接続されている。
【００２０】
前述の半導体装置は、Ｎ＋型不純物拡散領域１４を境にして左側がフィールドＰＭＯＳ（Ｐ Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）１を構成しており、右側がフィールドＰＭＯＳ２を構成している。なお、フィールドＰＭＯＳ（ＮＭＯＳ）とは、ゲート絶縁膜がＬＯＣＯＳ（ＬＯＣａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）フィールド酸化膜により構成されているＭＯＳトランジスタを意味する。なお、本明細書においては、ゲート電極と半導体基板との間に形成されているゲート絶縁膜は、図では描写されていない。
【００２１】
上記のような半導体装置によれば、ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ１とフィールドＰＭＯＳ２とがソース電極Ｖｄｄ１５に接続されたＰ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域１６を共用する。そのため、素子形成領域の半導体基板１の主表面に平行な方向の面積が従来に比べて小さくなっている。その結果、半導体装置を微細化することができる。なお、ハイサイドスイッチとは、電源電極（高電位側）と接地電極（低電位側）との間に２つのスイッチ素子が直列に接続されている場合に、電源電極（高電位側）に接続されている側のスイッチを意味するものとする。
【００２２】
なお、図２は、図１に示す構造の半導体装置が回路（ラッチ回路）としてどのように用いられているかを示すための図である。また、ラッチ回路のハイサイドとは、図２に示すラッチ回路の電圧Ｖｄｄが印加されている電極に接続されている側のことであり、本実施の形態のラッチ回路においては、フィールドＰＭＯＳ１、フィールドＰＭＯＳ２およびフィールドＰＭＯＳ３がハイサイドスイッチに該当する。
【００２３】
図３は、ゲート電極Ｖｇ２１７，２１に閾値電圧以上の電圧が印加され、ドレイン電極Ｖｄ２２０の電圧がＶｄｄとなっているとともに、ゲート電極Ｖｇ１９，１３に閾値電圧以下の電圧が印加され、ドレイン電極Ｖｄ１１０の電圧が０となっている場合に形成される空乏層が点線で示されている。また、図４には、ゲート電極Ｖｇ１９，１３に閾値電圧以上の電圧が印加され、ドレイン電極Ｖｄ１１０の電圧がＶｄｄとなっているとともに、ゲート電極Ｖｇ２１７，２１に閾値電圧以下の電圧が印加され、ドレイン電極Ｖｄ２２０の電圧が０となっている場合に形成される空乏層が点線で示されている。
【００２４】
図３および図４から分かるように、ラッチ回路がオフ状態のときには、Ｐ−型の半導体基板１およびＰ−型不純物拡散領域４，６，１１，１２，１６，１９，２２，２５それぞれから空乏層が延びることにより、Ｎ−型エピタキシャル層２が完全に空乏化されている。したがって、Ｎ−型エピタキシャル層２の表面電界は緩和されている。
【００２５】
また、Ｐ−型の半導体基板１側から延びる空乏層は、Ｐ−型不純物拡散領域４，６，１１，１２，１６，１９，２２，２５には達しない。このような作用は、ＤＯＵＢＬＥ ＲＥＳＵＲＦと呼ばれる表面電界を緩和する構造に付随した作用であり、特開平１０−４１４３号公報に記載されている。表面電界を緩和するＤＯＵＢＬＥ ＲＥＳＵＲＦ条件を満たせば、素子の耐圧は、半導体基板の主表面に垂直な方向の１次元耐圧となる。したがって、素子の耐圧は、Ｐ−型の半導体基板１とＮ−型エピタキシャル層２との間の耐圧により決定される。
【００２６】
そのため、Ｐ−型の半導体基板１およびＮ−型エピタキシャル層２それぞれの不純物の濃度を調整することにより、耐圧を容易に変更することが可能である。そのため、耐圧は、１０００Ｖ以上にすることが可能である。その結果、本実施の形態のラッチ回路によれば、ロジック信号を１０００Ｖ程度のデジタル信号に変換することができる。そのため、本実施の形態ならびに以下に説明する各実施の形態のラッチ回路は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）の駆動源となる静電誘導力またはピエゾ電気力の駆動回路として極めて有用である。
【００２７】
（実施の形態２）
次に、図５を用いて実施の形態２の半導体装置の構造を説明する。実施の形態２の半導体装置においては、実施の形態１の図１に示す半導体装置の構造とほぼ同様である。しかしながら、本実施の形態の半導体装置の構造においては、Ｐ＋型不純物拡散領域１８内にＮ＋型不純物拡散領域２８が形成されていることのみが、実施の形態１の図１に示す半導体装置とは異なる。
【００２８】
したがって、本実施の形態の半導体装置は、ソース電極Ｖｄｄ１５の右側には、フィールドＰＭＯＳ２ではなく、ＰチャネルＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）が形成されている。このＰチャネルＩＧＢＴでは、Ｐ＋型不純物拡散領域１８とＮ＋型不純物拡散領域２８との間に順バイアスが生じることにより、Ｎ＋型不純物拡散領域２８をエミッタ電極とするＮＰＮトランジスタが機能する。それにより、ＮＰＮトランジスタにより、ｈＦＥ倍電流が増幅される。
【００２９】
上記のような本実施の形態の半導体装置においても、ソース電極Ｖｄｄ１５に接続されたＰ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域１６が、ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ１とフィールドＰチャネルＩＧＢＴとにより共用されている。そのため、半導体基板１の主表面に平行な面における素子形成領域の面積を小さくすることができる。その結果、半導体装置を微細化することが可能となる。
【００３０】
また、ＰチャネルＩＧＢＴのオン抵抗は十分に小さいため、図２に示すような出力用のＰＭＯＳ３を設ける必要はない。したがって、実施の形態１の半導体装置よりもさらに半導体基板１の主表面に平行な方向における素子形成領域の面積を小さくすることができる。
【００３１】
なお、図６には、図５に示す半導体装置の構造が、ラッチ回路においてどのように用いられるかを示す回路図が示されている。
【００３２】
（実施の形態３）
次に、図７を用いて本実施の形態の半導体装置の構造を説明する。
【００３３】
本実施の形態の半導体装置は、図１に示す実施の形態１の半導体装置とほぼ同様の構造であるため、実施の形態１の半導体装置の構造と異なる部分のみ説明する。ソース電極Ｖｄｄ１５の左側の領域におけるフィールドＰＭＯＳ２の構造は、実施の形態１のフィールドＰＭＯＳ１の構造と全く同様である。本実施の形態の半導体装置の構造は、以下の事項が実施の形態１の半導体装置の構造と異なる。
【００３４】
Ｎ＋型不純物拡散領域１４の近傍には、Ｐ−型不純物拡散領域３１が形成されている。Ｐ−型不純物拡散領域３１に隣接してＰ＋型不純物拡散領域３２が形成されている。また、Ｐ＋型不純物拡散領域３２内にはＮ＋型不純物拡散領域３３が形成されている。Ｐ＋型不純物拡散領域３２とＮ＋型不純物拡散領域３３との双方に電極Ｖｏｕｔ３８が接続されている。また、Ｐ＋型不純物拡散領域３２の横側にＰ＋型不純物拡散領域３２から所定の距離を隔ててＰ＋型不純物拡散領域３４が形成されている。
【００３５】
Ｐ＋型不純物拡散領域３４内には、Ｎ＋型不純物拡散領域３５が形成されている。また、Ｐ＋型不純物拡散領域３２とＰ＋型不純物拡散領域３４との間の領域をチャネル領域とするゲート電極Ｖｇ４３９が設けられている。また、Ｐ＋型不純物拡散領域３２にはドレイン電極Ｖｏｕｔ３８が接続されている。また、Ｐ＋型不純物拡散領域３４にはドレイン電極Ｖｏｕｔ４０が接続されている。
【００３６】
また、Ｐ＋型不純物拡散領域３４に隣接してＰ−型不純物拡散領域３０が形成されている。また、Ｐ−型不純物拡散領域３０の側方には、Ｐ−型不純物拡散領域３０から所定の距離を隔ててＮ＋型不純物拡散領域３７が形成されている。Ｎ＋型不純物拡散領域３７にはソース電極Ｖｄｄ４１が接続されている。
【００３７】
上記のような本実施の形態の半導体装置によっても、ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ２とＮＭＯＳ（Ｎ Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）４とにより、ソース電極Ｖｄｄ１５に接続されたＰ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域３１が共用されている。したがって、半導体基板１の主表面に平行な面における素子形成領域の面積を小さくすることができる。その結果、本実施の形態の半導体装置によっても半導体装置を微細化することができる。
【００３８】
また、ＮＭＯＳは、ＰＭＯＳに比較して電荷の移動度が３倍大きい。そのため、ＮＭＯＳは、ＰＭＯＳに対して半導体基板１の主表面に平行な方向の面積を小さくすることができる。
【００３９】
また、図７には、ゲート電極Ｖｇ２９，１３に閾値電圧以下の電圧が印加され、ドレイン電極Ｖｄ２１０の電圧が０となっているとともに、ゲート電極Ｖｇ４３９に閾値電圧以上の電圧が印加され、ドレイン電極Ｖｏｕｔ３８，４０の電圧がＶｄｄになっている場合に形成される空乏層が図中に点線で示されている。
【００４０】
さらに、図８は、図７に示す構造の半導体装置と全く同様の半導体装置の構造が示されている。図８には、ゲート電極Ｖｇ２９，１３に閾値電圧以上の電圧が印加され、ドレイン電極Ｖｄ２１０の電圧がＶｄｄとなっているとともに、ゲート電極Ｖｇ４３９に閾値電圧以下の電圧が印加され、ドレイン電極Ｖｏｕｔの電圧が０になっている場合に形成される空乏層が図中に点線で示されている。
【００４１】
なお、図９は、図７および図８に示す半導体装置が回路（ラッチ回路）においてどのように用いられるかを示すための回路図が示されている。このラッチ回路では、ＮＭＯＳ４のゲート電極Ｖｇ４３９を保護するためのツェナーダイオードが設けられていることが実施の形態１または２の半導体装置の回路図と異なっている。
【００４２】
また、図７および図８では、フィールドＰＭＯＳ２は描かれていないが、フィールドＰＭＯＳ２、フィールドＰＭＯＳ１およびＮＭＯＳ４により、ソース電極Ｖｄｄ１５に接続されたＰ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４およびＰ＋型不純物拡散領域３１が共用されていてもよい。
【００４３】
（実施の形態４）
次に、図１０〜図１２を用いて実施の形態４の半導体装置を説明する。実施の形態４の半導体装置においては、図７または図８に示す実施の形態３の半導体装置の構造と異なる部分は、ＮＭＯＳ４がフィールドＮＭＯＳであることのみである。このフィールドＮＭＯＳのゲート電極Ｖｄ２３９には電圧０が印加されている。また、フィールドＰＭＯＳ２のドレイン電極Ｖｄ２１０にも電圧０が印加されている。このときに形成される空乏層が図１０に破線で示されている。
【００４４】
また、図１１には、フィールドＰＭＯＳ２のドレイン電極Ｖｄ２１０には電圧Ｖｄｄが印加され、フィールドＮＭＯＳのゲート電極Ｖｄ２３９には電圧Ｖｄｄが印加されている。そのときに形成される空乏層が図１１に点線で示されている。またさらに、図１２には、図１０および図１１に示す半導体装置が回路においてどのように用いられるかを示す回路図が示されている。
【００４５】
上記のような本実施の形態の半導体装置によっても、ラッチ回路のハイサイドスイッチとしてのフィールドＰＭＯＳ２とフィールドＮＭＯＳとによりソース電極Ｖｄｄ１５に接続されたＰ＋型不純物拡散領域１２およびＮ＋型不純物拡散領域１４が共用されている。また、本実施の形態の半導体装置においては、ソース電極Ｖｄｄ１５に接続されたＮ＋型不純物拡散領域１４とドレイン電極Ｖｏｕｔ３８に接続されたＰ−型不純物拡散領域３１とが隣接して設けられている。したがって、半導体基板１の主表面に平行な方向における面積を小さくすることができる。その結果、本実施の形態の半導体装置の構造によっても素子形成領域を微細化することができる。
【００４６】
なお、本実施の形態のラッチ回路においては、図１２に示すように、実施の形態３の図９に示すラッチ回路のＮＭＯＳをフィールドＮＭＯＳに置き換えている。フィールドＮＭＯＳは、ＮＭＯＳよりも耐圧が大きい。したがって、図９に示すラッチ回路で用いられたＮＭＯＳを保護するためのツェナーダイオードは用いられていない。
【００４７】
（実施の形態５）
図１３を用いて、実施の形態５の半導体装置を説明する。図１３は、図７〜図９に示す実施の形態３の半導体装置のフィールドＰＭＯＳ２とＮＭＯＳ４との平面的配置を変更した構造を示す図である。なお、図１３は、半導体基板１の主表面に対して垂直な方向から見た場合の半導体基板の主表面の近傍を模式的に描いた図である。
【００４８】
図１３に示す構造において符号が付された各部分は、図７〜図９に示す構造において同じ符号が付された各部分と同様の機能を有している。すなわち、図１３に示す半導体装置と図７〜図９に示す半導体装置とは、機能は同じであるが、各部位の配置のみが異なる。
【００４９】
図１３に示すように、ＮＭＯＳ４のゲート電極３９およびフィールドＰＭＯＳ２のドレイン電極１０が、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成されている。また、ＮＭＯＳ４のソース電極１５，４１およびフィールドＰＭＯＳ２のソース電極８，１５は、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成されている。
【００５０】
ＮＭＯＳ４のソース電極１５，４１とフィールドＰＭＯＳ２のドレイン電極１０との間の電位差は、ＮＭＯＳ４のゲート電極３９とソース電極１５，４１との間の電位差程度である。
【００５１】
そのため、本実施の形態の半導体装置は、図１３に示すような配置にＮＭＯＳ４およびフィールドＰＭＯＳ２が形成された場合にも、フィールドＰＭＯＳ２のドレイン電極１０の下側のＰ＋型不純物拡散領域７とＮＭＯＳ４のゲート電極３９の下側のＰ＋型不純物拡散領域３２，３４との間のパンチスルー電圧が、ＮＭＯＳ４のソース電極１５，４１とフィールドＰＭＯＳ２のドレイン電極１０との間の電位差よりも大きくなるように構成されている。
【００５２】
それにより、ＮＭＯＳ４とフィールドＰＭＯＳ２とを接近して設けても、フィールドＰＭＯＳ２のドレイン電極１０の下側のＰ＋型不純物拡散領域７とＮＭＯＳ４のゲート電極３９の下側のＰ＋型不純物拡散領域３２，３４との間にパンチスルーが生じることを抑制することができる。
【００５３】
（実施の形態６）
次に、図１４を用いて本実施の形態の半導体装置の構造を説明する。
【００５４】
本実施の形態の半導体装置は、実施の形態１において図１を用いて示した半導体装置の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置のＮ＋型不純物拡散領域５，１４，２３は、実施の形態１の半導体装置のＮ＋型不純物拡散領域５，１４，２３に比較して、非常に深い位置に至るようにかつ非常に幅広い領域にわたって設けられていることが図１に示す半導体装置の構造と異なる。
【００５５】
このように、Ｎ＋型不純物拡散領域５，１４，２３を深くかつ広く形成することにより、Ｐ＋型の半導体基板１とＰ＋型不純物拡散領域６，１２，１６，２２との間に、Ｎ＋型不純物拡散領域５，１４，２３が存在することになる。そのため、Ｐ＋型の半導体基板１、Ｎ−型不純物拡散領域２、およびＰ＋型不純物拡散領域６，１２，１６，２２により構成される寄生Ｖ−ＰＮＰＴｒの動作を抑えることができるという効果が得られる。
【００５６】
（実施の形態７）
次に、本実施の形態の半導体装置の構造を図１５を用いて説明する。
【００５７】
本実施の形態の半導体装置の構造は、実施の形態１の図１を用いて示した半導体装置の構造とほぼ同様の構造である。しかしながら、図１５に示す本実施の形態の半導体装置の構造においては、以下のことが図１に示す半導体装置の構造とは異なる。
【００５８】
Ｎ＋型不純物拡散領域１４、Ｐ＋型不純物拡散領域１２およびＰ＋型不純物拡散領域１６の下面に接するように、Ｎ＋型不純物拡散領域４５が形成されている。また、Ｎ＋型不純物拡散領域２２およびＮ＋型不純物拡散領域２３の下面に接するようにＮ＋型不純物拡散領域４６が形成されている。さらに、Ｎ＋型不純物拡散領域５およびＰ＋型不純物拡散領域６の下面に接するようにＮ＋型不純物拡散領域４７が形成されている。
【００５９】
このような構造の半導体装置によっても、Ｐ＋型の半導体基板１とＰ＋型不純物拡散領域６，１２，１６，２２との間に、Ｎ＋型不純物拡散領域４７，４５，４６が存在することになる。そのため、Ｐ＋型の半導体基板１、Ｎ−型不純物拡散領域２、およびＰ＋型不純物拡散領域６，１２，１６，２２により構成される寄生Ｖ−ＰＮＰＴｒの動作を抑えることができるという効果を得ることができる。
【００６０】
（実施の形態８）
次に、本実施の形態の半導体装置の構造を図１６を用いて説明する。
【００６１】
本実施の形態の半導体装置の構造は、図１に示した実施の形態１の半導体装置の構造とほぼ同様の構造である。しかしながら、本実施の形態の半導体装置は、図１に示す半導体装置と以下のことが異なる。
【００６２】
Ｎ−型エピタキシャル層２とＰ−型不純物拡散領域を有する半導体基板１との境界線上において、Ｐ＋型不純物拡散領域１２、Ｎ＋型不純物拡散領域１４、およびＰ＋型不純物拡散領域１６の下方にＮ＋型不純物拡散領域５１が形成されている。また、Ｎ＋型不純物拡散領域５およびＰ＋型不純物拡散領域６の下方にＮ＋型不純物拡散領域５０が形成されている。また、Ｎ＋型不純物拡散領域２３およびＰ＋型不純物拡散領域２２の下方にＮ＋型不純物拡散領域５２が形成されている。
【００６３】
上記のような半導体装置によっても、Ｐ＋型の半導体基板１とＰ＋型不純物拡散領域６，１２，１６，２２との間に、Ｎ＋型不純物拡散領域５０，５１，５２が存在することになる。そのため、Ｐ＋型の半導体基板１、Ｎ−型不純物拡散領域２、およびＰ＋型不純物拡散領域６，１２，１６，２２により構成される寄生Ｖ−ＰＮＰＴｒの動作を抑えることができるという効果を得ることができる。
【００６４】
なお、上記各実施の形態の形態の半導体装置においては、素子分離部内に２つの素子が形成されており、その２つの素子がソース領域を共用する構造が示されている。しかしながら、本発明の半導体装置には、２の素子に限らず、３以上の複数の素子がソース領域を共用する構造の半導体装置が含まれていてもよい。
【００６５】
さらに、各実施の形態の半導体装置においては、２つの素子に共用される不純物拡散領域がソース領域である構造が示されている。しかしながら、本発明の半導体装置は、２つの素子に共用される不純物拡散領域がドレイン領域である構造であっても、半導体基板の主表面に平行な方向の素子の面積を小さくすることができるという効果を得ることができる。
【００６６】
なお、上記各実施の形態においては、図面に符号が付されているが、各図面において同一の符号を用いて示した部分は同一の機能を有する部位であるので、各実施の形態において、同じ部分の機能の説明は繰返していない。
【００６７】
また、各実施の形態の説明の繰返しになるが、実施の形態１〜８のそれぞれに記載の半導体装置の特徴のうちの１つは、ラッチ回路の２つのハイサイドスイッチのうちいずれか一方の下側が完全に空乏化され状態で使用されることである。
【００６８】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６９】
【発明の効果】
本発明によれば、半導体基板の主表面に平行な面における素子の微細化を図ることが可能な構造の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を説明するための図である。
【図２】実施の形態１の半導体装置の回路図である。
【図３】実施の形態１の半導体装置が動作したときに形成される空乏層を説明するための図である。
【図４】実施の形態１の半導体装置が動作したときに形成される空乏層を説明するための図である。
【図５】実施の形態２の半導体装置の構造を説明するための図である。
【図６】実施の形態２の半導体装置の回路図である。
【図７】実施の形態３の半導体装置が動作したときに形成される空乏層を説明するための図である。
【図８】実施の形態３の半導体装置が動作したときに形成される空乏層を説明するための図である。
【図９】実施の形態３の半導体装置の回路図である。
【図１０】実施の形態４の半導体装置の構造を説明するための図である。
【図１１】実施の形態４の半導体装置の構造を説明するための図である。
【図１２】実施の形態４の半導体装置の回路図である。
【図１３】実施の形態５の半導体装置の構造を説明するための図である。
【図１４】実施の形態６の半導体装置の構造を説明するための図である。
【図１５】実施の形態７の半導体装置の構造を説明するための図である。
【図１６】実施の形態８の半導体装置の構造を説明するための図である。
【符号の説明】
１ Ｐ−型不純物拡散領域、２ Ｎ−型エピタキシャル層、３，３ａ，６，７，１２，１４，１８，２２，３２，３４ Ｐ＋型不純物拡散領域、４，１１，１９，２５，３０，３１ Ｐ−型不純物拡散領域、５，１４，２３，２８，３３，３５，３７，４０，４１，４２，４５，４６，４７，５０，５１，５２ Ｎ＋型不純物拡散領域。

Claims (6)

  1. 半導体基板の主表面に対して垂直な方向から見たときに、素子形成領域を取り囲むとともに、一の素子形成領域と他の素子形成領域とを電気的に分離する素子分離部と、
    前記素子形成領域に設けられた複数の素子とを備えた半導体装置であって、
    前記複数の素子は、ラッチ回路のハイサイドスイッチとして機能する、第１の電界効果型トランジスタおよび第２の電界効果型トランジスタを含み、
    前記半導体装置は、前記第１の電界効果型トランジスタおよび前記第２の電界効果型トランジスタのうちいずれか一方の下側が完全に空乏化され状態で使用され、
    前記第１の電界効果型トランジスタと前記第２の電界効果型トランジスタとは、ソース領域またはドレイン領域が共用されている、半導体装置。
  2. 前記第１の電界効果型トランジスタおよび前記第２の電界効果型トランジスタそれぞれは、Ｐチャネル電界効果型トランジスタである、請求項１に記載の半導体装置。
  3. 前記第１の電界効果型トランジスタはＰチャネル電界効果型トランジスタであり、
    前記第２の電界効果型トランジスタはＰチャネルインシュレーティッドゲートバイポーラトランジスタである、請求項１に記載の半導体装置。
  4. 前記第１の電界効果型トランジスタはＰチャネル電界効果型トランジスタであり、
    前記第２の電界効果型トランジスタはＮチャネル電界効果型トランジスタである、請求項１に記載の半導体装置。
  5. 前記半導体装置は、
    第１導電型の半導体基板と、
    該第１導電型の半導体基板の上に該第１導電型の半導体基板を覆うように形成され、前記第１の電界効果型トランジスタおよび前記第２の電界効果型トランジスタが設けられた第２導電型の不純物拡散層と、
    該第２導電型の不純物拡散層内に形成され、前記第１の電界効果型トランジスタおよび第２の電界効果型トランジスタのうちのいずれかのソース電極またはドレイン電極と接続された第１導電型の不純物拡散領域と、
    該第導電１型の不純物拡散領域と前記第１導電型の半導体基板との間に、前記第２導電型の不純物拡散層よりも不純物濃度が高い第２型の不純物拡散領域とを備えた、請求項１に記載の半導体装置。
  6. 第１導電型のチャネル領域を有する第１の電界効果型トランジスタおよび前記第１導電型とは逆の導電型の第２導電型のチャネル領域を有する第２の電界効果型トランジスタとを備え
    前記第１の電界効果型トランジスタのゲート電極および前記第２の電界効果型トランジスタのドレイン電極が、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成されているとともに、
    前記第１の電界効果型トランジスタのソース電極および前記第２の電界効果型のトランジスタのソース電極が、一体的に形成された同一の導電層からなり、所定の方向に連続して直線的に延びるように形成された半導体装置であって、
    前記第１の電界効果型トランジスタのソース電極と前記第２の電界効果型トランジスタのドレイン電極との間の電位差は、前記第１の電界効果型トランジスタのゲート電極とソース電極との間の電位差程度であり、
    前記第２の電界効果型トランジスタのドレイン電極の下側の第２の導電型の不純物拡散領域と前記第１の電界効果型トランジスタのゲート電極の下側の第２導電型の不純物拡散領域との間のパンチスルー電圧が、前記第１の電界効果型トランジスタのソース電極と前記第２の電界効果型トランジスタのドレイン電極との間の電位差よりも大きくなるように構成された、半導体装置。
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