JP2000306996A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000306996A JP2000306996A JP11112999A JP11299999A JP2000306996A JP 2000306996 A JP2000306996 A JP 2000306996A JP 11112999 A JP11112999 A JP 11112999A JP 11299999 A JP11299999 A JP 11299999A JP 2000306996 A JP2000306996 A JP 2000306996A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- wiring
- sputtering
- eleventh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 238000004544 sputter deposition Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 25
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052786 argon Inorganic materials 0.000 claims abstract description 16
- -1 argon ions Chemical class 0.000 claims abstract description 11
- 239000010949 copper Substances 0.000 claims description 96
- 238000009713 electroplating Methods 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 18
- 230000001678 irradiating effect Effects 0.000 claims description 10
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 7
- 239000012300 argon atmosphere Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000007493 shaping process Methods 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010408 film Substances 0.000 description 117
- 239000010410 layer Substances 0.000 description 30
- 239000013078 crystal Substances 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 14
- 238000007747 plating Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 3
- 239000005751 Copper oxide Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229910000431 copper oxide Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910003910 SiCl4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000002194 amorphous carbon material Substances 0.000 description 1
- 238000010009 beating Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 配線溝にＣｕを埋め込むことができ、かつグ
レインが大きな半導体装置の製造方法の提供。 【解決手段】 ＴａＮ７上に１００ｎｍ厚のＣｕ膜８を
スパッタ成膜し、さらに電解メッキにより５００ｎｍ厚
のＣｕ膜９を成膜する。次に基板にＲＦバイアスを印加
してアルゴンイオンを成長表面に照射してスパッタ成膜
し、Ｃｕ膜８，９の合計膜厚よりも厚い膜厚７００ｎｍ
のＣｕ層１０を得る。これを熱処理することにより巨大
グレインＣｕ膜１１が得られ、これを整形して溝配線１
２を得る。
レインが大きな半導体装置の製造方法の提供。 【解決手段】 ＴａＮ７上に１００ｎｍ厚のＣｕ膜８を
スパッタ成膜し、さらに電解メッキにより５００ｎｍ厚
のＣｕ膜９を成膜する。次に基板にＲＦバイアスを印加
してアルゴンイオンを成長表面に照射してスパッタ成膜
し、Ｃｕ膜８，９の合計膜厚よりも厚い膜厚７００ｎｍ
のＣｕ層１０を得る。これを熱処理することにより巨大
グレインＣｕ膜１１が得られ、これを整形して溝配線１
２を得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体基板上に銅（Ｃｕ）による配線及
び溝配線が形成された半導体装置の製造方法に関する。
法に関し、特に半導体基板上に銅（Ｃｕ）による配線及
び溝配線が形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎ
ｔｅｇｒａｔｉｏｎ；大規模集積回路）の微細化、高速
化のためにＬＳＩ配線材料として、Ｃｕが注目されてい
る。しかし、ＣｕをＬＳＩ配線に用いる場合、ドライエ
ッチングによる配線形成が困難であるため、あらかじめ
配線溝を形成し、そこにＣｕを埋め込み、それを研磨
し、配線溝部のＣｕを残すいわゆるダマシン配線が現在
主流になっている。しかしながら、ＬＳＩの微細化に伴
い、配線溝はどんどん狭くなり、スパッタでは配線溝に
Ｃｕを埋め込むことが困難となってきた。
ｔｅｇｒａｔｉｏｎ；大規模集積回路）の微細化、高速
化のためにＬＳＩ配線材料として、Ｃｕが注目されてい
る。しかし、ＣｕをＬＳＩ配線に用いる場合、ドライエ
ッチングによる配線形成が困難であるため、あらかじめ
配線溝を形成し、そこにＣｕを埋め込み、それを研磨
し、配線溝部のＣｕを残すいわゆるダマシン配線が現在
主流になっている。しかしながら、ＬＳＩの微細化に伴
い、配線溝はどんどん狭くなり、スパッタでは配線溝に
Ｃｕを埋め込むことが困難となってきた。
【０００３】そこで、現在は電解メッキ法が用いられて
いる。この電解メッキ法の一例が特開昭６３−１６４２
４１号公報に記載されている。これは、コンタクトホー
ルにＣｕを埋め込むのに電解メッキを使用したものであ
る。なお、この種の装置の他の例が特開平３−６８１９
０号公報及び特開平３−２６３８９６号公報に記載され
ている。
いる。この電解メッキ法の一例が特開昭６３−１６４２
４１号公報に記載されている。これは、コンタクトホー
ルにＣｕを埋め込むのに電解メッキを使用したものであ
る。なお、この種の装置の他の例が特開平３−６８１９
０号公報及び特開平３−２６３８９６号公報に記載され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、電解メ
ッキ法で成膜したＣｕ膜はグレインが小さく、又それを
用いて形成したＣｕ溝配線はエレクトロマイグレーショ
ン耐性が弱いという問題がある。ここに、エレクトロマ
イグレーションとは通電中に原子が移動して部分的に配
線が厚く又は薄くなる現象をいう。エレクトロマイグレ
ーション耐性を向上させるためにはグレインサイズを大
きくし、配線中に粒界を残さないようにすることが必要
である。
ッキ法で成膜したＣｕ膜はグレインが小さく、又それを
用いて形成したＣｕ溝配線はエレクトロマイグレーショ
ン耐性が弱いという問題がある。ここに、エレクトロマ
イグレーションとは通電中に原子が移動して部分的に配
線が厚く又は薄くなる現象をいう。エレクトロマイグレ
ーション耐性を向上させるためにはグレインサイズを大
きくし、配線中に粒界を残さないようにすることが必要
である。
【０００５】一方、ＲＦ−ＤＣ結合バイアススパッタ法
を用いて、基板にある値以上のＤＣバイアスを印加し、
スパッタ成長表面をアルゴンイオンで叩きながら成膜す
る。その時、最稠密面である（１１１）方向の膜が成膜
され、Ｃｕ原子間距離が縮み、膜内部にストレスエネル
ギが蓄積される。その後、熱処理を行うとそのストレス
エネルギが放出され、Ｃｕ膜の結晶配向性がＣｕ（１１
１）から熱的に安定なＣｕ（２００）に変化し、同時に
数１００μｍ以上の巨大なグレイン成長が膜中で起こる
という報告が、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，Ｖｏｌ．１３９．Ｍａｒｃｈ １９９２ ｐｐ．
９２２−９２７ ”ＥｌｅｃｔｒｉｃａｌＰｒｏｐｅｒ
ｔｉｅｓ ｏｆ Ｇｉａｎｔ−Ｇｒａｉｎ Ｃｏｐｐｅ
ｒ Ｔｈｉｎ Ｆｉｌｍｓ Ｆｏｒｍｅｄ ｂｙ ａ
Ｌｏｗ Ｋｉｎｅｔｉｃ Ｅｎｅｒｇｙ Ｐａｒｔｉｃ
ｌｅ Ｐｒｏｃｅｓｓ．”（以下、文献１という）にな
されている。
を用いて、基板にある値以上のＤＣバイアスを印加し、
スパッタ成長表面をアルゴンイオンで叩きながら成膜す
る。その時、最稠密面である（１１１）方向の膜が成膜
され、Ｃｕ原子間距離が縮み、膜内部にストレスエネル
ギが蓄積される。その後、熱処理を行うとそのストレス
エネルギが放出され、Ｃｕ膜の結晶配向性がＣｕ（１１
１）から熱的に安定なＣｕ（２００）に変化し、同時に
数１００μｍ以上の巨大なグレイン成長が膜中で起こる
という報告が、Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，Ｖｏｌ．１３９．Ｍａｒｃｈ １９９２ ｐｐ．
９２２−９２７ ”ＥｌｅｃｔｒｉｃａｌＰｒｏｐｅｒ
ｔｉｅｓ ｏｆ Ｇｉａｎｔ−Ｇｒａｉｎ Ｃｏｐｐｅ
ｒ Ｔｈｉｎ Ｆｉｌｍｓ Ｆｏｒｍｅｄ ｂｙ ａ
Ｌｏｗ Ｋｉｎｅｔｉｃ Ｅｎｅｒｇｙ Ｐａｒｔｉｃ
ｌｅ Ｐｒｏｃｅｓｓ．”（以下、文献１という）にな
されている。
【０００６】又、通常スパッタによりＣｕを成膜した後
に、基板にある値以上のＤＣバイアスを印加しながらＣ
ｕを２段階成膜する。その後、熱処理を行うことによ
り、ＤＣバイアスを印加しながら成膜された層から、通
常スパッタで成膜された層にストレスエネルギが転移
し、膜全体で先の文献１と同様の結晶配向性変化及びグ
レイン成長が起こるという報告が、Ｊｏｕｒｎａｌ ｏ
ｆ ＭａｔｅｒｉａｌｓＣｈｅｍｉｓｔｒｙ ａｎｄ
Ｐｈｙｓｉｃｓ ９９（１９９５） ｐｐ．１−１０
”Ｆｏｒｍａｔｉｏｎ ｏｆ ｇｉａｎｔ−ｇｒａｉ
ｎ ｃｏｐｐｅｒｉｎｔｅｒｃｏｎｎｅｃｔｓ ｂｙ
ａ ｌｏｗ−ｅｎｅｒｇｙ ｉｏｎ ｂｏｍｂａｒｄｍ
ｅｎｔ ｐｒｏｃｅｓｓ ｆｏｒ ｈｉｇｈ−ｓｐｅｅ
ｄ ＵＬＳＩｓ．”（以下、文献２という）になされて
いる。
に、基板にある値以上のＤＣバイアスを印加しながらＣ
ｕを２段階成膜する。その後、熱処理を行うことによ
り、ＤＣバイアスを印加しながら成膜された層から、通
常スパッタで成膜された層にストレスエネルギが転移
し、膜全体で先の文献１と同様の結晶配向性変化及びグ
レイン成長が起こるという報告が、Ｊｏｕｒｎａｌ ｏ
ｆ ＭａｔｅｒｉａｌｓＣｈｅｍｉｓｔｒｙ ａｎｄ
Ｐｈｙｓｉｃｓ ９９（１９９５） ｐｐ．１−１０
”Ｆｏｒｍａｔｉｏｎ ｏｆ ｇｉａｎｔ−ｇｒａｉ
ｎ ｃｏｐｐｅｒｉｎｔｅｒｃｏｎｎｅｃｔｓ ｂｙ
ａ ｌｏｗ−ｅｎｅｒｇｙ ｉｏｎ ｂｏｍｂａｒｄｍ
ｅｎｔ ｐｒｏｃｅｓｓ ｆｏｒ ｈｉｇｈ−ｓｐｅｅ
ｄ ＵＬＳＩｓ．”（以下、文献２という）になされて
いる。
【０００７】このように、イオン照射をしながらスパッ
タ成膜すると、数１００μｍの巨大なグレインを有する
Ｃｕ膜の形成が可能である。しかし、どのスパッタ法を
用いても、配線溝埋め込みに関しては、メッキ法と比較
すると不利である。即ち、どのスパッタ法を用いても、
配線溝にＣｕを埋め込むことは困難である。
タ成膜すると、数１００μｍの巨大なグレインを有する
Ｃｕ膜の形成が可能である。しかし、どのスパッタ法を
用いても、配線溝埋め込みに関しては、メッキ法と比較
すると不利である。即ち、どのスパッタ法を用いても、
配線溝にＣｕを埋め込むことは困難である。
【０００８】そこて本発明の目的は、配線溝にＣｕを埋
め込むことができ、かつグレインが大きな半導体装置の
製造方法を提供することにある。
め込むことができ、かつグレインが大きな半導体装置の
製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に本発明は、半導体基板上に配線が形成された半導体装
置の製造方法であって、その方法は前記半導体基板に絶
縁膜を介して第１導電膜を成膜する第１ステップと、こ
の第１ステップの次に前記第１導電膜上に前記第１導電
膜の膜厚より厚い膜厚の第２導電膜を成膜する第２ステ
ップと、この第２ステップの次に少なくとも前記第１及
び第２導電膜を熱処理する第３ステップと、この第３ス
テップの次に前記熱処理後の導電膜を整形して配線を形
成する第４ステップとを含むことを特徴とする。
に本発明は、半導体基板上に配線が形成された半導体装
置の製造方法であって、その方法は前記半導体基板に絶
縁膜を介して第１導電膜を成膜する第１ステップと、こ
の第１ステップの次に前記第１導電膜上に前記第１導電
膜の膜厚より厚い膜厚の第２導電膜を成膜する第２ステ
ップと、この第２ステップの次に少なくとも前記第１及
び第２導電膜を熱処理する第３ステップと、この第３ス
テップの次に前記熱処理後の導電膜を整形して配線を形
成する第４ステップとを含むことを特徴とする。
【００１０】本発明によれば、熱処理により第２導電膜
で結晶配向性変化及び巨大グレイン成長が起こり、同時
に第１導電膜でも巨大グレイン成長が起こる。これによ
り、配線中に粒界がない単結晶導電膜配線が形成される
ため、配線の低抵抗化及びエレクトロマイグレーション
耐性の向上を図ることができる。
で結晶配向性変化及び巨大グレイン成長が起こり、同時
に第１導電膜でも巨大グレイン成長が起こる。これによ
り、配線中に粒界がない単結晶導電膜配線が形成される
ため、配線の低抵抗化及びエレクトロマイグレーション
耐性の向上を図ることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１乃至図５は第
１の実施の形態の製造工程を示す断面図、図１０乃至図
１４は第２の実施の形態の製造工程を示す断面図であ
る。
て添付図面を参照しながら説明する。図１乃至図５は第
１の実施の形態の製造工程を示す断面図、図１０乃至図
１４は第２の実施の形態の製造工程を示す断面図であ
る。
【００１２】まず、第１の実施の形態について説明す
る。第１の実施の形態は配線溝にＣｕを埋め込む場合を
示している。図１を参照すると、同図はシリコン基板１
上に半導体素子形成面２が形成され、半導体素子形成面
２上に絶縁膜３が形成され、絶縁膜３上にストッパ膜４
が形成され、ストッパ膜４上に層間絶縁膜５が形成さ
れ、層間絶縁膜５に配線溝６が形成されるところまでを
示している。
る。第１の実施の形態は配線溝にＣｕを埋め込む場合を
示している。図１を参照すると、同図はシリコン基板１
上に半導体素子形成面２が形成され、半導体素子形成面
２上に絶縁膜３が形成され、絶縁膜３上にストッパ膜４
が形成され、ストッパ膜４上に層間絶縁膜５が形成さ
れ、層間絶縁膜５に配線溝６が形成されるところまでを
示している。
【００１３】次に、図２を参照して、層間絶縁膜５の上
面と配線溝６の底面及び側面にＴａ，ＴａＮ（Ｔａ；タ
ンタル、Ｎ；窒素）に代表されるバリア層７が形成さ
れ、バリア層７上にＣｕシード層８が形成され、Ｃｕシ
ード層８上に（１１１）配向を有する電解メッキＣｕ膜
９が形成される。このＣｕシード層８と電解メッキＣｕ
膜９との合計膜圧をｔ１とする。なお、図２乃至図５で
は便宜上シリコン基板１と半導体素子形成面２の記載を
省略する。
面と配線溝６の底面及び側面にＴａ，ＴａＮ（Ｔａ；タ
ンタル、Ｎ；窒素）に代表されるバリア層７が形成さ
れ、バリア層７上にＣｕシード層８が形成され、Ｃｕシ
ード層８上に（１１１）配向を有する電解メッキＣｕ膜
９が形成される。このＣｕシード層８と電解メッキＣｕ
膜９との合計膜圧をｔ１とする。なお、図２乃至図５で
は便宜上シリコン基板１と半導体素子形成面２の記載を
省略する。
【００１４】次に、図３を参照して、シリコン基板１に
ＲＦ（高周波）バイアス又はＤＣ（直流）バイアスを印
加し、スパッタ成長表面をアルゴンイオンで照射しなが
ら膜圧ｔ２のＣｕ（バイアススパッタＣｕ層）１０を成
膜する。この膜圧ｔ２がｔ１よりも大きくなるように
（ｔ２＞ｔ１となるように）するのである。
ＲＦ（高周波）バイアス又はＤＣ（直流）バイアスを印
加し、スパッタ成長表面をアルゴンイオンで照射しなが
ら膜圧ｔ２のＣｕ（バイアススパッタＣｕ層）１０を成
膜する。この膜圧ｔ２がｔ１よりも大きくなるように
（ｔ２＞ｔ１となるように）するのである。
【００１５】次に、図４を参照して、結晶制御のため
に、アルゴン（Ａｒ）又は窒素雰囲気中で熱処理を行
う。このとき、結晶配向性がＣｕ（２００）に変わり、
同時に数１００μｍの巨大なグレインを有するＣｕ膜１
１が形成される。次に、図５を参照して、機械的化学研
磨（ＣＭＰ）により配線部以外のＣｕを除去することに
よりＣｕ溝配線１２が形成される。
に、アルゴン（Ａｒ）又は窒素雰囲気中で熱処理を行
う。このとき、結晶配向性がＣｕ（２００）に変わり、
同時に数１００μｍの巨大なグレインを有するＣｕ膜１
１が形成される。次に、図５を参照して、機械的化学研
磨（ＣＭＰ）により配線部以外のＣｕを除去することに
よりＣｕ溝配線１２が形成される。
【００１６】この第１の実施の形態において新規な部分
は、電解メッキでＣｕ９を成膜（図２参照）した後、結
晶制御の熱処理を行う（図４参照）前に、シリコン基板
１にＲＦ又はＤＣバイアスを印加し、スパッタ成長表面
をアルゴンイオンで照射しながらメッキ膜厚以上の膜圧
を有するＣｕ１０を成膜することである（図３参照）。
は、電解メッキでＣｕ９を成膜（図２参照）した後、結
晶制御の熱処理を行う（図４参照）前に、シリコン基板
１にＲＦ又はＤＣバイアスを印加し、スパッタ成長表面
をアルゴンイオンで照射しながらメッキ膜厚以上の膜圧
を有するＣｕ１０を成膜することである（図３参照）。
【００１７】次に、第２の実施の形態について説明す
る。第２の実施の形態はビアホールにＣｕを埋め込む場
合を示している。スルーホールが多層基板全体を貫通す
る穴であるのに対し、ビアホールは多層基板中の特定の
層間に形成された穴である。なお、図１０乃至図１４に
おいて図１乃至図５と同様の構成部分については同一番
号を付し、その説明を省略する。又、図１１乃至図１４
において便宜上シリコン基板１と半導体素子形成面２の
記載を省略する。
る。第２の実施の形態はビアホールにＣｕを埋め込む場
合を示している。スルーホールが多層基板全体を貫通す
る穴であるのに対し、ビアホールは多層基板中の特定の
層間に形成された穴である。なお、図１０乃至図１４に
おいて図１乃至図５と同様の構成部分については同一番
号を付し、その説明を省略する。又、図１１乃至図１４
において便宜上シリコン基板１と半導体素子形成面２の
記載を省略する。
【００１８】図１０を参照すると、同図はシリコン基板
１上に半導体素子形成面２が形成され、半導体素子形成
面２上に絶縁膜３が形成され、絶縁膜３上に層間絶縁膜
５が形成され、層間絶縁膜５にビアホール２１が形成さ
れ、かつビアホール２１の底面には第１金属配線２２が
形成されるところまでを示している。次に、図１１を参
照して、層間絶縁膜５の上面と配線溝６の底面及び側面
にＴａ，ＴａＮに代表されるバリア層７が形成され、バ
リア層７上にＣｕシード層８が形成され、Ｃｕシード層
８上に（１１１）配向を有する電解メッキＣｕ膜９が形
成される。このＣｕシード層８と電解メッキＣｕ膜９と
の合計膜圧をｔ５とする。
１上に半導体素子形成面２が形成され、半導体素子形成
面２上に絶縁膜３が形成され、絶縁膜３上に層間絶縁膜
５が形成され、層間絶縁膜５にビアホール２１が形成さ
れ、かつビアホール２１の底面には第１金属配線２２が
形成されるところまでを示している。次に、図１１を参
照して、層間絶縁膜５の上面と配線溝６の底面及び側面
にＴａ，ＴａＮに代表されるバリア層７が形成され、バ
リア層７上にＣｕシード層８が形成され、Ｃｕシード層
８上に（１１１）配向を有する電解メッキＣｕ膜９が形
成される。このＣｕシード層８と電解メッキＣｕ膜９と
の合計膜圧をｔ５とする。
【００１９】次に、図１２を参照して、シリコン基板１
にＲＦ（高周波）バイアス又はＤＣ（直流）バイアスを
印加し、スパッタ成長表面をアルゴンイオンで照射しな
がら膜圧ｔ６のＣｕ（バイアススパッタＣｕ層）１０を
成膜する。この膜圧ｔ６がｔ５よりも大きくなるように
（ｔ６＞ｔ５となるように）する。次に、図１３を参照
して、結晶制御のために、アルゴン（Ａｒ）又は窒素雰
囲気中で熱処理を行う。このとき、結晶配向性がＣｕ
（２００）に変わり、同時に数１００μｍの巨大なグレ
インを有するＣｕ膜１１が形成される。次に、図１４を
参照して、Ｃｕ膜１１をドライエッチングで加工してＣ
ｕ配線２３が形成される。
にＲＦ（高周波）バイアス又はＤＣ（直流）バイアスを
印加し、スパッタ成長表面をアルゴンイオンで照射しな
がら膜圧ｔ６のＣｕ（バイアススパッタＣｕ層）１０を
成膜する。この膜圧ｔ６がｔ５よりも大きくなるように
（ｔ６＞ｔ５となるように）する。次に、図１３を参照
して、結晶制御のために、アルゴン（Ａｒ）又は窒素雰
囲気中で熱処理を行う。このとき、結晶配向性がＣｕ
（２００）に変わり、同時に数１００μｍの巨大なグレ
インを有するＣｕ膜１１が形成される。次に、図１４を
参照して、Ｃｕ膜１１をドライエッチングで加工してＣ
ｕ配線２３が形成される。
【００２０】この第２の実施の形態において新規な部分
は、第１の実施の形態と同様に電解メッキでＣｕ９を成
膜（図１１参照）した後、結晶制御の熱処理を行う（図
１３参照）前に、シリコン基板１にＲＦ又はＤＣバイア
スを印加し、スパッタ成長表面をアルゴンイオンで照射
しながらメッキ膜厚以上の膜圧を有するＣｕ１０を成膜
することである（図１２参照）。
は、第１の実施の形態と同様に電解メッキでＣｕ９を成
膜（図１１参照）した後、結晶制御の熱処理を行う（図
１３参照）前に、シリコン基板１にＲＦ又はＤＣバイア
スを印加し、スパッタ成長表面をアルゴンイオンで照射
しながらメッキ膜厚以上の膜圧を有するＣｕ１０を成膜
することである（図１２参照）。
【００２１】
【実施例】次に、実施例について説明する。まず、第１
実施例から説明する。第１実施例は第１の実施の形態に
対する第１の実施例である。説明には第１の実施の形態
の説明に用いた図１乃至図５を参照する。さらに、図１
５及び図１６を参照する。図１５及び図１６は第１実施
例の製造工程を示すフローチャートである。
実施例から説明する。第１実施例は第１の実施の形態に
対する第１の実施例である。説明には第１の実施の形態
の説明に用いた図１乃至図５を参照する。さらに、図１
５及び図１６を参照する。図１５及び図１６は第１実施
例の製造工程を示すフローチャートである。
【００２２】まず、図１に示すように、シリコン基板１
上に半導体素子形成面２が形成され（Ｓ１）、半導体素
子形成面２上に絶縁膜３が形成され、絶縁膜３上にスト
ッパ膜４が形成され、ストッパ膜４上に層間絶縁膜５が
形成され（Ｓ２）、層間絶縁膜５に配線溝６が形成され
る（Ｓ３）。
上に半導体素子形成面２が形成され（Ｓ１）、半導体素
子形成面２上に絶縁膜３が形成され、絶縁膜３上にスト
ッパ膜４が形成され、ストッパ膜４上に層間絶縁膜５が
形成され（Ｓ２）、層間絶縁膜５に配線溝６が形成され
る（Ｓ３）。
【００２３】次に、図２に示すように、バリアメタルと
してＴａＮ（一例として膜厚１５ｎｍ）７がスパッタリ
ング法により層間絶縁膜５の上面と配線溝６の底面及び
側面に成膜された（Ｓ４）後、メッキ前のシード層とし
て、一例として１００ｎｍ厚のＣｕ膜８が連続でスパッ
タ成膜される（Ｓ５）。次に、電解メッキにより、一例
として５００ｎｍ厚のＣｕ膜９が成膜される（Ｓ６）。
このとき、シード層８とメッキ層９のＣｕ膜の結晶配向
性はＣｕ（１１１）であった。次に、図３に示すよう
に、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズ
マにより、メッキＣｕ９表面の酸化銅がスパッタ及び還
元される（Ｓ７）。
してＴａＮ（一例として膜厚１５ｎｍ）７がスパッタリ
ング法により層間絶縁膜５の上面と配線溝６の底面及び
側面に成膜された（Ｓ４）後、メッキ前のシード層とし
て、一例として１００ｎｍ厚のＣｕ膜８が連続でスパッ
タ成膜される（Ｓ５）。次に、電解メッキにより、一例
として５００ｎｍ厚のＣｕ膜９が成膜される（Ｓ６）。
このとき、シード層８とメッキ層９のＣｕ膜の結晶配向
性はＣｕ（１１１）であった。次に、図３に示すよう
に、クリーニングチャンバにて室温のＡｒ／Ｈ２プラズ
マにより、メッキＣｕ９表面の酸化銅がスパッタ及び還
元される（Ｓ７）。
【００２４】次に、大気中に曝さずに、Ｃｕスパッタチ
ャンバにて、シリコン基板１にＲＦ又はＤＣバイアスが
印加され、アルゴンイオンを成長表面に照射しながらス
パッタ成膜する（Ｓ８）。その結果、メッキＣｕ９上に
バイアススパッタＣｕ層１０が形成される。このときの
アルゴンのイオンエネルギ（プラズマポテンシャル、即
ち自己バイアス）は８０ｅＶであった。又、成膜膜厚
（ｔ２）は電解メッキＣｕ９とＣｕシード層８の合計膜
厚（ｔ１）よりも厚い７００ｎｍ成膜した。即ち、ｔ２
＞ｔ１となるようにした。又、シリコン基板１は成膜中
のプラズマ照射による温度上昇を防ぐために、−５℃に
設定した。
ャンバにて、シリコン基板１にＲＦ又はＤＣバイアスが
印加され、アルゴンイオンを成長表面に照射しながらス
パッタ成膜する（Ｓ８）。その結果、メッキＣｕ９上に
バイアススパッタＣｕ層１０が形成される。このときの
アルゴンのイオンエネルギ（プラズマポテンシャル、即
ち自己バイアス）は８０ｅＶであった。又、成膜膜厚
（ｔ２）は電解メッキＣｕ９とＣｕシード層８の合計膜
厚（ｔ１）よりも厚い７００ｎｍ成膜した。即ち、ｔ２
＞ｔ１となるようにした。又、シリコン基板１は成膜中
のプラズマ照射による温度上昇を防ぐために、−５℃に
設定した。
【００２５】次に、図４に示すように、アルゴン雰囲気
中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜１１の形成に成功した（Ｓ９）。次に、図５に示
すように、機械的化学研磨（ＣＭＰ）により配線部以外
のＣｕを除去し、Ｃｕの溝配線１２を形成した（Ｓ１
０）。このようにして作製された溝配線のエレクトロマ
イグレーション耐圧は通常のメッキＣｕを熱処理した場
合に比べて、１桁寿命が長かった。
中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜１１の形成に成功した（Ｓ９）。次に、図５に示
すように、機械的化学研磨（ＣＭＰ）により配線部以外
のＣｕを除去し、Ｃｕの溝配線１２を形成した（Ｓ１
０）。このようにして作製された溝配線のエレクトロマ
イグレーション耐圧は通常のメッキＣｕを熱処理した場
合に比べて、１桁寿命が長かった。
【００２６】次に、第２実施例について説明する。第２
実施例は第１の実施の形態に対する第２の実施例であ
る。説明には図６乃至図９及び図１５、図１６、図１７
を参照する。図６乃至図９は第２実施例の製造工程を示
す断面図、図１５乃至図１７は第２実施例の製造工程を
示すフローチャートである。なお、図６乃至図９におい
て図１乃至図５と同様の構成部分については同一番号を
付し、その説明を省略する。又、図６乃至図９において
便宜上シリコン基板１と半導体素子形成面２の記載を省
略する。
実施例は第１の実施の形態に対する第２の実施例であ
る。説明には図６乃至図９及び図１５、図１６、図１７
を参照する。図６乃至図９は第２実施例の製造工程を示
す断面図、図１５乃至図１７は第２実施例の製造工程を
示すフローチャートである。なお、図６乃至図９におい
て図１乃至図５と同様の構成部分については同一番号を
付し、その説明を省略する。又、図６乃至図９において
便宜上シリコン基板１と半導体素子形成面２の記載を省
略する。
【００２７】第１実施例では電解メッキＣｕ９を用いて
配線溝を埋め込んだ場合について説明したが、この実施
例で説明するように、電解メッキＣｕ９の代わりにプラ
ズマＣＶＤを用いてＣｕを成膜してもよい。この場合、
スパッタリングによるシード層８の形成は必要なくな
る。
配線溝を埋め込んだ場合について説明したが、この実施
例で説明するように、電解メッキＣｕ９の代わりにプラ
ズマＣＶＤを用いてＣｕを成膜してもよい。この場合、
スパッタリングによるシード層８の形成は必要なくな
る。
【００２８】シリコン基板１上に半導体素子形成面２が
形成される（Ｓ１）ところからＴａＮが成膜される（Ｓ
４）ところまでは第１実施例と同様なので説明を省略す
る。図６を参照して、バリアメタルとしてＴａＮ７が成
膜された（Ｓ４）後、プラズマＣＶＤを用いて、一例と
して５００ｎｍのＣｕ膜３１がＴａＮ７上に成膜され配
線溝６に埋め込まれる（Ｓ１１）。このときのＣｕ膜３
１の結晶配向性はＣｕ（１１１）であった。
形成される（Ｓ１）ところからＴａＮが成膜される（Ｓ
４）ところまでは第１実施例と同様なので説明を省略す
る。図６を参照して、バリアメタルとしてＴａＮ７が成
膜された（Ｓ４）後、プラズマＣＶＤを用いて、一例と
して５００ｎｍのＣｕ膜３１がＴａＮ７上に成膜され配
線溝６に埋め込まれる（Ｓ１１）。このときのＣｕ膜３
１の結晶配向性はＣｕ（１１１）であった。
【００２９】そして、第１実施例と同様に図７に示すよ
うにクリーニングチャンバにて室温のＡｒ／Ｈ２プラズ
マにより、Ｃｕ膜（プラズマＣＶＤＣｕ）３１表面の酸
化銅がスパッタ及び還元される（Ｓ１２）。その後、大
気中に曝さずに、Ｃｕスパッタチャンバにて、シリコン
基板１にＲＦ又はＤＣバイアスが印加され、アルゴンイ
オンを成長表面に照射しながらスパッタ成膜する（Ｓ
８）。その結果、プラズマＣＶＤＣｕ３１上にバイアス
スパッタＣｕ層１０が形成される。このときのアルゴン
のイオンエネルギ（プラズマポテンシャル、即ち自己バ
イアス）は８０ｅＶであった。又、成膜膜厚（ｔ４）は
プラズマＣＶＤＣｕ３１の膜圧（ｔ３）よりも厚い７０
０ｎｍ成膜した。即ち、ｔ４＞ｔ３となるようにした。
又、シリコン基板１は成膜中のプラズマ照射による温度
上昇を防ぐために、−５℃に設定した。
うにクリーニングチャンバにて室温のＡｒ／Ｈ２プラズ
マにより、Ｃｕ膜（プラズマＣＶＤＣｕ）３１表面の酸
化銅がスパッタ及び還元される（Ｓ１２）。その後、大
気中に曝さずに、Ｃｕスパッタチャンバにて、シリコン
基板１にＲＦ又はＤＣバイアスが印加され、アルゴンイ
オンを成長表面に照射しながらスパッタ成膜する（Ｓ
８）。その結果、プラズマＣＶＤＣｕ３１上にバイアス
スパッタＣｕ層１０が形成される。このときのアルゴン
のイオンエネルギ（プラズマポテンシャル、即ち自己バ
イアス）は８０ｅＶであった。又、成膜膜厚（ｔ４）は
プラズマＣＶＤＣｕ３１の膜圧（ｔ３）よりも厚い７０
０ｎｍ成膜した。即ち、ｔ４＞ｔ３となるようにした。
又、シリコン基板１は成膜中のプラズマ照射による温度
上昇を防ぐために、−５℃に設定した。
【００３０】次に、図８に示すように、アルゴン雰囲気
中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜３２の形成に成功した（Ｓ９）。次に、図９に示
すように、機械的化学研磨（ＣＭＰ）により配線部以外
のＣｕを除去し、Ｃｕの溝配線３３を形成した（Ｓ１
０）。このようにして作製された溝配線のエレクトロマ
イグレーション耐圧は通常のメッキＣｕを熱処理した場
合に比べて、１桁寿命が長かった。
中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜３２の形成に成功した（Ｓ９）。次に、図９に示
すように、機械的化学研磨（ＣＭＰ）により配線部以外
のＣｕを除去し、Ｃｕの溝配線３３を形成した（Ｓ１
０）。このようにして作製された溝配線のエレクトロマ
イグレーション耐圧は通常のメッキＣｕを熱処理した場
合に比べて、１桁寿命が長かった。
【００３１】次に、第３実施例について説明する。第３
実施例は第２の実施の形態に対する実施例である。説明
には図１０乃至図１４及び図１５、図１６、図１８、図
１９を参照する。図１０乃至図１４は第３実施例の製造
工程を示す断面図、図１５、図１６、図１８、図１９は
第３実施例の製造工程を示すフローチャートである。
実施例は第２の実施の形態に対する実施例である。説明
には図１０乃至図１４及び図１５、図１６、図１８、図
１９を参照する。図１０乃至図１４は第３実施例の製造
工程を示す断面図、図１５、図１６、図１８、図１９は
第３実施例の製造工程を示すフローチャートである。
【００３２】第１及び第２実施例では溝配線Ｃｕ１２，
３３を用いた場合を示したが、通常のドライエッチング
により形成した配線を用いた場合にも本発明の適用が可
能である。図１０に示すように、まず、シリコン基板１
表面に半導体素子形成面２が形成され（Ｓ１）、半導体
素子形成面２上に絶縁膜３が形成され、絶縁膜３上に層
間絶縁膜５が形成され（Ｓ２）、層間絶縁膜５にビアホ
ール２１が形成される（Ｓ２１）。次に、ビアホール２
１の底面に第１金属配線２２が形成される（Ｓ２２）。
そして、第１及び第２実施例と同様にバリアメタル膜
（ＴａＮ）７、Ｃｕシード膜８及びＣｕメッキ膜９が順
次成膜される。
３３を用いた場合を示したが、通常のドライエッチング
により形成した配線を用いた場合にも本発明の適用が可
能である。図１０に示すように、まず、シリコン基板１
表面に半導体素子形成面２が形成され（Ｓ１）、半導体
素子形成面２上に絶縁膜３が形成され、絶縁膜３上に層
間絶縁膜５が形成され（Ｓ２）、層間絶縁膜５にビアホ
ール２１が形成される（Ｓ２１）。次に、ビアホール２
１の底面に第１金属配線２２が形成される（Ｓ２２）。
そして、第１及び第２実施例と同様にバリアメタル膜
（ＴａＮ）７、Ｃｕシード膜８及びＣｕメッキ膜９が順
次成膜される。
【００３３】まず、図１１に示すようにバリアメタルと
してＴａＮ（一例として膜厚１５ｎｍ）がスパッタリン
グ法により層間絶縁膜５の上面と配線溝６の底面及び側
面に成膜された（Ｓ４）後、メッキ前のシード層とし
て、一例として１００ｎｍ厚のＣｕ膜８が連続でスパッ
タ成膜される（Ｓ５）。次に、電解メッキにより、一例
として５００ｎｍ厚のＣｕ膜９が成膜される（Ｓ６）。
このとき、シード層８とメッキ層９のＣｕ膜の結晶配向
性はＣｕ（１１１）であった。
してＴａＮ（一例として膜厚１５ｎｍ）がスパッタリン
グ法により層間絶縁膜５の上面と配線溝６の底面及び側
面に成膜された（Ｓ４）後、メッキ前のシード層とし
て、一例として１００ｎｍ厚のＣｕ膜８が連続でスパッ
タ成膜される（Ｓ５）。次に、電解メッキにより、一例
として５００ｎｍ厚のＣｕ膜９が成膜される（Ｓ６）。
このとき、シード層８とメッキ層９のＣｕ膜の結晶配向
性はＣｕ（１１１）であった。
【００３４】そして、第１及び第２実施例と同様に、Ｒ
Ｆ又はＤＣバイアスをシリコン基板１に印加しながらＣ
ｕ膜１０を成膜する。図１２に示すように、クリーニン
グチャンバにて室温のＡｒ／Ｈ２プラズマにより、メッ
キＣｕ９表面の酸化銅がスパッタ及び還元される（Ｓ
７）。次に、大気中に曝さずに、Ｃｕスパッタチャンバ
にて、シリコン基板１にＲＦバイアスが印加され、アル
ゴンイオンを成長表面に照射しながらスパッタ成膜する
（Ｓ８）。その結果、メッキＣｕ９上にバイアススパッ
タＣｕ層１０が形成される。このときのアルゴンのイオ
ンエネルギ（プラズマポテンシャル、即ち自己バイア
ス）は８０ｅＶであった。又、成膜膜厚（ｔ６）は電解
メッキＣｕ９とＣｕシード層８の合計膜圧（ｔ５）より
も厚い３００ｎｍ成膜した。即ち、ｔ６＞ｔ５となるよ
うにした。又、シリコン基板１は成膜中のプラズマ照射
による温度上昇を防ぐために、−５℃に設定した。
Ｆ又はＤＣバイアスをシリコン基板１に印加しながらＣ
ｕ膜１０を成膜する。図１２に示すように、クリーニン
グチャンバにて室温のＡｒ／Ｈ２プラズマにより、メッ
キＣｕ９表面の酸化銅がスパッタ及び還元される（Ｓ
７）。次に、大気中に曝さずに、Ｃｕスパッタチャンバ
にて、シリコン基板１にＲＦバイアスが印加され、アル
ゴンイオンを成長表面に照射しながらスパッタ成膜する
（Ｓ８）。その結果、メッキＣｕ９上にバイアススパッ
タＣｕ層１０が形成される。このときのアルゴンのイオ
ンエネルギ（プラズマポテンシャル、即ち自己バイア
ス）は８０ｅＶであった。又、成膜膜厚（ｔ６）は電解
メッキＣｕ９とＣｕシード層８の合計膜圧（ｔ５）より
も厚い３００ｎｍ成膜した。即ち、ｔ６＞ｔ５となるよ
うにした。又、シリコン基板１は成膜中のプラズマ照射
による温度上昇を防ぐために、−５℃に設定した。
【００３５】次に、図１３に示すように、アルゴン雰囲
気中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜１１の形成に成功した（Ｓ９）。次に、フォトリ
ソグラフィ工程の反射防止膜として５０ｎｍ厚のＴｉＮ
膜４１がＣｕ膜１１上に成膜され（Ｓ２３）、続いてＴ
ｉＮ膜４１上にプラズマ窒化膜４２が成膜される（Ｓ２
４）。
気中で温度４００℃で３０分間熱処理を行った。このと
き、結晶配向性がＣｕ（１１１）からＣｕ（２００）に
変化し、同時に数１００μｍの巨大なグレインを有する
Ｃｕ膜１１の形成に成功した（Ｓ９）。次に、フォトリ
ソグラフィ工程の反射防止膜として５０ｎｍ厚のＴｉＮ
膜４１がＣｕ膜１１上に成膜され（Ｓ２３）、続いてＴ
ｉＮ膜４１上にプラズマ窒化膜４２が成膜される（Ｓ２
４）。
【００３６】その後、フォトリソグラフィ工程を経て、
プラズマ窒化膜４２がＣ４Ｆ８、Ａｒ、Ｏ２を含む混合
ガスによりエッチングされた（Ｓ２５）後、Ｏ２プラズ
マ及びレジスト剥離液を用いてフォトレジストがアッシ
ング除去される。次に、ＳｉＣｌ４、Ａｒ、Ｎ２、ＮＨ
３混合ガスを用いてＣｕ膜１１がドライエッチングさ
れ、巨大グレインＣｕ配線２３が形成される（Ｓ２
６）。このようにして、単結晶Ｃｕ配線の形成に成功し
た。こうして得られたＣｕ配線は通常のメッキＣｕ線に
比べて１桁エレクトロマイグレーション耐性が高かっ
た。
プラズマ窒化膜４２がＣ４Ｆ８、Ａｒ、Ｏ２を含む混合
ガスによりエッチングされた（Ｓ２５）後、Ｏ２プラズ
マ及びレジスト剥離液を用いてフォトレジストがアッシ
ング除去される。次に、ＳｉＣｌ４、Ａｒ、Ｎ２、ＮＨ
３混合ガスを用いてＣｕ膜１１がドライエッチングさ
れ、巨大グレインＣｕ配線２３が形成される（Ｓ２
６）。このようにして、単結晶Ｃｕ配線の形成に成功し
た。こうして得られたＣｕ配線は通常のメッキＣｕ線に
比べて１桁エレクトロマイグレーション耐性が高かっ
た。
【００３７】即ち、本発明によれば熱処理によりバイア
ススパッタ層で結晶配向性変化及び巨大グレイン成長が
起こり、同時に電解メッキ層でも巨大グレイン成長が起
こるという文献２で述べられている現象と同様なことが
起こる。こうして、配線及び溝配線中に粒界がない単結
晶Ｃｕ配線を形成することができるため、配線の低抵抗
化及びエレクトロマイグレーション耐性の向上を図るこ
とができる。
ススパッタ層で結晶配向性変化及び巨大グレイン成長が
起こり、同時に電解メッキ層でも巨大グレイン成長が起
こるという文献２で述べられている現象と同様なことが
起こる。こうして、配線及び溝配線中に粒界がない単結
晶Ｃｕ配線を形成することができるため、配線の低抵抗
化及びエレクトロマイグレーション耐性の向上を図るこ
とができる。
【００３８】なお、本実施例では、バリアメタル層の金
属材料としてＴａＮを用いたが、Ｔａでもよく、Ｔｉ
Ｎ，Ｍｏ，Ｎｂ，Ｗ、及びそれらの材料の窒化物でもよ
い。又、溝配線部の層間膜材料として、プラズマＣＶＤ
酸化物を用いたが、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌ
ｓｅｓｑｕｉｏｘａｎｅ）膜、有機ＳＯＧ、アモルファ
スカーボン材料、及びそれらの材料のフッ素添加物でも
よい。
属材料としてＴａＮを用いたが、Ｔａでもよく、Ｔｉ
Ｎ，Ｍｏ，Ｎｂ，Ｗ、及びそれらの材料の窒化物でもよ
い。又、溝配線部の層間膜材料として、プラズマＣＶＤ
酸化物を用いたが、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌ
ｓｅｓｑｕｉｏｘａｎｅ）膜、有機ＳＯＧ、アモルファ
スカーボン材料、及びそれらの材料のフッ素添加物でも
よい。
【００３９】
【発明の効果】本発明によれば、半導体基板上に配線が
形成された半導体装置の製造方法であって、その方法は
前記半導体基板に絶縁膜を介して第１導電膜を成膜する
第１ステップと、この第１ステップの次に前記第１導電
膜上に前記第１導電膜の膜厚より厚い膜厚の第２導電膜
を成膜する第２ステップと、この第２ステップの次に少
なくとも前記第１及び第２導電膜を熱処理する第３ステ
ップと、この第３ステップの次に前記熱処理後の導電膜
を整形して配線を形成する第４ステップとを含むため、
配線溝にＣｕを埋め込むことができ、かつグレインを大
きくすることができる。
形成された半導体装置の製造方法であって、その方法は
前記半導体基板に絶縁膜を介して第１導電膜を成膜する
第１ステップと、この第１ステップの次に前記第１導電
膜上に前記第１導電膜の膜厚より厚い膜厚の第２導電膜
を成膜する第２ステップと、この第２ステップの次に少
なくとも前記第１及び第２導電膜を熱処理する第３ステ
ップと、この第３ステップの次に前記熱処理後の導電膜
を整形して配線を形成する第４ステップとを含むため、
配線溝にＣｕを埋め込むことができ、かつグレインを大
きくすることができる。
【００４０】具体的には、熱処理により第２導電膜で結
晶配向性変化及び巨大グレイン成長が起こり、同時に第
１導電膜でも巨大グレイン成長が起こる。これにより、
配線中に粒界がない単結晶導電膜配線が形成されるた
め、配線の低抵抗化及びエレクトロマイグレーション耐
性の向上を図ることができる。
晶配向性変化及び巨大グレイン成長が起こり、同時に第
１導電膜でも巨大グレイン成長が起こる。これにより、
配線中に粒界がない単結晶導電膜配線が形成されるた
め、配線の低抵抗化及びエレクトロマイグレーション耐
性の向上を図ることができる。
【図１】第１の実施の形態の製造工程を示す断面図であ
る。
る。
【図２】第１の実施の形態の製造工程を示す断面図であ
る。
る。
【図３】第１の実施の形態の製造工程を示す断面図であ
る。
る。
【図４】第１の実施の形態の製造工程を示す断面図であ
る。
る。
【図５】第１の実施の形態の製造工程を示す断面図であ
る。
る。
【図６】第２実施例の製造工程を示す断面図である。
【図７】第２実施例の製造工程を示す断面図である。
【図８】第２実施例の製造工程を示す断面図である。
【図９】第２実施例の製造工程を示す断面図である。
【図１０】第２の実施の形態の製造工程を示す断面図で
ある。
ある。
【図１１】第２の実施の形態の製造工程を示す断面図で
ある。
ある。
【図１２】第２の実施の形態の製造工程を示す断面図で
ある。
ある。
【図１３】第２の実施の形態の製造工程を示す断面図で
ある。
ある。
【図１４】第２の実施の形態の製造工程を示す断面図で
ある。
ある。
【図１５】第１実施例の製造工程を示すフローチャート
である。
である。
【図１６】第１実施例の製造工程を示すフローチャート
である。
である。
【図１７】第２実施例の製造工程を示すフローチャート
である。
である。
【図１８】第３実施例の製造工程を示すフローチャート
である。
である。
【図１９】第３実施例の製造工程を示すフローチャート
である。
である。
１ シリコン基板 ２ 半導体素子形成面 ３ 絶縁膜 ４ ストッパ膜 ５ 層間絶縁膜 ６ 配線溝 ７ ＴａＮ ８，９，１０，３１ Ｃｕ膜 １１，３２ 巨大グレインＣｕ膜 １２，３３ 溝配線 ２１ ビアホール ２２ 第１金属配線 ２３ Ｃｕ配線
Claims (13)
- 【請求項１】 半導体基板上に配線が形成された半導体
装置の製造方法であって、 前記半導体基板に絶縁膜を介して第１導電膜を成膜する
第１ステップと、この第１ステップの次に前記第１導電
膜上に前記第１導電膜の膜厚より厚い膜厚の第２導電膜
を成膜する第２ステップと、この第２ステップの次に少
なくとも前記第１及び第２導電膜を熱処理する第３ステ
ップと、この第３ステップの次に前記熱処理後の導電膜
を整形して配線を形成する第４ステップとを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜には配線埋め込み用の溝が形
成されることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記第１ステップは第１１導電膜をスパ
ッタ成膜する第１１ステップと、この第１１ステップの
次に前記第１１導電膜上に電解メッキにより第１２導電
膜を成膜する第１２ステップとを含み、この第１１及び
１２導電膜で前記第１導電膜が形成されることを特徴と
する請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記第１ステップはプラズマＣＶＤを用
いて前記第１導電膜を成膜することを特徴とする請求項
１又は２記載の半導体装置の製造方法。 - 【請求項５】 前記第２ステップは前記第１導電膜表面
の酸化物をスパッタ及び還元する第２１ステップと、こ
の第２１ステップの次にスパッタチャンバにて前記半導
体基板にバイアスを印加して、アルゴンイオンを成長表
面に照射しながらスパッタ成膜する第２２ステップとを
含むことを特徴とする請求項１乃至４いずれかに記載の
半導体装置の製造方法。 - 【請求項６】 前記第３ステップはアルゴン雰囲気中で
一定温度にて一定時間熱処理することを特徴とする請求
項１乃至５いずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記第４ステップは機械的化学研磨によ
り配線部以外の導電膜を除去して溝配線を形成すること
を特徴とする請求項１乃至６いずれかに記載の半導体装
置の製造方法。 - 【請求項８】 前記絶縁膜にはビアホールが形成される
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項９】 前記第１ステップは第１１導電膜をスパ
ッタ成膜する第１１ステップと、この第１１ステップの
次に前記第１１導電膜上に電解メッキにより第１２導電
膜を成膜する第１２ステップとを含み、この第１１及び
１２導電膜で前記第１導電膜が形成されることを特徴と
する請求項１又は８記載の半導体装置の製造方法。 - 【請求項１０】 前記第２ステップは前記第１導電膜表
面の酸化物をスパッタ及び還元する第２１ステップと、
この第２１ステップの次にスパッタチャンバにて前記半
導体基板にバイアスを印加して、アルゴンイオンを成長
表面に照射しながらスパッタ成膜する第２２ステップと
を含むことを特徴とする請求項１，８，９いずれかに記
載の半導体装置の製造方法。 - 【請求項１１】 前記第３ステップはアルゴン雰囲気中
で一定温度にて一定時間熱処理することを特徴とする請
求項１，８乃至１０いずれかに記載の半導体装置の製造
方法。 - 【請求項１２】 前記第４ステップは導電膜をドライエ
ッチングにより配線加工することを特徴とする請求項
１，８乃至１１いずれかに記載の半導体装置の製造方
法。 - 【請求項１３】 前記導電膜は銅で形成されることを特
徴とする請求項１乃至１２いずれかに記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299999A JP3351383B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
| US09/553,315 US6391774B1 (en) | 1999-04-21 | 2000-04-20 | Fabrication process of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11299999A JP3351383B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002211878A Division JP2003109960A (ja) | 2002-07-22 | 2002-07-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000306996A true JP2000306996A (ja) | 2000-11-02 |
| JP3351383B2 JP3351383B2 (ja) | 2002-11-25 |
Family
ID=14600909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11299999A Expired - Fee Related JP3351383B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6391774B1 (ja) |
| JP (1) | JP3351383B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111926A (ja) * | 2002-08-26 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6949832B2 (en) | 2002-07-08 | 2005-09-27 | Nec Electronics Corporation | Semiconductor device including dissimilar element-diffused metal layer and manufacturing method thereof |
| JP2007081130A (ja) * | 2005-09-14 | 2007-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| US7229921B2 (en) | 2002-03-13 | 2007-06-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method for the same |
| WO2007088792A1 (ja) * | 2006-01-31 | 2007-08-09 | Tokyo Electron Limited | シード膜の成膜方法、プラズマ成膜装置及び記憶媒体 |
| JP2007281485A (ja) * | 2006-04-10 | 2007-10-25 | Interuniv Micro Electronica Centrum Vzw | 狭いトレンチ中でスーパー第２結晶粒の成長を発生させる方法 |
| JP2010098140A (ja) * | 2008-10-16 | 2010-04-30 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001247109A1 (en) * | 2000-04-27 | 2001-11-12 | Nutool, Inc. | Conductive structure for use in multi-level metallization and process |
| US6491806B1 (en) * | 2000-04-27 | 2002-12-10 | Intel Corporation | Electroplating bath composition |
| JP3682920B2 (ja) * | 2001-10-30 | 2005-08-17 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3556206B2 (ja) * | 2002-07-15 | 2004-08-18 | 沖電気工業株式会社 | 金属配線の形成方法 |
| JP4455214B2 (ja) * | 2004-08-05 | 2010-04-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN100364057C (zh) * | 2004-11-24 | 2008-01-23 | 中芯国际集成电路制造(上海)有限公司 | 用于金属阻挡层与晶种集成的方法与系统 |
| US20090236744A1 (en) * | 2005-03-02 | 2009-09-24 | Takao Kinoshita | Semiconductor device and method of producing the same |
| US8791018B2 (en) | 2006-12-19 | 2014-07-29 | Spansion Llc | Method of depositing copper using physical vapor deposition |
| DE102007035837A1 (de) * | 2007-07-31 | 2009-02-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kornorientierungsschicht |
| CN109734481B (zh) * | 2019-03-18 | 2021-09-21 | 昆山福烨电子有限公司 | 一种金属陶瓷厚膜电路的生产工艺 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368190A (ja) | 1989-08-05 | 1991-03-25 | Mitsubishi Electric Corp | 配線基板の製造方法 |
| JPH03263896A (ja) | 1990-03-14 | 1991-11-25 | Hitachi Ltd | 多層配線基板の製造方法 |
| JP2616402B2 (ja) | 1993-10-18 | 1997-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3348496B2 (ja) | 1993-12-28 | 2002-11-20 | ソニー株式会社 | 配線構造の形成方法 |
| JPH09306912A (ja) | 1996-05-15 | 1997-11-28 | Oki Electric Ind Co Ltd | 半導体素子の配線形成方法 |
| JPH104139A (ja) | 1996-06-14 | 1998-01-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6207558B1 (en) * | 1999-10-21 | 2001-03-27 | Applied Materials, Inc. | Barrier applications for aluminum planarization |
-
1999
- 1999-04-21 JP JP11299999A patent/JP3351383B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-20 US US09/553,315 patent/US6391774B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7229921B2 (en) | 2002-03-13 | 2007-06-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method for the same |
| US6949832B2 (en) | 2002-07-08 | 2005-09-27 | Nec Electronics Corporation | Semiconductor device including dissimilar element-diffused metal layer and manufacturing method thereof |
| US7476611B2 (en) | 2002-07-08 | 2009-01-13 | Nec Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2004111926A (ja) * | 2002-08-26 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007081130A (ja) * | 2005-09-14 | 2007-03-29 | Toshiba Corp | 半導体装置の製造方法 |
| WO2007088792A1 (ja) * | 2006-01-31 | 2007-08-09 | Tokyo Electron Limited | シード膜の成膜方法、プラズマ成膜装置及び記憶媒体 |
| JP2007281485A (ja) * | 2006-04-10 | 2007-10-25 | Interuniv Micro Electronica Centrum Vzw | 狭いトレンチ中でスーパー第２結晶粒の成長を発生させる方法 |
| JP2010098140A (ja) * | 2008-10-16 | 2010-04-30 | Dainippon Printing Co Ltd | 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3351383B2 (ja) | 2002-11-25 |
| US6391774B1 (en) | 2002-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3351383B2 (ja) | 半導体装置の製造方法 | |
| EP0063916B1 (en) | Semiconductor intregrated circuits and manufacturing process thereof | |
| TWI269404B (en) | Interconnect structure for semiconductor devices | |
| US7884474B2 (en) | Method for fabricating semiconductor device and semiconductor device | |
| US6673684B1 (en) | Use of diamond as a hard mask material | |
| US7319071B2 (en) | Methods for forming a metallic damascene structure | |
| JP6921990B2 (ja) | 超伝導体相互接続のための予洗浄および堆積の方法 | |
| US5629236A (en) | Method of manufacture of semiconductor device | |
| US11315830B2 (en) | Metallic interconnect structures with wrap around capping layers | |
| JPH0480532B2 (ja) | ||
| JP2001351973A (ja) | 半導体装置の製造方法 | |
| TW201030855A (en) | Method for improving electromigration lifetime of copper interconnection by extended post anneal | |
| US20070269646A1 (en) | Bond termination of pores in a porous diamond dielectric material | |
| TW202129782A (zh) | 用於減除式自我對齊之方法及裝置 | |
| JP3271757B2 (ja) | 半導体装置の製造方法 | |
| US20070128553A1 (en) | Method for forming feature definitions | |
| JP2002203857A (ja) | 半導体装置およびその製造方法 | |
| JP4173393B2 (ja) | 半導体装置の製造方法 | |
| JP2005005697A (ja) | 半導体装置の製造方法 | |
| JPH10154709A (ja) | 半導体装置の製造方法 | |
| JP2003109960A (ja) | 半導体装置 | |
| US20080076246A1 (en) | Through contact layer opening silicide and barrier layer formation | |
| US20070267706A1 (en) | Formation of low leakage thermally assisted radical nitrided dielectrics | |
| JPH09232311A (ja) | 半導体装置の製造方法 | |
| JP2001085390A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |