JP2000216760A - デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 - Google Patents
デ―タ伝送システム及びそのシステムにおけるクロック伝送方法Info
- Publication number
- JP2000216760A JP2000216760A JP11017828A JP1782899A JP2000216760A JP 2000216760 A JP2000216760 A JP 2000216760A JP 11017828 A JP11017828 A JP 11017828A JP 1782899 A JP1782899 A JP 1782899A JP 2000216760 A JP2000216760 A JP 2000216760A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data transmission
- data
- value
- primary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 プライマリ側のＣＬＫをセカンダリ側に伝送
し、そのＣＬＫに同期して動作することにより、スリッ
プや再送の起こらない伝送を行うことで連続した無限長
データの伝送を行えるようにする。 【解決手段】 プライマリ側では、Ｉ．４３０インタフ
ェース１１のＣＬＫをＩｒ送信タイミング生成部１３で
カウントし割込みタイミングを生成する。また、Ｉｒ−
ＤＡインターフェース１２は割込みタイミングで予め設
定されたＩ．４３０フレームＣＬＫ分のデータを送受信
する。セカンダリ側では、Ｉｒインターフェース２０が
有効受信割込みを検出すると、ＣＰＵ２２がＣＬＫカウ
ンタ２５のカウンタ値を読込み、設定された値とのズレ
に応じてＶＣＯ２４を制御し、Ｉ．４３０インタフェー
ス２１のＣＬＫをプライマリ側ＣＬＫに合わせる。
し、そのＣＬＫに同期して動作することにより、スリッ
プや再送の起こらない伝送を行うことで連続した無限長
データの伝送を行えるようにする。 【解決手段】 プライマリ側では、Ｉ．４３０インタフ
ェース１１のＣＬＫをＩｒ送信タイミング生成部１３で
カウントし割込みタイミングを生成する。また、Ｉｒ−
ＤＡインターフェース１２は割込みタイミングで予め設
定されたＩ．４３０フレームＣＬＫ分のデータを送受信
する。セカンダリ側では、Ｉｒインターフェース２０が
有効受信割込みを検出すると、ＣＰＵ２２がＣＬＫカウ
ンタ２５のカウンタ値を読込み、設定された値とのズレ
に応じてＶＣＯ２４を制御し、Ｉ．４３０インタフェー
ス２１のＣＬＫをプライマリ側ＣＬＫに合わせる。
Description
【０００１】
【発明の属する技術分野】本発明はデータ伝送システム
及びそのシステムにおけるクロック伝送方法に関し、特
に非同期データ伝送部を介して同期データを伝送するデ
ータ伝送システム及びそのシステムにおけるクロック伝
送方法に関する。
及びそのシステムにおけるクロック伝送方法に関し、特
に非同期データ伝送部を介して同期データを伝送するデ
ータ伝送システム及びそのシステムにおけるクロック伝
送方法に関する。
【０００２】
【従来の技術】従来、この種のデータ伝送システムに
は、特開昭６１−９０５９号公報や特開平５−３２７６
７６号公報に記載されているものがある。
は、特開昭６１−９０５９号公報や特開平５−３２７６
７６号公報に記載されているものがある。
【０００３】まず、特開昭６１−９０５９号公報の再生
中継装置では、有限のデータ長を伝送することを前提と
している。そして、一回の伝送で発生するデータスリッ
プ量分のエラスティックストアを用意しておき、データ
を抜けなく伝送している。
中継装置では、有限のデータ長を伝送することを前提と
している。そして、一回の伝送で発生するデータスリッ
プ量分のエラスティックストアを用意しておき、データ
を抜けなく伝送している。
【０００４】また、特開平５−３２７６７６号公報の非
同期信号同期化回路では、伝送データを、非同期クロッ
クでサンプリングしてＣＬＫの位相差を検出し、データ
サンプリングタイミングを換えることでデータのビット
を抜けなく受信する。ただし、サンプリングタイミング
を換えたフレームは、再送により正常なデータとして受
取る。
同期信号同期化回路では、伝送データを、非同期クロッ
クでサンプリングしてＣＬＫの位相差を検出し、データ
サンプリングタイミングを換えることでデータのビット
を抜けなく受信する。ただし、サンプリングタイミング
を換えたフレームは、再送により正常なデータとして受
取る。
【０００５】
【発明が解決しようとする課題】上述した従来のデータ
伝送システムでは、速度の同期していない伝送クロック
を用いている装置間でデータを伝送しようとしていたた
め、データスリップが発生するという欠点がある。ま
た、そのデータスリップを再送によって補ったり、デー
タを一旦バッファにためてから伝送していたので、音声
や画像等の連続した無限長のデータを送受することがで
きないという欠点がある。すなわち、このような無限長
のデータでは、連続した時間でデータが送受されるた
め、送信側と受信側とで伝送レート（伝送クロック）が
異なっていると、抜けやダブリのデータが発生し、ノイ
ズになるという欠点がある。
伝送システムでは、速度の同期していない伝送クロック
を用いている装置間でデータを伝送しようとしていたた
め、データスリップが発生するという欠点がある。ま
た、そのデータスリップを再送によって補ったり、デー
タを一旦バッファにためてから伝送していたので、音声
や画像等の連続した無限長のデータを送受することがで
きないという欠点がある。すなわち、このような無限長
のデータでは、連続した時間でデータが送受されるた
め、送信側と受信側とで伝送レート（伝送クロック）が
異なっていると、抜けやダブリのデータが発生し、ノイ
ズになるという欠点がある。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はデータスリッ
プが発生せず、また連続した無限長のデータを送受する
ことのできるデータ伝送システム及びそのシステムにお
けるクロック伝送方法を提供することである。
るためになされたものであり、その目的はデータスリッ
プが発生せず、また連続した無限長のデータを送受する
ことのできるデータ伝送システム及びそのシステムにお
けるクロック伝送方法を提供することである。
【０００７】
【課題を解決するための手段】本発明によるデータ伝送
システムは、プライマリ側装置とセカンダリ側装置とを
含むデータ伝送システムであって、前記プライマリ側装
置のクロックを前記セカンダリ側装置に伝送するように
したことを特徴とする。前記プライマリ側装置のクロッ
クは、前記プライマリ側装置から前記セカンダリ側装置
に対して所定周期毎にデータ伝送を行うことによって伝
送されることを特徴とする。
システムは、プライマリ側装置とセカンダリ側装置とを
含むデータ伝送システムであって、前記プライマリ側装
置のクロックを前記セカンダリ側装置に伝送するように
したことを特徴とする。前記プライマリ側装置のクロッ
クは、前記プライマリ側装置から前記セカンダリ側装置
に対して所定周期毎にデータ伝送を行うことによって伝
送されることを特徴とする。
【０００８】また、本発明による他のデータ伝送システ
ムは、プライマリ側装置とセカンダリ側装置とを含むデ
ータ伝送システムであって、前記プライマリ側装置は予
め定められたクロックを基に予め定められた周期で通知
を行う通知手段を含み、前記セカンダリ側装置は前記通
知に応答して該通知のタイミングと自装置内の計時値と
の誤差に応じて自装置内のクロックを補正するクロック
補正手段を含むことを特徴とする。前記通知は、前記プ
ライマリ側装置から前記セカンダリ側装置に対するデー
タ伝送によって行われることを特徴とする。前記通知手
段は第１のカウンタを含み、このカウント値が所定値に
なったときに前記データ伝送を行い、前記クロック補正
手段は第２のカウンタを含み、このカウント値と前記デ
ータ伝送の発生時点における基準カウント値との誤差に
応じて自装置内のクロックを補正することを特徴とす
る。前記クロック補正手段は、前記誤差に対応する誤差
データを電圧値に変換するＤ／Ａ変換手段と、この変換
後の電圧値を制御電圧とし該制御電圧に応じて発振周波
数が変化する電圧制御発振器とを含み、前記電圧制御発
振器の発振周波数に応じて前記自装置内のクロックを生
成することを特徴とする。
ムは、プライマリ側装置とセカンダリ側装置とを含むデ
ータ伝送システムであって、前記プライマリ側装置は予
め定められたクロックを基に予め定められた周期で通知
を行う通知手段を含み、前記セカンダリ側装置は前記通
知に応答して該通知のタイミングと自装置内の計時値と
の誤差に応じて自装置内のクロックを補正するクロック
補正手段を含むことを特徴とする。前記通知は、前記プ
ライマリ側装置から前記セカンダリ側装置に対するデー
タ伝送によって行われることを特徴とする。前記通知手
段は第１のカウンタを含み、このカウント値が所定値に
なったときに前記データ伝送を行い、前記クロック補正
手段は第２のカウンタを含み、このカウント値と前記デ
ータ伝送の発生時点における基準カウント値との誤差に
応じて自装置内のクロックを補正することを特徴とす
る。前記クロック補正手段は、前記誤差に対応する誤差
データを電圧値に変換するＤ／Ａ変換手段と、この変換
後の電圧値を制御電圧とし該制御電圧に応じて発振周波
数が変化する電圧制御発振器とを含み、前記電圧制御発
振器の発振周波数に応じて前記自装置内のクロックを生
成することを特徴とする。
【０００９】さらにまた、本発明による他のデータ伝送
システムは、前記セカンダリ側装置は前記データ伝送夫
々に対応する前記誤差データを順次保持する記憶手段を
更に含み、前記プライマリ側装置から前記セカンダリ側
装置に対するデータ伝送が途絶えたとき前記記憶手段に
保持されている誤差データの平均値を前記Ｄ／Ａ変換手
段によって電圧値に変換するようにしたことを特徴とす
る。
システムは、前記セカンダリ側装置は前記データ伝送夫
々に対応する前記誤差データを順次保持する記憶手段を
更に含み、前記プライマリ側装置から前記セカンダリ側
装置に対するデータ伝送が途絶えたとき前記記憶手段に
保持されている誤差データの平均値を前記Ｄ／Ａ変換手
段によって電圧値に変換するようにしたことを特徴とす
る。
【００１０】本発明によるクロック伝送方法は、プライ
マリ側装置とセカンダリ側装置とを含むデータ伝送シス
テムにおけるクロック伝送方法であって、前記プライマ
リ側装置から前記セカンダリ側装置に対して所定周期毎
にデータ伝送を行うことにより、前記プライマリ側装置
のクロックを伝送することを特徴とする。また、前記プ
ライマリ側装置は予め定められたクロックを基に予め定
められた周期で前記データ伝送を行い、前記セカンダリ
側装置は前記データ伝送に応答して該データ伝送のタイ
ミングと自装置内の計時値との誤差に応じて自装置内の
クロックを補正することを特徴とする。さらに、前記プ
ライマリ側装置は第１のカウンタのカウント値が所定値
になったときに前記データ伝送を行い、前記セカンダリ
側装置は第２のカウンタのカウント値と前記データ伝送
の発生時点における基準カウント値との誤差に応じて自
装置内のクロックを補正することを特徴とする。この場
合、前記セカンダリ側装置におけるクロックの補正は、
前記誤差に対応する誤差データをＤ／Ａ変換器で電圧値
に変換し、この変換後の電圧値を制御電圧とする電圧制
御発振器の発振周波数に応じて前記自装置内のクロック
を生成することを特徴とする。また、前記セカンダリ側
装置は前記データ伝送夫々に対応する前記誤差データを
順次保持しておき、前記プライマリ側装置から前記セカ
ンダリ側装置に対するデータ伝送が途絶えたときこの保
持されている誤差データの平均値を前記Ｄ／Ａ変換器に
よって電圧値に変換するようにしたことを特徴とする。
マリ側装置とセカンダリ側装置とを含むデータ伝送シス
テムにおけるクロック伝送方法であって、前記プライマ
リ側装置から前記セカンダリ側装置に対して所定周期毎
にデータ伝送を行うことにより、前記プライマリ側装置
のクロックを伝送することを特徴とする。また、前記プ
ライマリ側装置は予め定められたクロックを基に予め定
められた周期で前記データ伝送を行い、前記セカンダリ
側装置は前記データ伝送に応答して該データ伝送のタイ
ミングと自装置内の計時値との誤差に応じて自装置内の
クロックを補正することを特徴とする。さらに、前記プ
ライマリ側装置は第１のカウンタのカウント値が所定値
になったときに前記データ伝送を行い、前記セカンダリ
側装置は第２のカウンタのカウント値と前記データ伝送
の発生時点における基準カウント値との誤差に応じて自
装置内のクロックを補正することを特徴とする。この場
合、前記セカンダリ側装置におけるクロックの補正は、
前記誤差に対応する誤差データをＤ／Ａ変換器で電圧値
に変換し、この変換後の電圧値を制御電圧とする電圧制
御発振器の発振周波数に応じて前記自装置内のクロック
を生成することを特徴とする。また、前記セカンダリ側
装置は前記データ伝送夫々に対応する前記誤差データを
順次保持しておき、前記プライマリ側装置から前記セカ
ンダリ側装置に対するデータ伝送が途絶えたときこの保
持されている誤差データの平均値を前記Ｄ／Ａ変換器に
よって電圧値に変換するようにしたことを特徴とする。
【００１１】要するに本システムは、Ｉｒ（Ｉｎｆｒａ
ｒｅｄ）フレームデータを伝送する場合に、以下のよう
に動作する。すなわち、プライマリ側のＩ．４３０のク
ロックをセカンダリ側のＩ．４３０クロックとして伝送
する。より具体的には、プライマリ側Ｉｒフレーム送受
信手段（図１中のＩ．４３０インタフェース１１，Ｉｒ
−ＤＡインタフェース１２，Ｉｒ送信タイミング生成部
１３及びＣＰＵ１４）と、セカンダリ側Ｉｒフレーム送
受信手段（図１中のＩｒ−ＤＡインタフェース２０及び
ＣＰＵ２２）と、クロック同期手段（図１中のＩ．４３
０インタフェース２１，ＣＰＵ２２，Ｄ／Ａコンバータ
２３，ＶＣＯ２４，ＣＬＫカウンタ２５及びフレームＣ
ＬＫ生成部２６）とを有する。そして、プライマリ側Ｉ
ｒフレーム送受信手段はプライマリ側のＩ．４３０のフ
レームＣＬＫをカウントし規定回数に達したら割込みを
発生させ、Ｉｒ上でフレームＣＬＫカウント分のＩ．４
３０データを送受信する。
ｒｅｄ）フレームデータを伝送する場合に、以下のよう
に動作する。すなわち、プライマリ側のＩ．４３０のク
ロックをセカンダリ側のＩ．４３０クロックとして伝送
する。より具体的には、プライマリ側Ｉｒフレーム送受
信手段（図１中のＩ．４３０インタフェース１１，Ｉｒ
−ＤＡインタフェース１２，Ｉｒ送信タイミング生成部
１３及びＣＰＵ１４）と、セカンダリ側Ｉｒフレーム送
受信手段（図１中のＩｒ−ＤＡインタフェース２０及び
ＣＰＵ２２）と、クロック同期手段（図１中のＩ．４３
０インタフェース２１，ＣＰＵ２２，Ｄ／Ａコンバータ
２３，ＶＣＯ２４，ＣＬＫカウンタ２５及びフレームＣ
ＬＫ生成部２６）とを有する。そして、プライマリ側Ｉ
ｒフレーム送受信手段はプライマリ側のＩ．４３０のフ
レームＣＬＫをカウントし規定回数に達したら割込みを
発生させ、Ｉｒ上でフレームＣＬＫカウント分のＩ．４
３０データを送受信する。
【００１２】一方、セカンダリ側Ｉｒフレーム送受信手
段は、Ｉｒの有効受信割込みが発生したらＣＰＵに割込
みをかけると同時に規定回数分のＩ．４３０データを送
受信する。クロック同期手段は、Ｉｒの有効受信割込み
が入ったらセカンダリ側のＩ．４３０のＣＬＫカウンタ
の値を読込み、規定回数より多いか少ないかを判断しＶ
ＣＯの値を制御することで、セカンダリ側Ｉ．４３０の
クロックをプライマリ側Ｉ．４３０のクロックに同期さ
せる。
段は、Ｉｒの有効受信割込みが発生したらＣＰＵに割込
みをかけると同時に規定回数分のＩ．４３０データを送
受信する。クロック同期手段は、Ｉｒの有効受信割込み
が入ったらセカンダリ側のＩ．４３０のＣＬＫカウンタ
の値を読込み、規定回数より多いか少ないかを判断しＶ
ＣＯの値を制御することで、セカンダリ側Ｉ．４３０の
クロックをプライマリ側Ｉ．４３０のクロックに同期さ
せる。
【００１３】つまり、所定周期でデータを伝送すること
によりプライマリ側の伝送クロックをセカンダリ側の伝
送クロックとし、これにより連続する無限長のシリアル
データを非同期伝送部を介してプライマリ−セカンダリ
間で伝送できるのである。
によりプライマリ側の伝送クロックをセカンダリ側の伝
送クロックとし、これにより連続する無限長のシリアル
データを非同期伝送部を介してプライマリ−セカンダリ
間で伝送できるのである。
【００１４】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１５】図１は本発明によるデータ伝送システムの
第１の実施の形態を示すブロック図である。同図を参照
すると、プライマリ側データ伝送装置１は、プライマリ
側のＩ．４３０インタフェースとデータ送受信をするプ
ライマリ側Ｉ．４３０インタフェース１１と、セカンダ
リのＩｒインタフェースとデータの送受信をするプライ
マリ側Ｉｒ−ＤＡ（Ｄａｔａ Ａｓｓｏｃｉａｔｉｏ
ｎ）インタフェース１２と、Ｉ．４３０のフレームクロ
ックをカウントしてＣＰＵに割込みタイミングを送出す
るＩｒ送信タイミング生成部１３と、割込みによって
Ｉ．４３０インターフェースとＩｒのデータを伝送する
ための制御をするプライマリ側ＣＰＵ１４とを含んで構
成されている。このプライマリ側データ伝送装置１は、
Ｉ．４３０網における端末装置（ＴＥ；Ｔｅｒｍｉｎａ
ｌ Ｅｑｕｉｐｍｅｎｔ）となる。
第１の実施の形態を示すブロック図である。同図を参照
すると、プライマリ側データ伝送装置１は、プライマリ
側のＩ．４３０インタフェースとデータ送受信をするプ
ライマリ側Ｉ．４３０インタフェース１１と、セカンダ
リのＩｒインタフェースとデータの送受信をするプライ
マリ側Ｉｒ−ＤＡ（Ｄａｔａ Ａｓｓｏｃｉａｔｉｏ
ｎ）インタフェース１２と、Ｉ．４３０のフレームクロ
ックをカウントしてＣＰＵに割込みタイミングを送出す
るＩｒ送信タイミング生成部１３と、割込みによって
Ｉ．４３０インターフェースとＩｒのデータを伝送する
ための制御をするプライマリ側ＣＰＵ１４とを含んで構
成されている。このプライマリ側データ伝送装置１は、
Ｉ．４３０網における端末装置（ＴＥ；Ｔｅｒｍｉｎａ
ｌ Ｅｑｕｉｐｍｅｎｔ）となる。
【００１６】一方、セカンダリ側データ伝送装置２は、
プライマリ側とＩｒのデータ送受を行うセカンダリ側Ｉ
ｒ−ＤＡインタフェース２０と、セカンダリ側Ｉ．４３
０インターフェースとデータの送受信をするセカンダリ
側Ｉ．４３０インタフェース２１と、Ｉｒの有効受信割
込みによって起動しセカンダリ側のＣＬＫ制御及びデー
タ伝送制御を行うセカンダリ側ＣＰＵ２２と、セカンダ
リ側Ｉ．４３０のＣＬＫの発振元になるＶＣＯ２４（Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔ
ｏｒ）と、このＶＣＯ２４を制御するＤ／Ａコンバータ
２３と、ＶＣＯのＣＬＫからセカンダリ側Ｉ．４３０イ
ンタフェース２１のクロックを生成するフレームＣＬＫ
生成部２６と、ＶＣＯ２４のクロックをカウントするＣ
ＬＫカウンタ２５とを含んで構成されている。このセカ
ンダリ側データ伝送装置２は、Ｉ．４３０網における網
終端装置（ＮＴ；Ｎｅｔｗｏｒｋ Ｔｅｒｍｉｎａｔｉ
ｏｎ）となる。
プライマリ側とＩｒのデータ送受を行うセカンダリ側Ｉ
ｒ−ＤＡインタフェース２０と、セカンダリ側Ｉ．４３
０インターフェースとデータの送受信をするセカンダリ
側Ｉ．４３０インタフェース２１と、Ｉｒの有効受信割
込みによって起動しセカンダリ側のＣＬＫ制御及びデー
タ伝送制御を行うセカンダリ側ＣＰＵ２２と、セカンダ
リ側Ｉ．４３０のＣＬＫの発振元になるＶＣＯ２４（Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔ
ｏｒ）と、このＶＣＯ２４を制御するＤ／Ａコンバータ
２３と、ＶＣＯのＣＬＫからセカンダリ側Ｉ．４３０イ
ンタフェース２１のクロックを生成するフレームＣＬＫ
生成部２６と、ＶＣＯ２４のクロックをカウントするＣ
ＬＫカウンタ２５とを含んで構成されている。このセカ
ンダリ側データ伝送装置２は、Ｉ．４３０網における網
終端装置（ＮＴ；Ｎｅｔｗｏｒｋ Ｔｅｒｍｉｎａｔｉ
ｏｎ）となる。
【００１７】次に、図１の回路動作について図２を参照
して説明する。同図はプライマリ側データ伝送装置の動
作を示すフローチャートである。
して説明する。同図はプライマリ側データ伝送装置の動
作を示すフローチャートである。
【００１８】まず、プライマリ側データ伝送装置１のプ
ライマリ側Ｉ．４３０インタフェース１１は、Ｉ．４３
０と下位レイヤを張っておく。プライマリ側Ｉｒ−ＤＡ
インタフェース１２は、セカンダリ側データ伝送装置２
のセカンダリ側Ｉｒ−ＤＡインタフェース２０とＩｒ−
ＤＡの手順に従ってネゴシエーションしデータ伝送速度
を決める。そのとき同時に一回のＩｒフレーム伝送で送
信するＩ．４３０のフレーム数を決める（ステップＳ２
１）。
ライマリ側Ｉ．４３０インタフェース１１は、Ｉ．４３
０と下位レイヤを張っておく。プライマリ側Ｉｒ−ＤＡ
インタフェース１２は、セカンダリ側データ伝送装置２
のセカンダリ側Ｉｒ−ＤＡインタフェース２０とＩｒ−
ＤＡの手順に従ってネゴシエーションしデータ伝送速度
を決める。そのとき同時に一回のＩｒフレーム伝送で送
信するＩ．４３０のフレーム数を決める（ステップＳ２
１）。
【００１９】この場合、ＣＰＵの処理能力を考慮し、例
えば６４〜１２８フレームとする。ここで、このフレー
ム数を多くするとセカンダリ側で伝送レートを修正する
時間が長くなるので、注意が必要である。
えば６４〜１２８フレームとする。ここで、このフレー
ム数を多くするとセカンダリ側で伝送レートを修正する
時間が長くなるので、注意が必要である。
【００２０】次に、このとき決めたＩ．４３０フレーム
伝送数をＩｒ送信タイミング生成部１３に設定する（ス
テップＳ２２）。以上がプライマリ側における初期設定
動作である。
伝送数をＩｒ送信タイミング生成部１３に設定する（ス
テップＳ２２）。以上がプライマリ側における初期設定
動作である。
【００２１】Ｉｒ送信タイミング生成部１３は、プライ
マリ側Ｉ．４３０インタフェース１１から来るＩ．４３
０のフレームＣＬＫをカウントし前もって設定されたカ
ウント値になったらプライマリ側ＣＰＵ１４に対して割
込みを発生する（ステップＳ２３）。プライマリ側ＣＰ
Ｕ１４は、割込みを受けたらプライマリ側Ｉｒ−ＤＡイ
ンタフェース１２に対してＩｒのデータ送受信要求をす
る（ステップＳ２４）。以上がプライマリ側における常
時制御動作である。
マリ側Ｉ．４３０インタフェース１１から来るＩ．４３
０のフレームＣＬＫをカウントし前もって設定されたカ
ウント値になったらプライマリ側ＣＰＵ１４に対して割
込みを発生する（ステップＳ２３）。プライマリ側ＣＰ
Ｕ１４は、割込みを受けたらプライマリ側Ｉｒ−ＤＡイ
ンタフェース１２に対してＩｒのデータ送受信要求をす
る（ステップＳ２４）。以上がプライマリ側における常
時制御動作である。
【００２２】プライマリ側Ｉｒ−ＤＡインタフェース１
２は、データ送受信要求を受けるとプライマリ側Ｉ．４
３０インタフェース１１からのデータを、前もってネゴ
シエーションで設定したＩ．４３０のフレームＣＬＫ分
だけ送信する。それと同時に、セカンダリ側Ｉｒ−ＤＡ
インタフェース２０から受信しプライマリ側Ｉ．４３０
インタフェース１１に受信データとして渡す。
２は、データ送受信要求を受けるとプライマリ側Ｉ．４
３０インタフェース１１からのデータを、前もってネゴ
シエーションで設定したＩ．４３０のフレームＣＬＫ分
だけ送信する。それと同時に、セカンダリ側Ｉｒ−ＤＡ
インタフェース２０から受信しプライマリ側Ｉ．４３０
インタフェース１１に受信データとして渡す。
【００２３】ここで、図３は図１中のセカンダリ側デー
タ伝送装置の動作を示すフローチャートである。
タ伝送装置の動作を示すフローチャートである。
【００２４】セカンダリ側データ伝送装置２のセカンダ
リ側Ｉ．４３０インタフェース２１はセカンダリ側Ｉ．
４３０網に対して下位レイヤを張っておく。プライマリ
側データ伝送装置１とのネゴシエーションで決めたＩ．
４３０のフレームＣＬＫ数に基づいて（ステップＳ３
１）、一回のＩｒのフレーム伝送でカウントされるべき
ＣＬＫカウンタ２５の値を、セカンダリ側ＣＰＵ２２は
認識しておく（ステップＳ３２）。それと同時にＤ／Ａ
コンバータ２３に対してその値となるようにデータを設
定する。以上がセカンダリ側における初期設定動作であ
る。
リ側Ｉ．４３０インタフェース２１はセカンダリ側Ｉ．
４３０網に対して下位レイヤを張っておく。プライマリ
側データ伝送装置１とのネゴシエーションで決めたＩ．
４３０のフレームＣＬＫ数に基づいて（ステップＳ３
１）、一回のＩｒのフレーム伝送でカウントされるべき
ＣＬＫカウンタ２５の値を、セカンダリ側ＣＰＵ２２は
認識しておく（ステップＳ３２）。それと同時にＤ／Ａ
コンバータ２３に対してその値となるようにデータを設
定する。以上がセカンダリ側における初期設定動作であ
る。
【００２５】Ｄ／Ａコンバータ２３はセカンダリ側ＣＰ
Ｕ２２からのデータに基づきＶＣＯ２４に対して制御電
圧を出力する。フレームＣＬＫ生成部２６はＶＣＯ２４
からのＣＬＫでセカンダリ側Ｉ．４３０インタフェース
２１にフレームＣＬＫを生成して供給する。
Ｕ２２からのデータに基づきＶＣＯ２４に対して制御電
圧を出力する。フレームＣＬＫ生成部２６はＶＣＯ２４
からのＣＬＫでセカンダリ側Ｉ．４３０インタフェース
２１にフレームＣＬＫを生成して供給する。
【００２６】先のプライマリ側データ伝送装置１からの
Ｉｒのデータを受けて、セカンダリ側Ｉｒ−ＤＡインタ
フェース２０が有効受信割込みをセカンダリ側ＣＰＵ２
２にかけたとき（ステップＳ３３→Ｓ３４）、セカンダ
リ側ＣＰＵ２２はＣＬＫカウンタ２５の値を読込む。ま
た、セカンダリ側Ｉｒ−ＤＡインタフェース２０はプラ
イマリ側データ伝送装置１から受けたデータをセカンダ
リ側Ｉ．４３０インタフェース２１に送出する。それと
同時に前回の送信からためて置いたセカンダリ側Ｉ．４
３０インタフェース２１からの送信データをプライマリ
側Ｉｒ−ＤＡインタフェース１２に対して送信する。
Ｉｒのデータを受けて、セカンダリ側Ｉｒ−ＤＡインタ
フェース２０が有効受信割込みをセカンダリ側ＣＰＵ２
２にかけたとき（ステップＳ３３→Ｓ３４）、セカンダ
リ側ＣＰＵ２２はＣＬＫカウンタ２５の値を読込む。ま
た、セカンダリ側Ｉｒ−ＤＡインタフェース２０はプラ
イマリ側データ伝送装置１から受けたデータをセカンダ
リ側Ｉ．４３０インタフェース２１に送出する。それと
同時に前回の送信からためて置いたセカンダリ側Ｉ．４
３０インタフェース２１からの送信データをプライマリ
側Ｉｒ−ＤＡインタフェース１２に対して送信する。
【００２７】次に、ＣＬＫカウンタの値と設定された値
とが一致するか判断される（ステップＳ３４）。セカン
ダリ側ＣＰＵ２２は読んだ値が、設定された値と同一だ
ったとき前回Ｄ／Ａコンバータ２３に書込んだ値と同じ
値をＤ／Ａコンバータ２３に書込む（ステップＳ３
７）。
とが一致するか判断される（ステップＳ３４）。セカン
ダリ側ＣＰＵ２２は読んだ値が、設定された値と同一だ
ったとき前回Ｄ／Ａコンバータ２３に書込んだ値と同じ
値をＤ／Ａコンバータ２３に書込む（ステップＳ３
７）。
【００２８】また、ＣＬＫカウンタ２５の値が設定され
た値より多かったときには、ＣＬＫが速いということで
あるため、ＶＣＯ２４のＣＬＫの値がずれた分遅くなる
ようにＤ／Ａコンバータ２３に対してデータを書込む
（ステップＳ３６）。同様にＣＬＫカウンタ２５の値が
少なかったときには、ＣＬＫが遅いということであるた
めＶＣＯ２４のＣＬＫの値がずれた分速くなるようにＤ
／Ａコンバータ２３に対してデータを書込む（ステップ
Ｓ３５）。以上がセカンダリ側における常時制御動作で
ある。
た値より多かったときには、ＣＬＫが速いということで
あるため、ＶＣＯ２４のＣＬＫの値がずれた分遅くなる
ようにＤ／Ａコンバータ２３に対してデータを書込む
（ステップＳ３６）。同様にＣＬＫカウンタ２５の値が
少なかったときには、ＣＬＫが遅いということであるた
めＶＣＯ２４のＣＬＫの値がずれた分速くなるようにＤ
／Ａコンバータ２３に対してデータを書込む（ステップ
Ｓ３５）。以上がセカンダリ側における常時制御動作で
ある。
【００２９】以上の動作を繰返し行い、プライマリ側デ
ータ伝送装置１とセカンダリ側データ伝送装置２のＩ．
４３０インタフェースの動作ＣＬＫを一致させるのであ
る。これにより、プライマリ−セカンダリ間でデータの
スリップが発生しないのである。また、クロックの同期
によってデータのスリップが発生せず、バッファへの蓄
積及び再送が無くなることにより、連続した無限長のデ
ータを伝送できるのである。
ータ伝送装置１とセカンダリ側データ伝送装置２のＩ．
４３０インタフェースの動作ＣＬＫを一致させるのであ
る。これにより、プライマリ−セカンダリ間でデータの
スリップが発生しないのである。また、クロックの同期
によってデータのスリップが発生せず、バッファへの蓄
積及び再送が無くなることにより、連続した無限長のデ
ータを伝送できるのである。
【００３０】ここで、Ｄ／Ａコンバータ２３は、図４に
記載されているように、ＣＰＵ２２から送られてくるデ
ータを保持するラッチ２３ａと、このラッチ２３ａの出
力をアナログ電圧に変換するＤ／Ａ変換部２３ｂとを含
んで構成されている。この場合、例えば、０〜５Ｖのア
ナログ電圧を１２ｂｉｔで表現するものとすれば、ＣＰ
Ｕ２２から出力される１２ｂｉｔのデータを一旦ラッチ
２３ａに保持し、この保持出力データをＤ／Ａ変換部２
３ｂでアナログ電圧に変換するのである。
記載されているように、ＣＰＵ２２から送られてくるデ
ータを保持するラッチ２３ａと、このラッチ２３ａの出
力をアナログ電圧に変換するＤ／Ａ変換部２３ｂとを含
んで構成されている。この場合、例えば、０〜５Ｖのア
ナログ電圧を１２ｂｉｔで表現するものとすれば、ＣＰ
Ｕ２２から出力される１２ｂｉｔのデータを一旦ラッチ
２３ａに保持し、この保持出力データをＤ／Ａ変換部２
３ｂでアナログ電圧に変換するのである。
【００３１】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３２】図５を参照すると、セカンダリ側データ伝
送装置２は、プライマリ側とＩｒのデータ送受を行うセ
カンダリ側Ｉｒ−ＤＡインタフェース２０と、セカンダ
リ側Ｉ．４３０インターフェースとデータの送受信をす
るセカンダリ側Ｉ．４３０インタフェース２１と、Ｉｒ
の有効受信割込みによって起動しセカンダリ側のＣＬＫ
制御及びデータ伝送制御を行うセカンダリ側ＣＰＵ２２
と、セカンダリ側Ｉ．４３０のＣＬＫの発振元になるＶ
ＣＯ２４と、ＶＣＯを制御するＤ／Ａコンバータ２３
と、ＶＣＯのＣＬＫからセカンダリ側Ｉ．４３０インタ
フェース２１のクロックを生成するフレームＣＬＫ生成
部２６と、ＶＣＯのクロックをカウントするＣＬＫカウ
ンタ２５と、ＣＬＫカウント値を一時保持するメモリ２
７と有効受信割込みが正常に来たかを監視する割込みタ
イミング監視タイマ２８とで構成している。
送装置２は、プライマリ側とＩｒのデータ送受を行うセ
カンダリ側Ｉｒ−ＤＡインタフェース２０と、セカンダ
リ側Ｉ．４３０インターフェースとデータの送受信をす
るセカンダリ側Ｉ．４３０インタフェース２１と、Ｉｒ
の有効受信割込みによって起動しセカンダリ側のＣＬＫ
制御及びデータ伝送制御を行うセカンダリ側ＣＰＵ２２
と、セカンダリ側Ｉ．４３０のＣＬＫの発振元になるＶ
ＣＯ２４と、ＶＣＯを制御するＤ／Ａコンバータ２３
と、ＶＣＯのＣＬＫからセカンダリ側Ｉ．４３０インタ
フェース２１のクロックを生成するフレームＣＬＫ生成
部２６と、ＶＣＯのクロックをカウントするＣＬＫカウ
ンタ２５と、ＣＬＫカウント値を一時保持するメモリ２
７と有効受信割込みが正常に来たかを監視する割込みタ
イミング監視タイマ２８とで構成している。
【００３３】次に、図５中のセカンダリ側データ伝送装
置２の動作について、図６のフローチャートを参照して
説明する。
置２の動作について、図６のフローチャートを参照して
説明する。
【００３４】セカンダリ側データ伝送装置２のセカンダ
リ側Ｉ．４３０インタフェース２１はセカンダリ側Ｉ．
４３０網に対して下位レイヤを張っておく。プライマリ
側データ伝送装置１とのネゴシエーションで決めたＩ．
４３０のフレームＣＬＫ数に基づいて（ステップＳ５
１）、一回のＩｒのフレーム伝送でカウントされるべき
ＣＬＫカウンタ２５の値をセカンダリ側ＣＰＵ２２は認
識しておく（ステップＳ５２）。それと同時にＤ／Ａコ
ンバータ２３に対してその値となるようにデータを設定
するためのデータをメモリ２７に書込む。以上がセカン
ダリ側における初期設定動作である。
リ側Ｉ．４３０インタフェース２１はセカンダリ側Ｉ．
４３０網に対して下位レイヤを張っておく。プライマリ
側データ伝送装置１とのネゴシエーションで決めたＩ．
４３０のフレームＣＬＫ数に基づいて（ステップＳ５
１）、一回のＩｒのフレーム伝送でカウントされるべき
ＣＬＫカウンタ２５の値をセカンダリ側ＣＰＵ２２は認
識しておく（ステップＳ５２）。それと同時にＤ／Ａコ
ンバータ２３に対してその値となるようにデータを設定
するためのデータをメモリ２７に書込む。以上がセカン
ダリ側における初期設定動作である。
【００３５】Ｄ／Ａコンバータ２３はメモリ２７のデー
タに基づきＶＣＯ２４に対して制御電圧を出力する。フ
レームＣＬＫ生成部２６はＶＣＯ２４からのＣＬＫでセ
カンダリ側Ｉ．４３０インタフェース２１にフレームＣ
ＬＫを生成して供給する。
タに基づきＶＣＯ２４に対して制御電圧を出力する。フ
レームＣＬＫ生成部２６はＶＣＯ２４からのＣＬＫでセ
カンダリ側Ｉ．４３０インタフェース２１にフレームＣ
ＬＫを生成して供給する。
【００３６】先のプライマリ側データ伝送装置１からの
Ｉｒのデータを受けて、セカンダリ側Ｉｒ−ＤＡインタ
フェース２０が有効受信割込みをセカンダリ側ＣＰＵ２
２にかけたとき（ステップＳ５３→Ｓ５４）、セカンダ
リ側ＣＰＵ２２はＣＬＫカウンタ２５の値を読込む（ス
テップＳ５３）。またセカンダリ側Ｉｒ−ＤＡインタフ
ェース２０はプライマリ側データ伝送装置１から受けた
データをセカンダリ側Ｉ．４３０インタフェース２１に
送出する。それと同時に、前回の送信からためて置いた
セカンダリ側Ｉ．４３０インタフェース２１からの送信
データをプライマリ側Ｉｒ−ＤＡインタフェース１２に
対して送信する（ステップＳ５５）。
Ｉｒのデータを受けて、セカンダリ側Ｉｒ−ＤＡインタ
フェース２０が有効受信割込みをセカンダリ側ＣＰＵ２
２にかけたとき（ステップＳ５３→Ｓ５４）、セカンダ
リ側ＣＰＵ２２はＣＬＫカウンタ２５の値を読込む（ス
テップＳ５３）。またセカンダリ側Ｉｒ−ＤＡインタフ
ェース２０はプライマリ側データ伝送装置１から受けた
データをセカンダリ側Ｉ．４３０インタフェース２１に
送出する。それと同時に、前回の送信からためて置いた
セカンダリ側Ｉ．４３０インタフェース２１からの送信
データをプライマリ側Ｉｒ−ＤＡインタフェース１２に
対して送信する（ステップＳ５５）。
【００３７】次に、ＣＬＫカウンタの値と設定された値
とが一致するか判断される（ステップＳ５６）。セカン
ダリ側ＣＰＵ２２は読んだ値が、設定された値と同一だ
ったとき前回メモリ２７に書込んだ値と同じ値を書込む
（ステップＳ６１）。
とが一致するか判断される（ステップＳ５６）。セカン
ダリ側ＣＰＵ２２は読んだ値が、設定された値と同一だ
ったとき前回メモリ２７に書込んだ値と同じ値を書込む
（ステップＳ６１）。
【００３８】また、ＣＬＫカウンタ２５の値が設定され
た値より多かったときには、ＣＬＫが速いということで
あるため、ＶＣＯ２４のＣＬＫの値がずれた分遅くなる
ようにメモリ２７に対してデータを書込みＤ／Ａコンバ
ータ２３を制御する（ステップＳ６０）。同様にＣＬＫ
カウンタ２５の値が少なかったときには、ＣＬＫが遅い
ということであるためＶＣＯ２４のＣＬＫの値がずれた
分速くなるようにメモリ２７に対してデータを書込みＤ
／Ａコンバータ２３を制御する（ステップＳ５９）。以
上がセカンダリ側における常時制御動作である。以上が
セカンダリ側における常時制御動作である。
た値より多かったときには、ＣＬＫが速いということで
あるため、ＶＣＯ２４のＣＬＫの値がずれた分遅くなる
ようにメモリ２７に対してデータを書込みＤ／Ａコンバ
ータ２３を制御する（ステップＳ６０）。同様にＣＬＫ
カウンタ２５の値が少なかったときには、ＣＬＫが遅い
ということであるためＶＣＯ２４のＣＬＫの値がずれた
分速くなるようにメモリ２７に対してデータを書込みＤ
／Ａコンバータ２３を制御する（ステップＳ５９）。以
上がセカンダリ側における常時制御動作である。以上が
セカンダリ側における常時制御動作である。
【００３９】以上の動作を繰返し行い、プライマリ側デ
ータ伝送装置１とセカンダリ側データ伝送装置２との
Ｉ．４３０インタフェースの動作ＣＬＫを一致させる。
ータ伝送装置１とセカンダリ側データ伝送装置２との
Ｉ．４３０インタフェースの動作ＣＬＫを一致させる。
【００４０】ここで、プライマリ側データ伝送装置１と
セカンダリ側データ伝送装置２間のＩｒ伝送上で遮断等
により伝送不具合が発生したとき、セカンダリ側データ
伝送装置２の割込みタイミング監視タイマ２８はＩｒの
有効受信割込みが入らないためタイムアウトする（ステ
ップＳ５３→Ｓ５７）。割込みタイミング監視タイマ２
８はタイムアウトしたことをセカンダリ側ＣＰＵ２２に
伝え、セカンダリ側ＣＰＵ２２はメモリ２７に保持され
ている過去のデータを読込みその平均値をＤ／Ａコンバ
ータ２３の制御データとしてメモリ２７に書込む（ステ
ップＳ５７→Ｓ５８）。
セカンダリ側データ伝送装置２間のＩｒ伝送上で遮断等
により伝送不具合が発生したとき、セカンダリ側データ
伝送装置２の割込みタイミング監視タイマ２８はＩｒの
有効受信割込みが入らないためタイムアウトする（ステ
ップＳ５３→Ｓ５７）。割込みタイミング監視タイマ２
８はタイムアウトしたことをセカンダリ側ＣＰＵ２２に
伝え、セカンダリ側ＣＰＵ２２はメモリ２７に保持され
ている過去のデータを読込みその平均値をＤ／Ａコンバ
ータ２３の制御データとしてメモリ２７に書込む（ステ
ップＳ５７→Ｓ５８）。
【００４１】このことで、データ遮断中もセカンダリ側
Ｉ．４３０ＣＬＫが大きくずれることを防ぐ。
Ｉ．４３０ＣＬＫが大きくずれることを防ぐ。
【００４２】なお、上述した各実施形態においては、Ｉ
ｒ伝送を行う場合について説明したが、この伝送に限ら
ずフレーム伝送を行うデータ通信で伝送単位が一定な伝
送について本発明を適用できることは明らかである。も
っとも、Ｉｒ伝送の場合には、プライマリ−セカンダリ
間で通信を始める前にネゴシエーション上で伝送するフ
レーム数を決定するようになっているので、そのフレー
ム数を決定する手順を追加する必要はないというメリッ
トがある。
ｒ伝送を行う場合について説明したが、この伝送に限ら
ずフレーム伝送を行うデータ通信で伝送単位が一定な伝
送について本発明を適用できることは明らかである。も
っとも、Ｉｒ伝送の場合には、プライマリ−セカンダリ
間で通信を始める前にネゴシエーション上で伝送するフ
レーム数を決定するようになっているので、そのフレー
ム数を決定する手順を追加する必要はないというメリッ
トがある。
【００４３】ところで、本システムにおいては、プライ
マリ側装置とセカンダリ側装置との間でクロックが伝送
されていることになる。すなわち、プライマリ側装置か
らセカンダリ側装置に対して所定周期毎にデータ伝送を
行うことにより、プライマリ側装置のクロックを伝送し
ているのである。そして、プライマリ側装置は予め定め
られたクロックを基に予め定められた周期でデータ伝送
を行い、セカンダリ側装置はデータ伝送に応答してその
データ伝送のタイミングと自装置内の計時値との誤差に
応じて自装置内のクロックを補正するのである。さら
に、プライマリ側装置は自装置内のカウンタのカウント
値が所定値になったときにデータ伝送を行い、セカンダ
リ側装置は自装置内カウンタのカウント値とデータ伝送
の発生時点における基準カウント値との誤差に応じて自
装置内のクロックを補正するのである。
マリ側装置とセカンダリ側装置との間でクロックが伝送
されていることになる。すなわち、プライマリ側装置か
らセカンダリ側装置に対して所定周期毎にデータ伝送を
行うことにより、プライマリ側装置のクロックを伝送し
ているのである。そして、プライマリ側装置は予め定め
られたクロックを基に予め定められた周期でデータ伝送
を行い、セカンダリ側装置はデータ伝送に応答してその
データ伝送のタイミングと自装置内の計時値との誤差に
応じて自装置内のクロックを補正するのである。さら
に、プライマリ側装置は自装置内のカウンタのカウント
値が所定値になったときにデータ伝送を行い、セカンダ
リ側装置は自装置内カウンタのカウント値とデータ伝送
の発生時点における基準カウント値との誤差に応じて自
装置内のクロックを補正するのである。
【００４４】この場合、セカンダリ側装置におけるクロ
ックの補正は、誤差に対応する誤差データをＤ／Ａ変換
器で電圧値に変換し、この変換後の電圧値を制御電圧と
する電圧制御発振器の発振周波数に応じて自装置内のク
ロックを生成する。また、第２の実施形態においては、
セカンダリ側装置はデータ伝送夫々に対応する誤差デー
タを順次保持しておき、プライマリ側装置からセカンダ
リ側装置に対するデータ伝送が途絶えたときこの保持さ
れている誤差データの平均値をＤ／Ａ変換器によって電
圧値に変換するようにしているのである。
ックの補正は、誤差に対応する誤差データをＤ／Ａ変換
器で電圧値に変換し、この変換後の電圧値を制御電圧と
する電圧制御発振器の発振周波数に応じて自装置内のク
ロックを生成する。また、第２の実施形態においては、
セカンダリ側装置はデータ伝送夫々に対応する誤差デー
タを順次保持しておき、プライマリ側装置からセカンダ
リ側装置に対するデータ伝送が途絶えたときこの保持さ
れている誤差データの平均値をＤ／Ａ変換器によって電
圧値に変換するようにしているのである。
【００４５】以上のように、同期データの伝送を、非同
期データ伝送部を介して行う場合、従来装置ではデータ
スリップ分のバッファを設けたり、スリップしたフレー
ム分のデータの再送を行って転送していたのに対し、本
発明ではプライマリ側のＣＬＫをセカンダリ側に伝送
し、そのＣＬＫに同期して動作することにより、スリッ
プや再送の起こらない伝送を行っているのである。これ
により、連続した無限長データの伝送を行えるようにし
ているのである。
期データ伝送部を介して行う場合、従来装置ではデータ
スリップ分のバッファを設けたり、スリップしたフレー
ム分のデータの再送を行って転送していたのに対し、本
発明ではプライマリ側のＣＬＫをセカンダリ側に伝送
し、そのＣＬＫに同期して動作することにより、スリッ
プや再送の起こらない伝送を行っているのである。これ
により、連続した無限長データの伝送を行えるようにし
ているのである。
【００４６】
【発明の効果】以上説明したように本発明は、プライマ
リ−セカンダリ間のＩ．４３０伝送クロックを同期させ
ることにより、プライマリ−セカンダリ間でデータのス
リップが発生しないという効果がある。また、クロック
の同期によってデータのスリップが発生せず、バッファ
への蓄積及び再送が無くなることにより、連続した無限
長のデータを伝送できるという効果がある。
リ−セカンダリ間のＩ．４３０伝送クロックを同期させ
ることにより、プライマリ−セカンダリ間でデータのス
リップが発生しないという効果がある。また、クロック
の同期によってデータのスリップが発生せず、バッファ
への蓄積及び再送が無くなることにより、連続した無限
長のデータを伝送できるという効果がある。
【図１】本発明の第１の実施の形態によるデータ伝送シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図２】図１中のプライマリ側伝送装置の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
【図３】図１中のセカンダリ側伝送装置の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
【図４】図１中のＤ／Ａコンバータの内部構成例を示す
ブロック図である。
ブロック図である。
【図５】本発明の第２の実施の形態によるデータ伝送シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図６】図５中のセカンダリ側伝送装置の動作を説明す
るためのフローチャートである。
るためのフローチャートである。
１ プライマリ側データ伝送装置 ２ セカンダリ側データ伝送装置 １１ プライマリ側Ｉ．４３０インタフェース １２ プライマリ側Ｉｒ−ＤＡインタフェース １３ Ｉｒ送信タイミング生成部 １４ プライマリ側ＣＰＵ ２０ セカンダリ側Ｉｒ−ＤＡインタフェース ２１ セカンダリ側Ｉ．４３０インタフェース ２２ セカンダリ側ＣＰＵ ２３ Ｄ／Ａコンバータ ２４ ＶＣＯ ２５ ＣＬＫカウンタ ２６ フレームＣＬＫ生成部 ２７ メモリ ２８ 割込みタイミング監視タイマ
Claims (14)
- 【請求項１】 プライマリ側装置とセカンダリ側装置と
を含むデータ伝送システムであって、前記プライマリ側
装置のクロックを前記セカンダリ側装置に伝送するよう
にしたことを特徴とするデータ伝送システム。 - 【請求項２】 前記プライマリ側装置のクロックは、前
記プライマリ側装置から前記セカンダリ側装置に対して
所定周期毎にデータ伝送を行うことによって伝送される
ことを特徴とする請求項１記載のデータ伝送システム。 - 【請求項３】 プライマリ側装置とセカンダリ側装置と
を含むデータ伝送システムであって、前記プライマリ側
装置は予め定められたクロックを基に予め定められた周
期で通知を行う通知手段を含み、前記セカンダリ側装置
は前記通知に応答して該通知のタイミングと自装置内の
計時値との誤差に応じて自装置内のクロックを補正する
クロック補正手段を含むことを特徴とするデータ伝送シ
ステム。 - 【請求項４】 前記通知は、前記プライマリ側装置から
前記セカンダリ側装置に対するデータ伝送によって行わ
れることを特徴とする請求項３記載のデータ伝送システ
ム。 - 【請求項５】 前記通知手段は第１のカウンタを含み、
このカウント値が所定値になったときに前記データ伝送
を行い、前記クロック補正手段は第２のカウンタを含
み、このカウント値と前記データ伝送の発生時点におけ
る基準カウント値との誤差に応じて自装置内のクロック
を補正することを特徴とする請求項４記載のデータ伝送
システム。 - 【請求項６】 前記クロック補正手段は、前記誤差に対
応する誤差データを電圧値に変換するＤ／Ａ変換手段
と、この変換後の電圧値を制御電圧とし該制御電圧に応
じて発振周波数が変化する電圧制御発振器とを含み、前
記電圧制御発振器の発振周波数に応じて前記自装置内の
クロックを生成することを特徴とする請求項５記載のデ
ータ伝送システム。 - 【請求項７】 前記セカンダリ側装置は前記データ伝送
夫々に対応する前記誤差データを順次保持する記憶手段
を更に含み、前記プライマリ側装置から前記セカンダリ
側装置に対するデータ伝送が途絶えたとき前記記憶手段
に保持されている誤差データの平均値を前記Ｄ／Ａ変換
手段によって電圧値に変換するようにしたことを特徴と
する請求項６記載のデータ伝送システム。 - 【請求項８】 前記クロックは、Ｉ．４３０のクロック
であることを特徴とする請求項１〜７のいずれかに記載
のデータ伝送システム。 - 【請求項９】 プライマリ側装置とセカンダリ側装置と
を含むデータ伝送システムにおけるクロック伝送方法で
あって、前記プライマリ側装置から前記セカンダリ側装
置に対して所定周期毎にデータ伝送を行うことにより、
前記プライマリ側装置のクロックを伝送することを特徴
とするクロック伝送方法。 - 【請求項１０】 前記プライマリ側装置は予め定められ
たクロックを基に予め定められた周期で前記データ伝送
を行い、前記セカンダリ側装置は前記データ伝送に応答
して該データ伝送のタイミングと自装置内の計時値との
誤差に応じて自装置内のクロックを補正することを特徴
とする請求項９記載のクロック伝送方法。 - 【請求項１１】 前記プライマリ側装置は第１のカウン
タのカウント値が所定値になったときに前記データ伝送
を行い、前記セカンダリ側装置は第２のカウンタのカウ
ント値と前記データ伝送の発生時点における基準カウン
ト値との誤差に応じて自装置内のクロックを補正するこ
とを特徴とする請求項１０記載のクロック伝送方法。 - 【請求項１２】 前記セカンダリ側装置におけるクロッ
クの補正は、前記誤差に対応する誤差データをＤ／Ａ変
換器で電圧値に変換し、この変換後の電圧値を制御電圧
とする電圧制御発振器の発振周波数に応じて前記自装置
内のクロックを生成することを特徴とする請求項１０又
は１１記載のクロック伝送方法。 - 【請求項１３】 前記セカンダリ側装置は前記データ伝
送夫々に対応する前記誤差データを順次保持しておき、
前記プライマリ側装置から前記セカンダリ側装置に対す
るデータ伝送が途絶えたときこの保持されている誤差デ
ータの平均値を前記Ｄ／Ａ変換器によって電圧値に変換
するようにしたことを特徴とする請求項１２記載のクロ
ック伝送方法。 - 【請求項１４】 前記クロックは、Ｉ．４３０のクロッ
クであることを特徴とする請求項９〜１３のいずれかに
記載のデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017828A JP2000216760A (ja) | 1999-01-27 | 1999-01-27 | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11017828A JP2000216760A (ja) | 1999-01-27 | 1999-01-27 | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216760A true JP2000216760A (ja) | 2000-08-04 |
Family
ID=11954584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11017828A Pending JP2000216760A (ja) | 1999-01-27 | 1999-01-27 | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216760A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2375934A (en) * | 2001-01-03 | 2002-11-27 | Vtech Communications Ltd | System clock synchronisation using a phase-locked loop (PLL) |
| KR20030048164A (ko) * | 2001-12-11 | 2003-06-19 | 삼성전자주식회사 | 비동기 방식 부호분할 이동통신 시스템에서 프레임 계수방법 |
| GB2401764A (en) * | 2001-01-03 | 2004-11-17 | Vtech Communications Ltd | System clock synchronisation using a phase-locked loop (PLL) |
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06303254A (ja) * | 1993-04-19 | 1994-10-28 | Matsushita Electric Ind Co Ltd | ソースクロック再生回路 |
| JPH10256900A (ja) * | 1997-03-13 | 1998-09-25 | Toyo Commun Equip Co Ltd | デジタルプロセッシングｐｌｌ |
-
1999
- 1999-01-27 JP JP11017828A patent/JP2000216760A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06303254A (ja) * | 1993-04-19 | 1994-10-28 | Matsushita Electric Ind Co Ltd | ソースクロック再生回路 |
| JPH10256900A (ja) * | 1997-03-13 | 1998-09-25 | Toyo Commun Equip Co Ltd | デジタルプロセッシングｐｌｌ |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7027424B1 (en) | 2000-05-24 | 2006-04-11 | Vtech Communications, Ltd. | Method for avoiding interference in a digital communication system |
| GB2375934A (en) * | 2001-01-03 | 2002-11-27 | Vtech Communications Ltd | System clock synchronisation using a phase-locked loop (PLL) |
| GB2375934B (en) * | 2001-01-03 | 2004-10-20 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| GB2401764A (en) * | 2001-01-03 | 2004-11-17 | Vtech Communications Ltd | System clock synchronisation using a phase-locked loop (PLL) |
| US6912260B2 (en) | 2001-01-03 | 2005-06-28 | Vtech Communications, Ltd. | System clock synchronization using phase-locked loop |
| GB2401764B (en) * | 2001-01-03 | 2005-06-29 | Vtech Communications Ltd | System clock synchronisation using phase-locked loop |
| KR20030048164A (ko) * | 2001-12-11 | 2003-06-19 | 삼성전자주식회사 | 비동기 방식 부호분할 이동통신 시스템에서 프레임 계수방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5717240B2 (ja) | 通信システム及び通信装置 | |
| US6959017B2 (en) | Synchronizing system using IEEE 1394 serial bus standard | |
| KR100655625B1 (ko) | 무선 네트워크 | |
| WO2011116699A1 (zh) | 一种时钟同步的方法、装置和系统 | |
| JPH0758982B2 (ja) | 非同期デ−タのブロックモード伝送方法及びデ−タユニツト | |
| CN1878054B (zh) | Ip网络传送基站用时钟参考的装置和方法 | |
| US20100179673A1 (en) | Multitrack recorder and synchronous recording method using a plurality of multitrack recorders | |
| WO2008145053A1 (fr) | Procédé de synchronisation d'horloge réseau d'un réseau de communication sans fil à courte portée | |
| JP2001326626A (ja) | 同期のための方法、モジュール、およびプログラムモジュール | |
| JP2000216800A (ja) | デ―タ中継装置および方法、並びに提供媒体 | |
| JP2000216760A (ja) | デ―タ伝送システム及びそのシステムにおけるクロック伝送方法 | |
| JP4404967B2 (ja) | エア・フレーム同期 | |
| JP3950847B2 (ja) | クロック同期システムおよびクロック同期方法 | |
| US7359367B2 (en) | Device for preventing erroneous synchronization in wireless communication apparatus | |
| JP3499818B2 (ja) | タイムスタンプのオフセット調整方法及びそれを用いたパケット伝送装置 | |
| JP2897684B2 (ja) | 無線送受信装置 | |
| KR100597436B1 (ko) | 무선 1394 시스템의 사이클 타임 동기화 장치 및 그 방법 | |
| JP6845522B2 (ja) | 情報通信システム、情報通信装置 | |
| JPH07123319B2 (ja) | 送受信システム | |
| JP2001244919A (ja) | データ伝送装置 | |
| JP3801043B2 (ja) | データ受信装置及び方法 | |
| JP5712855B2 (ja) | 光通信システム、光通信システムの制御方法および宅側装置 | |
| JP2517190B2 (ja) | ワイヤレスリモコン給湯機 | |
| JP2766838B2 (ja) | 時刻データ受信装置 | |
| JP2766837B2 (ja) | 時刻データ送信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040622 |