JP2000294803A

JP2000294803A - 半導体装置

Info

Publication number: JP2000294803A
Application number: JP30851699A
Authority: JP
Inventors: Shinichi Jinbo; 信一神保; Tomoyuki Yamazaki; 智幸山崎; Jun Saito; 順齋藤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-11-05
Filing date: 1999-10-29
Publication date: 2000-10-20
Anticipated expiration: 2019-10-29
Also published as: JP4960540B2

Abstract

(57)【要約】【課題】電界集中が発生しにくく、信頼性の高い耐圧構
造を有する半導体装置を提供すること。【解決手段】ｐ基板１０の表面層にＮ_well層９を形成
し、Ｎ_well層９の表面層にｎ形の高電位領域８、ｐ形の
低電位領域１２およびＰ_offset領域１４を形成し、ｐ基
板１０の表面側には、絶縁酸化膜１８を介して、第１導
電形薄膜層４と第２導電形薄膜層５の繰り返しからなる
渦巻き状薄膜層６を形成し、ｐ基板１０の裏面側には、
裏面側電極１１を形成する。この構造において、低電位
側電極３を基準にして、高電位側電極２に正電位Ｖ_Sを
印加すると、渦巻き状の薄膜層６の高電位側電極２と接
続する端にも電位Ｖ_Sが印加され、この渦巻き状の薄膜
層には均一な電位分布が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プレーナ型の横
型および縦型の半導体装置に関し、特に、その半導体装
置の耐圧構造に関する。

【０００２】

【従来の技術】バイポーラトランジスタ、パワーＭＯＳ
ＦＥＴおよびＩＧＢＴ（絶縁ゲート型バイポーラトラン
ジスタ）に代表されるパワーデバイスにおいて、数十か
ら数千ボルトの耐圧構造（耐圧をもつ箇所の構造）が必
要とされる。また、これらのパワーデバイスを駆動する
ために、近年、高耐圧ＩＣの開発が盛んに行われ、この
高耐圧ＩＣもまたパワーデバイスと同等の耐圧が要求さ
れる。

【０００３】図７は、ＤｏｕｂｌｅＲＥＳＵＲＦ構造
と抵抗性フィールドプレート構造を組み合わせた構造
で、同図（ａ）は要部断面図で、同図（ｂ）は電位分布
である。この耐圧構造は、高耐圧ＩＣの代表的な構造で
ある。図７（ａ）において、ｐ基板３５の表面層にＮ
_well領域３４が設けられている。このＮ_well領域３４の
表面層に高電位領域３３、低電位領域３７およびＰ_offs
_et領域３９がそれぞれ形成されている。高電位領域３３
上と低電位領域３７上には、高電位側電極３２と低電位
側電極３８がそれぞれ形成され、ｐ基板３５上に形成さ
れる絶縁酸化膜４１上に高比抵抗の抵抗性フィールドプ
レートである薄膜抵抗層４０が形成され、この薄膜抵抗
層４０により高電位側電極３２と低電位側電極３８とが
電気的に接続されている。また、低電位側電極３８と裏
面側電極３６は、ｐ基板３５の終端部で電気的に接続し
ている。尚、３５ａはｐ基板層である。

【０００４】図７（ｂ）において、低電位側電極３８を
基準（例えば、ＧＮＤ）として、高電位側電極３２に正
電位Ｖ_Sを印加したときの、チップ表面の電位分布の様
子を図示している。電位分布は抵抗性フィールドプレー
ト４０の両端面付近で歪みが大きく、電界が集中してい
る。そのために、この個所で耐圧が低下する。

【０００５】図８は半導体内部の空乏層の拡がりを示し
た図である。図８の空乏層の拡がりを示した半導体装置
の要部断面図は、図７（ａ）の要部断面図と同一であ
る。従って、図中の符号は図７（ａ）と同じである。図
８において、低電位側電極３８と裏面側電極３６を基準
にして、高電位側電極３２に正電位Ｖ_Sが印加される
と、逆バイアスが印加される２つのｐｎ接合から空乏層
４７、４８が拡張していく。

【０００６】１つのｐｎ接合は、Ｎ_well領域３４とＰ
_offset領域３９、低電位領域３７のｐｎ接合であり、も
う一つのｐｎ接合は、Ｎ_well領域３４とｐ基板３５のｐ
ｎ接合である。一般的に、絶縁酸化膜４１と半導体界面
の固定電荷の影響で、半導体表面の空乏層内部には電界
の集中が起き易く、これがデバイスの破壊につながる。

【０００７】抵抗性フィールドプレート構造は、高電位
側電極３２に電位Ｖ_Sを印加すると、薄膜抵抗層４０に
も電位Ｖ_Sが印加され、薄膜抵抗層４０には、電位Ｖ_S
と薄膜抵抗層４０の抵抗値に応じた電流が流れる。これ
によって、薄膜抵抗層４０に、均一な電位分布が生じれ
ば、この電位分布による電界が、絶縁酸化膜４１を介
し、半導体層に影響を及ぼし、半導体層表面の空乏層の
中の電界集中を緩和することができる。その結果、高い
耐圧を安定して確保することができる。

【０００８】従来の構造においては、高電位領域３３と
低電位領域３７との間に大きな漏れ電流が発生しないよ
うに、フィールドプレートである薄膜抵抗層４０には、
数ＭΩｃｍの高比抵抗の層、例えば、ノンドープアモル
ファスシリコンや酸素ドープポリシリコン（ＳＩＰＯ
Ｓ）が使用されてきた。しかしながら、数ＭΩｃｍの高
比抵抗の層を安定して形成することは、この層に入り込
む不純物を極めて小さく抑制しなければならず、製造は
極めて困難である。また、場所による比抵抗の値にばら
つきが発生しやすい。

【０００９】この薄膜抵抗層４０の抵抗値が低い場合に
は、抵抗値のばらつきは小さくなるが、大きな漏れ電流
が流れるため、発生損失が大きくなり、デバイスが破壊
し易くなる。また、抵抗値が高すぎる場合は、抵抗値の
ばらつきが発生して、漏れ電流は不均一に流れ易くな
り、高電位領域３３と低電位領域３７の間に、均一な電
位分布を形成することが困難となり、半導体層の空乏層
中に電界集中箇所が生じで、耐圧が低下する可能性があ
る。

【００１０】これらの問題点を解決するために、前記の
薄膜抵抗層４０の抵抗値を低くして、ばらつきを抑え、
この薄膜抵抗層４０を、島状のベース電極４３（高電位
側電極）とそれを取り囲む外周電極４４（低電位側電
極）との間に、渦巻き状に形成し、長い薄膜抵抗層（渦
巻き状の薄膜抵抗層４５）でベース電極４３と外周電極
４４を接続することで、抵抗値を増大させる、図９のよ
うな構造が特開平４−３３２１７３号公報に開示されて
いる。

【００１１】この構造では、渦巻き状の薄膜抵抗層４５
の比抵抗を小さくして、ばらつきを抑制し、渦巻き状の
薄膜抵抗層４５の端から端の間の抵抗値を大きくして、
漏れ電流を抑制している。また、ベース電極４３と外周
電極４４とを直線で結ぶ線上の電位分布は、渦巻き状の
薄膜抵抗層４５の渦巻きの回数分だけ、階段状に変化す
るが、回数を多くすれば、階段の落差は小さくなり、平
均的な電位勾配は一定となる。

【００１２】この構造によれば、外周電極４４とベース
電極４３を電気的に接続する渦巻き状の薄膜抵抗層４５
の比抵抗の値を、従来構造の抵抗性フィールドプレート
に比べ、低い値として実現できるというものである。こ
れによって、抵抗性フィールドプレートよりも抵抗値の
制御が容易になる利点を有する。

【００１３】

【発明が解決しようとする課題】しかし、この渦巻き状
の薄膜抵抗層４５を形成する場合、半導体装置のチップ
サイズが大きくなると、前記渦巻き状の薄膜抵抗層４５
の距離が長くなり、抵抗値が大きくなる。チップサイズ
によらず同一の漏れ電流を流すには、チップサイズが大
きくなると、渦巻き状の薄膜抵抗層４５の幅を広げる必
要があり、必然的に周辺に配置される耐圧構造の幅が大
きくなる。従って、同一の耐圧を有する半導体装置で
も、電流容量によって、つまり、活性領域の面積の変化
によって、耐圧構造の幅を変える必要がある。これは、
同一の耐圧系列の半導体装置を製作する場合、製造コス
ト上、不都合である。

【００１４】また、渦巻き状の薄膜抵抗層４５として採
用する薄膜の比抵抗の値が、比較的低い値に設定できる
ようになったとはいえ、まだまだ、均一な比抵抗の値を
渦巻き状の抵抗層に沿って、得ることは困難である。そ
のため、渦巻き状の薄膜抵抗層４５に場所によって抵抗
値のばらつきが発生して、耐圧構造部で局部的に電界が
集中し、素子耐圧の低下を招く。また、この抵抗値は温
度に対する変動が大きく、デバイスに、この渦巻き状の
抵抗層を用いることは、信頼性の確保の観点からも困難
である。

【００１５】また、ＵＳＰ５４７５２５８にパワーＭＯ
ＳＦＥＴのゲート・ドレイン間の絶縁膜上にツェナーダ
イオードを形成することが開示されているが、ソース・
ドレイン間の電位分布を均一化させるには、十分でな
い。また、ＵＳＰ５７２９０４４に、半導体基板内にｐ
領域、ｎ領域を設けて金属で接続し、ダイオードを直列
に形成することが開示されているが、このＵＳＰ５７２
９０４４の構造では、横型デバイスで広く適用されてい
るＲＥＳＵＲＦ構造との組合せは困難であり、従って、
横型デバイスには不向きである。

【００１６】また、ＵＳＰ５３８２８２５に、縦型デバ
イスを対象として、活性領域の外周部の不活性領域上
に、多数のダイオードを渦巻き状に直列接続することが
開示されている。このＵＳＰ５３８２８２５では、横型
デバイスで、しかも活性領域上にこの構造を配置するこ
とは開示されておらず、また、渦巻き状の直列ダイオー
ドの数は、素子に定格電圧になるように選定されてい
る。従って、定格電圧付近の電圧が素子に印加された場
合は、大きな漏れ電流が流れるという不都合を生じる。

【００１７】前記のことから、横型および縦型の双方の
半導体装置に適用できて、フィールドプレートの様な働
きをするダイオードを多数個直列した構造で、漏れ電流
が小さく、且つ、十分に電位分布の均一化が図れる耐圧
構造の提案は未だ成されていない。この発明の目的は、
前記の課題を解決して、電界集中が発生しにくく、信頼
性の高い耐圧構造を有する横型および縦型構造の半導体
装置を提供することにある。

【００１８】

【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上に形成された絶縁膜上に、互いに離
して形成された第１電極と第２電極とを有する半導体装
置において、両端がそれぞれ第１電極、第２電極に接続
され、且つ、第１電極を取り囲む渦巻き状の薄膜層が、
前記絶縁膜上に形成され、該渦巻き状の薄膜層の長手方
向に沿って、直列に複数個のｐｎダイオードが形成され
る構成とする。

【００１９】前記第１電極と前記第２電極との間の前記
半導体基板が、主電流が流れる活性領域となっていて、
その半導体基板上に前記絶縁膜を介して前記渦巻き状の
薄膜層が形成されている構成とする。前記薄膜層が、ポ
リシリコンで形成され、該ポリシリコンに第１導電形領
域と前記第２導電形領域が交互に複数個形成され、前記
第１導電形領域と前記第２導電形領域とでｐｎダイオー
ドが形成される構成とするとよい。

【００２０】前記薄膜層が、第１導電形ポリシリコンで
形成され、該第１導電形ポリシリコンに選択的に第２導
電形領域が、離して複数個形成され、前記第１導電形ポ
リシリコンで形成された第１導電形領域と前記第２導電
形領域が交互に複数個形成され、前記第１導電形領域と
前記第２導電形領域とでｐｎダイオードが形成される構
成とするとよい。

【００２１】前記ｐｎダイオードが、順直列もしくは逆
直列に前記薄膜層に形成されるとよい。前記ｐｎダイオ
ードがツェナーダイオードであると効果的である。前記
第１導電形領域および前記第２導電形領域の不純物濃度
が１×１０¹⁸ｃｍ ^-3以上であるとよい。

【００２２】前記ポリシリコンが、ｐ形不純物もしくは
ｎ形不純物を１×１０¹⁸ｃｍ^-3以上ドーピングして形成
されると好ましい。前記絶縁膜の厚みを０．０１以上で
１０μｍ以下とするとよい。前記半導体基板が第１導電
形であって、該半導体基板の表面層に第１導電形の第１
領域と第２導電形の第２領域が離して形成され、前記第
１領域と前記第２領域の間の前記半導体基板の表面層
に、前記第１領域から離し、且つ、前記第２領域に接す
るように第２導電形の第３領域が形成され、前記第１領
域と前記第１電極とが接続し、前記第２領域と前記第２
電極とが接続する構成としてもよい。

【００２３】前記半導体基板が第１導電形であって、該
半導体基板の表面層に第２導電形の第１領域と第２領域
が離してそれぞれ形成され、前記第１領域と前記第２領
域の間の前記半導体基板の表面層に、前記第１領域およ
び第２領域から離して、第２導電形の第３領域が、前記
第１領域を取り囲むようにリング状に形成され、前記第
１領域と前記第１電極とが接続し、前記第２領域と前記
第２電極とが接続する構成としてもよい。

【００２４】前記半導体装置の耐圧をＶ_B、前記ｐｎダ
イオードの降伏電圧をＶ_Z、前記渦巻き状の薄膜層の中
のｐｎダイオードを形成するｐｎ接合で、逆阻止状態に
あるｐｎ接合の数をｍとすると、Ｖ_B＜Ｖ_Z×ｍを満足するようにするとよい。

【００２５】前記のように、例えば、ｎ形ポリシリコン
にｐ形領域を離して複数個形成することで、ｐ形領域と
ｎ形領域が交互に形成される。このｐ形領域とｎ形領域
でｐｎダイオードを形成する。そうすると、例えば、ｐ
₁ｎ₁ｐ₂ｎ₂・・・と並んだ構造で薄膜層が形成され
ることになる。この最初のｐ₁ｎ₁で第１のｐｎダイオ
ードが形成され、つぎのｎ₁ｐ₂で第２のｐｎダイオー
ドが形成され、つぎのｐ₂ｎ₂で第３のｐｎダイオード
が形成される。これは第１のｐｎダイオードと第２のダ
イオードは逆直列接続されたこととなり、また、第２の
ｐｎダイオードと第３のｐｎダイオードも逆直列に接続
されたことになる。つまり、薄膜層は互いに逆直列に接
続されたｐｎダイオードが、直列に複数個接続された構
造となる。

【００２６】また、前記のｎ₁とｐ₂を金属膜などで接
続すると、ｐ₁ｎ₁のｐｎダイオードとｐ₂ｎ₂のｐｎ
ダイオードとが順直列に接続されたことになる。つま
り、薄膜層はｐｎダイオードが順直列に複数個接続され
た構造となる。このｐｎダイオードをツェナーダイオー
ドとするために、ノンドープのポリシリコンに１×１０
¹⁸ｃｍ^-3以上の第１導電形の不純物をドープして、第１
導電形ポリシリコンを形成する。この第１導電形ポリシ
リコンに、不純物濃度が１×１０¹⁸ｃｍ^-3以上である第
２導電形領域を形成して、ツェナーダイオードを形成す
る。勿論、この不純物濃度が１０¹⁸ｃｍ^-3から１０¹⁹ｃ
ｍ^-3ではアバランシェ降伏とツェナー降伏が混在し、１
０¹⁹ｃｍ^-3以上でツェナー降伏が支配的になると推定さ
れる。

【００２７】このように、ツェナーダイオードを直列接
続（逆直列または順直列）し、渦巻き状の薄膜層とする
ことで、第１電極と第２電極の間を直線で結ぶ線上で均
等な電位分布が得られ、電界集中を防止できる。図５は
ポリシリコンを用いたツェナーダイオードの電圧・電流
特性である。逆バイアスの領域では、ｐｎ接合の逆方向
電圧を増加させていくと、所定の電圧（ツェナー電圧：
Ｖ_Z）以上で、急激に電流が流れる、所謂、降伏現象が
現れる。前記のように、ツェナーダイオードにより形成
した、渦巻き状の薄膜層は、低電位側電極を基準にし
て、高電位側電極に電圧Ｖ_Sを印加すると、Ｖ_Sの大き
さで、ツェナーダイオードの逆阻止状態は非降伏状態と
降伏状態の２つの状態に分かれる。

【００２８】個々のツェナーダイオードのツェナー電圧
をＶ_Z、薄膜層の中のツェナーダイオードを形成するｐ
ｎ接合で、逆阻止状態にあるｐｎ接合の数をｍとする
と、（１）Ｖ_S＜ｍ・Ｖ_Zのとき（ツェナーダイオードは非
降伏状態）ｐｎ接合の逆方向の漏れ電流Ｉ_Sが渦巻き状の薄膜層に
流れる。高濃度の不純物をドープしたポリシリコンに形
成された個々のツェナーダイオードは、比較的漏れ電流
Ｉ_Sが大きく、均一な電圧・電流特性を有するために、
渦巻き状の薄膜層は、渦巻きに沿って均一な電位分布と
なる。尚、不純物濃度を高くすると、濃度制御が容易に
なり、面内の濃度のばらつきは小さくなり、抵抗値のば
らつきが小さくなる。（２）Ｖ_S≧ｍ・Ｖ_Zのとき（ツェナーダイオードは降
伏状態）ｐｎ接合の逆方向に過大な電流が流れ、その状態が長時
間続くと渦巻き状の薄膜層は発熱して破壊に至る。

【００２９】ツェナーダイオードの個数を増やして、半
導体装置の所望の耐圧より、渦巻き状の薄膜層に形成さ
れたツェナーダイオード全数を合わせたツェナー電圧を
高くなように設定すれば、前記の（１）項の非降伏状態
で使用できる。この非降伏状態でツェナーダイオードを
動作させることで、ツェナーダイオードを破壊させず
に、渦巻き状の薄膜層の電位分布を均一化できる。ま
た、渦巻き状の薄膜層を流れる漏れ電流はツェナーダイ
オードの逆阻止時の電圧・電流特性で決まり、この漏れ
電流は、ツェナーダイオードの数が変わらなければ、渦
巻き状の薄膜層の長さによる影響は少ない。つまり、薄
膜層の占める大きさによる影響は少ない。また、温度の
変化に対する、漏れ電流の変動も、従来の高抵抗の渦巻
き状の抵抗層の変動に比べて、大幅に小さく、安定した
電位分布が形成できる。

【００３０】図６は、渦巻き状の薄膜層に沿っての電界
分布で、同図（ａ）は電界分布の模式図で、図（ｂ）は
同図（ａ）の拡大図と渦巻き状の薄膜層の図で、同図
（ｃ）は電位分布を示す図である。同図（ａ）、（ｂ）
において、電界は渦巻き状の薄膜層に形成されたｐｎ接
合でＥ_MAXとなり、空乏層が広がっていない箇所でＥ
_MINとなる。また、ｐｎ接合が順バイアスされている箇
所でも小さな電界は存在するがそれは省略した。また、
Ｅ_MINは空乏層が広がらない領域での漏れ電極による電
圧降下で生ずる電界である。

【００３１】同図（ｃ）において、渦巻き状の薄膜層に
沿っての電位は、Ｖ_sからＧＮＤに向かった勾配が一定
となり、図７（ｂ）に示した理想的な電位分布となる。
拡大すると階段状に電位が降下しているが、ツェナーダ
イオードの数が多いため、極めて小さなステップとな
る。また、前記薄膜層を複数本形成すると、例えば、複
数本ある薄膜層の内１本が溶断しても、他の薄膜層で電
位分布の均一化を図ることができる。

【００３２】

【発明の実施の形態】図１は、この発明の第１実施例の
半導体装置における耐圧構造部で、同図（ａ）は要部平
面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要
部断面図である。この実施例では、外側の電極を基準
（ＧＮＤ）として、内側の島状に存在する電極に高電位
をかけるものとするが、これとは逆に、内側を基準にし
て、外側の電極に高電位をかける場合でも、渦巻き状の
薄膜層６の効果は同じである。

【００３３】図１（ａ）において、プレーナ型の半導体
装置１は、その表面側表面の中心部に高電位側電極２
と、その高電位側電極２の外周側の低電位側電極３と、
高電位側電極２と低電位側電極３との間で高電位側電極
２の周囲を３重に周回して、高電位側電極２と低電位側
電極３とを電気的に接続する、第１導電形薄膜層４およ
び第２導電形薄膜層５の繰り返しからなる渦巻き状の薄
膜層６を有する。

【００３４】図１（ｂ）において、ｐ基板１０の表面層
にＮ_well層９を形成し、Ｎ_well層９の表面層にｎ形の高
電位領域８、ｐ形の低電位領域１２およびＰ_offset領域
１４を形成する。また、ｐ基板１０の表面側には、絶縁
酸化膜１８を介して、第１導電形薄膜層４と第２導電形
薄膜層５の繰り返しからなる渦巻き状薄膜層６で形成さ
れる。この渦巻き状の薄膜層６のＡ−Ａ線にある箇所を
１５、１６、１７として示す。

【００３５】一方、ｐ基板１０の裏面側には、裏面側電
極１１を形成する。低電位側電極３はチップ終端部にあ
り、この終端部のダイシング面５６には歪み層が形成さ
れ、この歪み層で、電圧阻止能力がなくなるために、低
電位側電極３と裏面側電極１１は電気的に接続され、共
に電位的にＧＮＤとなる。勿論、このダイシング面５６
に加え、チップ終端部の露出面全体をｐ層とすること
で、低電位側電極３と裏面側電極１１をさらに強く電気
的に接続させることができる。

【００３６】前記の渦巻き状の薄膜層６は、例えば、ノ
ンドープのポリシリコンに第１導電形および第２導電形
の不純物を導入して、第１導電形薄膜層４および第２導
電形薄膜層５を交互に形成して得ることができる。ま
た、別の例として、第１導電形ポリシリコンに第２導電
形不純物を選択的に離して導入して、第１導電形薄膜層
４および第２導電形薄膜層５を交互に形成して得ること
もできる。例えば、第１導電形薄膜層４をｎ層とし、第
２導電形薄膜層５をｐ層とした場合のｐｎダイオードの
逆直列状態を５１に示す。尚、図では白抜き部が第１導
電形薄膜層４で、ハッチング部が第２導電形薄膜層５と
して示したが、書き切れないので、矢印イの方向に一つ
置きに示されるハッチング部を省略した。

【００３７】この構造において、低電位側電極３を基準
にして、高電位側電極２に正電位Ｖ _Sを印加すると、渦
巻き状の薄膜層６の高電位側電極２と接続する端にも電
位Ｖ _Sが印加され、この渦巻き状の薄膜層には均一な電
位分布が形成される。図２は、チップ表面の電位分布の
様子を示めしたもので、同図（ａ）は半導体装置の要部
断面図、同図（ｂ）はチップ表面の電位分布である。電
位勾配が生ずる箇所はＰ_offset層表面である。

【００３８】同図（ａ）は図１（ｂ）の上部を描いた図
である。また同図（ｂ）は図１（ａ）のＡ−Ａ線上に沿
って、高電位側電極２から低電位側電極３に向かっての
電位分布を示した図である。渦巻き状の薄膜層６をＡ−
Ａ線で切断した断面で表すと１５、１６、１７で示され
る。この渦巻き状の薄膜層１５、１６、１７にかかる電
位をＶ₁₅、Ｖ₁₆、Ｖ₁₇とする。高電位側電極２から低電
位側電極３に向かっての電位は、平均的な勾配が一定と
なる。そのため、Ｎ_well層９、Ｐ_offset層１４および図
示しないｐ基板層１０ａに形成される空乏層内の電界は
緩和され、半導体装置１を高耐圧化することができる。

【００３９】つぎに、渦巻き状の薄膜層６に沿って、印
加される電位について図１（ａ）を用いて説明する。半
導体装置の耐圧が、例えば、６００Ｖの場合、ツェナー
ダイオードを形成するｐｎ接合５５で、逆阻止状態にあ
るｐｎ接合５５の数をｍ＝４００個、接合部ダイオード
の降伏電圧であるツェナー電圧を全て等しく、Ｖ_Z＝４
Ｖとなるようツェナーダイオードの耐圧を設定する。こ
うすると、ツェナーダイオードの全電圧＝４Ｖ×４００
＝１６００Ｖとなり、半導体装置１の耐圧６００Ｖに対
して十分余裕があり、ツェナーダイオードが降伏するこ
とはなく、従って、発熱で破壊することもない。また、
一個のツェナーダイオードに印加される電圧は６００Ｖ
÷４００＝１．５Ｖと低く、高電位側電極２から低電位
側電極３に、渦巻き状の薄膜層６に沿って、この１．５
Ｖの電位ステップで電位は均一に低下し、均一な電位分
布が得られる。

【００４０】また、前記のＶ_Zを７Ｖに設定した場合
は、ｍが２３０個程度で、一個のツェナーダイオードに
印加される電圧が２．６Ｖ程度と低くなり、高電位側電
極２から低電位側電極３に、渦巻き状の薄膜層６に沿っ
て、この２．６Ｖの電位ステップで電位は均一に低下
し、均一な電位分布が得られることになる。ツェナーダ
イオードを形成するポリシリコンの濃度（第１導電形薄
膜層の濃度および第２導電形薄膜層の濃度）は高いため
に、ツェナーダイオードの電圧・電流特性のばらつきは
小さくなる。実測では、漏れ電流に対する各ツェナーダ
イオードが分担する電圧のばらつきは１０％以内で、渦
巻き状の薄膜層に沿う電位分布の均一性は、ポリシリコ
ンの濃度を高めることで向上する。

【００４１】従って、ツェナーダイオードを降伏させる
ことなく、渦巻き状の薄膜層６に沿って安定した電位分
布を得ることができ、半導体装置の耐圧を向上できる。
また、図１では、渦巻き状の薄膜層６を内側の高電位側
電極２の周囲を３重に周回としたが、特に、チップサイ
ズや半導体装置１の耐圧で周回の回数は変わる。但し、
周回の回数が多い程、高電位側電極２と低電位側電極３
を直線で結ぶ線上（例えばＡ−Ａ線上）の電位分布の均
一性が向上するので好ましい。

【００４２】また、ツェナーダイオードの個数もここで
は４００個としたが、全体のツェナー電圧が半導体装置
１の耐圧以上になるように個数を設定すればよい。ま
た、渦巻き状の薄膜層６の形状もこの渦巻き状の薄膜層
６が取り巻く電極形状（例えば、高電位側電極２の形
状）に合わせてよく、円形でも多角形でもよい。さら
に、渦巻き状の薄膜層６の材質についは、この実施例で
はポリシリコンとしたが、単結晶シリコンやＧａＡｓお
よびＳｉＣなどの半導体材料を用いてもよい。また、始
点から終点に達する渦巻きの本数は、実施例では１本で
示したが、複数本、並設しても構わない。

【００４３】前記した実施例は、ｐｎダイオードが逆直
列に多数接続された例である。つぎに、ｐｎダイオード
が順直列に接続され実施例を説明する。図３は、この発
明の第２実施例の半導体装置における耐圧構造部の要部
平面図である。この図は、渦巻き状の薄膜層６に形成さ
れるｐｎ接合５５を一つ置きに金属膜５３で短絡し、す
べてのツェナーダイオードであるｐｎダイオードが順直
列に形成されている点が図１（ａ）と異なる。この金属
膜５３の材質はアルミニウムなど、デバイスの電極を形
成するときに用いる材質でよい。また、形成されるｐｎ
ダイオードは、図中の５２に示すように逆阻止状態とな
るように、順方向のｐｎ接合上に金属膜５３を形成す
る。尚、矢印ロの方向で、金属膜５３がｐｎ接合５５が
一つ置きに配置されるが、省略した。

【００４４】前記した第１実施例では、横型のプレーナ
型の半導体装置の耐圧構造部を示したが、縦型の半導体
装置の耐圧構造の場合でも、チップの活性領域から、横
方向に空乏層が拡張していくタイプの半導体装置では、
前記したツェナーダイオードの繰り返しからなる渦巻き
状の薄膜層が適用できる。つぎに、縦型の半導体装置に
渦巻き状の薄膜層を適用した実施例について説明する。

【００４５】図４は、この発明の第３実施例の半導体装
置における耐圧構造部の要部断面図である。ｎ^-層２３
の裏面側にｎ⁺層２２を形成し、表面側に低電位領域２
５となるｐウエル領域、この低電位領域を取り囲むよう
にガードリングとなるｐ領域２９、３０、３１をそれぞ
れ形成し、チップの終端部には、高電位領域２０となる
ｐ領域を形成する。低電位領域２５となるｐウエル領域
には図示しない活性領域（例えば、ＭＯＳＦＥＴでいう
とゲート部やソース部が占めている領域のこと）が形成
される。低電位領域２５上に低電位側電極２６、高電位
領域２０上に高電位側電極１９が形成され、裏面のｎ⁺
層上には裏面側電極２１が形成される。裏面側電極２１
と高電位側電極１９はダイシング面４５で電気的に接続
されている。

【００４６】また、ガードリングのｐ領域２９、３０、
３１は、ｐウエル領域２５をリング状に取り囲んでい
る。高電位側電極１９と低電位側電極２６とを電気的に
接続する渦巻き状の薄膜層２７が半導体基板上の絶縁酸
化膜２８を介して形成されている。ここで、裏面側電極
２１に電位Ｖ_Sをかけると、高電位側電極１９と低電位
側電極２６の間に、電位Ｖ_Sがかかり、ツェナーダイオ
ードの直列接続構造となっている渦巻き状の薄膜層２７
には、漏れ電流が流れて、電位分布が形成される。この
電位分布による電界が、半導体基板に形成される空乏層
２４を均一に広げ、電界集中を緩和し、半導体装置の耐
圧を向上させる。

【００４７】この発明の第４実施例の半導体装置で、図
１の渦巻き状の薄膜層を形成する第１導電形層および第
２導電形層の不純物濃度がそれぞれ１×１０¹⁸ｃｍ^-3以
上にする。このように不純物濃度を高くすることで、第
１導電形薄膜層と第２導電形薄膜層で形成されるｐｎダ
イオードはツェナーダイオードとなる。これらの第１導
電形薄膜層と第２導電形薄膜層の不純物濃度を高くする
ことで、ツェナーダイオードの逆阻止時の電圧・電流特
性のばらつきを小さく抑制でき、渦巻き状の薄膜層に沿
って均一な電位勾配を形成できる。また、渦巻き状の薄
膜層にツェナーダイオード群を形成することで、抵抗性
の薄膜層と比べて、電位分布の温度依存性を小さくでき
る。

【００４８】この発明の第４実施例の半導体装置で、半
導体基板上に、絶縁酸化膜を介して渦巻き状の薄膜層を
形成する場合の絶縁酸化膜の膜厚を０．０１から１０μ
ｍとする。０．０１μｍより薄い場合は、製造条件のば
らつきなどで半導体基板と渦巻き状の薄膜層が接触する
場合が生ずる恐れが出てくる。一方、１０μｍを超える
と、絶縁酸化膜の形成に長時間かかかり、半導体基板上
に形成される絶縁酸化膜の厚さが厚くなりすぎて、渦巻
き状の薄膜層の電位を効果的に半導体基板の表面に伝え
にくくなる。そのため、デバイス構造としては好ましく
ない。また、製造コストも当然上昇する。

【００４９】前記のように、この発明の渦巻き状の薄膜
層は、ツェナーダイオードの繰り返し構造となってお
り、逆阻止状態にあるダイオードの個数ｍと個々のツェ
ナーダイオードのツェナー電圧Ｖ_Zの積（ｍ×Ｖ_Z）が
半導体装置の耐圧より十分大きいように設計しておけ
ば、高電位側電極と低電位側電極間に耐圧以下の電圧を
印加したとき、渦巻き状の薄膜層には、ダイオードの逆
方向の漏れ電流Ｉ_Sが流れ、薄膜層に沿って均一な電位
分布が生じ、それに従って、第１導電形薄膜層もしくは
第２導電形薄膜層で、キャリアの移動が起こり、空乏層
が拡張する。これによって、電界集中が緩和され、耐圧
を向上できる。

【００５０】従来のフィールドプレートや渦巻き状の抵
抗層に比べ、この発明は、渦巻き状の薄膜層の第１導電
形もしくは第２導電形の不純物濃度、ツェナーダイオー
ドの個数、薄膜層の材質の最適化によって、薄膜層の大
きさ（幅、長さ）や温度の変化による漏れ電流Ｉ_Sの変
動を大幅に小さくでき、安定した耐圧を得ることができ
る。

【００５１】図１０は、この発明の第５実施例の半導体
装置における耐圧構造部の要部平面図である。薄膜層が
４本渦巻き状に形成されている。渦巻き状の薄膜層は第
１導電形薄膜層と第２導電形薄膜層から形成され、図１
（ａ）との違いは、渦巻き状の薄膜層が複数本（図１０
では、第１渦巻き状の薄膜層６ａ、第２渦巻き状の薄膜
層６ｂ、第３渦巻き状の薄膜層６ｃおよび第４渦巻き状
の薄膜層６ｄの４本）形成されている点である。薄膜層
を複数本とすることで、例えば、１本の薄膜層が切れて
も、他の健全な薄膜層によって電位分布の均一化が図ら
れて、素子耐圧に対する信頼性が向上する。

【００５２】尚、第５実施例の半導体装置の要部断面図
およびチップ表面の電位分布の様子は、図２（ａ）およ
び（ｂ）と同じであるので説明を省略する。図１１は、
この発明の第６実施例の半導体装置における要部断面図
である。これは、第１実施例で示した耐圧構造を高耐圧
横形ＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）に適用した例
である。

【００５３】ｐ基板５７のＮ_well領域５８を形成し、Ｎ
_well領域５８の表面層に選択的にｐ ^-領域６０、Ｐ
_offset領域６７を形成し、また、Ｐ_well領域６１、６４
を形成する。つぎに、絶縁酸化膜６９、７０であるＬＯ
ＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉ
ｌｉｃｏｎ）を形成する。そのつぎに、図示しないゲー
ト酸化膜を介してポリシリコンでゲート電極７２を形成
し、絶縁酸化膜７０上にポリシリコン膜７５、８４およ
び渦巻き状の薄膜層を形成する。この渦巻き状の薄膜層
８３は第１実施例で説明したものと同等である。当然、
前記したように、この渦巻き状の薄膜層８３は多数のｐ
ｎダイオード（ツェナーダイオードなど）で構成されて
いる。

【００５４】つぎに、ソース領域となるｎ⁺領域６３、
６５、ドレイン領域となるｎ⁺領域６８を形成し、この
とき、渦巻き状の薄膜層８３の図示しないｎ⁺領域も形
成し、またフィールドプレートとなるポリシリコン膜７
５、８４をｎ形の低抵抗層とする。つぎに、コンタクト
をとるために、ｐ⁺領域５９、６２、６６を形成し、こ
のとき、渦巻き状の薄膜層８３の図示しないｐ⁺領域も
形成する。

【００５５】つぎに、図示しないＰＳＧ（リン・ガラ
ス）などの絶縁膜を表面に被覆し、コンタクト孔を形成
した後、ソース電極７１、７３およびドレイン電極７４
を形成し、裏面に裏面側電極８５を形成する。この高耐
圧横型ＮＭＯＳは、オン状態のとき、主電流である電子
流が活性領域２０１を、ソース側（ｎ⁺領域６３、６
５）からドレイン側（ｎ⁺領域６８）に流れる構造であ
る。渦巻き状の薄膜層８３が、主電流が流れる活性領域
２０１の上に形成されていることで、阻止状態でのドレ
イン側からソース側への電位分布を均一化できて、素子
耐圧の信頼性を向上させることができる。さらに、ソー
ス・ドレイン間の距離が低減できて、オン抵抗の低減を
図ることができると共に、素子占有面積を小さくできる
利点も生じる。

【００５６】図１２は、この発明の第７実施例の半導体
装置における要部断面図である。これは、第１実施例で
示した耐圧構造を、高耐圧横型ＰＭＯＳ（ｐチャネルＭ
ＯＳＦＥＴ）に適用した例である。ここでは、構造の詳
細な説明は省略するが、渦巻き状の薄膜層１０４は、図
１１と同様に、活性領域２０２の上に形成されている。
この場合も第６実施例で説明した効果と同様の効果が期
待できる。

【００５７】

【発明の効果】この発明によれば、島状領域の周囲を外
周部に向かって周回し、高電位領域と低電位領域を電気
的に接続する渦巻き状の薄膜層を、ツェナーダイオード
の繰り返しにより構成することで、つぎのような効果が
ある。耐圧構造部の耐圧は、ツェナーダイオードの数で
決まり、薄膜層の幅に対する依存性は極めて小さく、そ
のため、同一耐圧ではチップサイズに渦巻き状の幅を一
定にできる。このことによって、同一耐圧の素子系列を
製造する場合、製造コストが、従来の抵抗薄膜層（フィ
ールドプレートや渦巻き状の抵抗薄膜層）に比べて大幅
に低減できる。

【００５８】また、ツェナーダイオードの逆耐圧特性を
利用しているので、温度依存性が小さいく、そのため、
耐圧を安定して得ることができる。また渦巻き状の薄膜
層を形成するポリシリコンの不純物濃度を１×１０¹⁸ｃ
ｍ ^-3以上と高濃度とすることで、個々のツェナーダイオ
ードの電圧・電流特性を揃えることができる。そうする
ことで、高電位領域から低電位領域への電位勾配を均一
化し、高い耐圧を得ることができる。

【００５９】また、薄膜層を複数本とすることで、素子
耐圧に対する信頼性が向上する。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置における耐
圧構造部で、（ａ）は要部平面図、（ｂ）は同図（ａ）
のＡ−Ａ線で切断した要部断面図

【図２】チップ表面の電位分布の様子を示めしたもの
で、（ａ）は半導体装置の要部断面図、（ｂ）はチップ
表面の電位分布図

【図３】この発明の第２実施例の半導体装置における耐
圧構造部の要部平面図

【図４】この発明の第３実施例の半導体装置における耐
圧構造部の要部断面図

【図５】ポリシリコンを用いたツェナーダイオードの電
圧・電流特性を示す図

【図６】渦巻き状の薄膜層に沿っての電界分布で、
（ａ）は電界分布の模式図で、（ｂ）は（ａ）の拡大図
と渦巻き状の薄膜層の図で、（ｃ）は電位分布を示す図

【図７】従来の耐圧構造部である、ＤｏｕｂｌｅＲＥ
ＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合
わせた構造で、（ａ）は要部断面図、（ｂ）は電位分布
図

【図８】半導体内部の空乏層の拡がりを示した図

【図９】従来の耐圧構造部で、渦巻き状の薄膜抵抗層４
５の要部平面図

【図１０】この発明の第５実施例の半導体装置における
耐圧構造部の要部平面図

【図１１】この発明の第６実施例の半導体装置における
要部断面図

【図１２】この発明の第７実施例の半導体装置における
要部断面図

【符号の説明】

１半導体装置２高電位側電極３低電位側電極４第１導電形薄膜層５第２導電形薄膜層６渦巻き状の薄膜層６ａ〜６ｄ第１〜第４渦巻き状の薄膜層８高電位領域９Ｎ_well領域１０ｐ基板１０ａｐ基板層１１裏面側電極１２低電位領域１４Ｐ_offset領域１５、１６、１７渦巻き状の薄膜層１８絶縁酸化膜１９高電位側電極２０高電位領域２１裏面側電極２２ｎ⁺層２３ｎ^-層２４空乏層２５低電位領域２６低電位側電極２７渦巻き状の薄膜層２８絶縁酸化膜２９、３０、３１ｐ領域５３金属膜５５ｐｎ接合５６ダイシング面

【手続補正書】

【提出日】平成１２年１月３１日（２０００．１．３
１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】１つのｐｎ接合は、Ｎ_well領域３４とＰ
_offset領域３９、低電位領域３７のｐｎ接合であり、も
う一つのｐｎ接合は、Ｎ_well領域３４とｐ基板層３５ａ
のｐｎ接合である。一般的に、絶縁酸化膜４１と半導体
界面の固定電荷の影響で、半導体表面の空乏層内部には
電界の集中が起き易く、これがデバイスの破壊につなが
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】前記半導体基板が第１導電形であって、該
半導体基板の表面層に第２導電形の第１領域と第２領域
が離してそれぞれ形成され、前記第１領域と前記第２領
域の間の前記半導体基板の表面層に、前記第１領域およ
び第２領域から離して、第２導電形の第３領域が、前記
第１領域を取り囲むようにリング状に形成され、前記第
１領域と前記第１電極とが接続し、前記第２領域と前記
第２電極とが接続する構成としてもよい。前記半導体基
板の表面層に第１導電形の第１領域が形成され、該第１
領域の表面層に第１導電形の第２領域と第２導電形の第
３領域が離して形成され、前記第２領域と前記第３領域
の間の前記第１領域の表面層に、前記第２領域から離
し、且つ、前記第３領域に接するように第２導電形の第
４領域が形成され、前記第２領域と前記第１電極とが接
続し、前記第３領域と前記第２電極とが接続する構成と
してもよい。前記半導体基板の表面層に第１導電形の第
１領域が形成され、該第１領域の表面層に第２導電形の
第２領域と第３領域が離して形成され、前記第２領域と
前記第３領域の間の前記第１領域の表面層に、前記第２
領域から離し、且つ、前記第３領域に接するように第２
導電形の第４領域が形成され、前記第１電極は前記第２
領域の表面上または前記第２領域と前記第３領域の間の
表面の上部に形成され、前記第２電極は前記第３領域と
接続される構成としてもよい。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】個々のツェナーダイオードのツェナー電圧
をＶ_Z、薄膜層の中のツェナーダイオードを形成するｐ
ｎ接合で、逆阻止状態にあるｐｎ接合の数をｍとする
と、（１）ＶS ＜ｍ・Ｖ_Z のとき（ツェナーダイオードは非
降伏状態）ｐｎ接合の逆方向の漏れ電流Ｉ_Sが渦巻き状の薄膜層に
流れる。高濃度の不純物をドープしたポリシリコンに形
成された個々のツェナーダイオードは、均一な電圧・電
流特性を有するために、渦巻き状の薄膜層は、渦巻きに
沿って均一な電位分布となる。尚、不純物濃度を高くす
ると、濃度制御が容易になり、面内の濃度のばらつきは
小さくなり、抵抗値のばらつきが小さくなる。（２）ＶS ≧ｍ・Ｖ_Z のとき（ツェナーダイオードは降
伏状態）ｐｎ接合の逆方向に過大な電流が流れ、その状態が長時
間続くと渦巻き状の薄膜層は発熱して破壊に至る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】ツェナーダイオードの個数を増やして、半
導体装置の所望の耐圧より、渦巻き状の薄膜層に形成さ
れたツェナーダイオード全数を合わせたツェナー電圧を
高くなるように設定すれば、前記の（１）項の非降伏状
態で使用できる。この非降伏状態でツェナーダイオード
を動作させることで、ツェナーダイオードを破壊させず
に、渦巻き状の薄膜層の電位分布を均一化できる。ま
た、渦巻き状の薄膜層を流れる漏れ電流はツェナーダイ
オードの逆阻止時の電圧・電流特性で決まり、この漏れ
電流は、ツェナーダイオードの数が変わらなければ、渦
巻き状の薄膜層の長さによる影響は少ない。つまり、薄
膜層の占める大きさによる影響は少ない。また、温度の
変化に対する、漏れ電流の変動も、従来の高抵抗の渦巻
き状の抵抗層の変動に比べて、大幅に小さく、安定した
電位分布が形成できる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５３

【補正方法】変更

【補正内容】

【００５３】ｐ基板５７のＮ_well領域５８を形成し、Ｎ
_well領域５８の表面層に選択的にｐ ^- 領域６０、Ｐ
_offset領域６７を形成し、また、Ｐ_well領域６１、６４
を形成する。つぎに、絶縁酸化膜６９、７０であるＬＯ
ＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉ
ｌｉｃｏｎ）を形成する。そのつぎに、図示しないゲー
ト酸化膜を介してポリシリコンでゲート電極７２を形成
し、絶縁酸化膜７０上にポリシリコン膜７５、８４およ
び渦巻き状の薄膜層８３を形成する。この渦巻き状の薄
膜層８３は第１実施例で説明したものと同等である。当
然、前記したように、この渦巻き状の薄膜層８３は多数
のｐｎダイオード（ツェナーダイオードなど）で構成さ
れている。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】

【発明の効果】この発明によれば、島状領域の周囲を外
周部に向かって周回し、高電位領域と低電位領域を電気
的に接続する渦巻き状の薄膜層を、ツェナーダイオード
の繰り返しにより構成することで、つぎのような効果が
ある。耐圧構造部の耐圧は、ツェナーダイオードの数で
決まり、薄膜層の幅に対する依存性は極めて小さく、そ
のため、同一耐圧においては、電流容量によってチップ
サイズが変わっても渦巻き状の幅を一定にできる。この
ことによって、同一耐圧の素子系列を製造する場合、製
造コストが、従来の抵抗薄膜層（フィールドプレートや
渦巻き状の抵抗薄膜層）に比べて大幅に低減できる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正内容】

【００５８】また、ツェナーダイオードの逆耐圧特性を
利用しているので、温度依存性が小さく、そのため、耐
圧を安定して得ることができる。また渦巻き状の薄膜層
を形成するポリシリコンの不純物濃度を１×１０¹⁸ｃｍ
^-3以上と高濃度とすることで、個々のツェナーダイオー
ドの電圧・電流特性を揃えることができる。そうするこ
とで、高電位領域から低電位領域への電位勾配を均一化
し、高い耐圧を得ることができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者齋藤順神奈川県川崎市川崎区田辺新田１番１号富士電機株式会社内Ｆターム(参考） 5F048 AA05 AA07 AC06 AC10 BA01 BB05 BC00 BC03 BC07 BC12 BD00 BE03 BE05 BF16 BG12 BH05 BH07 CC06

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された絶縁膜上に、互
いに離して形成された第１電極と第２電極とを有する半
導体装置において、両端がそれぞれ第１電極、第２電極
に接続され、且つ、第１電極を取り囲む渦巻き状の薄膜
層が、前記絶縁膜上に形成され、該渦巻き状の薄膜層の
長手方向に沿って、直列に複数個のｐｎダイオードが形
成されることを特徴とする半導体装置。
【請求項２】前記第１電極と前記第２電極との間の前記
半導体基板が、主電流が流れる活性領域となっていて、
その半導体基板上に前記絶縁膜を介して前記渦巻き状の
薄膜層が形成されていることを特徴とする請求項１に記
載の半導体装置。
【請求項３】前記薄膜層が、ポリシリコンで形成され、
該ポリシリコンに第１導電形領域と第２導電形領域が交
互に複数個形成され、前記第１導電形領域と前記第２導
電形領域とでｐｎダイオードが形成されることを特徴と
する請求項１に記載の半導体装置。
【請求項４】前記薄膜層が、第１導電形ポリシリコンで
形成され、該第１導電形ポリシリコンに選択的に第２導
電形領域が、離して複数個形成され、前記第１導電形ポ
リシリコンで形成された第１導電形領域と前記第２導電
形領域が交互に複数個形成され、前記第１導電形領域と
前記第２導電形領域とでｐｎダイオードが形成されるこ
とを特徴とする請求項１または２に記載の半導体装置。
【請求項５】前記ｐｎダイオードが、順直列もしくは逆
直列に前記薄膜層に形成されることを特徴とする請求項
１または２に記載の半導体装置。
【請求項６】前記ｐｎダイオードがツェナーダイオード
であることを特徴とする請求項１ないし５のいずれかに
記載の半導体装置。
【請求項７】前記第１導電形領域および前記第２導電形
領域の不純物濃度が１×１０¹⁸ｃｍ^-3以上であることを
特徴とする請求項３に記載の半導体装置。
【請求項８】前記第１導電形ポリシリコンが、ｐ形不純
物もしくはｎ形不純物を１×１０¹⁸ｃｍ^-3以上ドーピン
グして形成されることを特徴とする請求項４に記載の半
導体装置。
【請求項９】前記絶縁膜の厚みを０．０１以上で１０μ
ｍ以下とすることを特徴とする請求項１または２に記載
の半導体装置。
【請求項１０】前記半導体基板が第１導電形であって、
該半導体基板の表面層に第１導電形の第１領域と第２導
電形の第２領域が離して形成され、前記第１領域と前記
第２領域の間の前記半導体基板の表面層に、前記第１領
域から離し、且つ、前記第２領域に接するように第２導
電形の第３領域が形成され、前記第１領域と前記第１電
極とが接続し、前記第２領域と前記第２電極とが接続す
ることを特徴とする請求項１に記載の半導体装置。
【請求項１１】前記半導体基板が第１導電形であって、
該半導体基板の表面層に第２導電形の第１領域と第２領
域が離してそれぞれ形成され、前記第１領域と前記第２
領域の間の前記半導体基板の表面層に、前記第１領域お
よび第２領域から離して、第２導電形の第３領域が、前
記第１領域を取り囲むようにリング状に形成され、前記
第１領域と前記第１電極とが接続し、前記第２領域と前
記第２電極とが接続することを特徴とする請求項１に記
載の半導体装置。
【請求項１２】前記薄膜層が複数本形成されることを特
徴とする請求項１または２に記載の半導体装置。
【請求項１３】前記半導体装置の耐圧をＶ_B、前記ｐｎ
ダイオードの降伏電圧をＶ_Z、前記渦巻き状の薄膜層の
中のｐｎダイオードを形成するｐｎ接合で、逆阻止状態
にあるｐｎ接合の数をｍとすると、Ｖ_B＜Ｖ_Z×ｍを満足することを特徴とする請求項１または２に記載の
半導体装置。