[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2000269518A - 電力用半導体素子及び半導体層の形成方法 - Google Patents

電力用半導体素子及び半導体層の形成方法

Info

Publication number
JP2000269518A
JP2000269518A JP7328299A JP7328299A JP2000269518A JP 2000269518 A JP2000269518 A JP 2000269518A JP 7328299 A JP7328299 A JP 7328299A JP 7328299 A JP7328299 A JP 7328299A JP 2000269518 A JP2000269518 A JP 2000269518A
Authority
JP
Japan
Prior art keywords
semiconductor layer
type
layer
resistance semiconductor
conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7328299A
Other languages
English (en)
Inventor
Takashi Shinohe
孝 四戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7328299A priority Critical patent/JP2000269518A/ja
Publication of JP2000269518A publication Critical patent/JP2000269518A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 【課題】 静電誘導型トランジスタの高いターンオフゲ
インと低いオン抵抗を両立させること、およびショット
キーダイオードのリーク電流を抑え低いオン抵抗を実現
すること。 【解決手段】 静電誘導型トランジスタのゲート領域4
間にＰ型層とＮ型層が交互に配置された補助領域１６を
設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
及び半導体層の形成方法に係わり、特にターンオフゲイ
ンとオン抵抗を改善した静電誘導型トランジスタ、およ
びリーク電流とオン抵抗を改善したショットキーダイオ
ードに関する。
【０００２】
【従来の技術】図２２は、従来の接合型静電誘導型トラ
ンジスタ（ＳＩＴ）の素子構造を示す断面図を含む斜視
図である。この素子の基本構造は、Ｎ＋型ドレイン層
１、Ｎ−型ベース層２、Ｎ＋型ソース層３、Ｐ＋型ゲー
ト層４、ドレイン電極５、ソース電極６、ゲート電極７
からなる接合型ＳＩＴである。
【０００３】この従来例の素子構造では、ゲート電極７
の電位をソース電極６の電位に対して正にすると導通状
態となり、負にすると非導通状態となる。非導通状態で
はＰ ＋型ゲート層４とＮ−型ベース層２とからなる接合
が逆バイアスされて空乏層が伸び、Ｎ＋型ソース層３直
下のポテンシャルを高めてＮ＋型ソース層３からの電子
注入を阻止している。このような素子構造でターンオフ
ゲインを高めるには、Ｐ＋型ゲート層４の間隔を狭めて
Ｎ＋型ソース層３直下のポテンシャルを高くする必要が
あった。
【０００４】しかし、Ｐ＋型ゲート層４の間は高抵抗の
Ｎ−型ベース層２で形成されているために、Ｐ＋型ゲー
ト層４の間隔を狭めると導通状態で電子が通過する部分
の抵抗が高くなってオン抵抗が増大するという問題が起
こり、ターンオフゲインを十分に高くすることはできな
かった。
【０００５】また、ゲート電極７の電位をソース電極６
の電位と等しくした場合に素子が非導通状態を保つ、い
わゆるノーマリオフ特性を実現するには、Ｐ＋型ゲート
層４の間隔をビルトインポテンシャルによる空乏層が結
合するほど縮めるか、Ｐ＋型ゲート層４の間にメッシュ
状のＰ＋型層や一面のＰ型層を追加する手段が採用され
ることがあるが、これらの場合においてもＰ＋型ゲート
層４の間は高抵抗のＮ −型ベース層２で形成されている
ためにオン抵抗の増大は免れなかった。
【０００６】図２３は、従来のＭＯＳ型静電誘導型トラ
ンジスタ（ＳＩＴ）の素子構造を示す断面図を含む斜視
図である。この素子の基本構造は、Ｎ＋型ドレイン層
１、Ｎ −型ベース層２、Ｎ＋型ソース層３、ドレイン電
極５、ソース電極６、ゲート電極７、ゲート絶縁膜８か
らなるＭＯＳ型ＳＩＴである。
【０００７】この従来例の素子構造では、ゲート電極７
の電位をソース電極６の電位に対して正にすると導通状
態となり、負にすると非導通状態となる。非導通状態で
はゲート絶縁膜８とＮ−型ベース層２との界面からＮ−
型ベース層２へ空乏層が伸び、Ｎ＋型ソース層３直下の
ポテンシャルを高めてＮ＋型ソース層３からの電子注入
を阻止している。この素子構造では、導通状態でゲート
絶縁膜８とＮ−型ベース層２との界面に電子濃度の高い
蓄積層が形成されるために、前記の接合型ＳＩＴのよう
にゲート電極７間の抵抗が問題となるようなことはな
い。
【０００８】しかし、この素子構造では前記の接合型Ｓ
ＩＴよりも空乏層の伸びが小さいため、ゲート電極７の
間隔をより狭めてＮ＋型ソース層３直下のポテンシャル
を高くする必要があった。製造プロセスの観点からはゲ
ート電極７間の距離だけでなくゲート電極７の幅にも最
小値があり、ゲート電極７間の距離を縮めることで素子
領域の中でゲート電極７の占める面積が増大し、結局オ
ン抵抗が増大するという問題が生じる。
【０００９】図２４は、従来の接合バリア制御ショット
キーダイオード（ＳＢＤ）の素子構造を示す断面図を含
む斜視図である。この素子の基本構造は、Ｎ＋型カソー
ド層９、Ｎ−型カソード層１０、Ｐ＋型層１１、Ｎ＋型
カソード層９にオーミック接触しているカソード電極１
２、Ｐ＋型層１１にはオーミック接触しＮ−型カソード
層１０にはショットキー接触しているアノード電極１３
からなる接合バリア制御ＳＢＤである。
【００１０】この従来例の素子構造でカソード電極１２
の電位がアノード電極１３の電位より高い非導通状態で
は、Ｐ＋型層１１とＮ−型カソード層１０とからなる接
合が逆バイアスされて空乏層が伸び、Ｐ＋型層１１の間
のポテンシャルを高めて電子の流れを阻止している。そ
の結果、オン抵抗を低減するためにバリアハイトの低い
金属をアノード電極１３に用いた場合でも、リーク電流
を小さく抑えることが可能となる。このような素子構造
で更にリーク電流を小さく抑えるためには、Ｐ ＋型層１
１の間隔を狭めてその間のポテンシャルを高くする必要
があった。
【００１１】しかし、Ｐ＋型層１１の間は高抵抗のＮ−
型カソード層１０で形成されているために、Ｐ＋型層１
１の間隔を狭めると導通状態で電子が通過する部分の抵
抗が高くなってオン抵抗が増大するという問題が起こ
り、リーク電流を十分に小さくすることはできなかっ
た。
【００１２】図２５は、従来のＭＯＳバリア制御ショッ
トキーダイオード（ＳＢＤ）の素子構造を示す断面図を
含む斜視図である。この素子の基本構造は、Ｎ＋型カソ
ード層９、Ｎ−型カソード層１０、Ｎ＋型カソード層９
にオーミック接触しているカソード電極１２、絶縁膜１
４を介して形成されている電極１５にはオーミック接触
しＮ−型カソード層１０にはショットキー接触している
アノード電極１３からなるＭＯＳバリア制御ＳＢＤであ
る。
【００１３】この従来例の素子構造では、この従来例の
素子構造でカソード電極１２の電位がアノード電極１３
の電位より高い非導通状態では、絶縁膜１４とＮ−型カ
ソード層１０との界面からＮ−型カソード層１０へ空乏
層が伸び、電極１５間のポテンシャルを高めて電子の流
れを阻止している。この素子構造では、導通状態で絶縁
膜１４とＮ−型カソード層１０との界面に電子濃度の高
い蓄積層が形成されるために、前記の接合バリア制御Ｓ
ＢＤのように電極１５間の抵抗が問題となるようなこと
はない。
【００１４】しかし、この素子構造では前記の接合バリ
ア制御ＳＢＤよりも空乏層の伸びが小さいため、電極１
５の間隔をより狭めて電極１５間のポテンシャルを高く
する必要があった。製造プロセスの観点からは電極１５
間の距離だけでなく電極１５の幅にも最小値があり、電
極１５間の距離を縮めることで素子領域の中で電極１５
の占める面積が増大し、結局オン抵抗が増大するという
問題が生じる。
【００１５】
【発明が解決しようとする課題】本発明は上記事情を考
慮してなされたもので、高いターンオフゲインと低いオ
ン抵抗を両立した静電誘導型トランジスタ、およびリー
ク電流を抑え低いオン抵抗を実現したショットキーダイ
オードを提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明（請求項１）に係わる電力用半導体素子は、
第１導電型高抵抗半導体層と、その第１の主面に所定距
離離して形成された第２導電型低抵抗半導体層と、前記
第１の主面の前記第２導電型低抵抗半導体層に挟まれた
領域に形成された第１の第１導電型低抵抗半導体層と、
前記第１導電型高抵抗半導体層の第２の主面に形成され
た第２の第１導電型低抵抗半導体層と、前記第２の第１
導電型低抵抗半導体層上に形成された第１の主電極と、
前記第１の第１導電型低抵抗半導体層上に形成された第
２の主電極と、前記第２導電型低抵抗半導体層上に形成
されたゲート電極とからなり、くり返し方向のキャリア
積分量が概略５×１０１２ｃｍ−２以下の第１導電型半
導体層と第２導電型半導体層が交互に隣接してなる補助
領域が前記第１導電型高抵抗半導体層の少なくとも前記
第２導電型低抵抗半導体層に挟まれた領域に形成され、
前記補助領域の第２導電型半導体層は前記第２導電型低
抵抗半導体層と接続されていることを特徴とする。
【００１７】ここで、第１導電型半導体層と第２導電型
半導体層が交互に隣接してなる補助領域の効果について
は、例えばＴ． Ｆｕｊｉｈｉｒａ， Ｊｐｎ． Ｊ．
Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ．３６ （１９９
７） ｐｐ．６２５４−６２６２ に開示されている。
すなわち、補助領域の第１導電型半導体層と第２導電型
半導体層のくり返し方向のキャリア積分量が概略５×１
０１２ｃｍ−２以下でほぼ同一になるように設計すれ
ば、これらの層の間に逆方向電圧が印可された場合にこ
れらの層は完全に空乏化するというものである。
【００１８】この原理によれば、例えば第１導電型半導
体層の濃度を前記第１導電型高抵抗半導体層の濃度の１
００倍に設定しても、幅を狭くしてキャリア積分量が５
×１０１２ｃｍ−２以下になるように調整すれば、補助
領域ではブレークダウンが起こらないことになる。従っ
て、このような補助領域を第２導電型低抵抗半導体層に
挟まれた領域に形成すれば、この部分の抵抗を著しく低
減することが可能となる。
【００１９】また、この補助領域は濃度と幅を変えなく
ても厚さ（半導体素子の厚み方向の補助領域の寸法）に
比例して耐圧が増加するという性質を持っているので、
オン抵抗は耐圧に直線的に比例する。
【００２０】一方、補助領域のない場合には、第１導電
型高抵抗半導体層の濃度を減らしながら厚さを増加させ
ないと耐圧が増加しないので、オン抵抗は耐圧の２乗に
比例して著しく増加する。従って、補助領域を第１導電
型高抵抗半導体層の部分にまで延長することによって、
この部分での抵抗を著しく低減することが可能となる。
【００２１】また、補助領域の第２導電型半導体層は第
２導電型低抵抗半導体層と接続されてゲート電極とほぼ
等電位に設定されており、補助領域の第１導電型半導体
層は第１の第１導電型半導体層と接続されて第２の主電
極とほぼ等電位に設定されている。従って、ゲート電極
に第２の主電極に対して負の電圧が印可されると補助領
域の幅の狭い第１導電型半導体層内には速やかに空乏層
が広がり、高いターンオフゲインを得ることができる。
【００２２】また、本発明（請求項２）に係わる電力用
半導体素子は、第１導電型高抵抗半導体層と、その第１
の主面に所定距離離して絶縁膜を介して形成されたゲー
ト電極と、前記第１の主面の前記ゲート電極に挟まれた
領域に形成された第１の第１導電型低抵抗半導体層と、
前記第１導電型高抵抗半導体層の第２の主面に形成され
た第２の第１導電型低抵抗半導体層と、前記第２の第１
導電型低抵抗半導体層上に形成された第１の主電極と、
前記第１の第１導電型低抵抗半導体層上に形成された第
２の主電極とからなり、くり返し方向のキャリア積分量
が概略５×１０ １２ｃｍ−２以下の第１導電型半導体層
と第２導電型半導体層が交互に隣接してなる補助領域が
前記第１導電型高抵抗半導体層の少なくとも前記ゲート
電極に挟まれた領域に形成されていることを特徴とす
る。
【００２３】本発明（請求項２）に係わる電力用半導体
素子では、上記の発明（請求項１）では電流制御型ゲー
トであったものを電圧制御型ゲートにすることができ、
より低パワーで駆動することが可能となる。
【００２４】この素子構造では、ゲート電極に第２の主
電極に対し負の電圧を印可すると、絶縁膜と第１導電型
高抵抗半導体層との界面から第１導電型高抵抗半導体層
へ空乏層が伸び、第１の第１導電型低抵抗半導体層直下
のポテンシャルを高めて電子注入を阻止する。この際
に、補助領域の第２導電型半導体層はこの空乏層のポテ
ンシャルに固定され、第１の主電極の電位が高くなるに
つれて、補助領域の幅の狭い第１導電型半導体層内には
速やかに空乏層が広がり、高いターンオフゲインを得る
ことができる。電圧制御型ゲートではゲート電極に第２
の主電極に対し負の電圧を印可した時に伸びる空乏層幅
が小さいため、補助領域を導入することによるターンオ
フゲインの向上効果はより大きくなる。
【００２５】また、本発明（請求項３）に係わる電力用
半導体素子は、第１導電型高抵抗半導体層と、その第１
の主面に所定距離離して形成された第２導電型低抵抗半
導体層と、前記第１導電型高抵抗半導体層の第２の主面
に形成された第１導電型低抵抗半導体層と、前記第１導
電型低抵抗半導体層上に形成された第１の主電極と、前
記第１の主面に形成され前記第２導電型低抵抗半導体層
とオーミック接触し前記第２導電型低抵抗半導体層に挟
まれた領域ではショットキー接触する第２の主電極とか
らなり、くり返し方向のキャリア積分量が概略５×１０
１２ｃｍ−２以下の第１導電型半導体層と第２導電型半
導体層が交互に隣接してなる補助領域が前記第１導電型
高抵抗半導体層の少なくとも前記第２導電型低抵抗半導
体層に挟まれた領域に形成され、前記補助領域の第２導
電型半導体層は前記第２導電型低抵抗半導体層と接続さ
れていることを特徴とする。
【００２６】本発明（請求項３）に係わる電力用半導体
素子では、上記の発明（請求項１）と同様に補助領域を
第２導電型低抵抗半導体層に挟まれた領域に形成するこ
とにより、この部分の抵抗を著しく低減することが可能
となる。また、補助領域の第２導電型半導体層は第２導
電型低抵抗半導体層と接続されて第２の主電極とほぼ等
電位に設定されており、補助領域の第１導電型半導体層
は第１導電型高抵抗半導体層に接続されて第１の主電極
とほぼ等電位に設定され第２の主電極とはショットキー
バリアによって障壁が設けられている。第１の主電極の
電位が高くなるにつれて補助領域の第１導電型半導体層
と第２導電型半導体層との間に逆バイアスが印可され、
幅の狭い第１導電型半導体層内に速やかに空乏層が広が
り、リーク電流を低減することができる。
【００２７】また、本発明（請求項４）に係わる電力用
半導体素子は、第１導電型高抵抗半導体層と、その第１
の主面に所定距離離して絶縁膜を介して形成された電極
と、前記第１導電型高抵抗半導体層の第２の主面に形成
された第１導電型低抵抗半導体層と、前記第１導電型低
抵抗半導体層上に形成された第１の主電極と、前記第１
の主面に形成され前記電極とオーミック接触し前記電極
に挟まれた領域ではショットキー接触する第２の主電極
とからなり、くり返し方向のキャリア積分量が概略５×
１０１２ｃｍ−２以下の第１導電型半導体層と第２導電
型半導体層が交互に隣接してなる補助領域が前記第１導
電型高抵抗半導体層の少なくとも前記ゲート電極に挟ま
れた領域に形成されていることを特徴とする。
【００２８】本発明（請求項４）に係わる電力用半導体
素子では、第１の主電極の電位が高くなると、絶縁膜と
第１導電型高抵抗半導体層との界面から第１導電型高抵
抗半導体層へ空乏層が伸び、電極間のポテンシャルを高
めて電子の流れを阻止する。この際に、補助領域の第２
導電型半導体層はこの空乏層のポテンシャルに固定さ
れ、第１の主電極の電位が高くなるにつれて、補助領域
の幅の狭い第１導電型半導体層内には速やかに空乏層が
広がり、リーク電流を低減することができる。ＭＯＳバ
リア制御ＳＢＤでは空乏層の伸びが小さいため、補助領
域を導入することによるリーク電流の低減効果はより大
きくなる。
【００２９】また、上記の発明（請求項１または３）に
おいて、前記補助領域のうち、前記第２導電型低抵抗半
導体層に挟まれた部分を構成する第１導電型半導体層の
幅を、それよりも深く形成された部分を構成する第１導
電型半導体層の幅よりも小さく設定することが望ましい
（第６発明）。
【００３０】かかる構成の電力用半導体素子では、補助
領域の第１導電型半導体層の幅が狭くなるので、第２導
電型低抵抗半導体層に挟まれた部分の抵抗を更に低減で
き、しかも非導通状態で空乏化しやすく、ターンオフゲ
インの向上（またはリーク電流の低減）という効果も同
時に実現することができる。
【００３１】補助領域の第１導電型半導体層の幅を小さ
くしていくと、補助領域を形成する第１導電型半導体層
と第２導電型半導体層からなる接合のビルトインポテン
シャルにより、導通状態でも第１導電型半導体層中に空
乏層が伸びて実質的に第１導電型キャリアが流れる幅が
縮小し、オン抵抗が逆に増加するという問題が生じる。
【００３２】しかし、ゲート電極に第２の主電極に対し
て正の電圧が印可される（または第２の主電極に第１の
主電極に対して正の電圧が印可される）導通状態では、
補助領域を形成する第１導電型半導体層と第２導電型半
導体層との間に順バイアスがかかるので、第１導電型半
導体層中に伸びていた空乏層が消失して、十分に小さな
オン抵抗を実現することができる。
【００３３】第２導電型低抵抗半導体層よりも深く形成
された部分の補助領域の第１導電型半導体層の幅は、ビ
ルトインポテンシャルによる空乏層が問題とならない程
度の幅に設定しておけば、第２導電型低抵抗半導体層か
ら離れて補助領域の第２導電型半導体層がゲート電極
（または第２の主電極）と等電位になっていなくてもオ
ン抵抗が増加するという問題は生じない。
【００３４】また、上記の発明（請求項２または４）に
おいて、前記補助領域のうち、前記ゲート電極または前
記電極に挟まれた部分を構成する第１導電型半導体層の
幅を、それよりも深く形成された部分を構成する第１導
電型半導体層の幅よりも小さく設定することが望ましい
（第７発明）。
【００３５】かかる構成の電力用半導体素子では、補助
領域の第１導電型半導体層の幅が狭くなるので非導通状
態で空乏化しやすく、ターンオフゲインの向上（または
リーク電流の低減）が実現される。この素子構造では、
ゲート電極に第２の主電極に対して正の電圧が印可され
る（または第２の主電極に第１の主電極に対して正の電
圧が印可される）導通状態では、絶縁膜と半導体の界面
に高濃度の第１導電型キャリア層ができるので、十分に
小さなオン抵抗を実現することができる。
【００３６】上記の発明（第６発明）とは異なり、この
素子構造では補助領域の第１導電型半導体層と第２導電
型半導体層との間に順バイアスがかからない。しかし、
ゲート電極（または電極）よりも浅く形成された部分の
補助領域の第１導電型半導体層と絶縁膜との界面には高
濃度の第１導電型蓄積層ができるので、ゲート電極（ま
たは電極）よりも深く形成された部分の補助領域の第１
導電型半導体層の幅を、ビルトインポテンシャルによる
空乏層が問題とならない程度の幅に設定しておけば、オ
ン抵抗が増加するという問題は生じない。
【００３７】また、上記の発明（請求項１、２、及び第
６発明、第７発明）において、前記ゲート電極の電位を
前記第２の主電極と等電位とした時に、前記補助領域の
第１導電型半導体層の少なくとも一部分が空乏化して、
前記第１の第１導電型低抵抗半導体層から前記第２の第
１導電型低抵抗半導体層への第１導電型キャリアの流れ
を阻止するように、前記補助領域の第１導電型半導体層
の濃度と幅を設定することが望ましい（第８発明）。
【００３８】かかる構成の電力用半導体素子では、補助
領域の第１導電型半導体層の少なくとも一部分がビルト
インポテンシャルにより空乏化することにより、第２導
電型低抵抗半導体層（または絶縁膜）から空乏層が伸び
ていない場合でも、第１の第１導電型低抵抗半導体層か
らの電子注入が阻止され、ノーマリオフ特性が実現され
る。
【００３９】また、上記の発明（請求項３、４、及び第
６発明、第７発明）において、前記第１の主電極の電位
を前記第２の主電極の電位より高くした時に、前記補助
領域の第１導電型半導体層の少なくとも一部分が空乏化
して、前記第２の第１導電型低抵抗半導体層から前記第
２の主電極への第１導電型キャリアの流れを阻止するよ
うに、前記補助領域の第１導電型半導体層の濃度と幅を
設定することが望ましい（第９発明）。
【００４０】かかる構成の電力用半導体素子では、補助
領域の第１導電型半導体層の少なくとも一部分がビルト
インポテンシャルにより空乏化することにより、第２導
電型低抵抗半導体層（または絶縁膜）から空乏層が伸び
ていない場合でも、前記第２の第１導電型低抵抗半導体
層から前記第２の主電極への第１導電型キャリアの流れ
が阻止され、リーク電流を十分に小さくすることができ
る。
【００４１】また、上記の各本発明において、前記補助
領域は前記第１の主面全体に形成され、前記電力用半導
体素子構造の端部に接合終端構造を形成するにあたり、
空乏層の伸びを抑える第３の第１導電型低抵抗半導体層
はこの補助領域の表面部に形成されることが望ましい
（第１０発明） かかる構成の電力用半導体素子では、補助領域をウェハ
全面に亙って形成しても高耐圧を得ることができる。こ
のため、次に述べる本発明（請求項５）のエピタキシャ
ル成長方法、あるいは他のプロセスにより補助領域をパ
ターニングなしにウェハ全面に形成し、その後に通常の
方法で素子構造を形成することにより容易に上記各本発
明の素子構造を実現することが可能となる。
【００４２】また、本発明（請求項５）に係わる半導体
層の形成方法は、第１導電型高抵抗半導体層は予め所定
の角度をつけて研磨され、当該研磨により前記第１導電
型高抵抗半導体層の第１の主面に形成されたテラス上
に、くり返し方向のキャリア積分量が概略５×１０１２
ｃｍ−２以下の第１導電型半導体層と第２導電型半導体
層が交互に隣接してなる補助領域をエピタキシャル成長
で形成するにあたり、前記第１の主面に形成されたステ
ップからステップフローにより単結晶が成長する際に、
テラスのちょうど１／２まで単結晶が成長するまでは第
２導電型不純物を添加し、その後テラス全体に単結晶が
成長するまでは第１導電型不純物を添加し、このサイク
ルを繰り返すことにより前記補助領域を形成することを
特徴とする。
【００４３】かかる構成の半導体層の形成方法では、研
磨の角度に対応した幅のテラスが形成され、その１／２
が補助領域の第１導電型半導体層および第２導電型半導
体層の幅となるので、角度の選び方によって、通常のパ
ターニングでは不可能なほど微細な幅を持つ補助領域を
実現することができる。この方法は、第２導電型低抵抗
半導体層または絶縁膜を介して形成されたゲート電極
（または電極）に挟まれた部分の、幅の狭い第１導電型
半導体層を持つ補助領域を形成するのに特に適した方法
である。
【００４４】
【発明の実施の形態】以下、図面を参照しながら実施形
態を説明する。以下の実施例では、第１導電型をＮ型、
第２導電型をＰ型とした場合を示している。
【００４５】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる接合型静電誘導トランジスタ（ＳＩ
Ｔ）の素子構造を示す断面図を含む斜視図である。以
下、図１〜図４に対応する第１〜第４の実施形態では、
図２０に示した従来の接合型ＳＩＴと対応する部分は同
じ記号を用いて詳細な説明は省略する。
【００４６】本実施形態の接合型ＳＩＴの素子構造で
は、Ｐ＋型ゲート層４に挟まれた領域にＰ型層とＮ型層
が交互に配置されてなる補助領域１６が形成されてお
り、補助領域１６のＰ型層はＰ＋型ゲート層４に接続さ
れている。この補助領域のＰ型層、Ｎ型層の濃度×幅か
ら算出されるキャリア積分量が概略５×１０１２ｃｍ
−２以下でほぼ一致するように、それぞれの層の濃度と
幅が設定される。例えば、幅が５μｍであれば濃度を３
×１０１５ｃｍ−３、幅が１μｍであれば濃度を２×１
０１６ｃｍ−３と選ぶことができる。
【００４７】本実施形態によれば、補助領域１６のＮ型
層の濃度をＮ−型ベース層２の濃度より高く設定できる
ため、従来の接合型ＳＩＴの問題点であったＰ＋型ゲー
ト層４に挟まれた領域の抵抗成分を著しく低減すること
が可能となる。また、補助領域１６のＰ型層はＰ＋型ゲ
ート層４と接続されてゲート電極７とほぼ等電位に設定
されており、補助領域１６のＮ型層はＮ＋型ソース層３
と接続されてソース電極６とほぼ等電位に設定されてい
る。
【００４８】従って、ゲート電極７にソース電極６に対
して負の電圧が印可されると補助領域１６の幅の狭いＮ
型層内には速やかに空乏層が広がり、高いターンオフゲ
インを得ることができる。更に、補助領域１６のＮ型層
の幅を縮めて０．０５μｍ程度とし、濃度を５×１０
１７ｃｍ−３程度に選ぶことにより、補助領域１６のＮ
型層とＰ型層とからなるＰＮ接合のビルトインポテンシ
ャルによって補助領域１６のＮ型層は空乏層で覆われ
る。
【００４９】このようにするとゲート電極７とソース電
極６が等電位であってもＮ＋型ソース層３からの電子注
入は起こらず、ノーマリオフを実現することができる。
これによってシステムが停止した場合に電流を遮断した
状態に保つことができ、安全性の向上を図ることができ
る。この場合でも、ゲート電極７にソース電極６に対し
て正の電圧を印可すれば、補助領域１６のＮ型層とＰ型
層からなるＰＮ接合は順バイアスされ、Ｎ型層を覆って
いたビルトインポテンシャルによる空乏層は消滅し、十
分に低いオン抵抗を実現することができる。
【００５０】（第２の実施形態）図２は、本発明の第２
の実施形態に係わる接合型静電誘導トランジスタ（ＳＩ
Ｔ）の素子構造を示す断面図を含む斜視図である。本実
施形態の接合型ＳＩＴの素子構造では、補助領域１６が
Ｐ＋型ゲート層４より深くまで形成されており、Ｐ＋型
ゲート層４に挟まれた部分を構成する補助領域１６のＮ
型層の幅を、それよりも深く形成された部分を構成する
補助領域１７のＮ型層の幅よりも小さく設定している。
【００５１】本実施形態によれば、補助領域１６のＮ型
層の幅が狭くなるので、Ｐ＋型ゲート層４に挟まれた部
分の抵抗を更に低減でき、しかも非導通状態で空乏化し
やすくターンオフゲインの向上という効果も同時に実現
することができる。この場合にも、補助領域１６のＮ型
層の幅を０．０５μｍ程度まで縮めてノーマリオフとす
ることができる。
【００５２】Ｐ＋型ゲート層４よりも深く形成された部
分を構成する補助領域１７のＮ型層の幅は、Ｐ＋型ゲー
ト層４に挟まれた部分を構成する補助領域１６のＮ型層
の幅と同じに設定してもよいが、この実施形態では大き
く設定している。Ｐ＋型ゲート層４よりも深く形成され
た部分を構成する補助領域１７のＰ型層またはＮ型層
は、それぞれの層の抵抗により、それぞれＰ＋型ゲート
層４またはＮ＋型ソース層３とは等電位にならない。こ
のような場合には、ゲート電極７にソース電極６に対し
て正の電圧を印可しても、補助領域１７下部のＮ型層内
部に広がっているビルトインポテンシャルによる空乏層
を十分に消滅させることができない。
【００５３】このような事態を避けるため、この実施形
態ではＰ＋型ゲート層４よりも深く形成された部分を構
成する補助領域１７のＮ型層の幅を、Ｐ＋型ゲート層４
に挟まれた部分を構成する補助領域１６のＮ型層の幅よ
りも大きく設定している。この素子構造は、エピタキシ
ャル成長とイオン注入によるＰ型不純物、Ｎ型不純物の
選択ドーピングを繰り返す製造プロセスを採用する上で
も好適である。
【００５４】すなわち、エピタキシャル成長では半導体
基板を高温にする必要があるが、その際に下地に既に形
成されている補助領域のＰ型不純物、Ｎ型不純物が拡散
して広がり、それらの幅が変わってしまう。特に補助領
域のＮ型不純物の幅を小さく設定すると、最悪の場合に
はＰ型不純物の拡散によってＮ型層が消滅してしまうこ
ともありうる。従って、先にエピタキシャル成長される
半導体基板の深い部分に形成される補助領域１７のＮ型
層の幅を大きく設定しておけば、製造プロセスによるＮ
型層の幅の変動があったとしても安定して補助領域１７
を形成することができる。
【００５５】（第３の実施形態）図３は、本発明の第３
の実施形態に係わる接合型静電誘導トランジスタ（ＳＩ
Ｔ）の素子構造を示す断面図を含む斜視図である。本実
施形態の接合型ＳＩＴの素子構造では、補助領域１７が
Ｎ＋型ドレイン層１上まで到達している。
【００５６】本実施形態によれば、補助領域１７は濃度
と幅を変えなくても厚さ（半導体素子の厚み方向の補助
領域の寸法）に比例して耐圧が増加するという性質を持
っているので、補助領域１７が無い場合や補助領域１７
がＮ−型ベース層２の途中までしか形成されていない場
合に比べて、オン抵抗を低減することが可能となる。
【００５７】（第４の実施形態）図４は、本発明の第４
の実施形態に係わる接合型静電誘導トランジスタ（ＳＩ
Ｔ）の素子構造を示す断面図を含む斜視図である。本実
施形態の接合型ＳＩＴの素子構造では、補助領域１６の
表面付近にＰ−型層１８が形成されている。
【００５８】本実施形態によれば、補助領域１６のＮ型
層とＮ＋型ソース層３とはＰ−型層１８により分離され
ているので、電子は補助領域１６のＮ型層へ流入するこ
とができずノーマリオフ特性を示す。このような場合で
も、ゲート電極７にソース電極６に対して正の電圧を印
可すれば、Ｎ＋型ソース層３とＰ−型層１８からなるＰ
Ｎ接合が順バイアスされて、電子はＮ＋型ソース層３か
らＰ−型層１８を通過して補助領域１６のＮ型層に注入
される。但し、このＰ−型層１８の濃度を上げすぎる
と、この部分での抵抗が大きくなるのでオン抵抗に悪影
響を及ぼす。補助領域１６のＮ型層の幅を例えば１μｍ
〜サブμｍ程度の通常の製造プロセスで可能な範囲に設
定し、ノーマリオフに必要な最小限の濃度に設定するの
が望ましい。
【００５９】（第５の実施形態）図５は、本発明の第５
の実施形態に係わるＭＯＳ型静電誘導トランジスタ（Ｓ
ＩＴ）の素子構造を示す断面図を含む斜視図である。以
下、図５〜図８に対応する第５〜第８の実施形態では、
図２１に示した従来のＭＯＳ型ＳＩＴと対応する部分は
同じ記号を用いて詳細な説明は省略する。
【００６０】実施形態のＭＯＳ型ＳＩＴの素子構造で
は、ゲート電極７に挟まれた領域にＰ型層とＮ型層が交
互に配置されてなる補助領域１６が形成されている。補
助領域１６はゲート電極７の底部よりは浅く、Ｎ＋型ソ
ース層３との間にはＮ−型層１９が形成されている。こ
の実施形態においても補助領域１６のＰ型層、Ｎ型層の
濃度と幅は第１の実施形態と同様に選ぶことができる。
【００６１】本実施形態によれば、第１から第４の実施
形態の素子構造では電流制御型ゲートであったものを電
圧制御型ゲートにすることができ、より低パワーで駆動
することが可能となる。この素子構造では、ゲート電極
７にソース電極６に対し負の電圧を印可すると、ゲート
絶縁膜８とＮ−型層１９との界面からＮ−型層１９へ空
乏層が伸び、Ｎ＋型ソース層３直下のポテンシャルを高
めて電子注入を阻止する。この際に、補助領域１６のＰ
型層はこの空乏層のポテンシャルに固定され、ドレイン
電極５の電位が高くなるにつれて、補助領域の幅の狭い
Ｎ型層内には速やかに空乏層が広がり、高いターンオフ
ゲインを得ることができる。電圧制御制御型ゲートでは
ゲート電極７にソース電極６に対し負の電圧を印可した
時に伸びる空乏層幅が小さいため、補助領域１６を導入
することによるターンオフゲインの向上効果はより大き
くなる。
【００６２】（第６の実施形態）図６は、本発明の第６
の実施形態に係わるＭＯＳ型静電誘導トランジスタ（Ｓ
ＩＴ）の素子構造を示す断面図を含む斜視図である。本
実施形態のＭＯＳ型ＳＩＴの素子構造では、補助領域１
６がゲート電極７より深くまで形成されており、ゲート
電極７に挟まれた部分を構成する補助領域１６のＮ型層
の幅を、それよりも深く形成された部分を構成する補助
領域１７のＮ型層の幅よりも小さく設定している。
【００６３】本実施形態によれば、補助領域１６のＮ型
層の幅が狭くなるので、ゲート電極７に挟まれた部分の
抵抗を更に低減でき、しかも非導通状態で空乏化しやす
くターンオフゲインの向上という効果も同時に実現する
ことができる。この場合にも、補助領域１６のＮ型層の
幅を０．０５μｍ程度まで縮めてノーマリオフとするこ
とができる。ゲート電極７よりも深く形成された部分を
構成する補助領域１７のＮ型層の幅は、ゲート電極７に
挟まれた部分を構成する補助領域１６のＮ型層の幅と同
じに設定してもよいが、この実施形態では大きく設定し
ている。第２の実施例とは異なり、この素子構造では補
助領域１６，１７のＮ型層とＰ型層との間に順バイアス
がかからない。しかし、補助領域１６とゲート絶縁膜８
の界面には高濃度の電子蓄積層ができるので、補助領域
１７のＮ型層の幅をビルトインポテンシャルによる空乏
層が問題とならない程度の幅に設定しておけば、オン抵
抗が増加するという問題は生じない。
【００６４】（第７の実施形態）図７は、本発明の第７
の実施形態に係わるＭＯＳ型静電誘導トランジスタ（Ｓ
ＩＴ）の素子構造を示す断面図を含む斜視図である。本
実施形態のＭＯＳ型ＳＩＴの素子構造では、補助領域１
７がＮ＋型ドレイン層１上まで到達している。
【００６５】本実施形態によれば、補助領域１７は濃度
と幅を変えなくても厚さ（半導体素子の厚み方向の補助
領域の寸法）に比例して耐圧が増加するという性質を持
っているので、補助領域１７が無い場合や補助領域１７
がＮ−型ベース層２の途中までしか形成されていない場
合に比べて、オン抵抗を低減することが可能となる。
【００６６】（第８の実施形態）図８は、本発明の第８
の実施形態に係わるＭＯＳ型静電誘導トランジスタ（Ｓ
ＩＴ）の素子構造を示す断面図を含む斜視図である。本
実施形態のＭＯＳ型ＳＩＴの素子構造では、補助領域１
６の表面付近にソース電極６と接続されたＰ型層２０が
形成されている。
【００６７】本実施形態によれば、補助領域１６のＮ型
層とＮ＋型ソース層３とはＰ型層２０により分離されて
いるので、電子は補助領域１６のＮ型層へ流入すること
ができずノーマリオフ特性を示す。このような場合で
も、ゲート電極７にソース電極６に対して正の電圧を印
可すれば、ゲート絶縁膜８とＰ型層２０との界面に反転
層ができて、電子はＮ＋型ソース層３から反転層を通過
して補助領域１６のＮ型層に注入される。この素子構造
は通常のＭＯＳ型ＦＥＴに補助領域を追加したものと同
一であるので、このＰ型層２０の濃度は反転層のできる
しきい値が適正な範囲に入るように選ぶ必要がある。
【００６８】（第９の実施形態）図９は、本発明の第９
の実施形態に係わる接合バリア制御ショットキーダイオ
ード（ＳＢＤ）の素子構造を示す断面図を含む斜視図で
ある。以下、図９〜図１３に対応する第９〜第１３の実
施形態では、図２２に示した従来の接合バリア制御ＳＢ
Ｄと対応する部分は同じ記号を用いて詳細な説明は省略
する。
【００６９】本実施形態の接合バリア制御ＳＢＤの素子
構造では、Ｐ＋型層１１に挟まれた領域にＰ型層とＮ型
層が交互に配置されてなる補助領域１６が形成されてお
り、補助領域１６のＰ型層はＰ＋型層１１に接続されて
いる。この実施形態においても補助領域１６のＰ型層、
Ｎ型層の濃度と幅は第１の実施形態と同様に選ぶことが
できる。
【００７０】本実施形態によれば、第１の実施形態と同
様に補助領域１６をＰ型層１１に挟まれた領域に形成す
ることにより、この部分の抵抗を著しく低減することが
可能となる。また、補助領域１６のＰ型層はＰ＋型層１
１と接続されてアノード電極１３とほぼ等電位に設定さ
れており、補助領域１６のＮ型層はＮ−型カソード層１
０に接続されてカソード電極１２とほぼ等電位に設定さ
れアノード電極１３とはショットキーバリアによって障
壁が設けられている。カソード電極１２の電位が高くな
るにつれて補助領域１６のＮ型層とＰ型層との間に逆バ
イアスが印可され、幅の狭いＮ型層内に速やかに空乏層
が広がり、リーク電流を低減することができる。更に、
補助領域１６のＮ型層の幅を縮めて０．０５μｍ程度と
し、濃度を５×１０１７ｃｍ−３程度に選ぶことによ
り、補助領域１６のＮ型層とＰ型層とからなるＰＮ接合
のビルトインポテンシャルによって補助領域１６のＮ型
層は空乏層で覆われる。このようにするとアノード電極
１３にバリアハイトの低い金属を用いても、電子の流れ
を阻止するバリアが生じてリーク電流を低減することが
できる。この場合でも、アノード電極１３にカソード電
極１２に対して正の電圧を印可すれば、補助領域１６の
Ｎ型層とＰ型層からなるＰＮ接合は順バイアスされ、Ｎ
型層を覆っていたビルトインポテンシャルによる空乏層
は消滅し、十分に低いオン抵抗を実現することができ
る。
【００７１】（第１０の実施形態）図１０は、本発明の
第１０の実施形態に係わる接合バリア制御ショットキー
ダイオード（ＳＢＤ）の素子構造を示す断面図を含む斜
視図である。本実施形態の接合バリア制御ＳＢＤの素子
構造では、補助領域１６がＰ＋型層１１より深くまで形
成されており、Ｐ＋型層１１に挟まれた部分を構成する
補助領域１６のＮ型層の幅を、それよりも深く形成され
た部分を構成する補助領域１７のＮ型層の幅よりも小さ
く設定している。
【００７２】本実施形態によれば、補助領域１６のＮ型
層の幅が狭くなるので、Ｐ＋型層１１に挟まれた部分の
抵抗を更に低減でき、しかも非導通状態で空乏化しやす
くリーク電流の低減という効果も同時に実現することが
できる。この場合にも、補助領域１６のＮ型層の幅を
０．０５μｍ程度まで縮めてビルトインポテンシャルに
よるバリアを形成することができる。Ｐ＋型層１１より
も深く形成された部分を構成する補助領域１７のＮ型層
の幅は、Ｐ＋型層１１に挟まれた部分を構成する補助領
域１６のＮ型層の幅と同じに設定してもよいが、この実
施形態では大きく設定している。この理由は第２の実施
形態で説明したものと同様である。
【００７３】（第１１の実施形態）図１１は、本発明の
第１１の実施形態に係わる接合バリア制御ショットキー
ダイオード（ＳＢＤ）の素子構造を示す断面図である。
本実施形態の接合バリア制御ＳＢＤの素子構造では、補
助領域１７がＮ＋型カソード層９上まで到達している。
【００７４】本実施形態によれば、補助領域１７は濃度
と幅を変えなくても厚さ（半導体素子の厚み方向の補助
領域の寸法）に比例して耐圧が増加するという性質を持
っているので、補助領域１７が無い場合や補助領域１７
がＮ−型カソード層１０の途中までしか形成されていな
い場合に比べて、オン抵抗を低減することが可能とな
る。
【００７５】（第１２の実施形態）図１２は、本発明の
第１２の実施形態に係わる接合バリア制御ショットキー
ダイオード（ＳＢＤ）の素子構造を示す断面図を含む斜
視図である。本実施形態の接合バリア制御ＳＢＤの素子
構造では、補助領域１６の表面付近にＰ−型層１８が形
成されている。
【００７６】本実施形態によれば、補助領域１６のＮ型
層とアノード電極１３とはショットキーバリアに加えて
Ｐ−型層１８により障壁が設けられているので、電子の
流れが阻止されリーク電流を低減することができる。こ
のような場合でも、アノード電極１３にカソード電極１
２に対して正の電圧を印可すれば、補助領域１６のＮ型
層とＰ−型層１８からなるＰＮ接合が順バイアスされ
て、電子はＮ型層からＰ −型層１８を通過して順バイア
スされたショットキーバリアハイトを越えてアノード電
極１３へと流れ出る。但し、このＰ−型層１８の濃度を
上げすぎると、この部分での抵抗が大きくなるのでオン
抵抗に悪影響を及ぼす。実用的なリーク電流に収まる必
要最小限の濃度に設定するのが望ましい。
【００７７】（第１３の実施形態）図１３は、本発明の
第１３の実施形態に係わる接合バリア制御ショットキー
ダイオード（ＳＢＤ）の素子構造を示す断面図を含む斜
視図である。本実施形態の接合バリア制御ＳＢＤの素子
構造では、補助領域１６の表面付近に補助領域１６のＮ
型層よりも濃度の低いＮ−型層１９が形成されている。
【００７８】本実施形態によれば、Ｐ＋型層１１からの
空乏層がより広く伸びてＮ−型層１９内のポテンシャル
が高くなり、電子の流れが阻止されリーク電流を低減す
ることができる。
【００７９】（第１４の実施形態）図１４は、本発明の
第１４の実施形態に係わるＭＯＳバリア制御ショットキ
ーダイオード（ＳＢＤ）の素子構造を示す断面図を含む
斜視図である。以下、図１４〜図１７に対応する第１４
〜第１７の実施形態では、図２３に示した従来のＭＯＳ
バリア制御ＳＢＤと対応する部分は同じ記号を用いて詳
細な説明は省略する。
【００８０】本実施形態のＭＯＳバリア制御ＳＢＤの素
子構造では、電極１５に挟まれた領域にＰ型層とＮ型層
が交互に配置されてなる補助領域１６が形成されてい
る。補助領域１６は電極１５の底部よりは浅く、アノー
ド電極１３との間にはＮ−型層１９が形成されている。
この実施形態においても補助領域１６のＰ型層、Ｎ型層
の濃度と幅は第１の実施形態と同様に選ぶことができ
る。
【００８１】本実施形態によれば、カソード電極１２の
電位が高くなると、絶縁膜１４とＮ −型層１９との界面
からＮ−型層１９へ空乏層が伸び、電極１５間のポテン
シャルを高めて電子の流れを阻止する。この際に、補助
領域１６のＰ型層はこの空乏層のポテンシャルに固定さ
れ、カソード電極１２の電位が高くなるにつれて、補助
領域１６の幅の狭いＮ型層内には速やかに空乏層が広が
り、リーク電流を低減することができる。ＭＯＳバリア
制御ＳＢＤでは空乏層の伸びが小さいため、補助領域を
導入することによるリーク電流の低減効果はより大きく
なる。
【００８２】（第１５の実施形態）図１５は、本発明の
第１５の実施形態に係わるＭＯＳバリア制御ショットキ
ーダイオード（ＳＢＤ）の素子構造を示す断面図を含む
斜視図である。本実施形態のＭＯＳバリア制御ＳＢＤの
素子構造では、補助領域１６が電極１５より深くまで形
成されており、電極１５に挟まれた部分を構成する補助
領域１６のＮ型層の幅を、それよりも深く形成された部
分を構成する補助領域１７のＮ型層の幅よりも小さく設
定している。
【００８３】本実施形態によれば、補助領域１６のＮ型
層の幅が狭くなるので、電極１５に挟まれた部分の抵抗
を更に低減でき、しかも非導通状態で空乏化しやすくリ
ーク電流の低減という効果も同時に実現することができ
る。この場合にも、補助領域１６のＮ型層の幅を０．０
５μｍ程度まで縮めてビルトインポテンシャルによるバ
リアを形成することができる。電極１５よりも深く形成
された部分を構成する補助領域１７のＮ型層の幅は、電
極１５に挟まれた部分を構成する補助領域１６のＮ型層
の幅と同じに設定してもよいが、この実施形態では大き
く設定している。この理由は第６の実施形態で説明した
ものと同じである。
【００８４】（第１６の実施形態）図１６は、本発明の
第１６の実施形態に係わるＭＯＳバリア制御ショットキ
ーダイオード（ＳＢＤ）の素子構造を示す断面図を含む
斜視図である。本実施形態のＭＯＳバリア制御ＳＢＤの
素子構造では、補助領域１７がＮ＋型カソード層９上ま
で到達している。
【００８５】本実施形態によれば、補助領域１７は濃度
と幅を変えなくても厚さ（半導体素子の厚み方向の補助
領域の寸法）に比例して耐圧が増加するという性質を持
っているので、補助領域１７が無い場合や補助領域１７
がＮ−型カソード層１０の途中までしか形成されていな
い場合に比べて、オン抵抗を低減することが可能とな
る。
【００８６】（第１７の実施形態）図１７は、本発明の
第１７の実施形態に係わるＭＯＳバリア制御ショットキ
ーダイオード（ＳＢＤ）の素子構造を示す断面図を含む
斜視図である。本実施形態のＭＯＳバリア制御ＳＢＤの
素子構造では、アノード電極１３の接触表面付近にＰ−
型層１８が形成されている。
【００８７】本実施形態によれば、補助領域１６のＮ型
層とアノード電極１３とはショットキーバリアに加えて
Ｐ−型層１８により障壁が設けられているので、電子の
流れが阻止されリーク電流を低減することができる。こ
のような場合でも、アノード電極１３にカソード電極１
２に対して正の電圧を印可すれば、補助領域１６のＮ型
層、その上のＮ−型層１９とＰ−型層１８からなるＰＮ
接合が順バイアスされて、電子はＮ型層からＮ−型層１
９、Ｐ−型層１８を通過して順バイアスされたショット
キーバリアハイトを越えてアノード電極１３へと流れ出
る。但し、このＰ−型層１８の濃度を上げすぎると、こ
の部分での抵抗が大きくなるのでオン抵抗に悪影響を及
ぼす。実用的なリーク電流に収まる必要最小限の濃度に
設定するのが望ましい。
【００８８】（第１８の実施形態）図１８、図１９は、
本発明の第１８の実施形態に係わる電力用半導体素子の
製造方法を示す図である。本実施形態の電力用半導体素
子では、結晶基板（具体的には、Ｎ−型ベース層２、Ｎ
＋型ドレイン層１、Ｎ−型カソード層１０、Ｎ＋型カソ
ード層９など）は予め所定のオフ角度θをつけて研磨さ
れ（図１８Ａ）、それによって結晶表面に形成されたテ
ラス上に補助領域１６（または１７）をエピタキシャル
成長で形成するにあたり、結晶表面に形成されたステッ
プからステップフローにより単結晶が成長する際に、テ
ラスのちょうど１／２まで単結晶が成長するまではＰ型
不純物を添加し（図１８Ｂ）、その後テラス全体に単結
晶が成長するまではＮ型不純物を添加し（図１９Ａ）、
このサイクルを繰り返すことにより補助領域１６（また
は１７）を形成する（図１９Ｂ）。
【００８９】本実施形態によれば、研磨のオフ角度θに
対応した幅２Ｗ（＝ｄ／ｔａｎθ、ｄはステップの高
さ）のテラスが形成され、その１／２が補助領域１６
（または１７）のＮ型層およびＰ型層の幅Ｗとなるの
で、角度θの選び方によって、通常のパターニングでは
不可能なほど微細な幅Ｗを持つ補助領域１６（または１
７）を実現することができる。この方法は、補助領域１
６の幅の狭いＮ型層を形成するのに特に適した方法であ
る。例えば、ステップの高さがｄ＝１．５Åの結晶の場
合には、オフ角度をθ＝０．０８６°以上とすることに
よって、ノーマリオフに必要なＷ＝０．０５μｍ以下を
実現することができる。
【００９０】（第１９の実施形態）図２０、図２１は、
本発明の第１９の実施形態に係わる接合型静電誘導トラ
ンジスタ（ＳＩＴ）の素子構造を示す断面図を含む斜視
図である。図２０は図１の紙面に平行な面内で接合終端
部まで含んだ図であり、図２１は、図１の紙面に垂直な
面内で接合終端部まで含んだ図である。接合終端部は、
空乏化して電界を緩和するためのＰ−層（ＲＥＳＵＲＦ
層）２１、空乏層の広がりを止めるＮ＋型層（チャネル
ストッパ層）２２、酸化膜やＳＩＰＯＳ膜（酸素ドープ
多結晶シリコン）などのパシベーション膜２３からな
る。補助領域１６はウェハ表面全体に形成され、その中
に素子構造と接合終端構造が形成されている。この素子
構造ではＮ−型ベース層２が残っているが、補助領域１
６がＮ＋ドレイン層１上に直接形成されていてもよい。
【００９１】本実施形態によれば、補助領域１６をウェ
ハ全面に亙って形成しても高耐圧を得ることができる。
このため、第１８の実施例で説明したエピタキシャル成
長方法、あるいは他のプロセスにより補助領域１６をウ
ェハ全面に形成し、その後に通常の方法で素子構造を形
成することにより容易にこれまで説明した補助構造を有
する素子構造を実現することが可能となる。
【００９２】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。例えば、補助領域１６，
１７は、基本素子構造断面図の紙面に垂直な方向に繰り
返すように配置したが、平行であっても角度がついてい
てもよい。また、補助領域１６、１７を構成するＮ型
層、Ｐ型層は板状としたが、ますの目状、蜂の巣状など
他の幾何学的形状であってもよい。また、それぞれの基
本素子構造についても、種々変形したものに補助領域を
追加して用いることができる。
【００９３】
【発明の効果】以上詳述したように、本発明によれば、
ゲート領域に挟まれた領域に形成された補助領域がオフ
時にはピンチオフと同様の効果を発揮し、オン時には低
抵抗伝導層として働くために、ターンオフゲインが大き
く、オン抵抗の小さな静電誘導型トランジスタを実現す
ることができる。また、ショットキーダイオードにおい
ても、補助領域を用いることにより低リーク電流と低オ
ン抵抗を同時に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる接合型静電誘
導トランジスタの素子構造を示す断面図を含む斜視図。
【図２】本発明の第２の実施形態に係わる接合型静電誘
導トランジスタの素子構造を示す断面図を含む斜視図。
【図３】本発明の第３の実施形態に係わる接合型静電誘
導トランジスタの素子構造を示す断面図を含む斜視図。
【図４】本発明の第４の実施形態に係わる接合型静電誘
導トランジスタの素子構造を示す断面図を含む斜視図。
【図５】本発明の第５の実施形態に係わるＭＯＳ型静電
誘導トランジスタの素子構造を示す断面図を含む斜視
図。
【図６】本発明の第６の実施形態に係わるＭＯＳ型静電
誘導トランジスタの素子構造を示す断面図を含む斜視
図。
【図７】本発明の第７の実施形態に係わるＭＯＳ型静電
誘導トランジスタの素子構造を示す断面図を含む斜視
図。
【図８】本発明の第８の実施形態に係わるＭＯＳ型静電
誘導トランジスタの素子構造を示す断面図を含む斜視
図。
【図９】本発明の第９の実施形態に係わる接合バリア制
御ショットキーダイオードの素子構造を示す断面図を含
む斜視図。
【図１０】本発明の第１０の実施形態に係わる接合バリ
ア制御ショットキーダイオードの素子構造を示す断面図
を含む斜視図。
【図１１】本発明の第１１の実施形態に係わる接合バリ
ア制御ショットキーダイオードの素子構造を示す断面図
を含む斜視図。
【図１２】本発明の第１２の実施形態に係わる接合バリ
ア制御ショットキーダイオードの素子構造を示す断面図
を含む斜視図。
【図１３】本発明の第１３の実施形態に係わる接合バリ
ア制御ショットキーダイオードの素子構造を示す断面図
を含む斜視図。
【図１４】本発明の第１４の実施形態に係わるＭＯＳバ
リア制御ショットキーダイオードの素子構造を示す断面
図を含む斜視図。
【図１５】本発明の第１５の実施形態に係わるＭＯＳバ
リア制御ショットキーダイオードの素子構造を示す断面
図を含む斜視図。
【図１６】本発明の第１６の実施形態に係わるＭＯＳバ
リア制御ショットキーダイオードの素子構造を示す断面
図を含む斜視図。
【図１７】本発明の第１７の実施形態に係わるＭＯＳバ
リア制御ショットキーダイオードの素子構造を示す断面
図を含む斜視図。
【図１８】本発明の第１８の実施形態に係わる電力用半
導体素子の製造方法を示す図。
【図１９】本発明の第１８の実施形態に係わる電力用半
導体素子の製造方法を示す図。
【図２０】本発明の第１９の実施形態に係わる電力用半
導体素子の素子構造を示す断面図を含む斜視図。
【図２１】本発明の第１９の実施形態に係わる電力用半
導体素子の素子構造を示す断面図を含む斜視図。
【図２２】従来の接合型静電誘導トランジスタの素子構
造を示す断面図を含む斜視図。
【図２３】従来のＭＯＳ型静電誘導トランジスタの素子
構造を示す断面図を含む斜視図。
【図２４】従来の接合バリア制御ショットキーダイオー
ドの素子構造を示す断面図を含む斜視図。
【図２５】従来のＭＯＳバリア制御ショットキーダイオ
ードの素子構造を示す断面図を含む斜視図。
【符号の説明】
１…Ｎ＋型ドレイン層 ２…Ｎ−型ベース層 ３…Ｎ＋型ソース層 ４…Ｐ＋型ゲート層 ５…ドレイン電極 ６…ソース電極 ７…ゲート電極 ８…ゲート絶縁膜 ９…Ｎ＋型カソード層 １０…Ｎ−型カソード層 １１…Ｐ＋型層 １２…カソード電極（オーミック電極） １３…アノード電極（ショットキー電極） １４…絶縁膜 １５…電極 １６…補助領域 １７…補助領域 １８…Ｐ−型層 １９…Ｎ−型層 ２０…Ｐ型層 ２１…Ｐ−型層（ＲＥＳＵＲＦ層） ２２…Ｎ＋型層（チャネルストッパ層） ２３…パシベーション膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型高抵抗半導体層と、その第１
    の主面に所定距離離して形成された第２導電型低抵抗半
    導体層と、前記第１の主面の前記第２導電型低抵抗半導
    体層に挟まれた領域に形成された第１の第１導電型低抵
    抗半導体層と、前記第１導電型高抵抗半導体層の第２の
    主面に形成された第２の第１導電型低抵抗半導体層と、
    前記第２の第１導電型低抵抗半導体層上に形成された第
    １の主電極と、前記第１の第１導電型低抵抗半導体層上
    に形成された第２の主電極と、前記第２導電型低抵抗半
    導体層上に形成されたゲート電極とからなり、くり返し
    方向のキャリア積分量が概略５×１０１２ｃｍ−２以下
    の第１導電型半導体層と第２導電型半導体層が交互に隣
    接してなる補助領域が前記第１導電型高抵抗半導体層の
    少なくとも前記第２導電型低抵抗半導体層に挟まれた領
    域に形成され、前記補助領域の第２導電型半導体層は前
    記第２導電型低抵抗半導体層と接続されていることを特
    徴とする電力用半導体素子。
  2. 【請求項２】 第１導電型高抵抗半導体層と、その第１
    の主面に所定距離離して絶縁膜を介して形成されたゲー
    ト電極と、前記第１の主面の前記ゲート電極に挟まれた
    領域に形成された第１の第１導電型低抵抗半導体層と、
    前記第１導電型高抵抗半導体層の第２の主面に形成され
    た第２の第１導電型低抵抗半導体層と、前記第２の第１
    導電型低抵抗半導体層上に形成された第１の主電極と、
    前記第１の第１導電型低抵抗半導体層上に形成された第
    ２の主電極とからなり、くり返し方向のキャリア積分量
    が概略５×１０１２ｃｍ−２以下の第１導電型半導体層
    と第２導電型半導体層が交互に隣接してなる補助領域が
    前記第１導電型高抵抗半導体層の少なくとも前記ゲート
    電極に挟まれた領域に形成されていることを特徴とする
    電力用半導体素子。
  3. 【請求項３】 第１導電型高抵抗半導体層と、その第１
    の主面に所定距離離して形成された第２導電型低抵抗半
    導体層と、前記第１導電型高抵抗半導体層の第２の主面
    に形成された第１導電型低抵抗半導体層と、前記第１導
    電型低抵抗半導体層上に形成された第１の主電極と、前
    記第１の主面に形成され前記第２導電型低抵抗半導体層
    とオーミック接触し前記第２導電型低抵抗半導体層に挟
    まれた領域ではショットキー接触する第２の主電極とか
    らなり、くり返し方向のキャリア積分量が概略５×１０
    １２ｃｍ−２以下の第１導電型半導体層と第２導電型半
    導体層が交互に隣接してなる補助領域が前記第１導電型
    高抵抗半導体層の少なくとも前記第２導電型低抵抗半導
    体層に挟まれた領域に形成され、前記補助領域の第２導
    電型半導体層は前記第２導電型低抵抗半導体層と接続さ
    れていることを特徴とする電力用半導体素子。
  4. 【請求項４】 第１導電型高抵抗半導体層と、その第１
    の主面に所定距離離して絶縁膜を介して形成された電極
    と、前記第１導電型高抵抗半導体層の第２の主面に形成
    された第１導電型低抵抗半導体層と、前記第１導電型低
    抵抗半導体層上に形成された第１の主電極と、前記第１
    の主面に形成され前記電極とオーミック接触し前記電極
    に挟まれた領域ではショットキー接触する第２の主電極
    とからなり、くり返し方向のキャリア積分量が概略５×
    １０１２ｃｍ−２以下の第１導電型半導体層と第２導電
    型半導体層が交互に隣接してなる補助領域が前記第１導
    電型高抵抗半導体層の少なくとも前記ゲート電極に挟ま
    れた領域に形成されていることを特徴とする電力用半導
    体素子。
  5. 【請求項５】 第１導電型高抵抗半導体層は予め所定の
    角度をつけて研磨され、当該研磨により前記第１導電型
    高抵抗半導体層の第１の主面に形成されたテラス上に、
    くり返し方向のキャリア積分量が概略５×１０１２ｃｍ
    −２以下の第１導電型半導体層と第２導電型半導体層が
    交互に隣接してなる補助領域をエピタキシャル成長で形
    成するにあたり、前記第１の主面に形成されたステップ
    からステップフローにより単結晶が成長する際に、テラ
    スのちょうど１／２まで単結晶が成長するまでは第２導
    電型不純物を添加し、その後テラス全体に単結晶が成長
    するまでは第１導電型不純物を添加し、このサイクルを
    繰り返すことにより前記補助領域を形成することを特徴
    とする半導体層の形成方法。
JP7328299A 1999-03-18 1999-03-18 電力用半導体素子及び半導体層の形成方法 Pending JP2000269518A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7328299A JP2000269518A (ja) 1999-03-18 1999-03-18 電力用半導体素子及び半導体層の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7328299A JP2000269518A (ja) 1999-03-18 1999-03-18 電力用半導体素子及び半導体層の形成方法

Publications (1)

Publication Number Publication Date
JP2000269518A true JP2000269518A (ja) 2000-09-29

Family

ID=13513647

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7328299A Pending JP2000269518A (ja) 1999-03-18 1999-03-18 電力用半導体素子及び半導体層の形成方法

Country Status (1)

Country Link
JP (1) JP2000269518A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196602A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 静電誘導トランジスタ
JP2003209123A (ja) * 2002-01-11 2003-07-25 Sumitomo Electric Ind Ltd 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
WO2004010489A1 (ja) * 2002-07-24 2004-01-29 Sumitomo Electric Industries, Ltd. 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
US6844592B2 (en) 2002-03-18 2005-01-18 Kabushiki Kaisha Toshiba Semiconductor device with super junction region
US6849900B2 (en) 2003-04-16 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device
JP2005057050A (ja) * 2003-08-04 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US6982459B2 (en) 2000-12-18 2006-01-03 Denso Corporation Semiconductor device having a vertical type semiconductor element
JP2009194065A (ja) * 2008-02-13 2009-08-27 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009259896A (ja) * 2008-04-14 2009-11-05 Denso Corp 炭化珪素半導体装置の製造方法
US8193564B2 (en) 2008-02-13 2012-06-05 Denso Corporation Silicon carbide semiconductor device including deep layer
JP2015099921A (ja) * 2013-11-18 2015-05-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 横チャネル領域を有する接合型電界効果トランジスタセル
JP2015216270A (ja) * 2014-05-12 2015-12-03 ローム株式会社 半導体装置および半導体装置の製造方法
US9548399B2 (en) 2013-11-18 2017-01-17 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
CN106887464A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 超结器件及其制造方法
CN108574001A (zh) * 2017-03-13 2018-09-25 丰田合成株式会社 半导体装置

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196602A (ja) * 2000-01-12 2001-07-19 Hitachi Ltd 静電誘導トランジスタ
US6982459B2 (en) 2000-12-18 2006-01-03 Denso Corporation Semiconductor device having a vertical type semiconductor element
JP2003209123A (ja) * 2002-01-11 2003-07-25 Sumitomo Electric Ind Ltd 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
US6844592B2 (en) 2002-03-18 2005-01-18 Kabushiki Kaisha Toshiba Semiconductor device with super junction region
USRE47641E1 (en) 2002-03-18 2019-10-08 Kabushiki Kaisha Toshiba Semiconductor device with super junction region
US7750377B2 (en) 2002-07-24 2010-07-06 Sumitomo Electric Industries, Ltd. Vertical junction field effect transistors, and methods of producing the vertical junction field effect transistors
WO2004010489A1 (ja) * 2002-07-24 2004-01-29 Sumitomo Electric Industries, Ltd. 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
JP2004063507A (ja) * 2002-07-24 2004-02-26 Sumitomo Electric Ind Ltd 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
US7282760B2 (en) 2002-07-24 2007-10-16 Sumitomo Electric Industries, Ltd. Vertical junction field effect transistors, and methods of producing the vertical junction field effect transistors
CN100349270C (zh) * 2002-07-24 2007-11-14 住友电气工业株式会社 纵向结型场效应晶体管及其制造方法
US6849900B2 (en) 2003-04-16 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device
JP2005057050A (ja) * 2003-08-04 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US7981747B2 (en) 2003-08-04 2011-07-19 Renesas Electronics Corporation Semiconductor device and a method of manufacturing the same
US8193564B2 (en) 2008-02-13 2012-06-05 Denso Corporation Silicon carbide semiconductor device including deep layer
JP2009194065A (ja) * 2008-02-13 2009-08-27 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009259896A (ja) * 2008-04-14 2009-11-05 Denso Corp 炭化珪素半導体装置の製造方法
JP4640436B2 (ja) * 2008-04-14 2011-03-02 株式会社デンソー 炭化珪素半導体装置の製造方法
US9425327B2 (en) 2013-11-18 2016-08-23 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
US9548399B2 (en) 2013-11-18 2017-01-17 Infineon Technologies Ag Junction field effect transistor cell with lateral channel region
JP2015099921A (ja) * 2013-11-18 2015-05-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ 横チャネル領域を有する接合型電界効果トランジスタセル
JP2015216270A (ja) * 2014-05-12 2015-12-03 ローム株式会社 半導体装置および半導体装置の製造方法
US10109749B2 (en) 2014-05-12 2018-10-23 Rohm Co., Ltd. Semiconductor device and semiconductor device manufacturing method
CN106887464A (zh) * 2017-01-04 2017-06-23 上海华虹宏力半导体制造有限公司 超结器件及其制造方法
CN106887464B (zh) * 2017-01-04 2019-12-06 上海华虹宏力半导体制造有限公司 超结器件及其制造方法
CN108574001A (zh) * 2017-03-13 2018-09-25 丰田合成株式会社 半导体装置
JP2018152455A (ja) * 2017-03-13 2018-09-27 豊田合成株式会社 半導体装置
CN108574001B (zh) * 2017-03-13 2021-02-19 丰田合成株式会社 半导体装置

Similar Documents

Publication Publication Date Title
KR102216528B1 (ko) 주입된 측벽들을 가진 게이트 트렌치들을 갖는 전력 반도체 디바이스들 및 관련 방법들
JP4250144B2 (ja) 高ドープのチャネル伝導領域を持つ半導体装置とその製造方法
US6091086A (en) Reverse blocking IGBT
US9064923B2 (en) Bipolar semiconductor component with a fully depletable channel zone
JP4351745B2 (ja) 半導体装置
TWI534902B (zh) 功率半導體裝置及形成功率半導體裝置之方法
JP2519369B2 (ja) 半導体装置
JP2019071313A (ja) 半導体装置
JP2001015752A (ja) 超接合半導体素子およびその製造方法
JP5191885B2 (ja) 半導体装置及び製造方法
JP2000269518A (ja) 電力用半導体素子及び半導体層の形成方法
JP2004335990A (ja) Ｍｉｓ型半導体装置
US6147381A (en) Field effect-controllable semiconductor component
US20120126317A1 (en) Accufet with integrated clamping circuit
JP4483001B2 (ja) 半導体素子
JP3409244B2 (ja) 半導体装置
CN113130650B (zh) 功率半导体器件及其制备工艺
WO2023112547A1 (ja) 半導体装置
JPS61222260A (ja) 導電変調型ｍｏｓｆｅｔ
JP7213398B2 (ja) 絶縁ゲートバイポーラトランジスタ
EP3682479A1 (en) Feeder design with high current capability
US6753588B2 (en) Semiconductor rectifier
JP2005512329A (ja) 整流ダイオード
KR101994728B1 (ko) 전력 반도체 소자
JP5114832B2 (ja) 半導体装置およびその製造方法