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JP2000242559A - 情報処理装置及び半導体装置 - Google Patents

情報処理装置及び半導体装置

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Publication number
JP2000242559A
JP2000242559A JP11039746A JP3974699A JP2000242559A JP 2000242559 A JP2000242559 A JP 2000242559A JP 11039746 A JP11039746 A JP 11039746A JP 3974699 A JP3974699 A JP 3974699A JP 2000242559 A JP2000242559 A JP 2000242559A
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JP
Japan
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bits
bank
bit
memory
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Application number
JP11039746A
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雄介 菅野
Hiroyuki Mizuno
弘之 水野
Takao Watabe
隆夫 渡部
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Priority to US09/495,954 priority patent/US6438641B1/en
Publication of JP2000242559A publication Critical patent/JP2000242559A/ja
Priority to US10/186,891 priority patent/US6715025B2/en
Priority to US10/702,482 priority patent/US7159067B2/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0607—Interleaved addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 INDEXとTAGアドレスによりアクセスされるキ
ャッシュメモリを含む情報処理装置において、メインメ
モリへのアクセスは参照の局所性に起因するアクセスと
キャッシュ内容の置き換えに起因するライトバックアク
セスが多い。そのため両アクセスをDRAMのバンクへ効率
よく割り当てることが高速アクセスのために必要であ
る。 【解決手段】 CPUからのリクエストアドレスをDRAMの
各バンクに割り当てる際に、INDEXが変化する局所的な
アクセスとライトバック時のINDEXが同じでTAGが異なる
アクセスを異なるバンクへ割り当てられるように、DRAM
のバンクアドレスをINDEX部とTAG部の演算によって生成
する。 【効果】 メインメモリへのアクセスを別バンクへ割り
当てることができるため、高速アクセスが可能となる。
また、ライトバック時の読み出しと書き込みを別バンク
へ割り当てられれるので、１つのポートを利用して擬似
的な2ポートアクセスが可能となり、ライトバックのア
クセスが高速化される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】CPUとメモリを含む情報処理
システムにおいて、特に、キャッシュメモリを用いる場
合の主記憶装置(メインメモリ)に対するアドレスの割付
に関する。
【０００２】
【従来の技術】この明細書で参照される文献のリストは
以下の通りであり、文献の参照は文献番号をもってする
こととする。[文献１]：日経マイクロデバイス 1998年
２月号、 pp.134-141、 [文献２]：David A. Patterso
n and John L Hennessy, "Computer Architecture A Q
uantitative Approach Second Edition", Morgan Kaufm
ann Publisher Inc., (1996), pp.375-384。
【０００３】[文献１]には、DRAMへのアドレスマッピン
グ例がpp.141に開示されている。アドレスマッピングと
は、アドレス信号とＤＲＡＭチップ内で選択される場所
との対応づけのことである。この例では1チップ4バンク
の64Ｍbit DRAMを2チップ用いている。この例で64ビッ
ト単位の連続するアドレスへのアクセスは、同文献の図
C（a）に示すようにアドレスビットの下位から列、行、
デバイス、バンクの順にアドレスを割り当てると、第一
チップと第二チップの2つのメモリバンクへ隙間なく16M
Bのデータを記憶できる。同文献の図Ｃ（ｂ）はアドレ
スビットを下位から列、バンク、デバイス、行の順で割
り当てる例である。これにより８個のバンクに連続する
アクセスが分散するようにデータを記憶することが記載
される。
【０００４】
【発明が解決しようとする課題】本願に先立ち本願発明
者は、現実の情報処理システムが中央演算部（以後CPU
とよぶ）とキャッシュメモリ及びメインメモリとからな
り、それらの相互関係を考慮したアドレスマッピングに
ついて検討した。その結果、CPUの発行するアドレス
は、キャッシュメモリによってメインメモリへ行われる
ものが選別されるため、キャッシュメモリとの関係を考
慮したメインメモリへのアドレス変換（アドレスマッピ
ング）の必要性があることを見いだした。
【０００５】図２は、本願に先だって検討したキャッシ
ュメモリのアドレス管理を示す図である。この図は、物
理アドレスをキャッシュメモリが管理する領域に分けた
ものであり、[文献２]のpp.378よりの引用である。キャ
ッシュメモリは、物理アドレスを大きくブロックオフセ
ットとブロックアドレスの２つに分割して扱う。ブロッ
クオフセットはキャッシュメモリが保持するデータを扱
う最小単位であり、ラインサイズとも呼ばれる。ブロッ
クアドレスはブロックオフセット単位のアドレスであ
る。また、ある種のキャッシュメモリは、ブロックアド
レスをさらに二分割して管理する方式をとる。これは、
ダイレクトマップ方式、セットアソシアティブ方式と呼
ばれるキャッシュメモリの場合である。これらの方式で
は、下位をINDEX、上位をTAGと呼ぶ。
【０００６】図３はキャッシュメモリがアドレスとデー
タを管理する様子を示したものである。この図は、[文
献２]のpp.381 からの引用である。ここでCMはキャッシ
ュメモリであり、容量が8-KBでラインサイズが32Bのダ
イレクトマップのキャッシュメモリを示している。ま
ず、CPUからメモリシステムへの要求アクセスにおい
て、キャッシュメモリへリードアクセスがヒットした場
合について説明する。CPUからのリクエストアドレス(以
後、リクエストアドレスとする)はアドレス線にてキャ
ッシュメモリへ伝達される（図中）。その後、リクエ
ストアドレスの一部分であるINDEX情報を元に、キャッ
シメモリにエントリーされている番号が決定される。こ
こではダイレクトマップ形式のキャッシュメモリを例に
しているので、INDEXアドレスの総数（この例では２の
８乗の２５６）とキャッシュメモリのエントリー数が一
致している。そのためこの対応は１対１対応できまる
（図中）。アドレスのINDEX情報からキャッシュメモ
リのエントリー番号が選択された後、そのエントリー番
号で示されるエントリーに格納されているTAGと、リク
エストアドレスのTAGを比較する（図中）。これはキ
ャッシュメモリのエントリーが有効である場合のみ行う
（有効ビットValidにて確認する）。リクエストアドレ
スとキャッシュにエントリーされているTAGが一致して
いる場合は、ブロックオフセットのアドレスを利用し
て、４：１のマルチプレクサで所望の８バイトのデータ
をCPUへ伝達させる（図中）。一方、リクエストアド
レスとキャッシュに保持されているデータのアドレスが
一致しなかった場合はメインメモリへアクセスすること
になる。
【０００７】次にメモリシステムへの書き込みについて
述べる。ここでは、ライトバック形式(後述)のキャッシ
ュメモリにおいて、キャッシュメモリへライトアクセス
がヒットした場合について説明する。CPUから書き込み
要求が発生すると、前述したリードアクセスと同様、キ
ャッシュメモリへリクエストアドレスが伝達される。そ
の後、前述した手続きをおこない、キャッシュメモリに
保持されたデータのアドレスと一致するかが判定され
る。ここで、リクエストアドレスのTAGがキャッシュメ
モリ内に保持されているTAGと一致していれば、キャッ
シュメモリに保持しているデータを変更し、メインメモ
リのデータとは一致してないことを示すダーティービッ
トを立てる(不図示)。CPUはキャッシュメモリの内容の
み更新し処理を続行することが可能なので高速アクセス
ができる。
【０００８】さて、このようにキャッシュメモリの内容
が変化している状態で、次のアクセスがキャッシュミス
である場合の処理について述べる。この場合、キャッシ
ュメモリの内容を新たに要求された内容に置き換える必
要が生じる。これは、参照の局所性（新しく必要となっ
たデータは近い将来ふたたび必要とされる確率が高いと
いう性質）を利用しているためである。このキャッシュ
内容の置き換え動作を以後ライトバックと呼び、この形
式をとるキャッシュメモリをライトバック型キャッシュ
メモリと呼ぶ。キャッシュメモリはアドレスの一部であ
るINDEX部でデータを管理するので、ここで置き換えら
れるアドレスはリクエストアドレスとINDEX部が同じでT
AG部が異なる性質がある（ブロックオフセット分はそっ
くり置き換えられる。これをキャッシュのリプレースと
呼ぶ）。
【０００９】このようなキャッシュメモリの動作を考慮
すると、メインメモリへのアクセスには、参照の局所性
とライトバック時のINDEXが同じでTAGが異なるアドレス
間のアクセスの２種類の性質を考慮する必要がある。
[文献１]の例では、アクセスの空間的局所性に依存した
前者のタイプのアクセスに対しては、アクセスが異なる
バンクへ分散するため高速アクセスが可能であるが、後
者のライトバック時のアクセスに対しては考慮されてい
ない。即ちライトバックにより同一バンクの異なるワー
ド線へのアクセス（バンク競合状態）が生ずるとと高速
アクセスがこんなんとなる。そのため、ライトバックが
頻繁に発生するアプリケーション（プログラム）を実行
する際に問題となる。
【００１０】そこで本発明の目的の一つは、キャッシュ
メモリを有する情報処理装置の主記憶装置(メインメモ
リ)にDRAMを用いる場合に、バンク競合状態を避けるた
めに、アクセスの局所性とライトバック時のアクセスの
規則性を取り入れて、これらのアクセスを高確率でDRAM
の異なるバンクに割り当てることである。さらには、本
願の他の目的はライトバック処理後の次のリードアクセ
ス高速化することである。
【００１１】
【課題を解決するための手段】本願発明の代表的な手段
を示せば以下の通りである。CPUからのリクエストアド
レスをDRAMの各バンクに割り当てる際に、局所的なアク
セスとライトバック時のアクセスを異なるバンクへ割り
当てられるように、DRAMのバンクアドレスをINDEX部とT
AG部の演算によってDRAMのバンクアドレスを生成するこ
とである。より具体的には、CPUの発するリクエストア
ドレスのINDEX部とTAG部から演算によってDRAMのバンク
アドレスを生成するアドレス変換回路も設ける。INDEX
部とTAG部からDRAMのバンクアドレスを生成するための
典型的な演算は加算である。
【００１２】
【発明の実施の形態】＜実施例１＞図１は本願の情報処
理装置の基本概念を示す構成図である。これは、キャッ
シュメモリCMとCPU装置と、アドレスマッピング回路AMC
を含むメモリコントローラMCONと、1以上のDRAMを含む
メインメモリMMで構成される。CPUからのリクエストア
ドレスは、ADBUSにてCMおよびMCONへ伝達される。CMへ
伝達されたリクエストアドレスはAMCにてDRAMアクセス
のためのバンクアドレス、ロウアドレス、カラムアドレ
スに変換された後、ADBUSBにてMMへ伝達される。ここで
はアドレス変換の方法を説明するため小規模なシステム
を用いて説明する。そのため、キャッシュメモリの容量
が128B、ブロックオフセットが４ビット（16B）、のダ
イレクトマップ型キャッシュメモリを想定して説明す
る。この例ではINDEXが３ビット、TAGが23ビットであ
る。
【００１３】図４は本発明で用いられるメインメモリMM
の構成例である。ここでは容量が512Ｂ（アドレスとし
ては９ビット必要）、構成バンクが２バンク（アドレス
は１ビット必要）のDRAMでMMを構成すると考える。ここ
で、基本的なメモリアレイは、複数のワード線WLとビッ
ト線BLの交点に設けられたダイナミック型メモリセルMC
（１個のトランスファーMOSFETと１個のキャパシタを持
つ）を複数持ち、センスアンプSAはWLで選択されたメモ
リセルのデータを増幅する機能を持つ。SAにて増幅され
たデータはBL上に保持され、切り替えスイッチYSによっ
てグローバルビット線GBLにつながれてCPUへ伝達され
る。
【００１４】図５はアドレス変換の一実施例である。こ
こではリクエストアドレスRQADRがアドレス変換回路
（アドレスマッピング回路）AMCにてDRAMアクセスのア
ドレスDRADRへ変換される様子を説明する。AMCは論理回
路LCを含む。リクエストアドレスRQADRの上に記した数
字は、アドレス構成ビットの下位からの番号である。LI
NEはキャッシュメモリのブロックオフセットを示す。こ
こで後の便宜のため、このアドレスをDRAM容量を考慮し
て別の割り当て方を定義する。D-LINEはDRAMのワード線
単位のブロックオフセットと定義し、D-TAGはTAGの下位
からDRAM容量（ここでは９ビット）までと定義し、D-IN
DEXは、D-TAGと同数ビットで構成されるINDEXの一部と
定義する。この例では、D-LINEはアドレスの下位からIN
DEXの下位まで割り当てている。これは、連続するアド
レスがより多く同一のワード線へ集まるように割り当て
ているため、高速ページモード等を用いることで高速ア
クセスが可能である。また場合によってはD-LINEをLINE
とINDEXの上位で構成することも可能である。このよう
な実施例は、連続するアドレスが異なるワード線へ割り
当てられるので、DRAMへのアクセスにおいて、常にプリ
チャージをおこなう信号を付加する場合に有効である。
【００１５】次に、AMCで変換をおこなうアドレスにつ
いて説明する。ここでは参照の局所性に起因するアクセ
ス(局所アクセス)を同一ワード線へ集め、同一ワード線
へ集めきれない局所アクセスとライトバック時のアクセ
スを異なるバンクへ割り当てる例を考える。これは、DR
AMは同一のワード線上のデータには最初のアクセス以外
は高速に行え、また、同一ワード線上にないデータで
も、異なるバンクのワード線上のデータであれば、バン
クを独立動作させることによって高速アクセスがおこな
えるからである。したがって、ここで変換をおこなうア
ドレスは、D-INDEXとD-TAGである。これらのアクセスを
できる限り異なるバンクへ割り当てるアドレス変換方式
は、排他論理和をD-INDEXの一部とD-TAGの一部に対して
おこなうことで実現する。ここではDRAMのバンク数が２
であることを考慮して、D-INDEXとD-TAGの下位1ビット
を排他論理和で演算した結果をDRAMのバンクアドレスRB
Aに割り当て、D-TAGの上位1ビットとD-INDEXの２ビット
をロウアドレスRRAへ割り当て、D-LINEの上位1ビットを
カラムアドレスRCAへ割り当てる。このような変換を行
う論理回路は排他論理和が唯一ではなく、たとえば加算
器をもちいても達成できる。加算器を用いる場合は、 BANK = （D-TAG ＋ D-INDEX） mod Ｎ （但しＮはバン
ク数） でDRAMのバンクアドレスを変換すればよい。これはオー
バーフローのキャリーを無視する加算器で実現される。
バンク数が2の場合は排他論理和による演算と加算によ
る演算は一致するが、これ以外の場合は変換結果が異な
る。
【００１６】図６はこのようなアドレス変換を行ってバ
ンクアドレスを割り当てた結果である。横軸はD-INDEX
の下位一ビットD-INDEX_L1（２進表記）であり、縦軸は
D-TAGの下位一ビット（２進表記）D-TAG_L1である。図
中の各桝内の数字はバンクアドレスである。本発明のマ
ッピングをおこなうと、D-INDEXのみ変化する連続アク
セスの一部に対しても、また同時に、INDEXが同じでTAG
が異なるライトバック時のアクセスの一部についても異
なるバンクに割り当てることが可能となる。そのため、
空間的局所性を有するアクセスもライトバック時のアク
セスも高い確率で異なるバンクへ割り当てられるので、
高速アクセスが可能となる。
【００１７】＜実施例２＞上述のようにINDEXが同じでT
AGが異なるアドレスは、高い確率でバンク競合が起こら
ないようにDRAMの異なるバンクへ割り付けることが可能
である。このアドレス割り付けを拡張すると、ライトバ
ック時のリードとライトを完全に別バンクに割り当てる
ことが可能となるので、ライトバック時のリードアクセ
スとライトアクセスを同一のサイクルで行うことが可能
となる。以下でその実施例について述べる。
【００１８】図７は、ライトバック時（キャッシュメモ
リをミスした際にキャッシュ内容の置き換えが発生する
アクセス）に発生するリードアクセスとライトアクセス
を完全に別バンクに割り当て、それによってライトバッ
ク時のリードとライトを同時に行う発明の一実施例であ
る。これは、CPUと、キャッシュメモリCMと、DRAMを含
むメインメモリMMと、MMを制御するメモリコントローラ
MCONと、MCONに含まれるアドレス変換回路AMCによって
構成される。
【００１９】CPUからのリクエストアドレスは、ADBUSA
にてCMに伝達されるとともにMCONへも伝達される。MCON
へ伝達されたリクエストアドレスはAMCへ伝達され、DRA
MのバンクアドレスRBA、ロウアドレスRRA、カラムアド
レスRCAに変換される。また、ライトバック時のライト
アドレスのTAGはCMよりWBADBUSにてMCONへ伝達され、AM
CにてDRAMのライトバック時のライト用バンクアドレスW
BAに変換される。AMCで変換されたこれらのアドレスはA
DBUSBにてMMへ伝達される。なお詳しくは後述するが、
このADBUSBはリクエストアドレスのバンクアドレスRBA
を伝達アドレス線RBALと、ライトバック時のライトアド
レスのバンクアドレスWBAを伝達するアドレス線WBAL
と、ロウアドレスRRA、カラムアドレスRCAを伝達するア
ドレス線RCLとで構成される。CPUからCMとMCONへの制御
はCTBUSAにて行われる。MMへの制御は、MCONからCTBUSB
にて行われる。CPUとCMおよびMMで構成されるメモリシ
ステムへのデータ授受は、DABUSにて行われる。
【００２０】図８（Ａ）はメインメモリの一実施例であ
る。ここで考えるCMは容量が128B、ブロックオフセット
(LINE)が４ビット（16B）、のダイレクトマップ型と
し、MMは容量が512B（アドレスとしては９ビット必要）
とする。この場合、D-TAGが２ビットとなるので、INDEX
が同じでTAGが異なるアクセスを別バンクへ割り当てる
ためには、 バンク数 ＝ ２のD-TAG乗 ＝ ２の２乗 ＝ ４ とすればよい。各バンクはRA0からRA3で示される4本の
ワード線で構成される。このDRAMの構成は、ライトバッ
ク時のリードアクセスとライトアクセスが完全に別バン
クに割り当てられることが特徴である。なお、ワード線
の上に記した数字は、後程説明する加算によってバンク
アドレスを変換する場合のD-INDEXとD-TAG部分のアドレ
スである。
【００２１】ここで、各部の動作を説明する。RBAL、WB
AL、RCLで構成されるADBUSBにて入力されたDRAMアクセ
スのアドレスはアドレスバッファADBUFで受け、その後A
DBUSCにて各バンクへ伝達される。CTBUSBにて入力され
た制御信号は、制御部CTRへ入力された後、CTRからDRAM
内の各部を制御する。DRAMへのデータ入出力はDABUSを
用いておこない、DRAM内のI/OバッファIOBUFへ結線され
る。この実施例では、ライトバック時のリードとライト
を同時に行うが、DABUSの構成線数を従来と同じとする
ことを特徴とする。したがって、このDABUSはリードと
ライトで共用する。また、ライトバック時のリードとラ
イトを同時に行うため、本発明ではDRAM内部でのリード
とライトのデータの伝達経路を独立化する。まずリード
データはリードデータ線RDLにて各バンクから直接このI
OBUFへ伝達し、ライトデータはライトデータ線WDL1にて
IOBUFからデータプリロードレジスタDPLREGへ伝達した
後、ライトデータ線WDL2にて各バンクへ伝達する。この
ようにDPLREGを設置することにより、詳しくは後述する
１ポートで擬似的な２ポートアクセスが可能となる。
【００２２】図８（B）はこのような構成のDRAMの１バ
ンクの構成例である。記号の意味は図４と同じであり、
ここではその構成数のみが異なる。
【００２３】図９はリクエストアドレスとライトバック
時のライトアドレスのTAGアドレスをDRAMアクセスのア
ドレスへ変換するアドレス変換回路AMCを含むメモリコ
ントローラMCONの一実施例である。リクエストアドレス
RQADRは、AMCによってDRAMアクセスのアドレスDADR1に
変換され、ライトバック時のアドレスWBADRはAMCによっ
てDRAMアクセスのアドレスDADR2に変換される。また、
外部からの制御線はCTBUSAにてMCON内の制御回路CTR1へ
伝達され、DRAMアクセスの制御信号を生成し、DRAMへCT
BUSBにて伝達する。
【００２４】ここで、AMCによるアドレス変換について
説明する。まず、D-TAGとD-INDEXとD-LINEの一部がMCON
へ伝達されMCON内部のAMCへ伝達される。AMCへ入力され
たD-TAGとD-INDEXはAMC内部のLC1へ伝達される。LC1は2
つの排他論理和回路XOR1、XOR2で構成される。LC1へはD
-INDEXの下位1ビットがLC1のノード１N1へ、D-TAGの下
位1ビットがLC1のノード２N2へ、D-INDEXの上位1ビット
がLC1のノード３N3へ、D-TAGの上位1ビットがLC1のノー
ド４N4へ伝達される。LC1内では、N1とN2が排他論理和
回路XOR２に入力され、演算結果がノード５N5へ出力さ
れる。また、N3、N4が排他論理和回路XOR1に入力され、
演算結果がノード６N6へ出力される。N5はバンクアドレ
スRBAの下位1ビットに割り当てられ、N6はRBAの上位1ビ
ットに割り当てられる。また、D-INDEXの下位１ビット
はロウアドレスRRAの下位１ビットへ、D-INDEXの上位１
ビットはロウアドレスRRAの上位１ビットへ割り当てら
れる。ここではキャッシュメモリへのデータ転送（キャ
ッシュフィル）を32ビットづつ４回おこなう例を考える
ので、カラムアドレスRCAはD-LINEの上位３ビットをカ
ラムアドレスへ変換する。
【００２５】次に、ライトバック時のライトアドレスWB
ADRの変換について説明する。AMCへ伝達されたWBADRのD
-TAGとRQADRのD-INDEXとがLC2へ伝達される。LC2は2つ
の排他論理和回路XOR3、XOR４で構成される。ここで
も、LC2へはD-INDEXの下位1ビットがLC1のノード７N7
へ、D-TAGの下位1ビットがLC1のノード８N8へ、D-INDEX
の上位1ビットがLC1のノード９N9へ、D-TAGの上位1ビッ
トがLC1のノード１０N10へ伝達される。N7とN8は排他論
理和回路XOR4に入力され、演算結果がノード11N11へ出
力される。またN9、N10が排他論理和回路XOR3に入力さ
れ、演算結果がノード１２N12へ出力される。N11はWBA
の下位1ビットに割り当てられ、N12はWBAの上位1ビット
に割り当てられる。ライトバック時のライトアドレスの
ロウアドレスとカラムアドレスは、リクエストアドレス
のINDEXとLINEと等しいので、リクエストアドレスのロ
ウアドレスRRAとカラムアドレスRCAと同じである。
【００２６】ここで得られたDRAMアクセスのアドレスRB
A、WBA、RRA、RCAはタイミングコントローラTCRへ伝達
され、その後RBAL、WBAL、RCLで構成されるADBUSBにてD
RAMへ伝達される。DRAMへのアドレスの投入タイミング
はこのTCRにて制御される。
【００２７】図１０はリクエストアドレスとライトバッ
ク時のライトアドレスのTAGアドレスをDRAMアクセスの
アドレスへ変換する図９のアドレス変換回路AMC内の論
理回路LC１及びLC2の別の実施例である。ここでは、LC
1、LC2に加算器を用いる例を示し、その構成と機能につ
いて説明する。LC1は1つの論理積回路AND1と3つの排他
論理和回路XOR1、XOR2、XOR5にて構成される。LC1内の
演算は、N1とN2を排他論理和XOR2へ入力しその出力結果
をN5に出力し、N1とN2を論理積回路AND１へ入力し、N3
とN4を排他論理和XOR1へ入力し、AND1とXOR1の出力結果
を排他論理和XOR5へ入力し、その結果をN6に出力する。
LC2もLC1と全く同じに構成される。
【００２８】図１１はAMCによるバンクアドレスの変換
結果である。この図で縦軸はD-TAG(2進表記)であり、横
軸はD-INDEX(2進表記)であり、各桝目内はバンクアドレ
ス(10進表記)である。（A）はAMCの論理回路LC1, LC2に
排他論理和を用いた図９の場合のバンクアドレス変換結
果であり、（B）はAMCの論理回路LC1, LC2に図１０の加
算器を用いた場合のバンクアドレス変換結果である。い
ずれの論理回路を用いても（A）、（B）に示すように、
バンクアドレスは横軸方向も縦軸方向も全て異なる数字
が割り当てられている。即ち、アドレス変換に必要な論
理回路を一般化すれば、ＩＮＤＥＸビットの一部のビッ
トとＴＡＧビットの一部のビットを受けてバンクアドレ
スビットを出力するものであって、ＩＮＤＥＸビットの
一部のビットを固定した値としてＴＡＧビットの一部の
ビットを変化させた場合に互いに異なる前記バンクアド
レスビットを形成し、かつＴＡＧビットの一部のビット
を固定した値としてＩＮＤＥＸビットの一部のビットを
変化させた場合に互いに異なるバンクアドレスビットを
出力するものである。このようにメインメモリへ行われ
る空間的局所性の高いアクセスを別バンクへ割り当て、
同時に、ライトバック時のリードとライトのアクセスを
完全に別バンクに割り当てることができる。
【００２９】図１２は図８のDRAMに対して、ライトバッ
ク（書き戻しと読み出し）の後に読み出しを行う時のア
クセスプロトコルを示すものである。図１２（Ｂ）は本
発明の擬似的な2ポートアクセスの動作を示す実施例で
ある。ここで擬似的な2ポートアクセスとは、一つのメ
モリバンクに対する書き込みと他の一つのメモリバンク
からの読み出しを時間的に並列にして行うメモリアクセ
スをさす。図１２（Ａ）は、比較のための擬似的２ポー
トアクセスを行わないでライトバックを行う例をしめし
ている。（Ａ）、（Ｂ）ともに最上段はDRAMの動作クロ
ック（CLK）を示しクロックの立ち上がりエッジに通し
番号を付けた。次段はDRAMに入力されるアドレス（Addr
ess）を示し、３段目はCPU-DRAM間のデータバスの使用
状況（Data）を示す。ここでは、ライトバック動作とし
てDRAMのバンク１にリードアクセスが、バンク２にライ
トアクセスが生じ、その後、バンク３にリードアクセス
が発生した場合について記した。また、最下段は各バン
クの使用状況を示している。なお、#の付いた数字は、
アクセスの順番を表わしている。
【００３０】まず図１２（Ａ）のアクセス方法について
述べる。DRAMへのリードアクセス要求が発生すると、所
望のリードデータが格納されているバンクのワード線を
立ち上げてメモリセル内のデータをセンスアンプで増幅
する動作（バンクアクティブ動作）がおこなわれる。こ
れは、バンクアドレスRBAとロウアドレスRRAをDRAM側へ
伝達し、同時に、バンクアクティブコマンドACT#1が投
入されることで行われる。所望のリードデータがセンス
アンプにて増幅されると（バンクアクティブ状態）、カ
ラムアドレスRCAとリードコマンドR#1をDRAMへ投入する
ことによってセンスアンプに増幅されたデータの一部が
データバスに読み出される。その後のライトは、ライト
のバンクアドレスWBAとロウアドレスRRAとバンクアクテ
ィブコマンドACT#2を投入することでバンクアクティブ
動作を行い、バンクアクティブ状態になった後にライト
コマンドW#2とライトデータを入力することでおこな
う。ここではバンクアクティブコマンドを投入してから
リード及びライトコマンドを投入するまで2クロックか
かるとし、リードコマンド投入からデータ出力まで2ク
ロック、ライトコマンド投入からライトデータ入力まで
0クロックとした。さらにその後のバンク３に発生した
リードアクセスはバンク１でのリードアクセスと同様に
処理される。但し、ライトデータのバーストアクセスを
妨げないために、最初のバンクアクティブコマンドACT#
1投入後10クロック後に3番目のバンクアクティブコマン
ドACT#3を投入する。この時リードコマンドR#3はその後
2クロック後に投入される。このように（Ａ）では最初
のバンクアクティブコマンドを投入してから2回目のリ
ードデータが出力完了するまで17クロックかかる。
【００３１】一方、図１２（Ｂ）に示す本発明のアクセ
ス方法は、ライトバックが発生するとバンク１のリード
アクセスを開始すると同時にバンク２のライトアクセス
を開始する。このアクセスによりDRAMへ送られるコマン
ドとアドレスは、ライトバックコマンドWB#1とリードバ
ンクアドレスRBAとライトバンクアドレスWBAとロウアド
レスRRAである。ここでロウアドレスRRAがリードとライ
トで同一なのは、ロウアドレスがINDEXの一部であり、
ライトバック時のリードとライトのアドレス間にはINDE
Xが同じでTAGが異なる性質があることを利用したもので
ある。また同時に、データバスにはライトデータの転送
が開始される。これはリードデータがバンクアクティブ
コマンドを投入後4クロック後に出力されることを考慮
して、ライトデータをその待ち時間に入力するためであ
る。ライトバックコマンドを投入後2クロック後にカラ
ムコマンドC#1とカラムアドレスRCAを投入する。このカ
ラムアドレスもリードとライトで同一である。それは、
カラムアドレスがINDEXの一部とLINEの一部で構成され
ており、ライトバック時は、INDEXが同じでTAGが異なる
同一LINEが置き換えられるからである。このようにする
と、ライトバック時のリードとライトアクセスを同時お
こなうことができる。このとき、ライトデータはライト
バンクがアクティブとなる前に入力されるため、データ
プリロードレジスタDPLREGで一旦このライトデータを受
ける。このライトデータは、ライトバンクが活性化した
後に、カラムコマンドC#1とカラムアドレスRCAによっ
て、DPLREGから該当バンクへ転送される。一方、バンク
2ではこのC#1とRCAによってリードデータが出力され
る。このように、バンク１とバンク２にてライトバック
時のリードとライトが処理できるので、同一サイクルで
ライトバック時のリード動作とライト動作が終了でき
る。その後にバンク３に発生するリードアクセスは、
（Ａ）のリードアクセスと同様の手続きでおこなわれ
る。この場合、バンク３へのリードアクセスが（Ａ）に
比べて早く開始できるため、ライトバックが発生してか
らバンク３のリードアクセスが終了するまで11サイクル
で済む。これは（A）に比べて6サイクル高速化すること
になる。
【００３２】本願発明の疑似２ポートアクセスは、アド
レスバスの最小限の追加で２つのメモリバンクへの並列
アクセスできる点に特徴がある。「疑似」でない通常の
２ポートアクセスとは、アドレスバスもデータバスも２
組使用することを意味する。即ち、書き込みと読み出し
を時系列てきにではなく並列に行うには、通常は２倍の
バスが必要となるが、ハードウェアが増加する点で好ま
しいものではない。本願の疑似２ポートとアクセスで
は、並列アクセスを可能とするためにバンクアドレスだ
けは２組必要とするが、他のアドレスバスとデータバス
を追加する必要がない点が利点である。即ち、ライトバ
ック時には、バンクアドレスだけが異なり他のロウアド
レスとカラムアドレスは同じ場所がアクセスされるた
め、バンクアドレス以外のアドレスバスの追加を必要と
しない。
【００３３】また、ＤＲＡＭバンクを活性化してデータ
を読み出すには所定の時間がかかってしまう。この時間
を利用して、ライトバックにおいてデータバスは時分割
的に使い、データバスの増加を防止している。即ち、最
初キャッシュからの書き戻しデータがデータバスにより
ＤＲＡＭに伝達されＤＲＡＭのプリロードレジスタDPLR
EGに取り込まれる。その後で他のメモリバンクからのデ
ータがデータバスによりキャッシュに伝達される。従っ
てデータバスを時分割的に利用するために、ＤＲＡＭに
は、バンクが活性化して書き込みが可能になる前に書き
込みデータを取り込んでおくためのプリロードレジスタ
DPLREGを設けておけば良い。
【００３４】なお、バースト長を複数設定できるシンク
ロナスDRAM(SDRAM)のようなプロトコルでは、連続する
データの長さ（バースト長）を調節できる。このような
方式では、バースト長分のデータが出力される前に別の
リードコマンドを投入すると、以前のデータのバースト
転送が遮断されてしまう。そこでキャッシュメモリの内
容を置き換える目的のライトバック時は、必要となる転
送データ長が決まっているため、バースト転送を遮断す
ることなく次のリードコマンドを投入できるようにすれ
ば、ライトバック時のリードデータが出力完了した後に
直に次のリードデータが出力開始できるようになる。
【００３５】＜実施例３＞図１３は、図７の情報処理装
置に対して本発明を現在用いられている典型的な容量を
有するキャッシュメモリとDRAMを用いた場合に適用した
他の実施例である。ここでは、キャッシュメモリとし
て、容量が512KB、ブロックオフセット(LINE)が32Bであ
るダイレクトマップ形式のライトバック方式を考える。
この場合、LINEは５ビット[0:4]、INDEXは14ビット[5:1
8]、残りがTAG[19:31]となる。一方、メインメモリの総
容量は128MBとし、容量が8MBのマルチバンク構成のDRAM
で構成することを考える。まず、この128MBが１チップD
RAMであると仮に考えれば、先に定義したD-TAGの概念を
用いることができ、D-TAGは8ビットとなる。これによ
り、本システムで必要な独立バンク数は256と決まる。
しかし、ここでは１チップDRAMの容量は８MBであり、こ
のような大容量に対応していないため、16チップを用い
てメインメモリを構成する。その結果、１つのDRAMチッ
プのバンク数は16バンク、１バンクあたりのワード線数
は、256本、一本のワード線下のメモリセル数は16384個
とすれば実現される。
【００３６】ここでメモリコントローラMC内でのAMCに
よるアドレス変換について説明する。ここでは加算演算
によりDRAMのバンク及びチップ番号を決定する方法を述
べる。まずリクエストアドレスRQADRの変換について述
べる。ここで加算演算するアドレスの部分はD-TAG[19:2
6]とD-INDEX[5:12]である。このD-TAGとD-INDEXを加算
器ADDER1へ入力することによって、その出力結果の下位
4ビットをバンクアドレスRBA、上位4ビットをチップセ
レクトCS1へ変換する。このうちRBAはタイミングコント
ローラTCRへ伝達され、CSはRQADRの[27:31]と共にチッ
プセレクト回路CSCへ伝達される。また、ロウアドレスR
RAはD-INDEXを、カラムアドレスはRQADRの[2:3]と[13:1
8]を割り当てることで、DRAMへのアドレス変換が完了す
る。
【００３７】次にライトバック時のライトアドレスの変
換について述べる。ライトバック時のライトアドレス
は、キャッシュメモリからTAGのみMCONへ伝達し、これ
をライトバック時のライトアドレスWBADRとする。ここ
で加算演算するアドレスの部分はWBADRのD-TAG[19:26]
とRQADRのD-INDEXである。これらを加算器ADDER2へ入力
することで、その出力結果の下位4ビットをバンクアド
レスWBAに上位４ビットをチップセレクトCS2へ変換す
る。このうちCS2はCSCへ伝達され、WBAはTCRへ伝達され
る。なお、ライトバック時のライトアクセスのロウアド
レスとカラムアドレスは、アドレスのINDEXとLINEに相
当するため、それぞれRRA、RCAに等しい。
【００３８】タイミングコントローラTCRは、上記AMCで
変換されたRBA、WBA、RRA、RCAをDRAMへ発行するタイミ
ングを計測する。ライトバック時には、TCRは第一のタ
イミングでRBA、WBA、RRAを発行し、第二のタイミング
でRCAを発行する。このように、本発明のライトバック
時の擬似２ポートメモリは、メインメモリが１チップに
収まらない大容量の場合でもライトバック時のライトバ
ンクアドレス線とチップセレクト信号線を増設するだけ
で実現され、情報の高速処理が可能となる。
【００３９】ところで、完全にライトバック時のリード
とライトが同時処理されなくてもよいと考えられる場合
には、独立バンク数を少なくして、最大限バンク競合が
起こらないように設定できる。この例は、図５の場合の
ようにD-TAGとD-INDEXの一部を用いてバンクアドレスを
演算すればよい。
【００４０】最後に、実施例１〜３に示してきた情報処
理装置の現実的な適用形態について説明する。図１４
（Ａ）はCPUとキャッシュメモリCMとメモリコントロー
ラMCONとメインメモリMCが同一の半導体基盤上にモノリ
シックに形成される実施例である。
【００４１】図１４（Ｂ）はCPUとCMとMCONとが第１の
半導体チップ上にモノリシックに形成され、MMが第2の
半導体チップ上に形成される実施例である。図１４
（Ｃ）はCPUとCMとが同一の半導体チップ上にモノリシ
ックに形成され、MCONが第２の半導体チップ上に形成さ
れ、MMが第３半導体チップ上に形成される実施例であ
る。図１４（Ｄ）はCPUが第１の半導体チップに形成さ
れ、CMが第２の半導体チップに形成され、MCONが第３の
半導体チップに形成され、MMが第４の半導体チップ上に
形成される実施例である。
【００４２】図１４（Ｃ）〜（Ｄ）のような実施例で
は、本願発明に特徴的なアドレス変換回路は、メモリコ
ントローラMCON半導体チップ内に搭載されることで実施
される。また図１４（Ｂ）〜（Ｄ）のように複数の半導
体チップをからなる場合は、各半導体チップは各々レジ
ン等で保護されたＩＣパッケージに封止され、典型的に
はガラスエポキシ等でできた配線基板上に半田付けされ
る。また複数の半導体チップがセラミック等でできた配
線基板にボンデイングワイヤ又は半田バンプで接続され
るマルチチップモジュールの形態を取ってもよい。
【００４３】
【発明の効果】キャッシュメモリを有する計算機システ
ムにおけるメインメモリアクセスは、参照の局所性と呼
ばれるINDEXが変化するアクセスとライトバック時のIND
EXが同じでTAGが異なるアクセスがある。本発明はこれ
らのアクセスを別バンクへ割り当てることができるた
め、高速アクセスが可能となる。また、ライトバック時
のリードアクセスとライトアクセスを完全に別バンクへ
割り当てられれば、１つのポートを利用した擬似的な2
ポートアクセスが可能となり、ライトバックのアクセス
とその後のリードアクセスの高速化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施例による情報処理装置を示
す図。
【図２】キャッシュメモリの管理アドレスの例。
【図３】キャッシュメモリを含む情報処理装置の構成
例。
【図４】図１の実施例に用いるメインメモリMMの構成
例。
【図５】図１の実施例に用いるアドレス変換回路の一実
施例。
【図６】図５のアドレス変換回路によるバンクアドレス
の変換結果。
【図７】本発明の第２の実施例による情報処理装置を示
す図。
【図８】図７の実施例に用いるメインメモリMMの構成
例。
【図９】図７の実施例に用いるアドレス変換回路の一
例。
【図１０】図９の論理回路の他の構成例。
【図１１】排他論理和（Ａ）及び加算（Ｂ）によるバン
クアドレスの変換結果。
【図１２】図７の実施例のアクセスシーケンス。
【図１３】図７の情報処理装置の他の適用例。
【図１４】本発明の情報処理装置の具体的な実現方法を
示す図。
【符号の説明】
CPU…中央演算部、 CM…キャッシュメモリ、 MCON…
メモリコントローラ、 AMC…アドレスマッピング回路
(アドレス変換回路)、 MM…メインメモリ、 DRAM…ダ
イナミック型ランダムアクセスメモリ、 TAG(Tag)…ア
ドレスのTAG部、 INDEX(Index)…アドレスのINDEX部、
D-TAG…DRAMの構成を考慮したTAGの一部、D-INDEX…D
RAMの構成を考慮したINDEXの一部、 SA…センスアン
プ、 MC…メモリセル、 BL…ビット線、 WL…ワード
線、 GBL…グローバルビット線、 ADBUF…アドレスバ
ッファ、 DPLREG…データプリロードレジスタ、 IOBU
F…データI/Oバッファ、 ADBUSA…アドレス線Ａ、 AD
BUSB…アドレス線Ｂ、 CTBUSA…制御線A、 CTBUSB…
制御線B、 DABUS…データ線、 RBA…リクエストバン
クアドレス、 RRA…リクエストロウアドレス、 RCA…
リクエストカラムアドレス、 WBA…ライトバック時の
ライトバンクアドレス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 隆夫 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B005 JJ14 MM01 PP03 RR21 5B060 AB14 MM11

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】第１アドレスを出力する中央演算部と、 前記第１アドレスによってアクセスされるキャッシュメ
    モリと、 前記第１アドレスを受けて第２アドレスを形成するアド
    レス変換回路と、 複数のメモリバンクを含み、前記第２アドレスによって
    前記複数のメモリバンクの一つが選択されるメインメモ
    リとを備え、 前記アドレス変換回路は、前記第１アドレスの一部のビ
    ットと他の一部のビットとを受けて前記バンクアドレス
    を形成するための加算回路又は排他的論理和回路を含む
    ことを特徴とする情報処理装置。
  2. 【請求項２】第１アドレスを出力する中央演算部と、 前記第１アドレスによってアクセスされるキャッシュメ
    モリと、 前記第１アドレスを受けて第２アドレスを形成するアド
    レス変換回路と、 複数のメモリバンクを含み、前記第２アドレスによって
    アクセスされるメインメモリとを備え、 前記第１アドレスは前記キャッシュメモリのアクセスの
    ためのＩＮＤＥＸビットとＴＡＧビットとを含み、 前記第２アドレスはバンクアドレスビットを含むととも
    に、前記複数のメモリバンクの一つが前記バンクアドレ
    スビットによって指定され、 前記アドレス変換回路は、前記ＩＮＤＥＸビットの一部
    のビットと前記ＴＡＧビットの一部のビットの一部とを
    受けて、前記バンクアドレスビットを出力する論理回路
    を含み、 前記論理回路は、前記ＩＮＤＥＸビットの一部のビット
    を固定した値として前記ＴＡＧビットの一部のビットを
    変化させた場合に互いに異なる前記バンクアドレスビッ
    トを形成し、かつ前記ＴＡＧビットの一部のビットを固
    定した値として前記ＩＮＤＥＸビットの一部のビットを
    変化させた場合に互いに異なる前記バンクアドレスビッ
    トを出力することを特徴とする情報処理装置。
  3. 【請求項３】請求項２において、前記論理回路は、加算
    回路又は排他的論理和回路であることを特徴とする情報
    処理装置。
  4. 【請求項４】請求項２において、前記ＩＮＤＥＸビット
    の一部のビットのビット数、前記ＴＡＧビットの一部の
    ビットのビット数、及び前記バンクアドレスのビット数
    は互いに等しいことを特徴とする情報処理装置。
  5. 【請求項５】請求項２において、 前記複数のメモリバンクの数は、２のＮ乗個（Ｎ＝１，
    ２，３、．．．）であり、 前記ＩＮＤＥＸビットの一部のビットは、前記ＩＮＤＥ
    Ｘビットの下位のＮビットであり、 前記ＴＡＧビットの一部のビットは、前記ＴＡＧビット
    の下位のＮビットであることを特徴とする情報処理装
    置。
  6. 【請求項６】請求項２において、 前記キャッシュメモリは、前記ＩＮＤＥＸビットで表さ
    れれる数を持つ複数のエントリーブロックを含み、 前記複数のエントリーブロックのそれぞれは、前記第１
    アドレスに含まれる前記ＴＡＧビットと比較するための
    エントリーＴＡＧアドレスを記憶するためのアドレス領
    域と前記メインメモリのデータが複写すべきデータ領域
    とを有することを特徴とする情報処理装置。
  7. 【請求項７】請求項２において、 前記キャッシュメモリは、前記キャッシュメモリに含ま
    れる一つのブロック中で書き換えられたデータをそれに
    対応するアドレスを持つメインメモリに書き戻す動作で
    あるライトバック動作を行うためのライトバックアドレ
    スビットを出力可能とし、 前記アドレス変換回路は、前記ライトバックアドレスビ
    ットの一部のビットと前記ＩＮＤＥＸビットの一部のビ
    ットとを受けて、ライトバック用バンクアドレスビット
    を出力する第２論理回路を更に有し、 前記ライトバック動作を行う場合に、前記ライトバック
    用バンクアドレスビットは、書き込みが行うべき前記複
    数のメモリバンクの一つを指定することを特徴とする情
    報処理装置。
  8. 【請求項８】請求項７において、前記第２論理回路は、
    前記論理回路と同一の論理演算をする回路であることを
    特徴とする半情報処理装置。
  9. 【請求項９】請求項７において、前記バンクアドレスビ
    ットと前記ライトバック用バンクアドレスビットとは常
    に不一致となることを特徴とする情報処理装置。
  10. 【請求項１０】請求項７において、前記情報処理装置
    は、前記アドレス変換回路から前記メインメモリに前記
    バンクアドレスビットを伝達するための第１アドレスバ
    スと前記アドレス変換回路から前記メインメモリに前記
    ライトバック用バンクアドレスビットを伝達するための
    第２アドレスバスとを更に有し、 前記メインメモリは、前記バンクアドレスビットよって
    選択される前記複数のメモリバンクの一つからの読み出
    し動作と、前記ライトバック用バンクアドレスビットに
    よって選択される前記複数のメモリバンクの他の一つへ
    の書き込み動作とが、並列して実効される期間を有する
    ことを特徴とする情報処理装置。
  11. 【請求項１１】請求項１から１０のいずれかにおいて、
    前記キャッシュメモリは、ダイレクトマップ方式又はセ
    ットアソシアティブ方式とされることを特徴とする情報
    処理装置。
  12. 【請求項１２】請求項１から１１のいずれかにおいて、
    前記中央演算部と、前記キャッシュメモリとは第１半導
    体チップ上に形成され、前記アドレス変換回路は第２半
    導体チップ上に形成され、前記メインメモリは第３半導
    体チップ上に形成されたメモリチップを含むことを特徴
    とする情報処理装置。
  13. 【請求項１３】請求項１から１１のいずれかにおいて、
    前記中央演算部と、前記キャッシュメモリと、前記アド
    レス変換回路は第１半導体チップ上にモノリシックに形
    成され、前記メインメモリは第２半導体チップ上に形成
    されたメモリチップを含むことを特徴とする情報処理装
    置。
  14. 【請求項１４】請求項１から１１のいずれかにおいて、
    前記中央演算部と、前記キャッシュメモリと、前記アド
    レス変換回路と、前記メインメモリとは一つの半導体基
    板上にモノリシックに形成されることを特徴とする情報
    処理装置。
  15. 【請求項１５】請求項１から１４のいずれかにおいて、
    前記メインメモリはダイナミック形メモリであることを
    特徴とする情報処理装置。
  16. 【請求項１６】中央演算部がキャッシュメモリをアクセ
    スするために出力するアドレスである第１アドレスを受
    けるための入力ノードと、前記入力ノードから受けた前
    記第１アドレスから第２アドレスを形成するためのアド
    レス変換回路と、複数のメモリバンクを含むメインメモ
    リをアクセスするためのアドレスである前記第２アドレ
    スを出力するための出力ノードとを備える半導体装置で
    あって、 前記第２アドレスは、前記複数のメモリバンクの一つを
    指定するためのバンクアドレスビットを含み、 前記アドレス変換回路は、前記第１アドレスの一部のビ
    ットと他の一部のビットとを受けて前記バンクアドレス
    ビットを形成するための加算回路又は排他的論理和回路
    を含むことを特徴とする半導体装置。
  17. 【請求項１７】中央演算部がキャッシュメモリをアクセ
    スするために出力するアドレスである第１アドレスを受
    けるための入力ノードと、前記入力ノードから受けた前
    記第１アドレスから第２アドレスを形成するためのアド
    レス変換回路と、複数のメモリバンクを含むメインメモ
    リをアクセスするためのアドレスである前記第２アドレ
    スを出力するための出力ノードとを備える半導体装置で
    あって、 前記第１アドレスは前記キャッシュメモリのアクセスの
    ためのＩＮＤＥＸビットとＴＡＧビットとを含み、 前記第２アドレスはバンクアドレスビットを含むととも
    に、前記複数のメモリバンクの一つが前記バンクアドレ
    スビットによって指定され、 前記アドレス変換回路は、前記ＩＮＤＥＸビットの一部
    のビットと前記ＴＡＧビットの一部のビットの一部とを
    受けて、前記バンクアドレスビットを出力する論理回路
    を含み、 前記論理回路は、前記ＩＮＤＥＸビットの一部のビット
    を固定した値として前記ＴＡＧビットの一部のビットを
    変化させた場合に互いに異なる前記バンクアドレスビッ
    トを形成し、かつ前記ＴＡＧビットの一部のビットを固
    定した値として前記ＩＮＤＥＸビットの一部のビットを
    変化させた場合に互いに異なる前記バンクアドレスビッ
    トを出力することを特徴とする半導体装置。
  18. 【請求項１８】請求項１７において、前記論理回路は、
    加算回路又は排他的論理和回路であることを特徴とする
    半導体装置。
  19. 【請求項１９】請求項１７において、 前記ＩＮＤＥＸビットの一部のビットのビット数、前記
    ＴＡＧビットの一部のビットのビット数、及び前記バン
    クアドレスのビット数は互いに等しいことを特徴とする
    半導体装置。
  20. 【請求項２０】請求項１７において、 前記複数のメモリバンクの数は、２のＮ乗（Ｎ＝１，
    ２，３，．．．）個であり、 前記ＩＮＤＥＸビットの一部のビットは、前記ＩＮＤＥ
    Ｘビットの下位のＮビットであり、 前記ＴＡＧビットの一部のビットは、前記ＴＡＧビット
    の下位のＮビットであることを特徴とする半導体装置。
  21. 【請求項２１】請求項１７から２０のいずれかにおい
    て、前記キャッシュメモリは、ダイレクトマップ方式又
    はセットアソシアティブ方式とされることを特徴とする
    半導体装置。
  22. 【請求項２２】請求項１７から２１のいずれかにおい
    て、前記半導体装置はメモリコントローラＩＣであるこ
    とを特徴とする半導体装置。
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