JP2000114039A - リニアソレノイド故障検出装置 - Google Patents
リニアソレノイド故障検出装置Info
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- JP2000114039A JP2000114039A JP10276244A JP27624498A JP2000114039A JP 2000114039 A JP2000114039 A JP 2000114039A JP 10276244 A JP10276244 A JP 10276244A JP 27624498 A JP27624498 A JP 27624498A JP 2000114039 A JP2000114039 A JP 2000114039A
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- linear solenoid
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Abstract
(57)【要約】
【課題】 リニアソレノイドの配線系またはコイルのグ
ランドショート時の状態を短時間に検出し、駆動段とし
てのトランジスタや抵抗素子等の劣化、破壊を防止する
こと。 【解決手段】 リニアソレノイドＬＳの駆動電流ｉに対
応し電流検出回路１０にて検出された出力電圧ＶB が抵
抗素子ＲA とコンデンサＣとからなる積分回路７００に
て安定化され、その出力電圧ＶC が得られる。ここで、
リニアソレノイドＬＳがグランドショートとなると電流
検出回路１０からの出力電圧ＶB が急峻な立上がりとな
るが、抵抗素子ＲA に並列に接続されたダイオードＤ3
を介して積分回路７００の出力電圧ＶC に直ちに反映さ
れる。つまり、積分回路７００からの出力電圧ＶC がフ
ェイル判定電圧以上となるまでのグランドショート故障
検出時間が極めて少ない時間で済むため、リニアソレノ
イドＬＳの駆動段としてのトランジスタＴr や抵抗素子
Ｒ1 の劣化、破壊が防止される。
ランドショート時の状態を短時間に検出し、駆動段とし
てのトランジスタや抵抗素子等の劣化、破壊を防止する
こと。 【解決手段】 リニアソレノイドＬＳの駆動電流ｉに対
応し電流検出回路１０にて検出された出力電圧ＶB が抵
抗素子ＲA とコンデンサＣとからなる積分回路７００に
て安定化され、その出力電圧ＶC が得られる。ここで、
リニアソレノイドＬＳがグランドショートとなると電流
検出回路１０からの出力電圧ＶB が急峻な立上がりとな
るが、抵抗素子ＲA に並列に接続されたダイオードＤ3
を介して積分回路７００の出力電圧ＶC に直ちに反映さ
れる。つまり、積分回路７００からの出力電圧ＶC がフ
ェイル判定電圧以上となるまでのグランドショート故障
検出時間が極めて少ない時間で済むため、リニアソレノ
イドＬＳの駆動段としてのトランジスタＴr や抵抗素子
Ｒ1 の劣化、破壊が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、リニアソレノイド
を制御する駆動電流を検出し故障判定するリニアソレノ
イド故障検出装置に関するものである。
を制御する駆動電流を検出し故障判定するリニアソレノ
イド故障検出装置に関するものである。
【０００２】
【従来の技術】従来、リニアソレノイドのグランドショ
ート等による負荷インピーダンス過小に対処し、その駆
動段であるトランジスタや抵抗素子等の保護のため、図
６に示すようなハードウェア構成を主体とするリニアソ
レノイド故障検出装置が知られている。図６において、
リニアソレノイドＬＳのコイルＣL の駆動電流ｉに対応
する抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて検出され、そ
の出力信号がフィードバック回路９０に入力されてい
る。また、マイクロコンピュータ１００のＰＷＭ（Puls
e Width Modulation：パルス幅変調）ポートからのＰＷ
Ｍ信号による指令値がフィードバック回路９０に入力さ
れている。このフィードバック回路９０からは電流検出
回路１０からの出力信号とマイクロコンピュータ１００
からの指令値との差分に基づく出力信号がＡＮＤ回路３
０を介してＰチャンネルＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor:ＭＯＳ型電界効
果トランジスタ；以下、単に『トランジスタＴr 』と記
す）のゲートＧに入力されている。これにより、トラン
ジスタＴr がＯＮ（オン）／ＯＦＦ（オフ）制御され、
リニアソレノイドＬＳのコイルＣL に電源＋Ｂから駆動
電流ｉが供給される。
ート等による負荷インピーダンス過小に対処し、その駆
動段であるトランジスタや抵抗素子等の保護のため、図
６に示すようなハードウェア構成を主体とするリニアソ
レノイド故障検出装置が知られている。図６において、
リニアソレノイドＬＳのコイルＣL の駆動電流ｉに対応
する抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて検出され、そ
の出力信号がフィードバック回路９０に入力されてい
る。また、マイクロコンピュータ１００のＰＷＭ（Puls
e Width Modulation：パルス幅変調）ポートからのＰＷ
Ｍ信号による指令値がフィードバック回路９０に入力さ
れている。このフィードバック回路９０からは電流検出
回路１０からの出力信号とマイクロコンピュータ１００
からの指令値との差分に基づく出力信号がＡＮＤ回路３
０を介してＰチャンネルＭＯＳＦＥＴ（Metal Oxide Se
miconductor Field Effect Transistor:ＭＯＳ型電界効
果トランジスタ；以下、単に『トランジスタＴr 』と記
す）のゲートＧに入力されている。これにより、トラン
ジスタＴr がＯＮ（オン）／ＯＦＦ（オフ）制御され、
リニアソレノイドＬＳのコイルＣL に電源＋Ｂから駆動
電流ｉが供給される。
【０００３】一方、リニアソレノイドＬＳのコイルＣL
の駆動電流ｉに対応する抵抗素子Ｒ4 の端子間電圧（ｉ
×Ｒ4 ）が抵抗素子Ｒ5 ，Ｒ6 を介して故障検出用電流
検出回路４０にて検出され、その出力信号が比較判定回
路５０に入力されている。この比較判定回路５０からの
出力信号はラッチ回路６０を介してＡＮＤ回路３０に入
力されている。このようにして、故障検出用電流検出回
路４０によってリニアソレノイドＬＳのコイルＣL を流
れる駆動電流ｉが常時監視されている。
の駆動電流ｉに対応する抵抗素子Ｒ4 の端子間電圧（ｉ
×Ｒ4 ）が抵抗素子Ｒ5 ，Ｒ6 を介して故障検出用電流
検出回路４０にて検出され、その出力信号が比較判定回
路５０に入力されている。この比較判定回路５０からの
出力信号はラッチ回路６０を介してＡＮＤ回路３０に入
力されている。このようにして、故障検出用電流検出回
路４０によってリニアソレノイドＬＳのコイルＣL を流
れる駆動電流ｉが常時監視されている。
【０００４】ここで、リニアソレノイドＬＳの配線系グ
ランド噛込みやコイルＣL のショート異常が発生する
と、その駆動電流ｉが異常増加しそれに応じて故障検出
用電流検出回路４０からの出力信号が上昇される。この
故障検出用電流検出回路４０からの出力信号が比較判定
回路５０の予め設定されたフェイル判定値を越えると過
電流異常故障と判定してラッチ回路６０からＡＮＤ回路
３０への出力信号が「０」とダウンされ、駆動段である
トランジスタＴr がＯＦＦされる。なお、マイクロコン
ピュータ１００のＩＣＲ（Input Capture:入力信号捕
獲）ポートは入力信号に対するエッジ検出機能、出力Ａ
ポートはラッチ回路６０に対するラッチ解除機能をそれ
ぞれ有している。
ランド噛込みやコイルＣL のショート異常が発生する
と、その駆動電流ｉが異常増加しそれに応じて故障検出
用電流検出回路４０からの出力信号が上昇される。この
故障検出用電流検出回路４０からの出力信号が比較判定
回路５０の予め設定されたフェイル判定値を越えると過
電流異常故障と判定してラッチ回路６０からＡＮＤ回路
３０への出力信号が「０」とダウンされ、駆動段である
トランジスタＴr がＯＦＦされる。なお、マイクロコン
ピュータ１００のＩＣＲ（Input Capture:入力信号捕
獲）ポートは入力信号に対するエッジ検出機能、出力Ａ
ポートはラッチ回路６０に対するラッチ解除機能をそれ
ぞれ有している。
【０００５】また、リニアソレノイドのグランドショー
トに対処し、その駆動段であるトランジスタや抵抗素子
等の保護のため、図７に示すようなマイクロコンピュー
タを用いたソフトウェア構成を主体とするリニアソレノ
イド故障検出装置が知られている。ここで、図７の構成
でリニアソレノイドＬＳが正常時からグランドショート
時となったときの具体的な電圧波形等の遷移状態を示す
図８のタイムチャートを参照して説明する。
トに対処し、その駆動段であるトランジスタや抵抗素子
等の保護のため、図７に示すようなマイクロコンピュー
タを用いたソフトウェア構成を主体とするリニアソレノ
イド故障検出装置が知られている。ここで、図７の構成
でリニアソレノイドＬＳが正常時からグランドショート
時となったときの具体的な電圧波形等の遷移状態を示す
図８のタイムチャートを参照して説明する。
【０００６】図７において、リニアソレノイドＬＳのコ
イルＣL には、正常時、電源＋Ｂから供給される駆動電
流ｉに対応する駆動電圧Ｖα（図８参照）が印加されて
いる。すると、抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）
が抵抗素子Ｒ2 ，Ｒ3 を介して電流検出回路１０にて検
出され、その出力電圧Ｖβ（図８参照）が積分回路７０
に入力されている。この積分回路７０からの出力電圧Ｖ
γ（図８参照）がマイクロコンピュータ１００のＡ／Ｄ
（アナログ−ディジタル変換）ポートに入力されてい
る。そして、マイクロコンピュータ１００のＰＷＭポー
トからのＰＷＭ信号による指令値が駆動回路２０に入力
されている。
イルＣL には、正常時、電源＋Ｂから供給される駆動電
流ｉに対応する駆動電圧Ｖα（図８参照）が印加されて
いる。すると、抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）
が抵抗素子Ｒ2 ，Ｒ3 を介して電流検出回路１０にて検
出され、その出力電圧Ｖβ（図８参照）が積分回路７０
に入力されている。この積分回路７０からの出力電圧Ｖ
γ（図８参照）がマイクロコンピュータ１００のＡ／Ｄ
（アナログ−ディジタル変換）ポートに入力されてい
る。そして、マイクロコンピュータ１００のＰＷＭポー
トからのＰＷＭ信号による指令値が駆動回路２０に入力
されている。
【０００７】ここで、リニアソレノイドＬＳのコイルＣ
L の駆動電流ｉに対応する電流検出回路１０からの出力
電圧Ｖβには、出力系からの誘導ノイズが重畳してくる
ことを考慮し、マイクロコンピュータ１００での誤診断
を防止するため、及びこの検出電流で駆動回路２０への
指令値をフィードバック補正制御する場合は、この補正
制御の異常発生を防止するため、周知のコンデンサと抵
抗素子とからなるＣＲ回路にて構成された積分回路７０
にて平滑化（なまし）処理されることで安定した電圧Ｖ
γ（図８参照）となりマイクロコンピュータ１００のＡ
／Ｄポートに入力されている。そして、マイクロコンピ
ュータ１００による内部演算に基づき、ＰＷＭポートか
らのＰＷＭ出力が駆動回路２０に出力され、その出力信
号によりトランジスタＴr がＯＮ／ＯＦＦ制御されリニ
アソレノイドＬＳのコイルＣL に所望の駆動電流ｉが供
給されることとなる。
L の駆動電流ｉに対応する電流検出回路１０からの出力
電圧Ｖβには、出力系からの誘導ノイズが重畳してくる
ことを考慮し、マイクロコンピュータ１００での誤診断
を防止するため、及びこの検出電流で駆動回路２０への
指令値をフィードバック補正制御する場合は、この補正
制御の異常発生を防止するため、周知のコンデンサと抵
抗素子とからなるＣＲ回路にて構成された積分回路７０
にて平滑化（なまし）処理されることで安定した電圧Ｖ
γ（図８参照）となりマイクロコンピュータ１００のＡ
／Ｄポートに入力されている。そして、マイクロコンピ
ュータ１００による内部演算に基づき、ＰＷＭポートか
らのＰＷＭ出力が駆動回路２０に出力され、その出力信
号によりトランジスタＴr がＯＮ／ＯＦＦ制御されリニ
アソレノイドＬＳのコイルＣL に所望の駆動電流ｉが供
給されることとなる。
【０００８】積分回路７０にて平滑化処理される電圧Ｖ
γは、リニアソレノイドＬＳのコイルＣL が正常時から
グランドショート時となると、図８に示すように徐々に
上昇される。この電圧Ｖγがグランドショート時点から
予め設定されたフェイル判定電圧を越える時点までがグ
ランドショート故障検出時間であり、また、その時点か
らマイクロコンピュータ１００にてフェイル処理が実行
される。即ち、マイクロコンピュータ１００からのＰＷ
Ｍ出力が停止され駆動回路２０からの出力信号がＯＦＦ
されることでトランジスタＴr がＯＦＦとなり、リニア
ソレノイドＬＳのコイルＣL に流れる駆動電流ｉが供給
停止される。
γは、リニアソレノイドＬＳのコイルＣL が正常時から
グランドショート時となると、図８に示すように徐々に
上昇される。この電圧Ｖγがグランドショート時点から
予め設定されたフェイル判定電圧を越える時点までがグ
ランドショート故障検出時間であり、また、その時点か
らマイクロコンピュータ１００にてフェイル処理が実行
される。即ち、マイクロコンピュータ１００からのＰＷ
Ｍ出力が停止され駆動回路２０からの出力信号がＯＦＦ
されることでトランジスタＴr がＯＦＦとなり、リニア
ソレノイドＬＳのコイルＣL に流れる駆動電流ｉが供給
停止される。
【０００９】
【発明が解決しようとする課題】ところで、リニアソレ
ノイドのグランドショート時に、その駆動段であるトラ
ンジスタや抵抗素子等を保護するためには、図６に示す
ハードウェア構成を主体とするリニアソレノイド故障検
出装置のような、短時間に過電流検出して出力遮断する
機能を有する大規模な回路構成が必要であり、リニアソ
レノイド故障検出装置の小型化やコストダウンの妨げと
なっていた。また、図７に示すソフトウェア構成を主体
とするリニアソレノイド故障検出装置においては、図８
に示すように、リニアソレノイドＬＳのコイルＣL のグ
ランドショート時には過大な電流がグランドショート故
障検出時間とフェイル処理時間とを加算した長い時間、
トランジスタＴr や抵抗素子Ｒ1 等に流れることとな
る。このように、リニアソレノイドＬＳのコイルＣL の
グランドショート時に、故障検出からフェイル処理まで
に時間が長い程、リニアソレノイドＬＳの駆動段素子の
劣化、破壊の発生が増大する。これに対処するために
は、駆動段のトランジスタや抵抗素子等に対してグラン
ドショート耐量を有する大電力素子を用いることが必要
であり、リニアソレノイド故障検出装置のコストダウン
の妨げとなっていた。
ノイドのグランドショート時に、その駆動段であるトラ
ンジスタや抵抗素子等を保護するためには、図６に示す
ハードウェア構成を主体とするリニアソレノイド故障検
出装置のような、短時間に過電流検出して出力遮断する
機能を有する大規模な回路構成が必要であり、リニアソ
レノイド故障検出装置の小型化やコストダウンの妨げと
なっていた。また、図７に示すソフトウェア構成を主体
とするリニアソレノイド故障検出装置においては、図８
に示すように、リニアソレノイドＬＳのコイルＣL のグ
ランドショート時には過大な電流がグランドショート故
障検出時間とフェイル処理時間とを加算した長い時間、
トランジスタＴr や抵抗素子Ｒ1 等に流れることとな
る。このように、リニアソレノイドＬＳのコイルＣL の
グランドショート時に、故障検出からフェイル処理まで
に時間が長い程、リニアソレノイドＬＳの駆動段素子の
劣化、破壊の発生が増大する。これに対処するために
は、駆動段のトランジスタや抵抗素子等に対してグラン
ドショート耐量を有する大電力素子を用いることが必要
であり、リニアソレノイド故障検出装置のコストダウン
の妨げとなっていた。
【００１０】そこで、この発明はかかる不具合を解決す
るためになされたもので、リニアソレノイドの駆動段と
してのトランジスタや抵抗素子等のグランドショート耐
量を大きなものとする必要がなく簡単な回路構成で、リ
ニアソレノイドのコイルのグランドショート時にその駆
動段素子の劣化、破壊を防止可能なリニアソレノイド故
障検出装置の提供を課題としている。
るためになされたもので、リニアソレノイドの駆動段と
してのトランジスタや抵抗素子等のグランドショート耐
量を大きなものとする必要がなく簡単な回路構成で、リ
ニアソレノイドのコイルのグランドショート時にその駆
動段素子の劣化、破壊を防止可能なリニアソレノイド故
障検出装置の提供を課題としている。
【００１１】
【課題を解決するための手段】請求項１のリニアソレノ
イド故障検出装置によれば、リニアソレノイドの駆動電
流に対応し電流検出回路にて検出された出力値が抵抗素
子とコンデンサとからなる積分回路にて安定されその出
力値が得られる。ここで、リニアソレノイドがグランド
ショートとなると電流検出回路からの出力値が急峻な立
上がりとなり、抵抗素子に並列に接続された電気素子に
より積分回路の出力値にも直ちに反映される。これによ
り、リニアソレノイドがグランドショートとなったと
き、積分回路からの出力値に基づきフェイル判定される
までの故障検出時間が極めて少ない時間で済むため、リ
ニアソレノイドの駆動段素子の劣化、破壊が防止され
る。
イド故障検出装置によれば、リニアソレノイドの駆動電
流に対応し電流検出回路にて検出された出力値が抵抗素
子とコンデンサとからなる積分回路にて安定されその出
力値が得られる。ここで、リニアソレノイドがグランド
ショートとなると電流検出回路からの出力値が急峻な立
上がりとなり、抵抗素子に並列に接続された電気素子に
より積分回路の出力値にも直ちに反映される。これによ
り、リニアソレノイドがグランドショートとなったと
き、積分回路からの出力値に基づきフェイル判定される
までの故障検出時間が極めて少ない時間で済むため、リ
ニアソレノイドの駆動段素子の劣化、破壊が防止され
る。
【００１２】請求項２のリニアソレノイド故障検出装置
では、積分回路の抵抗素子に並列にコンデンサに対して
順方向に接続される電気素子としてのダイオードを追加
するだけの簡単な回路構成からなる。ここで、リニアソ
レノイドがグランドショートとなると電流検出回路から
の出力値が急峻な立上がりとなるが、抵抗素子に並列に
接続されたダイオードを介して積分回路の出力値に直ち
に反映され、フェイル判定されるまでの故障検出時間が
極めて少ない時間で済むため、リニアソレノイドの駆動
段素子の劣化、破壊が防止される。
では、積分回路の抵抗素子に並列にコンデンサに対して
順方向に接続される電気素子としてのダイオードを追加
するだけの簡単な回路構成からなる。ここで、リニアソ
レノイドがグランドショートとなると電流検出回路から
の出力値が急峻な立上がりとなるが、抵抗素子に並列に
接続されたダイオードを介して積分回路の出力値に直ち
に反映され、フェイル判定されるまでの故障検出時間が
極めて少ない時間で済むため、リニアソレノイドの駆動
段素子の劣化、破壊が防止される。
【００１３】請求項３のリニアソレノイド故障検出装置
では、積分回路の抵抗素子に並列に電気素子としてのＰ
ＮＰトランジスタ及びＮＰＮトランジスタが追加接続さ
れるだけの簡単な回路構成からなる。ここで、リニアソ
レノイドがグランドショートとなると電流検出回路から
の出力値が急峻な立上がりとなるが、抵抗素子に並列に
接続されたＰＮＰトランジスタ及びＮＰＮトランジスタ
を介して積分回路の出力値に直ちに反映され、フェイル
判定されるまでの故障検出時間が極めて少ない時間で済
むため、リニアソレノイドの駆動段素子の劣化、破壊が
防止される。
では、積分回路の抵抗素子に並列に電気素子としてのＰ
ＮＰトランジスタ及びＮＰＮトランジスタが追加接続さ
れるだけの簡単な回路構成からなる。ここで、リニアソ
レノイドがグランドショートとなると電流検出回路から
の出力値が急峻な立上がりとなるが、抵抗素子に並列に
接続されたＰＮＰトランジスタ及びＮＰＮトランジスタ
を介して積分回路の出力値に直ちに反映され、フェイル
判定されるまでの故障検出時間が極めて少ない時間で済
むため、リニアソレノイドの駆動段素子の劣化、破壊が
防止される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を実施
例に基づいて説明する。
例に基づいて説明する。
【００１５】〈実施例１〉図１は本発明の実施の形態の
第１実施例にかかるリニアソレノイド故障検出装置を示
す概略構成図である。なお、前述の従来装置と同様の構
成または相当部分からなるものについては同一符号及び
同一記号を付して示す。
第１実施例にかかるリニアソレノイド故障検出装置を示
す概略構成図である。なお、前述の従来装置と同様の構
成または相当部分からなるものについては同一符号及び
同一記号を付して示す。
【００１６】図１において、マイクロコンピュータ１０
０のＰＷＭポートからのＰＷＭ信号による指令値と後述
の電流検出回路１０の出力電圧としての検出値とが駆動
回路２０に入力されている。この駆動回路２０の出力信
号がトランジスタＴr （ＰチャンネルＭＯＳＦＥＴ）の
ゲートＧに入力されている。このトランジスタＴr のソ
ースＳ側は電源＋Ｂに接続され、また、ドレインＤ側は
抵抗素子Ｒ1 を介してリニアソレノイドＬＳのコイルＣ
L の一端に接続されている。そして、リニアソレノイド
ＬＳのコイルＣL の他端はグランドに接続されている。
なお、リニアソレノイドＬＳのコイルＣL はリアクタン
ス（抵抗分）ＲL を有している。
０のＰＷＭポートからのＰＷＭ信号による指令値と後述
の電流検出回路１０の出力電圧としての検出値とが駆動
回路２０に入力されている。この駆動回路２０の出力信
号がトランジスタＴr （ＰチャンネルＭＯＳＦＥＴ）の
ゲートＧに入力されている。このトランジスタＴr のソ
ースＳ側は電源＋Ｂに接続され、また、ドレインＤ側は
抵抗素子Ｒ1 を介してリニアソレノイドＬＳのコイルＣ
L の一端に接続されている。そして、リニアソレノイド
ＬＳのコイルＣL の他端はグランドに接続されている。
なお、リニアソレノイドＬＳのコイルＣL はリアクタン
ス（抵抗分）ＲL を有している。
【００１７】また、抵抗素子Ｒ1 の高圧側は抵抗素子Ｒ
2 を介して電流検出回路１０に接続され、抵抗素子Ｒ1
の低圧側は抵抗素子Ｒ3 を介して電流検出回路１０に接
続されている。即ち、抵抗素子Ｒ1 の端子間電圧が抵抗
素子Ｒ2 ，Ｒ3 を介して電流検出回路１０に入力されて
いる。なお、抵抗素子Ｒ1 の高圧側とグランドとの間に
はダイオードＤ1 が、抵抗素子Ｒ1 の高圧側に対して順
方向となるように接続されている。このダイオードＤ1
はリニアソレノイドＬＳのコイルＣL によるフライバッ
ク電流分を加算するためのものである。
2 を介して電流検出回路１０に接続され、抵抗素子Ｒ1
の低圧側は抵抗素子Ｒ3 を介して電流検出回路１０に接
続されている。即ち、抵抗素子Ｒ1 の端子間電圧が抵抗
素子Ｒ2 ，Ｒ3 を介して電流検出回路１０に入力されて
いる。なお、抵抗素子Ｒ1 の高圧側とグランドとの間に
はダイオードＤ1 が、抵抗素子Ｒ1 の高圧側に対して順
方向となるように接続されている。このダイオードＤ1
はリニアソレノイドＬＳのコイルＣL によるフライバッ
ク電流分を加算するためのものである。
【００１８】電流検出回路１０からの出力電圧ＶB は、
積分回路７００に入力されている。積分回路７００は、
電流検出回路１０の出力側とグランドとの間に抵抗素子
ＲAとコンデンサＣとが直列に接続されたＣＲ回路を有
している。また、抵抗素子ＲA とコンデンサＣとの間が
抵抗素子ＲA に対して逆方向のダイオードＤ2 を介して
基準電源Ｖccに接続されている。更に、本実施例の積分
回路７００には、抵抗素子ＲA の両端に並列にダイオー
ドＤ3 がコンデンサＣに対して順方向となるように接続
されている。そして、抵抗素子ＲA とコンデンサＣとの
間の電圧ＶC 、即ち、積分回路７００からの出力電圧Ｖ
C がマイクロコンピュータ１００のＡ／Ｄポートに入力
されている。
積分回路７００に入力されている。積分回路７００は、
電流検出回路１０の出力側とグランドとの間に抵抗素子
ＲAとコンデンサＣとが直列に接続されたＣＲ回路を有
している。また、抵抗素子ＲA とコンデンサＣとの間が
抵抗素子ＲA に対して逆方向のダイオードＤ2 を介して
基準電源Ｖccに接続されている。更に、本実施例の積分
回路７００には、抵抗素子ＲA の両端に並列にダイオー
ドＤ3 がコンデンサＣに対して順方向となるように接続
されている。そして、抵抗素子ＲA とコンデンサＣとの
間の電圧ＶC 、即ち、積分回路７００からの出力電圧Ｖ
C がマイクロコンピュータ１００のＡ／Ｄポートに入力
されている。
【００１９】なお、マイクロコンピュータ１００は、周
知の中央処理装置としてのＣＰＵ、制御プログラムを格
納したＲＯＭ、各種データを格納するＲＡＭ、Ｂ／Ｕ
（バックアップ）ＲＡＭ、入出力回路及びそれらを接続
するバスライン等からなる論理演算回路として構成され
ている。
知の中央処理装置としてのＣＰＵ、制御プログラムを格
納したＲＯＭ、各種データを格納するＲＡＭ、Ｂ／Ｕ
（バックアップ）ＲＡＭ、入出力回路及びそれらを接続
するバスライン等からなる論理演算回路として構成され
ている。
【００２０】上述の構成により、マイクロコンピュータ
１００からのＰＷＭ信号による指令値が駆動回路２０に
入力され、駆動回路２０からの出力信号によりトランジ
スタＴr がＯＮ／ＯＦＦ制御され、リニアソレノイドＬ
ＳのコイルＣL に電源＋Ｂから駆動電流ｉが供給され
る。そして、リニアソレノイドＬＳのコイルＣL の駆動
電流ｉに対応する抵抗素子Ｒ1 の端子間電圧が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて常時検出さ
れ、その電流検出回路１０からの出力電圧ＶB は積分回
路７００に入力されている。積分回路７００では電流検
出回路１０からの出力電圧ＶB が抵抗素子ＲA 及びダイ
オードＤ3 を介してコンデンサＣの電気量として蓄積さ
れ、抵抗素子ＲA とコンデンサＣとの間の電圧ＶC とし
てマイクロコンピュータ１００にて検出されることとな
る。即ち、電流検出回路１０からの変動する出力電圧Ｖ
B を安定させるため積分回路７００でコンデンサＣを用
いた積分にて平滑化処理が実行されている。そして、抵
抗素子ＲA とコンデンサＣとの間の電圧ＶC がマイクロ
コンピュータ１００のＡ／Ｄポートから読込まれる。
１００からのＰＷＭ信号による指令値が駆動回路２０に
入力され、駆動回路２０からの出力信号によりトランジ
スタＴr がＯＮ／ＯＦＦ制御され、リニアソレノイドＬ
ＳのコイルＣL に電源＋Ｂから駆動電流ｉが供給され
る。そして、リニアソレノイドＬＳのコイルＣL の駆動
電流ｉに対応する抵抗素子Ｒ1 の端子間電圧が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて常時検出さ
れ、その電流検出回路１０からの出力電圧ＶB は積分回
路７００に入力されている。積分回路７００では電流検
出回路１０からの出力電圧ＶB が抵抗素子ＲA 及びダイ
オードＤ3 を介してコンデンサＣの電気量として蓄積さ
れ、抵抗素子ＲA とコンデンサＣとの間の電圧ＶC とし
てマイクロコンピュータ１００にて検出されることとな
る。即ち、電流検出回路１０からの変動する出力電圧Ｖ
B を安定させるため積分回路７００でコンデンサＣを用
いた積分にて平滑化処理が実行されている。そして、抵
抗素子ＲA とコンデンサＣとの間の電圧ＶC がマイクロ
コンピュータ１００のＡ／Ｄポートから読込まれる。
【００２１】次に、本発明の実施の形態の第１実施例に
かかるリニアソレノイド故障検出装置で使用されている
マイクロコンピュータ１００における故障検出の処理手
順を示す図２のフローチャートに基づき、図４を参照し
て説明する。ここで、図４は図１の構成でリニアソレノ
イドＬＳが正常時からグランドショート時となったとき
の電圧波形等の遷移状態を示すタイムチャートである。
なお、この故障検出ルーチンは所定時間毎にマイクロコ
ンピュータ１００にて繰返し実行される。
かかるリニアソレノイド故障検出装置で使用されている
マイクロコンピュータ１００における故障検出の処理手
順を示す図２のフローチャートに基づき、図４を参照し
て説明する。ここで、図４は図１の構成でリニアソレノ
イドＬＳが正常時からグランドショート時となったとき
の電圧波形等の遷移状態を示すタイムチャートである。
なお、この故障検出ルーチンは所定時間毎にマイクロコ
ンピュータ１００にて繰返し実行される。
【００２２】図２において、ステップＳ１０１では、Ａ
／ＤポートからのＡ／Ｄ変換されたＡ／Ｄ入力電圧が予
め設定されたフェイル判定電圧以上であるかが判定され
る。ステップＳ１０１の判定条件が成立、即ち、Ａ／Ｄ
入力電圧がフェイル判定電圧以上と高くなったときには
リニアソレノイドＬＳの配線系またはコイルＣL に起因
する過電流異常による故障と判定してステップＳ１０２
に移行し、ＰＷＭポートからのＰＷＭ出力が停止され
る。次にステップＳ１０３に移行し、ダイアグ（Diagno
sis:故障診断）処理としてリニアソレノイドＬＳの故障
が内部メモリに記憶され、故障を知らせるための警告灯
（図示略）が点灯されたのち、本ルーチンを終了する。
一方、ステップＳ１０１の判定条件が成立せず、即ち、
Ａ／Ｄ入力電圧が正常範囲内のときにはフェイル処理は
実行せずに本ルーチンを終了する。
／ＤポートからのＡ／Ｄ変換されたＡ／Ｄ入力電圧が予
め設定されたフェイル判定電圧以上であるかが判定され
る。ステップＳ１０１の判定条件が成立、即ち、Ａ／Ｄ
入力電圧がフェイル判定電圧以上と高くなったときには
リニアソレノイドＬＳの配線系またはコイルＣL に起因
する過電流異常による故障と判定してステップＳ１０２
に移行し、ＰＷＭポートからのＰＷＭ出力が停止され
る。次にステップＳ１０３に移行し、ダイアグ（Diagno
sis:故障診断）処理としてリニアソレノイドＬＳの故障
が内部メモリに記憶され、故障を知らせるための警告灯
（図示略）が点灯されたのち、本ルーチンを終了する。
一方、ステップＳ１０１の判定条件が成立せず、即ち、
Ａ／Ｄ入力電圧が正常範囲内のときにはフェイル処理は
実行せずに本ルーチンを終了する。
【００２３】このように、本実施例では、図４に示すよ
うに、リニアソレノイドＬＳのコイルＣL の駆動電流ｉ
〔Ａ〕が、抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）
〔Ｖ〕として電流検出回路１０によって検出され、その
出力電圧ＶB 〔Ｖ〕が積分回路７００によって抵抗素子
ＲA を介してコンデンサＣの電気量として蓄積され、抵
抗素子ＲA とコンデンサＣとの間の電圧ＶC 〔Ｖ〕とし
てマイクロコンピュータ１００にて検出されることとな
る。そして、リニアソレノイドＬＳの配線系またはコイ
ルＣL が正常時からグランドショート等による過電流状
態となったときには、電流検出回路１０からの出力電圧
ＶB 〔Ｖ〕の急上昇を積分回路７００のダイオードＤ3
を介して直ちに出力電圧ＶC としてマイクロコンピュー
タ１００のＡ／Ｄポートから入力されることとなる。即
ち、図４に示すように、リニアソレノイドＬＳのコイル
ＣL が正常時からグランドショート時となったとき、積
分回路７００からの出力電圧ＶC 〔Ｖ〕がフェイル判定
電圧以上となるまでのグランドショート故障検出時間が
極めて少ない時間で済むこととなる。
うに、リニアソレノイドＬＳのコイルＣL の駆動電流ｉ
〔Ａ〕が、抵抗素子Ｒ1 の端子間電圧（ｉ×Ｒ1 ）
〔Ｖ〕として電流検出回路１０によって検出され、その
出力電圧ＶB 〔Ｖ〕が積分回路７００によって抵抗素子
ＲA を介してコンデンサＣの電気量として蓄積され、抵
抗素子ＲA とコンデンサＣとの間の電圧ＶC 〔Ｖ〕とし
てマイクロコンピュータ１００にて検出されることとな
る。そして、リニアソレノイドＬＳの配線系またはコイ
ルＣL が正常時からグランドショート等による過電流状
態となったときには、電流検出回路１０からの出力電圧
ＶB 〔Ｖ〕の急上昇を積分回路７００のダイオードＤ3
を介して直ちに出力電圧ＶC としてマイクロコンピュー
タ１００のＡ／Ｄポートから入力されることとなる。即
ち、図４に示すように、リニアソレノイドＬＳのコイル
ＣL が正常時からグランドショート時となったとき、積
分回路７００からの出力電圧ＶC 〔Ｖ〕がフェイル判定
電圧以上となるまでのグランドショート故障検出時間が
極めて少ない時間で済むこととなる。
【００２４】このように、本実施例のリニアソレノイド
故障検出装置は、駆動電流ｉの大きさに応じて所定の変
位量を得るリニアソレノイドＬＳと、駆動電流ｉを制御
するための駆動回路２０と、駆動電流ｉに対応する出力
値ＶB を検出する電流検出回路１０と、電流検出回路１
０の出力値ＶB を積分する抵抗素子ＲA とコンデンサＣ
とからなる積分回路７００と、積分回路７００における
抵抗素子ＲA に並列に接続され、電流検出回路１０から
の出力値ＶB の立上がりに追従し、電流検出回路１０か
らの出力値ＶB に対応した所定値を積分回路からの出力
値ＶC に加算する電気素子とを具備するものである。ま
た、本実施例のリニアソレノイド故障検出装置は、電気
素子が積分回路７００のコンデンサＣに対して順方向に
接続されるダイオードＤ3 からなるものである。
故障検出装置は、駆動電流ｉの大きさに応じて所定の変
位量を得るリニアソレノイドＬＳと、駆動電流ｉを制御
するための駆動回路２０と、駆動電流ｉに対応する出力
値ＶB を検出する電流検出回路１０と、電流検出回路１
０の出力値ＶB を積分する抵抗素子ＲA とコンデンサＣ
とからなる積分回路７００と、積分回路７００における
抵抗素子ＲA に並列に接続され、電流検出回路１０から
の出力値ＶB の立上がりに追従し、電流検出回路１０か
らの出力値ＶB に対応した所定値を積分回路からの出力
値ＶC に加算する電気素子とを具備するものである。ま
た、本実施例のリニアソレノイド故障検出装置は、電気
素子が積分回路７００のコンデンサＣに対して順方向に
接続されるダイオードＤ3 からなるものである。
【００２５】したがって、リニアソレノイドＬＳの駆動
電流ｉに対応し電流検出回路１０にて検出された出力値
ＶB が抵抗素子ＲA とコンデンサＣとからなる積分回路
７００にて安定され、その出力値ＶC が得られる。ここ
で、リニアソレノイドＬＳがグランドショートとなると
電流検出回路１０からの出力値ＶB が急峻な立上がりと
なるが、抵抗素子ＲA に並列に接続されたダイオードＤ
3 を介して積分回路７００の出力値ＶC に直ちに反映さ
れる。これにより、リニアソレノイドＬＳがグランドシ
ョートとなったとき、積分回路７００からの出力電圧Ｖ
C がフェイル判定電圧以上となるまでのグランドショー
ト故障検出時間が極めて少ない時間で済むため、リニア
ソレノイドＬＳの駆動段としてのトランジスタＴr や抵
抗素子Ｒ1 の劣化、破壊を防止することができる。
電流ｉに対応し電流検出回路１０にて検出された出力値
ＶB が抵抗素子ＲA とコンデンサＣとからなる積分回路
７００にて安定され、その出力値ＶC が得られる。ここ
で、リニアソレノイドＬＳがグランドショートとなると
電流検出回路１０からの出力値ＶB が急峻な立上がりと
なるが、抵抗素子ＲA に並列に接続されたダイオードＤ
3 を介して積分回路７００の出力値ＶC に直ちに反映さ
れる。これにより、リニアソレノイドＬＳがグランドシ
ョートとなったとき、積分回路７００からの出力電圧Ｖ
C がフェイル判定電圧以上となるまでのグランドショー
ト故障検出時間が極めて少ない時間で済むため、リニア
ソレノイドＬＳの駆動段としてのトランジスタＴr や抵
抗素子Ｒ1 の劣化、破壊を防止することができる。
【００２６】図３は本発明の実施の形態の第１実施例に
かかるリニアソレノイド故障検出装置の変形例を示す概
略構成図である。なお、図中、図１と同様の構成または
相当部分からなるものについては同一符号及び同一記号
を付し、その重複する説明を省略する。
かかるリニアソレノイド故障検出装置の変形例を示す概
略構成図である。なお、図中、図１と同様の構成または
相当部分からなるものについては同一符号及び同一記号
を付し、その重複する説明を省略する。
【００２７】図３において、積分回路７００からの出力
電圧ＶC は、図１と同様、マイクロコンピュータ１００
のＡ／Ｄポート、更に、比較回路８００を構成する比較
器ＣＯＭの反転（−）入力側に入力されている。この比
較器ＣＯＭの非反転（＋）入力側には基準電源Ｖccが抵
抗素子ＲB ，ＲC にて分圧された電圧値｛ＲC ／（ＲB
＋ＲC ）｝×Ｖccが入力されている。また、比較器ＣＯ
Ｍの出力端子側と基準電源Ｖccとの間にはプルアップ抵
抗ＲD が接続されており、比較回路８００からの出力電
圧ＶD はマイクロコンピュータ１００のＩＣＲポートに
入力されている。
電圧ＶC は、図１と同様、マイクロコンピュータ１００
のＡ／Ｄポート、更に、比較回路８００を構成する比較
器ＣＯＭの反転（−）入力側に入力されている。この比
較器ＣＯＭの非反転（＋）入力側には基準電源Ｖccが抵
抗素子ＲB ，ＲC にて分圧された電圧値｛ＲC ／（ＲB
＋ＲC ）｝×Ｖccが入力されている。また、比較器ＣＯ
Ｍの出力端子側と基準電源Ｖccとの間にはプルアップ抵
抗ＲD が接続されており、比較回路８００からの出力電
圧ＶD はマイクロコンピュータ１００のＩＣＲポートに
入力されている。
【００２８】比較器ＣＯＭの非反転（＋）入力の電圧値
をフェイル判定電圧に設定することにより、リニアソレ
ノイドＬＳの配線系またはコイルＣL の過電流異常時に
は出力電圧ＶD がＨｉ（High：高）→Ｌｏ（Low:低）に
立下がる。この立下がりエッジをマイクロコンピュータ
１００のＩＣＲポートで異常検知することにより、上述
の第１実施例に示すＡ／Ｄポート入力電圧を読込みフェ
イル処理を行う方式、即ち、周期的にＡ／Ｄ値を読込み
判定する方法より早いタイミングでフェイル処理を実行
することができる。
をフェイル判定電圧に設定することにより、リニアソレ
ノイドＬＳの配線系またはコイルＣL の過電流異常時に
は出力電圧ＶD がＨｉ（High：高）→Ｌｏ（Low:低）に
立下がる。この立下がりエッジをマイクロコンピュータ
１００のＩＣＲポートで異常検知することにより、上述
の第１実施例に示すＡ／Ｄポート入力電圧を読込みフェ
イル処理を行う方式、即ち、周期的にＡ／Ｄ値を読込み
判定する方法より早いタイミングでフェイル処理を実行
することができる。
【００２９】〈実施例２〉図５は本発明の実施の形態の
第２実施例にかかるリニアソレノイド故障検出装置を示
す概略構成図である。なお、図中、上述の実施例におけ
る図１と同様の構成または相当部分からなるものについ
ては同一符号及び同一記号を付し、その重複する説明を
省略する。また、本実施例の構成においてもリニアソレ
ノイドＬＳが正常時からグランドショート時となったと
きの電圧波形等の遷移状態は上述の実施例と同様であ
り、図４のタイムチャートを参照して説明する。
第２実施例にかかるリニアソレノイド故障検出装置を示
す概略構成図である。なお、図中、上述の実施例におけ
る図１と同様の構成または相当部分からなるものについ
ては同一符号及び同一記号を付し、その重複する説明を
省略する。また、本実施例の構成においてもリニアソレ
ノイドＬＳが正常時からグランドショート時となったと
きの電圧波形等の遷移状態は上述の実施例と同様であ
り、図４のタイムチャートを参照して説明する。
【００３０】図５において、積分回路７００′は積分回
路７００と同様に、電流検出回路１０の出力側とグラン
ドとの間に抵抗素子ＲA とコンデンサＣとが直列に接続
されたＣＲ回路を有している。また、上述の実施例の積
分回路７００におけるダイオードＤ2 ，Ｄ3 に代え、積
分回路７００′では基準電源Ｖccに抵抗素子ＲE を介し
てエミッタ接続されたＰＮＰトランジスタＴr1のコレク
タ側が抵抗素子ＲA とコンデンサＣとの間に接続されて
いる。そして、ＰＮＰトランジスタＴr1のベース側には
抵抗素子ＲF を介してＮＰＮトランジスタＴr2がコレク
タ接続されている。このＮＰＮトランジスタＴr2のエミ
ッタ側はグランドに接続され、ベース側は電流検出回路
１０の出力側に接続されている。
路７００と同様に、電流検出回路１０の出力側とグラン
ドとの間に抵抗素子ＲA とコンデンサＣとが直列に接続
されたＣＲ回路を有している。また、上述の実施例の積
分回路７００におけるダイオードＤ2 ，Ｄ3 に代え、積
分回路７００′では基準電源Ｖccに抵抗素子ＲE を介し
てエミッタ接続されたＰＮＰトランジスタＴr1のコレク
タ側が抵抗素子ＲA とコンデンサＣとの間に接続されて
いる。そして、ＰＮＰトランジスタＴr1のベース側には
抵抗素子ＲF を介してＮＰＮトランジスタＴr2がコレク
タ接続されている。このＮＰＮトランジスタＴr2のエミ
ッタ側はグランドに接続され、ベース側は電流検出回路
１０の出力側に接続されている。
【００３１】リニアソレノイドＬＳのコイルＣL の駆動
電流ｉに対応する抵抗素子Ｒ1 の端子間電圧が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて常時検出され
ている。この電流検出回路１０からの出力電圧ＶB は積
分回路７００′に入力されている。積分回路７００′で
は電流検出回路１０からの出力電圧ＶB が抵抗素子ＲA
を介してコンデンサＣの電気量として蓄積され、抵抗素
子ＲA とコンデンサＣとの間の電圧値ＶC としてマイク
ロコンピュータ１００にて検出されることとなる。即
ち、積分回路７００′では、電流検出回路１０にて検出
された変動する出力電圧ＶB を安定させるためコンデン
サＣを用いた積分にて平滑化処理が実行されている。そ
して、抵抗素子ＲA とコンデンサＣとの間の電圧値ＶC
がマイクロコンピュータ１００のＡ／Ｄポートから読込
まれる。
電流ｉに対応する抵抗素子Ｒ1 の端子間電圧が抵抗素子
Ｒ2 ，Ｒ3 を介して電流検出回路１０にて常時検出され
ている。この電流検出回路１０からの出力電圧ＶB は積
分回路７００′に入力されている。積分回路７００′で
は電流検出回路１０からの出力電圧ＶB が抵抗素子ＲA
を介してコンデンサＣの電気量として蓄積され、抵抗素
子ＲA とコンデンサＣとの間の電圧値ＶC としてマイク
ロコンピュータ１００にて検出されることとなる。即
ち、積分回路７００′では、電流検出回路１０にて検出
された変動する出力電圧ＶB を安定させるためコンデン
サＣを用いた積分にて平滑化処理が実行されている。そ
して、抵抗素子ＲA とコンデンサＣとの間の電圧値ＶC
がマイクロコンピュータ１００のＡ／Ｄポートから読込
まれる。
【００３２】つまり、図４に示すように、リニアソレノ
イドＬＳのコイルＣL の駆動電流ｉ〔Ａ〕が、抵抗素子
Ｒ1 の端子間電圧（ｉ×Ｒ1 ）〔Ｖ〕として電流検出回
路１０によって検出され、その出力電圧ＶB 〔Ｖ〕が積
分回路７００′によって抵抗素子ＲA を介してコンデン
サＣの電気量として蓄積され、抵抗素子ＲA とコンデン
サＣとの間の電圧ＶC 〔Ｖ〕としてマイクロコンピュー
タ１００にて検出されることとなる。
イドＬＳのコイルＣL の駆動電流ｉ〔Ａ〕が、抵抗素子
Ｒ1 の端子間電圧（ｉ×Ｒ1 ）〔Ｖ〕として電流検出回
路１０によって検出され、その出力電圧ＶB 〔Ｖ〕が積
分回路７００′によって抵抗素子ＲA を介してコンデン
サＣの電気量として蓄積され、抵抗素子ＲA とコンデン
サＣとの間の電圧ＶC 〔Ｖ〕としてマイクロコンピュー
タ１００にて検出されることとなる。
【００３３】ここで、リニアソレノイドＬＳのコイルＣ
L が正常時からグランドショート時となったときには、
電流検出回路１０からの出力電圧ＶB 〔Ｖ〕の過上昇に
より正常電流状態ではＯＦＦしている積分回路７００′
のＮＰＮトランジスタＴr2がＯＮとなる。これにより、
ＰＮＰトランジスタＴr1もＯＦＦからＯＮとなり基準電
源Ｖcc分が加算され、出力電圧ＶC としてマイクロコン
ピュータ１００のＡ／Ｄポートから入力されることとな
る。即ち、本実施例においても、図４に示すように、リ
ニアソレノイドＬＳのコイルＣL が正常時からグランド
ショート時となり、積分回路７００′からの出力電圧Ｖ
C 〔Ｖ〕がフェイル判定電圧以上となるまでのグランド
ショート故障検出時間が極めて少ない時間で済むことと
なる。
L が正常時からグランドショート時となったときには、
電流検出回路１０からの出力電圧ＶB 〔Ｖ〕の過上昇に
より正常電流状態ではＯＦＦしている積分回路７００′
のＮＰＮトランジスタＴr2がＯＮとなる。これにより、
ＰＮＰトランジスタＴr1もＯＦＦからＯＮとなり基準電
源Ｖcc分が加算され、出力電圧ＶC としてマイクロコン
ピュータ１００のＡ／Ｄポートから入力されることとな
る。即ち、本実施例においても、図４に示すように、リ
ニアソレノイドＬＳのコイルＣL が正常時からグランド
ショート時となり、積分回路７００′からの出力電圧Ｖ
C 〔Ｖ〕がフェイル判定電圧以上となるまでのグランド
ショート故障検出時間が極めて少ない時間で済むことと
なる。
【００３４】このように、本実施例のリニアソレノイド
故障検出装置は、電気素子がＰＮＰトランジスタＴr1と
ＮＰＮトランジスタＴr2とからなり、基準電源Ｖcc側に
エミッタ接続されたＰＮＰトランジスタＴr1のコレクタ
側が積分回路７００′の抵抗素子ＲA とコンデンサＣと
の間に接続され、ＰＮＰトランジスタＴr1のベース側に
はＮＰＮトランジスタＴr2がコレクタ接続され、ＮＰＮ
トランジスタＴr2のエミッタ側がグランド側に接続さ
れ、ＮＰＮトランジスタＴr2のベース側が電流検出回路
１０の出力側に接続されているものである。
故障検出装置は、電気素子がＰＮＰトランジスタＴr1と
ＮＰＮトランジスタＴr2とからなり、基準電源Ｖcc側に
エミッタ接続されたＰＮＰトランジスタＴr1のコレクタ
側が積分回路７００′の抵抗素子ＲA とコンデンサＣと
の間に接続され、ＰＮＰトランジスタＴr1のベース側に
はＮＰＮトランジスタＴr2がコレクタ接続され、ＮＰＮ
トランジスタＴr2のエミッタ側がグランド側に接続さ
れ、ＮＰＮトランジスタＴr2のベース側が電流検出回路
１０の出力側に接続されているものである。
【００３５】したがって、リニアソレノイドＬＳがグラ
ンドショートとなると電流検出回路１０からの出力値Ｖ
B が急峻な立上がりとなるが、抵抗素子ＲA に並列に接
続されたＰＮＰトランジスタＴr1及びＮＰＮトランジス
タＴr2を介して積分回路７００の出力値ＶC に直ちに反
映される。これにより、リニアソレノイドＬＳがグラン
ドショートとなったとき、積分回路７００からの出力電
圧ＶC がフェイル判定電圧以上となるまでのグランドシ
ョート故障検出時間が極めて少ない時間で済むため、リ
ニアソレノイドＬＳの駆動段としてのトランジスタＴr
や抵抗素子Ｒ1の劣化、破壊を防止することができる。
ンドショートとなると電流検出回路１０からの出力値Ｖ
B が急峻な立上がりとなるが、抵抗素子ＲA に並列に接
続されたＰＮＰトランジスタＴr1及びＮＰＮトランジス
タＴr2を介して積分回路７００の出力値ＶC に直ちに反
映される。これにより、リニアソレノイドＬＳがグラン
ドショートとなったとき、積分回路７００からの出力電
圧ＶC がフェイル判定電圧以上となるまでのグランドシ
ョート故障検出時間が極めて少ない時間で済むため、リ
ニアソレノイドＬＳの駆動段としてのトランジスタＴr
や抵抗素子Ｒ1の劣化、破壊を防止することができる。
【図面の簡単な説明】
【図１】 図１は本発明の実施の形態の第１実施例にか
かるリニアソレノイド故障検出装置を示す概略構成図で
ある。
かるリニアソレノイド故障検出装置を示す概略構成図で
ある。
【図２】 図２は本発明の実施の形態の第１実施例にか
かるリニアソレノイド故障検出装置で使用されているマ
イクロコンピュータにおける故障検出の処理手順を示す
フローチャートである。
かるリニアソレノイド故障検出装置で使用されているマ
イクロコンピュータにおける故障検出の処理手順を示す
フローチャートである。
【図３】 図３は本発明の実施の形態の第１実施例にか
かるリニアソレノイド故障検出装置の変形例を示す概略
構成図である。
かるリニアソレノイド故障検出装置の変形例を示す概略
構成図である。
【図４】 図４は図１または図３の構成でリニアソレノ
イドが正常時からグランドショート時となったときの電
圧波形等の遷移状態を示すタイムチャートである。
イドが正常時からグランドショート時となったときの電
圧波形等の遷移状態を示すタイムチャートである。
【図５】 図５は本発明の実施の形態の第２実施例にか
かるリニアソレノイド故障検出装置を示す概略構成図で
ある。
かるリニアソレノイド故障検出装置を示す概略構成図で
ある。
【図６】 図６は従来のハードウェア構成を主体とする
リニアソレノイド故障検出装置を示すブロック図であ
る。
リニアソレノイド故障検出装置を示すブロック図であ
る。
【図７】 図７は従来のソフトウェア構成を主体とする
リニアソレノイド故障検出装置を示すブロック図であ
る。
リニアソレノイド故障検出装置を示すブロック図であ
る。
【図８】 図８は図７の構成でリニアソレノイドが正常
時からグランドショート時となったときの電圧波形等の
遷移状態を示すタイムチャートである。
時からグランドショート時となったときの電圧波形等の
遷移状態を示すタイムチャートである。
ＬＳ リニアソレノイド Ｔr トランジスタ（ＭＯＳＦＥＴ） ＲA 抵抗素子 Ｃ コンデンサ Ｄ3 ダイオード １０ 電流検出回路 ２０ 駆動回路 １００ マイクロコンピュータ ７００ 積分回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月５日（１９９８．１０．
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明が解決しようとする課題】ところで、リニアソレ
ノイドのグランドショート時に、その駆動段であるトラ
ンジスタや抵抗素子等を保護するためには、図６に示す
ハードウェア構成を主体とするリニアソレノイド故障検
出装置のような、短時間に過電流検出して出力遮断する
機能を有する大規模な回路構成が必要であり、リニアソ
レノイド故障検出装置の小型化やコストダウンの妨げと
なっていた。また、図７に示すソフトウェア構成を主体
とするリニアソレノイド故障検出装置においては、図８
に示すように、リニアソレノイドＬＳのコイルＣL のグ
ランドショート時には過大な電流がグランドショート故
障検出時間とフェイル処理時間とを加算した長い時間、
トランジスタＴr や抵抗素子Ｒ1 等に流れることとな
る。このように、リニアソレノイドＬＳのコイルＣL の
グランドショート時に、故障検出からフェイル処理まで
に時間が長い程、リニアソレノイドＬＳの駆動段素子の
劣化、破壊の懸念が増大する。これに対処するために
は、駆動段のトランジスタや抵抗素子等に対してグラン
ドショート耐量を有する大電力素子を用いることが必要
であり、リニアソレノイド故障検出装置のコストダウン
の妨げとなっていた。
ノイドのグランドショート時に、その駆動段であるトラ
ンジスタや抵抗素子等を保護するためには、図６に示す
ハードウェア構成を主体とするリニアソレノイド故障検
出装置のような、短時間に過電流検出して出力遮断する
機能を有する大規模な回路構成が必要であり、リニアソ
レノイド故障検出装置の小型化やコストダウンの妨げと
なっていた。また、図７に示すソフトウェア構成を主体
とするリニアソレノイド故障検出装置においては、図８
に示すように、リニアソレノイドＬＳのコイルＣL のグ
ランドショート時には過大な電流がグランドショート故
障検出時間とフェイル処理時間とを加算した長い時間、
トランジスタＴr や抵抗素子Ｒ1 等に流れることとな
る。このように、リニアソレノイドＬＳのコイルＣL の
グランドショート時に、故障検出からフェイル処理まで
に時間が長い程、リニアソレノイドＬＳの駆動段素子の
劣化、破壊の懸念が増大する。これに対処するために
は、駆動段のトランジスタや抵抗素子等に対してグラン
ドショート耐量を有する大電力素子を用いることが必要
であり、リニアソレノイド故障検出装置のコストダウン
の妨げとなっていた。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】図１において、マイクロコンピュータ１０
０のＰＷＭポートからのＰＷＭ信号による指令値が駆動
回路２０に入力されている。この駆動回路２０の出力信
号がトランジスタＴr （ＰチャンネルＭＯＳＦＥＴ）の
ゲートＧに入力されている。このトランジスタＴr のソ
ースＳ側は電源＋Ｂに接続され、また、ドレインＤ側は
抵抗素子Ｒ1 を介してリニアソレノイドＬＳのコイルＣ
L の一端に接続されている。そして、リニアソレノイド
ＬＳのコイルＣL の他端はグランドに接続されている。
なお、リニアソレノイドＬＳのコイルＣL はリアクタン
ス（抵抗分）ＲL を有している。
０のＰＷＭポートからのＰＷＭ信号による指令値が駆動
回路２０に入力されている。この駆動回路２０の出力信
号がトランジスタＴr （ＰチャンネルＭＯＳＦＥＴ）の
ゲートＧに入力されている。このトランジスタＴr のソ
ースＳ側は電源＋Ｂに接続され、また、ドレインＤ側は
抵抗素子Ｒ1 を介してリニアソレノイドＬＳのコイルＣ
L の一端に接続されている。そして、リニアソレノイド
ＬＳのコイルＣL の他端はグランドに接続されている。
なお、リニアソレノイドＬＳのコイルＣL はリアクタン
ス（抵抗分）ＲL を有している。
Claims (3)
- 【請求項１】 駆動電流の大きさに応じて所定の変位量
を得るリニアソレノイドと、 前記駆動電流を制御するための駆動回路と、 前記駆動電流に対応する出力値を検出する電流検出回路
と、 前記電流検出回路の出力値を積分する抵抗素子とコンデ
ンサとからなる積分回路と、 前記積分回路における前記抵抗素子に並列に接続され、
前記電流検出回路からの前記出力値の立上がりに追従
し、前記電流検出回路からの前記出力値に対応した所定
値を前記積分回路からの出力値に加算する少なくとも１
つの電気素子とを具備することを特徴とするリニアソレ
ノイド故障検出装置。 - 【請求項２】 前記電気素子は、前記積分回路の前記コ
ンデンサに対して順方向に接続されるダイオードからな
ることを特徴とする請求項１に記載のリニアソレノイド
故障検出装置。 - 【請求項３】 前記電気素子は、ＰＮＰトランジスタと
ＮＰＮトランジスタとからなり、 電源側にエミッタ接続された前記ＰＮＰトランジスタの
コレクタ側が前記積分回路の前記抵抗素子と前記コンデ
ンサとの間に接続され、前記ＰＮＰトランジスタのベー
ス側には前記ＮＰＮトランジスタがコレクタ接続され、
前記ＮＰＮトランジスタのエミッタ側がグランド側に接
続され、前記ＮＰＮトランジスタのベース側が前記電流
検出回路の出力側に接続されていることを特徴とする請
求項１に記載のリニアソレノイド故障検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276244A JP2000114039A (ja) | 1998-09-29 | 1998-09-29 | リニアソレノイド故障検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276244A JP2000114039A (ja) | 1998-09-29 | 1998-09-29 | リニアソレノイド故障検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114039A true JP2000114039A (ja) | 2000-04-21 |
Family
ID=17566721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276244A Pending JP2000114039A (ja) | 1998-09-29 | 1998-09-29 | リニアソレノイド故障検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114039A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7504743B2 (en) | 2006-10-24 | 2009-03-17 | Mitsubishi Electric Corporation | Power supply control device for on-vehicle electrical loads |
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| WO2010122870A1 (ja) | 2009-04-24 | 2010-10-28 | サンケン電気株式会社 | スイッチング装置及びその制御方法 |
| DE102009042904A1 (de) | 2009-05-21 | 2010-11-25 | Mitsubishi Electric Corporation | Fahrzeugsteuervorrichtung |
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| JP2019029715A (ja) * | 2017-07-26 | 2019-02-21 | Ｋｙｂ株式会社 | 駆動回路の異常診断装置 |
-
1998
- 1998-09-29 JP JP10276244A patent/JP2000114039A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |