JP2000196094A - 薄膜トランジスタ基板および液晶表示装置 - Google Patents
薄膜トランジスタ基板および液晶表示装置Info
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- JP2000196094A JP2000196094A JP37142398A JP37142398A JP2000196094A JP 2000196094 A JP2000196094 A JP 2000196094A JP 37142398 A JP37142398 A JP 37142398A JP 37142398 A JP37142398 A JP 37142398A JP 2000196094 A JP2000196094 A JP 2000196094A
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Abstract
(57)【要約】
【課題】 ＴＦＴ基板に関し、位置合わせ誤差が生じて
も、画素欠陥の発生を防止することのできるＴＦＴ基板
を提供する。 【解決手段】 透明絶縁基板と、その上に形成された半
導体薄膜と、半導体薄膜内にチャネルを画定する絶縁ゲ
ート電極と、ゲート電極の両側で、半導体薄膜内に形成
された高不純物濃度のソース／ドレイン領域と、チャネ
ルとソース／ドレイン領域との間の半導体薄膜内に形成
された一対の低不純物濃度領域と、ゲート電極を覆って
透明絶縁基板上に形成された層間絶縁膜と、層間絶縁膜
に形成された開口を介して一対のソース／ドレイン領域
の一方と電気的に接続された一方のソース／ドレイン電
極と、層間絶縁膜上に配置され、一対の低不純物濃度領
域の少なくとも一方を覆い、ソース／ドレイン電極と同
一の層で形成され、ソース／ドレイン電極から分離され
た遮光層とを有する。
も、画素欠陥の発生を防止することのできるＴＦＴ基板
を提供する。 【解決手段】 透明絶縁基板と、その上に形成された半
導体薄膜と、半導体薄膜内にチャネルを画定する絶縁ゲ
ート電極と、ゲート電極の両側で、半導体薄膜内に形成
された高不純物濃度のソース／ドレイン領域と、チャネ
ルとソース／ドレイン領域との間の半導体薄膜内に形成
された一対の低不純物濃度領域と、ゲート電極を覆って
透明絶縁基板上に形成された層間絶縁膜と、層間絶縁膜
に形成された開口を介して一対のソース／ドレイン領域
の一方と電気的に接続された一方のソース／ドレイン電
極と、層間絶縁膜上に配置され、一対の低不純物濃度領
域の少なくとも一方を覆い、ソース／ドレイン電極と同
一の層で形成され、ソース／ドレイン電極から分離され
た遮光層とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）に関し、特にガラス基板等の透明絶縁基板上
に複数のＴＦＴを形成したＴＦＴ基板およびＴＦＴ基板
を用いた液晶表示装置に関する。
（ＴＦＴ）に関し、特にガラス基板等の透明絶縁基板上
に複数のＴＦＴを形成したＴＦＴ基板およびＴＦＴ基板
を用いた液晶表示装置に関する。
【０００２】
【従来の技術】非晶質シリコン（ａ−Ｓｉ）、多結晶シ
リコン（ｐｏｌｙ−Ｓｉ）、Ｓｉ以外の非晶質や多結晶
の半導体を用いて薄膜トランジスタ（ＴＦＴ）が形成さ
れている。これらのＴＦＴは電気的絶縁材料の上に作成
することができる。半導体集積回路では、単結晶Ｓｉ基
板内にＭＯＳＦＥＴを形成した後、基板を絶縁膜で覆
い、この上にＴＦＴを作成して負荷等として利用でき
る。多数の画素を有するアクティブマトリクス型液晶表
示パネルでは、一方のガラス基板上に各画素の能動スイ
ッチング素子としてＴＦＴを作成する。
リコン（ｐｏｌｙ−Ｓｉ）、Ｓｉ以外の非晶質や多結晶
の半導体を用いて薄膜トランジスタ（ＴＦＴ）が形成さ
れている。これらのＴＦＴは電気的絶縁材料の上に作成
することができる。半導体集積回路では、単結晶Ｓｉ基
板内にＭＯＳＦＥＴを形成した後、基板を絶縁膜で覆
い、この上にＴＦＴを作成して負荷等として利用でき
る。多数の画素を有するアクティブマトリクス型液晶表
示パネルでは、一方のガラス基板上に各画素の能動スイ
ッチング素子としてＴＦＴを作成する。
【０００３】通常のガラス基板は耐熱温度が６００℃以
下である。６００℃以下の温度で、ガラス基板上にまた
はガラス基板上に形成した絶縁層上にＳｉ膜を作成する
と、Ｓｉ膜は通常非晶質になる。このａ−Ｓｉ膜を用い
てａ−ＳｉのＴＦＴを形成することができる。通常ゲー
ト電極とゲート（走査）配線、ソース／ドレイン電極と
ドレイン（データ）配線は同一金属層で形成される。
下である。６００℃以下の温度で、ガラス基板上にまた
はガラス基板上に形成した絶縁層上にＳｉ膜を作成する
と、Ｓｉ膜は通常非晶質になる。このａ−Ｓｉ膜を用い
てａ−ＳｉのＴＦＴを形成することができる。通常ゲー
ト電極とゲート（走査）配線、ソース／ドレイン電極と
ドレイン（データ）配線は同一金属層で形成される。
【０００４】最近、ａ−Ｓｉ膜をレーザアニールするこ
とにより、ａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜に変換する技
術が開発されている。。ｐｏｌｙ−Ｓｉ膜はａ−Ｓｉ膜
と比べ、高い移動度を有する。液晶表示パネルの高性能
化、小型化のため、移動度の高いｐｏｌｙ−Ｓｉ膜を用
いたＴＦＴ基板が開発されている。液晶表示パネルの表
示領域のスイッチング素子を駆動する回路も、ｐｏｌｙ
−Ｓｉ膜を用いたＴＦＴにより作成することができる。
ｎチャネルＴＦＴとｐチャネルＴＦＴとを形成すること
により、ＣＭＯＳ回路を構成することができる。
とにより、ａ−Ｓｉ膜をｐｏｌｙ−Ｓｉ膜に変換する技
術が開発されている。。ｐｏｌｙ−Ｓｉ膜はａ−Ｓｉ膜
と比べ、高い移動度を有する。液晶表示パネルの高性能
化、小型化のため、移動度の高いｐｏｌｙ−Ｓｉ膜を用
いたＴＦＴ基板が開発されている。液晶表示パネルの表
示領域のスイッチング素子を駆動する回路も、ｐｏｌｙ
−Ｓｉ膜を用いたＴＦＴにより作成することができる。
ｎチャネルＴＦＴとｐチャネルＴＦＴとを形成すること
により、ＣＭＯＳ回路を構成することができる。
【０００５】しかしながら、移動度の高いｐｏｌｙ−Ｓ
ｉ膜を用いたＴＦＴは、ａ−Ｓｉ膜を用いたＴＦＴと比
べ、トランジスタがオフ時のリーク電流であるオフリー
ク電流が大きい。各画素用の能動スイッチング素子であ
る画素ＴＦＴは、画素電極にデータを保持する性能が重
要である。画素ＴＦＴのオフリーク電流が大きいと、画
素電極にデータを保持することが難しい。
ｉ膜を用いたＴＦＴは、ａ−Ｓｉ膜を用いたＴＦＴと比
べ、トランジスタがオフ時のリーク電流であるオフリー
ク電流が大きい。各画素用の能動スイッチング素子であ
る画素ＴＦＴは、画素電極にデータを保持する性能が重
要である。画素ＴＦＴのオフリーク電流が大きいと、画
素電極にデータを保持することが難しい。
【０００６】多結晶ＴＦＴを画素ＴＦＴとして使用する
場合には、チャネルとソース／ドレイン領域との間に低
不純物濃度ドレイン（ＬＤＤ）領域を設けたり、ＴＦＴ
を複数個直列に接続した、いわゆるマルチゲート構造と
することにより、オフリーク電流を低減することが望ま
れる。
場合には、チャネルとソース／ドレイン領域との間に低
不純物濃度ドレイン（ＬＤＤ）領域を設けたり、ＴＦＴ
を複数個直列に接続した、いわゆるマルチゲート構造と
することにより、オフリーク電流を低減することが望ま
れる。
【０００７】ＬＤＤ領域は、ソース／ドレイン領域端部
に生じ易い強電界を緩和し、オフリーク電流を低下させ
る機能を有する。マルチゲート構造とすれば、オフ状態
のＴＦＴが複数個直列に接続されるため、全体としての
オフリーク電流が減少する。
に生じ易い強電界を緩和し、オフリーク電流を低下させ
る機能を有する。マルチゲート構造とすれば、オフ状態
のＴＦＴが複数個直列に接続されるため、全体としての
オフリーク電流が減少する。
【０００８】図６（Ａ）、（Ｂ）に従来技術によるＴＦ
Ｔ基板の構成例を示す。図６（Ａ）は、データ配線（ソ
ース／ドレイン電極）を形成した状態の平面図を示し、
図６（Ｂ）は、液晶表示パネルの断面構成をを示す。
Ｔ基板の構成例を示す。図６（Ａ）は、データ配線（ソ
ース／ドレイン電極）を形成した状態の平面図を示し、
図６（Ｂ）は、液晶表示パネルの断面構成をを示す。
【０００９】図６（Ｂ）に示すように、ガラス基板１上
にＴＦＴを形成したＴＦＴ基板１０は、ガラス基板１１
全面に共通電極１２を形成し、遮光したい領域にブラッ
クマトリクスＢＭを形成した対向基板２０と対向して配
置され、その間に液晶層３０を保持する。図６（Ａ）に
おいては、対向基板上に形成されるブラックマトリクス
ＢＭの輪郭も併せて示している。
にＴＦＴを形成したＴＦＴ基板１０は、ガラス基板１１
全面に共通電極１２を形成し、遮光したい領域にブラッ
クマトリクスＢＭを形成した対向基板２０と対向して配
置され、その間に液晶層３０を保持する。図６（Ａ）に
おいては、対向基板上に形成されるブラックマトリクス
ＢＭの輪郭も併せて示している。
【００１０】以下、ＴＦＴ基板１０の構成を説明する。
ガラス基板または表面に絶縁層を形成したガラス基板１
の表面上に島状の多結晶シリコン層２を形成する。多結
晶シリコン層２を覆って、シリコン酸化膜等で形成され
たゲート絶縁膜３を形成する。ゲート絶縁膜３の上にゲ
ート電極層を形成し、ゲート電極およびゲート配線の形
状にパターニングする。
ガラス基板または表面に絶縁層を形成したガラス基板１
の表面上に島状の多結晶シリコン層２を形成する。多結
晶シリコン層２を覆って、シリコン酸化膜等で形成され
たゲート絶縁膜３を形成する。ゲート絶縁膜３の上にゲ
ート電極層を形成し、ゲート電極およびゲート配線の形
状にパターニングする。
【００１１】図６（Ａ）の構成においては、図中水平方
向に延在するストライプ状のゲート配線Ｇが形成されて
いる。ゲート電極Ｇのパターニング後、ゲート電極Ｇよ
りも幅広のマスクを用いて、下のゲート絶縁膜３をパタ
ーニングすることにより、ゲート電極Ｇの両側にゲート
絶縁膜３が張り出した構造を形成することができる。
向に延在するストライプ状のゲート配線Ｇが形成されて
いる。ゲート電極Ｇのパターニング後、ゲート電極Ｇよ
りも幅広のマスクを用いて、下のゲート絶縁膜３をパタ
ーニングすることにより、ゲート電極Ｇの両側にゲート
絶縁膜３が張り出した構造を形成することができる。
【００１２】ゲート電極Ｇおよびゲート絶縁膜３をマス
クとしたイオン注入を行うことにより、ゲート絶縁膜３
で覆われていない部分に高不純物濃度のソース／ドレイ
ン領域２ａ、ゲート絶縁膜３で覆われるが、ゲート電極
Ｇでは覆われていない領域に低不純物濃度のＬＤＤ領域
２ｂを作成することができる。
クとしたイオン注入を行うことにより、ゲート絶縁膜３
で覆われていない部分に高不純物濃度のソース／ドレイ
ン領域２ａ、ゲート絶縁膜３で覆われるが、ゲート電極
Ｇでは覆われていない領域に低不純物濃度のＬＤＤ領域
２ｂを作成することができる。
【００１３】ゲート電極Ｇを覆って層間絶縁膜５が形成
される。層間絶縁膜５にコンタクトホールを開口し、層
間絶縁膜５上にソース／ドレイン電極層を形成する。ホ
トリソグラフィおよびエッチングを用い、ソース／ドレ
イン電極層をパターニングしてドレイン電極およびドレ
イン（データ）配線７を形成する。
される。層間絶縁膜５にコンタクトホールを開口し、層
間絶縁膜５上にソース／ドレイン電極層を形成する。ホ
トリソグラフィおよびエッチングを用い、ソース／ドレ
イン電極層をパターニングしてドレイン電極およびドレ
イン（データ）配線７を形成する。
【００１４】図６（Ａ）の構成においては、島状半導体
薄膜２の一方のソース／ドレイン領域と接続され、ゲー
ト配線Ｇと直交するストライプ状のデータ配線７ｃが形
成されている。なお、他方のソース／ドレイン領域の上
にもソース／ドレイン電極７ａが形成されている。以
下、データ配線７ｃ、ソース／ドレイン電極７ａの全体
または各々を配線層７と呼ぶ。その後、配線層７を覆
い、絶縁保護膜８を形成する。
薄膜２の一方のソース／ドレイン領域と接続され、ゲー
ト配線Ｇと直交するストライプ状のデータ配線７ｃが形
成されている。なお、他方のソース／ドレイン領域の上
にもソース／ドレイン電極７ａが形成されている。以
下、データ配線７ｃ、ソース／ドレイン電極７ａの全体
または各々を配線層７と呼ぶ。その後、配線層７を覆
い、絶縁保護膜８を形成する。
【００１５】絶縁保護膜８に接続孔を形成し、絶縁保護
膜８上に透明電極で形成された画素電極ＰＸを形成す
る。画素電極ＰＸは対向基板２０上のブラックマトリク
スＢＭと幅ｗの重なりを有する。幅ｗは一対の基板の位
置合わせ余裕となる。
膜８上に透明電極で形成された画素電極ＰＸを形成す
る。画素電極ＰＸは対向基板２０上のブラックマトリク
スＢＭと幅ｗの重なりを有する。幅ｗは一対の基板の位
置合わせ余裕となる。
【００１６】このように作成したＴＦＴ基板１０と対向
基板２０とを、図６（Ａ）に示すような関係に重ね合わ
せ、液晶を注入して封止する。ＴＦＴのチャネル領域２
ｃおよびその両側のＬＤＤ領域２ｂは、ブラックマトリ
クスＢＭで隠された領域内に配置される。
基板２０とを、図６（Ａ）に示すような関係に重ね合わ
せ、液晶を注入して封止する。ＴＦＴのチャネル領域２
ｃおよびその両側のＬＤＤ領域２ｂは、ブラックマトリ
クスＢＭで隠された領域内に配置される。
【００１７】液晶表示パネルとしては明るいものが望ま
れる。液晶表示パネルを明るくするためには、ブラック
マトリクスＢＭの開口部を拡大し、表示領域の面積に対
する透光部の面積の比である開口率を向上することが望
まれる。画素電極ＰＸは、開口領域内の液晶分子を確実
に制御できるよう、ブラックマトリクスＢＭの開口部よ
りも広い面積に形成される。
れる。液晶表示パネルを明るくするためには、ブラック
マトリクスＢＭの開口部を拡大し、表示領域の面積に対
する透光部の面積の比である開口率を向上することが望
まれる。画素電極ＰＸは、開口領域内の液晶分子を確実
に制御できるよう、ブラックマトリクスＢＭの開口部よ
りも広い面積に形成される。
【００１８】投射型液晶表示パネルにおいては、対向基
板２０が光源側に配置され、ブラックマトリクスＢＭで
遮光することにより、ＴＦＴの能動領域に光が当たらな
いようにして光リーク電流を防止している。
板２０が光源側に配置され、ブラックマトリクスＢＭで
遮光することにより、ＴＦＴの能動領域に光が当たらな
いようにして光リーク電流を防止している。
【００１９】
【発明が解決しようとする課題】開口率を大きくしてい
くと、ＴＦＴの上にも画素電極を配置し、ブラックマト
リクスＢＭの開口内の一部には、ソース／ドレイン領域
２ａの一部が露出されるように配置される。ところで、
ブラックマトリクスＢＭの幅が狭くなり、上述の位置合
わせ余裕ｗが小さなものとなると、ＴＦＴ基板と対向基
板との位置合わせ誤差が生じた時に、ＬＤＤ領域２ｂに
光が入射する場合がある。
くと、ＴＦＴの上にも画素電極を配置し、ブラックマト
リクスＢＭの開口内の一部には、ソース／ドレイン領域
２ａの一部が露出されるように配置される。ところで、
ブラックマトリクスＢＭの幅が狭くなり、上述の位置合
わせ余裕ｗが小さなものとなると、ＴＦＴ基板と対向基
板との位置合わせ誤差が生じた時に、ＬＤＤ領域２ｂに
光が入射する場合がある。
【００２０】ＬＤＤ領域に光が入射すると、光励起キャ
リアが発生し、受光したＬＤＤ領域２ｂが低抵抗化して
ＬＤＤ領域の存在によるソース／ドレイン領域端部の電
界緩和効果が弱くなる。ＬＤＤ領域２ｂが低抵抗化する
と、空乏層がチャネル内に深く進入し、オフリーク電流
が増大する。オフリーク電流が増大すると、画素欠陥発
生の原因となる。
リアが発生し、受光したＬＤＤ領域２ｂが低抵抗化して
ＬＤＤ領域の存在によるソース／ドレイン領域端部の電
界緩和効果が弱くなる。ＬＤＤ領域２ｂが低抵抗化する
と、空乏層がチャネル内に深く進入し、オフリーク電流
が増大する。オフリーク電流が増大すると、画素欠陥発
生の原因となる。
【００２１】本発明の目的は、ＴＦＴ基板と対向基板と
の位置合わせ誤差が生じても、画素欠陥の発生を防止す
ることのできる薄膜トランジスタ基板を提供することで
ある。
の位置合わせ誤差が生じても、画素欠陥の発生を防止す
ることのできる薄膜トランジスタ基板を提供することで
ある。
【００２２】本発明の他の目的は、このような薄膜トラ
ンジスタ基板を用いた液晶表示装置を提供することであ
る。
ンジスタ基板を用いた液晶表示装置を提供することであ
る。
【００２３】
【課題を解決するための手段】本発明の一観点によれ
ば、透明絶縁基板と、前記透明絶縁基板の所定領域上に
形成された半導体薄膜と、前記半導体薄膜の表面上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れ、その下の前記半導体薄膜内にチャネルを画定するゲ
ート電極と、前記ゲート電極の両側で、前記半導体薄膜
内に形成された高不純物濃度の一対のソース／ドレイン
領域と、前記チャネルと前記一対のソース／ドレイン領
域との間の前記半導体薄膜内に形成された一対の低不純
物濃度領域と、前記ゲート電極を覆って前記透明絶縁基
板上に形成された層間絶縁膜と、前記層間絶縁膜に形成
された開口を介して前記一対のソース／ドレイン領域の
一方と電気的に接続された一方のソース／ドレイン電極
と、前記層間絶縁膜上に配置され、前記一対の低不純物
濃度領域の少なくとも一方を覆い、前記ソース／ドレイ
ン電極と同一の層で形成され、前記ソース／ドレイン電
極から分離された遮光層とを有する薄膜トランジスタ基
板が提供される。
ば、透明絶縁基板と、前記透明絶縁基板の所定領域上に
形成された半導体薄膜と、前記半導体薄膜の表面上に形
成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れ、その下の前記半導体薄膜内にチャネルを画定するゲ
ート電極と、前記ゲート電極の両側で、前記半導体薄膜
内に形成された高不純物濃度の一対のソース／ドレイン
領域と、前記チャネルと前記一対のソース／ドレイン領
域との間の前記半導体薄膜内に形成された一対の低不純
物濃度領域と、前記ゲート電極を覆って前記透明絶縁基
板上に形成された層間絶縁膜と、前記層間絶縁膜に形成
された開口を介して前記一対のソース／ドレイン領域の
一方と電気的に接続された一方のソース／ドレイン電極
と、前記層間絶縁膜上に配置され、前記一対の低不純物
濃度領域の少なくとも一方を覆い、前記ソース／ドレイ
ン電極と同一の層で形成され、前記ソース／ドレイン電
極から分離された遮光層とを有する薄膜トランジスタ基
板が提供される。
【００２４】本発明の他の観点によれば、薄膜トランジ
スタ（ＴＦＴ）基板とコモン電極基板とこれらの基板間
に挟持された液晶層とを含む液晶表示パネルと、前記コ
モン電極基板外側に配置された照明系とを有し前記ＴＦ
Ｔ基板は、透明絶縁基板と、前記透明絶縁基板の上に行
方向、列方向に整列して配置された複数の島状半導体薄
膜と、前記半導体薄膜の表面上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成され、その下の前記各
半導体薄膜内にチャネルを画定するゲート電極を含み、
全体として前記行方向に延在する複数のゲート配線と、
前記各ゲート電極の両側で、前記半導体薄膜内に形成さ
れた高不純物濃度の一対のソース／ドレイン領域と、前
記チャネルと前記一対のソース／ドレイン領域との間の
前記各半導体薄膜内に形成された一対の低不純物濃度領
域と、前記ゲート電極を覆って前記透明絶縁基板上に形
成された層間絶縁膜と、前記層間絶縁膜に形成された開
口を介して前記各ゲート電極に対応した一対のソース／
ドレイン領域の一方と電気的に接続された一方のソース
／ドレイン電極を含み、全体として前記列方向に延在す
る複数のデータ配線と、前記層間絶縁膜上に配置され、
前記一対の低不純物濃度領域の少なくとも一方を覆い、
前記ソース／ドレイン電極と同一の層で形成され、前記
ソース／ドレイン電極から分離された遮光層とを有する
液晶表示装置が提供される。
スタ（ＴＦＴ）基板とコモン電極基板とこれらの基板間
に挟持された液晶層とを含む液晶表示パネルと、前記コ
モン電極基板外側に配置された照明系とを有し前記ＴＦ
Ｔ基板は、透明絶縁基板と、前記透明絶縁基板の上に行
方向、列方向に整列して配置された複数の島状半導体薄
膜と、前記半導体薄膜の表面上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成され、その下の前記各
半導体薄膜内にチャネルを画定するゲート電極を含み、
全体として前記行方向に延在する複数のゲート配線と、
前記各ゲート電極の両側で、前記半導体薄膜内に形成さ
れた高不純物濃度の一対のソース／ドレイン領域と、前
記チャネルと前記一対のソース／ドレイン領域との間の
前記各半導体薄膜内に形成された一対の低不純物濃度領
域と、前記ゲート電極を覆って前記透明絶縁基板上に形
成された層間絶縁膜と、前記層間絶縁膜に形成された開
口を介して前記各ゲート電極に対応した一対のソース／
ドレイン領域の一方と電気的に接続された一方のソース
／ドレイン電極を含み、全体として前記列方向に延在す
る複数のデータ配線と、前記層間絶縁膜上に配置され、
前記一対の低不純物濃度領域の少なくとも一方を覆い、
前記ソース／ドレイン電極と同一の層で形成され、前記
ソース／ドレイン電極から分離された遮光層とを有する
液晶表示装置が提供される。
【００２５】
【発明の実施の形態】図１（Ａ）、（Ｂ）は、本発明の
一実施例による薄膜トランジスタ基板の一部平面図およ
び断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ’
線に沿う断面図を示す。
一実施例による薄膜トランジスタ基板の一部平面図およ
び断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ’
線に沿う断面図を示す。
【００２６】図１（Ｂ）に示すように、無アルカリガラ
ス板１の表面に、必要に応じて酸化シリコン膜を介し
て、たとえば厚さ約４０ｎｍの多結晶シリコン膜２が形
成されている。多結晶シリコン膜２は、図１（Ａ）に示
すように、図中水平方向から垂直方向に折れ曲がった形
状を有する。
ス板１の表面に、必要に応じて酸化シリコン膜を介し
て、たとえば厚さ約４０ｎｍの多結晶シリコン膜２が形
成されている。多結晶シリコン膜２は、図１（Ａ）に示
すように、図中水平方向から垂直方向に折れ曲がった形
状を有する。
【００２７】多結晶シリコン膜２の中間部表面上に、厚
さ約１００ｎｍのＳｉＯ2 膜で形成されたゲート絶縁膜
３が配置され、その上に厚さ約２００ｎｍのＣｒ膜で形
成されたゲート電極Ｇが配置されている。
さ約１００ｎｍのＳｉＯ2 膜で形成されたゲート絶縁膜
３が配置され、その上に厚さ約２００ｎｍのＣｒ膜で形
成されたゲート電極Ｇが配置されている。
【００２８】多結晶シリコン膜２の内、ゲート電極Ｇで
覆われた領域は不純物が添加されておらず、チャネル２
ｃを形成する。多結晶シリコン膜２の内、ゲート電極Ｇ
には覆われていないが、ゲート絶縁膜３で覆われた領域
は、低濃度の不純物が添加されており、低濃度ドレイン
（ＬＤＤ）領域２ｂを形成する。多結晶シリコン膜２の
内、ゲート絶縁膜３にも覆われていない両側の領域は、
高濃度の不純物が添加され、高濃度ソース／ドレイン領
域２ａを形成する。
覆われた領域は不純物が添加されておらず、チャネル２
ｃを形成する。多結晶シリコン膜２の内、ゲート電極Ｇ
には覆われていないが、ゲート絶縁膜３で覆われた領域
は、低濃度の不純物が添加されており、低濃度ドレイン
（ＬＤＤ）領域２ｂを形成する。多結晶シリコン膜２の
内、ゲート絶縁膜３にも覆われていない両側の領域は、
高濃度の不純物が添加され、高濃度ソース／ドレイン領
域２ａを形成する。
【００２９】なお、不純物添加をイオン注入とその後の
アニールで行なうと、不純物分布は若干広がるが、本明
細書では上述のように各領域を定義する。
アニールで行なうと、不純物分布は若干広がるが、本明
細書では上述のように各領域を定義する。
【００３０】ゲート電極Ｇを覆うように、厚さ約３００
ｎｍのＳｉＮ膜で形成された層間絶縁膜５が配置され、
上層配線と接続する領域にコンタクトホール６ａ、６ｂ
が形成される。図１（Ｂ）には、透明電極と接続する領
域のコンタクトホール６ａのみが示されているが、図１
（Ａ）に示すように、データ配線と接続する領域にもコ
ンタクトホール６ｂが形成される。
ｎｍのＳｉＮ膜で形成された層間絶縁膜５が配置され、
上層配線と接続する領域にコンタクトホール６ａ、６ｂ
が形成される。図１（Ｂ）には、透明電極と接続する領
域のコンタクトホール６ａのみが示されているが、図１
（Ａ）に示すように、データ配線と接続する領域にもコ
ンタクトホール６ｂが形成される。
【００３１】層間絶縁膜５の上に、単一層または複数層
（例えば厚さ約２０ｎｍのＴｉ膜と厚さ約３００ｎｍの
Ａｌ膜）の積層で形成された電極層７が形成される。電
極層７は、図１（Ａ）に示すように、透明電極と接続す
る領域のソース／ドレイン電極７ａ、ゲート電極Ｇを覆
うように形成される遮光膜７ｂ、他のソース／ドレイン
領域と接続されたデータ配線７ｃを含む。
（例えば厚さ約２０ｎｍのＴｉ膜と厚さ約３００ｎｍの
Ａｌ膜）の積層で形成された電極層７が形成される。電
極層７は、図１（Ａ）に示すように、透明電極と接続す
る領域のソース／ドレイン電極７ａ、ゲート電極Ｇを覆
うように形成される遮光膜７ｂ、他のソース／ドレイン
領域と接続されたデータ配線７ｃを含む。
【００３２】即ち、同一の（積層）金属層をパターニン
グすることによりソース／ドレイン電極（配線）７ａ
（７ｃ）と共に、ゲート電極上方に遮光膜７ｂが形成さ
れる。
グすることによりソース／ドレイン電極（配線）７ａ
（７ｃ）と共に、ゲート電極上方に遮光膜７ｂが形成さ
れる。
【００３３】遮光膜７ｂは、図１（Ａ）に示すように、
ゲート電極Ｇの両側に張り出し、多結晶シリコン層２の
チャネル領域２ｃおよびＬＤＤ領域２ｂを完全に覆って
いる。
ゲート電極Ｇの両側に張り出し、多結晶シリコン層２の
チャネル領域２ｃおよびＬＤＤ領域２ｂを完全に覆って
いる。
【００３４】電極層７を覆うように、厚さ約３００ｎｍ
のＳｉＮ層の絶縁保護膜８が形成され、透明電極との接
続部に接続孔９が形成される。絶縁保護層８の上に、透
明電極の画素電極ＰＸが形成される。画素電極ＰＸは、
図１（Ａ）に示すように、画素電極上方でトランジスタ
の一方のソース／ドレイン領域を覆うように形成され、
下方では他のトランジスタの一部を覆い、さらに、この
画素電極を駆動するＴＦＴのゲート電極とは別のゲート
電極Ｇの一部をも覆うように形成されている。
のＳｉＮ層の絶縁保護膜８が形成され、透明電極との接
続部に接続孔９が形成される。絶縁保護層８の上に、透
明電極の画素電極ＰＸが形成される。画素電極ＰＸは、
図１（Ａ）に示すように、画素電極上方でトランジスタ
の一方のソース／ドレイン領域を覆うように形成され、
下方では他のトランジスタの一部を覆い、さらに、この
画素電極を駆動するＴＦＴのゲート電極とは別のゲート
電極Ｇの一部をも覆うように形成されている。
【００３５】図１（Ｂ）に示すように、ＴＦＴ基板１０
の上方に、対向基板２０が配置される。対向基板２０に
おいては、無アルカリガラス板１１の表面全面に、透明
電極のコモン電極１２が形成され、その上にブラックマ
トリクスＢＭが形成されている。コモン電極１２、ブラ
ックマトリクスＢＭを覆って配向膜１４が形成され、配
向処理がされている。なお、ＴＦＴ基板１０の表面にも
同様配向膜１４が形成され、配向処理がされる。
の上方に、対向基板２０が配置される。対向基板２０に
おいては、無アルカリガラス板１１の表面全面に、透明
電極のコモン電極１２が形成され、その上にブラックマ
トリクスＢＭが形成されている。コモン電極１２、ブラ
ックマトリクスＢＭを覆って配向膜１４が形成され、配
向処理がされている。なお、ＴＦＴ基板１０の表面にも
同様配向膜１４が形成され、配向処理がされる。
【００３６】ブラックマトリクスＢＭは、画素電極ＰＸ
と一部重なるように形成され、その開口部で実効的な表
示領域を画定している。開口率を向上させるためには、
ブラックマトリクスＢＭの幅を狭くし、ブラックマトリ
クスＢＭと画素電極ＰＸの重なり量を小さくすることが
望まれる。例えば、図１（Ａ）の配置において、画素電
極ＰＸとブラックマトリクスＢＭの重なり幅は約５μｍ
である。また、上下の画素電極ＰＸ間の距離は、例えば
約６μｍである。また、ゲート電極Ｇの幅も約５μｍで
ある。
と一部重なるように形成され、その開口部で実効的な表
示領域を画定している。開口率を向上させるためには、
ブラックマトリクスＢＭの幅を狭くし、ブラックマトリ
クスＢＭと画素電極ＰＸの重なり量を小さくすることが
望まれる。例えば、図１（Ａ）の配置において、画素電
極ＰＸとブラックマトリクスＢＭの重なり幅は約５μｍ
である。また、上下の画素電極ＰＸ間の距離は、例えば
約６μｍである。また、ゲート電極Ｇの幅も約５μｍで
ある。
【００３７】多結晶シリコン層２は、両端の幅広部を除
く領域では、幅約５μｍを有し、データ配線７ｃとのコ
ンタクト部は、例えば約３×３μｍ2 、透明電極とのコ
ンタクト部は約３×６μｍ2 である。データ配線７ｃ
は、例えば幅約６μｍである。なお、１画素の寸法は例
えば約７０μｍ×７０μｍである。なお、画素の大きさ
は目的に応じて適宜変更することができる。
く領域では、幅約５μｍを有し、データ配線７ｃとのコ
ンタクト部は、例えば約３×３μｍ2 、透明電極とのコ
ンタクト部は約３×６μｍ2 である。データ配線７ｃ
は、例えば幅約６μｍである。なお、１画素の寸法は例
えば約７０μｍ×７０μｍである。なお、画素の大きさ
は目的に応じて適宜変更することができる。
【００３８】図１（Ａ）、（Ｂ）に示した構成において
は、一対のＬＤＤ領域２ｂは遮光部７ｂによって覆われ
ているため、ブラックマトリクスＢＭに位置合わせ誤差
が生じても、一対のＬＤＤ部２ｂに光が入射することは
少ない。
は、一対のＬＤＤ領域２ｂは遮光部７ｂによって覆われ
ているため、ブラックマトリクスＢＭに位置合わせ誤差
が生じても、一対のＬＤＤ部２ｂに光が入射することは
少ない。
【００３９】図２（Ａ）、（Ｂ）は、本発明の他の実施
例による薄膜トランジスタ基板の構成を示す。本実施例
においては、遮光膜７ｂが、ゲート電極Ｇの両側のＬＤ
Ｄ領域２ｂ、２ｂ′両方を覆うのではなく、データ配線
７ｃに接続されたソース／ドレイン領域２ａに隣接する
ＬＤＤ領域の一方２ｂのみを覆っている。ＬＤＤ領域の
他方の２ｂ’は遮光膜７ｂに覆われていない。
例による薄膜トランジスタ基板の構成を示す。本実施例
においては、遮光膜７ｂが、ゲート電極Ｇの両側のＬＤ
Ｄ領域２ｂ、２ｂ′両方を覆うのではなく、データ配線
７ｃに接続されたソース／ドレイン領域２ａに隣接する
ＬＤＤ領域の一方２ｂのみを覆っている。ＬＤＤ領域の
他方の２ｂ’は遮光膜７ｂに覆われていない。
【００４０】即ち、図１（Ａ）、（Ｂ）の構成と比べ、
遮光膜７ｂの面積が減少している。遮光膜７ｂの面積を
減少することにより、遮光膜７ｂが形成する寄生容量が
低減する。
遮光膜７ｂの面積が減少している。遮光膜７ｂの面積を
減少することにより、遮光膜７ｂが形成する寄生容量が
低減する。
【００４１】対向基板２０上のブラックマトリクスＢＭ
は、ゲート電極Ｇの両側に張り出すように形成されてい
るが、透明電極で形成された画素電極ＰＸと接続される
側ではゲート電極と画素電極との間の寄生容量（＝Ｃｇ
ｓ）低減のため、より幅広く多結晶シリコン膜２を覆っ
ている。従って、ブラックマトリクスＢＭの位置が図２
（Ａ）において上方にずれても、ＬＤＤ領域２ｂ’が露
出するまでにはかなりの余裕がある。
は、ゲート電極Ｇの両側に張り出すように形成されてい
るが、透明電極で形成された画素電極ＰＸと接続される
側ではゲート電極と画素電極との間の寄生容量（＝Ｃｇ
ｓ）低減のため、より幅広く多結晶シリコン膜２を覆っ
ている。従って、ブラックマトリクスＢＭの位置が図２
（Ａ）において上方にずれても、ＬＤＤ領域２ｂ’が露
出するまでにはかなりの余裕がある。
【００４２】一方、ブラックマトリクスＢＭが下方にず
れると、上側のＬＤＤ領域２ｂの位置にすぐ達するが、
このＬＤＤ領域２ｂの上方には遮光膜７ｂが形成されて
いるため、ＬＤＤ領域２ｂに光は入射しない。
れると、上側のＬＤＤ領域２ｂの位置にすぐ達するが、
このＬＤＤ領域２ｂの上方には遮光膜７ｂが形成されて
いるため、ＬＤＤ領域２ｂに光は入射しない。
【００４３】図３は、本発明の他の実施例による薄膜ト
ランジスタ基板の平面構成を示す。本実施例において
は、薄膜トランジスタがマルチゲート構造を有する。多
結晶シリコン膜２は、データ配線７ｃに接続される水平
部から、垂直方向に折れ曲げられ、さらに複数回折り曲
げられてゲート電極Ｇを３回横切った後、画素電極側の
ソース／ドレイン領域に至る。ゲート電極Ｇとの交差部
において、３つのゲート構造が形成されている。各ゲー
ト構造は、図２に示すゲート構造と同様である。
ランジスタ基板の平面構成を示す。本実施例において
は、薄膜トランジスタがマルチゲート構造を有する。多
結晶シリコン膜２は、データ配線７ｃに接続される水平
部から、垂直方向に折れ曲げられ、さらに複数回折り曲
げられてゲート電極Ｇを３回横切った後、画素電極側の
ソース／ドレイン領域に至る。ゲート電極Ｇとの交差部
において、３つのゲート構造が形成されている。各ゲー
ト構造は、図２に示すゲート構造と同様である。
【００４４】マルチゲート構造とすることにより、オフ
時のトランジスタのリーク電流が減少する。
時のトランジスタのリーク電流が減少する。
【００４５】たとえば、複数のゲート構造によりオフ時
に１つのゲート構造でリーク電流が生じるとしても、他
のゲート構造によりそのリーク電流を抑制する。
に１つのゲート構造でリーク電流が生じるとしても、他
のゲート構造によりそのリーク電流を抑制する。
【００４６】図４は、ＴＦＴ基板の等価回路図および液
晶表示装置の使用形態の一例を示す側面図である。
晶表示装置の使用形態の一例を示す側面図である。
【００４７】図４（Ａ）に示すように、ＴＦＴ基板の上
には複数本のデータ配線Ｄ１、Ｄ２、Ｄ３、．．．およ
び複数本のゲート配線Ｇ１、Ｇ２、Ｇ３、．．．が互い
に交差するように配置され、各交点に対応して薄膜トラ
ンジスタＴＦＴおよび画素電極ＰＸが設けられる。ＴＦ
Ｔのゲート電極はゲート配線Ｇに接続され、一方のドレ
イン／ソース領域はデータ配線Ｄに接続される。
には複数本のデータ配線Ｄ１、Ｄ２、Ｄ３、．．．およ
び複数本のゲート配線Ｇ１、Ｇ２、Ｇ３、．．．が互い
に交差するように配置され、各交点に対応して薄膜トラ
ンジスタＴＦＴおよび画素電極ＰＸが設けられる。ＴＦ
Ｔのゲート電極はゲート配線Ｇに接続され、一方のドレ
イン／ソース領域はデータ配線Ｄに接続される。
【００４８】図４（Ｂ）に示すように、ＴＦＴ基板１０
と対向基板２０を対向配置し、その間に液晶層３０を挟
持して液晶表示パネルを構成する。この液晶パネルに、
対向基板２０側から光を入射する。例えば、投射型液晶
表示装置においては、光源４１から光学系４２を介して
照明光を液晶表示パネルの対向基板側２０から入射し、
透過した光を光学系４３を介して表示スクリーン等に投
射する。
と対向基板２０を対向配置し、その間に液晶層３０を挟
持して液晶表示パネルを構成する。この液晶パネルに、
対向基板２０側から光を入射する。例えば、投射型液晶
表示装置においては、光源４１から光学系４２を介して
照明光を液晶表示パネルの対向基板側２０から入射し、
透過した光を光学系４３を介して表示スクリーン等に投
射する。
【００４９】ＴＦＴ基板１０においては、表面側から照
明光が入射する。ゲート電極に隣接するＬＤＤ領域上方
に遮光膜７ｂが形成されているため、ＬＤＤ領域に光が
入射することが防止されている。このため、ＴＦＴの誤
動作が防止される。
明光が入射する。ゲート電極に隣接するＬＤＤ領域上方
に遮光膜７ｂが形成されているため、ＬＤＤ領域に光が
入射することが防止されている。このため、ＴＦＴの誤
動作が防止される。
【００５０】図５（Ａ）〜（Ｄ）は、上述の実施例によ
る薄膜トランジスタ（ＴＦＴ）基板の製造方法の主要工
程を示す断面図である。なお、ゲート電極両側の一対の
ＬＤＤ領域の内、一方のみの上に遮光膜を形成する場合
を例にとって示す。
る薄膜トランジスタ（ＴＦＴ）基板の製造方法の主要工
程を示す断面図である。なお、ゲート電極両側の一対の
ＬＤＤ領域の内、一方のみの上に遮光膜を形成する場合
を例にとって示す。
【００５１】図５（Ａ）に示すように、無アルカリガラ
ス板１の表面に、必要に応じてＳｉＯ2 膜をＣＶＤによ
り形成した後、基板温度約２００〜３００℃のプラズマ
ＣＶＤ（ＰＣＶＤ）により、アモルファスＳｉ膜を成膜
する。アモルファスＳｉ膜を成膜した後、エキシマレー
ザを照射することにより、アモルファスＳｉを結晶化
し、多結晶Ｓｉ膜とする。多結晶Ｓｉ膜を形成した後、
所望の形状にパターニングし、島状多結晶Ｓｉ膜２とす
る。
ス板１の表面に、必要に応じてＳｉＯ2 膜をＣＶＤによ
り形成した後、基板温度約２００〜３００℃のプラズマ
ＣＶＤ（ＰＣＶＤ）により、アモルファスＳｉ膜を成膜
する。アモルファスＳｉ膜を成膜した後、エキシマレー
ザを照射することにより、アモルファスＳｉを結晶化
し、多結晶Ｓｉ膜とする。多結晶Ｓｉ膜を形成した後、
所望の形状にパターニングし、島状多結晶Ｓｉ膜２とす
る。
【００５２】多結晶シリコン膜のパターニングには、レ
ジストパターンをマスクとし、ＣＦ 4 をエッチャントと
したドライエッチングを用いることができる。
ジストパターンをマスクとし、ＣＦ 4 をエッチャントと
したドライエッチングを用いることができる。
【００５３】多結晶Ｓｉ膜２を覆って、ＳｉＯ2 等の絶
縁膜を例えば約１００ｎｍ、基板温度２００〜３００℃
のＰＣＶＤにより成膜する。この絶縁膜の上に、Ｃｒ等
の電極層を厚さ約２００ｎｍ、スパッタリングにより成
膜する。電極膜を、ウエットエッチングにより所定の形
状にパターニングする。電極膜がＣｒの場合、例えば硝
酸第２セリウムアンモンをエッチング液として用いるこ
とができる。電極膜をパターニングした後、レジストパ
ターンＰＲを形成し、下方の絶縁膜３をドライエッチン
グによりパターニングする。絶縁膜３がＳｉＯ2 の場
合、エッチャントとして例えばＣＨＦ3 を用いることが
できる。このようにして、ゲート絶縁膜３の両側を露出
したゲート電極Ｇが形成される。
縁膜を例えば約１００ｎｍ、基板温度２００〜３００℃
のＰＣＶＤにより成膜する。この絶縁膜の上に、Ｃｒ等
の電極層を厚さ約２００ｎｍ、スパッタリングにより成
膜する。電極膜を、ウエットエッチングにより所定の形
状にパターニングする。電極膜がＣｒの場合、例えば硝
酸第２セリウムアンモンをエッチング液として用いるこ
とができる。電極膜をパターニングした後、レジストパ
ターンＰＲを形成し、下方の絶縁膜３をドライエッチン
グによりパターニングする。絶縁膜３がＳｉＯ2 の場
合、エッチャントとして例えばＣＨＦ3 を用いることが
できる。このようにして、ゲート絶縁膜３の両側を露出
したゲート電極Ｇが形成される。
【００５４】図５（Ｂ）に示すように、ゲート電極Ｇ、
ゲート絶縁膜３をマスクとし、上方から不純物（例えば
ｎ型不純物Ｐ）をイオン注入する。ゲート電極Ｇが存在
する領域では、注入されるイオンは多結晶シリコン膜２
に達しないように加速電圧を選択する。ゲート絶縁膜３
のみが存在する領域では、一部のイオンが多結晶シリコ
ン膜２に達し、低濃度領域２ｂを形成する。多結晶シリ
コン膜２が露出している領域では、注入された全イオン
が添加され、高濃度領域２ａを形成する。
ゲート絶縁膜３をマスクとし、上方から不純物（例えば
ｎ型不純物Ｐ）をイオン注入する。ゲート電極Ｇが存在
する領域では、注入されるイオンは多結晶シリコン膜２
に達しないように加速電圧を選択する。ゲート絶縁膜３
のみが存在する領域では、一部のイオンが多結晶シリコ
ン膜２に達し、低濃度領域２ｂを形成する。多結晶シリ
コン膜２が露出している領域では、注入された全イオン
が添加され、高濃度領域２ａを形成する。
【００５５】図５（Ｃ）に示すように、ゲート電極Ｇを
覆うように、ＳｉＮ等から形成された層間絶縁膜５を例
えば厚さ３００ｎｍ、シランとＮ2 Ｏをソースガスとし
たＰＣＶＤにより基板温度２００〜３００℃で成膜す
る。
覆うように、ＳｉＮ等から形成された層間絶縁膜５を例
えば厚さ３００ｎｍ、シランとＮ2 Ｏをソースガスとし
たＰＣＶＤにより基板温度２００〜３００℃で成膜す
る。
【００５６】層間絶縁膜５にコンタクト孔を形成した
後、厚さ約２０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｌ
層をスパッタリングにより成膜し、電極金属層７を形成
する。この電極金属層７をホトリソグラフィとエッチン
グによりパターニングし、データ配線と共にソース／ド
レイン電極７ａ、遮光膜７ｂを形成する。
後、厚さ約２０ｎｍのＴｉ層と厚さ約３００ｎｍのＡｌ
層をスパッタリングにより成膜し、電極金属層７を形成
する。この電極金属層７をホトリソグラフィとエッチン
グによりパターニングし、データ配線と共にソース／ド
レイン電極７ａ、遮光膜７ｂを形成する。
【００５７】図５（Ｄ）に示すように、例えば厚さ約３
００ｎｍのＳｉＮ膜で形成された絶縁保護膜８を、基板
温度２００〜２５０℃のＰＣＶＤにより成膜する。画素
電極とのコンタクト領域に接続孔を形成した後、保護膜
８の表面上に例えば厚さ約１００ｎｍのインジウム錫酸
化物（ＩＴＯ）膜を形成する。このＩＴＯ膜をホトリソ
グラフィとエッチングでパターニングし、画素電極ＰＸ
を作成する。なお、画素電極ＰＸを形成した後、表面に
配向膜を成膜し、ラビング等の配向処理を行う。
００ｎｍのＳｉＮ膜で形成された絶縁保護膜８を、基板
温度２００〜２５０℃のＰＣＶＤにより成膜する。画素
電極とのコンタクト領域に接続孔を形成した後、保護膜
８の表面上に例えば厚さ約１００ｎｍのインジウム錫酸
化物（ＩＴＯ）膜を形成する。このＩＴＯ膜をホトリソ
グラフィとエッチングでパターニングし、画素電極ＰＸ
を作成する。なお、画素電極ＰＸを形成した後、表面に
配向膜を成膜し、ラビング等の配向処理を行う。
【００５８】対向基板においては、無アルカリガラスの
上にコモン電極を形成し、その上にブラックマトリクス
を形成した後、配向膜を形成し、配向処理を行う。な
お、必要に応じて対向基板上には配向膜と基板との間に
カラーフィルタも形成する。
上にコモン電極を形成し、その上にブラックマトリクス
を形成した後、配向膜を形成し、配向処理を行う。な
お、必要に応じて対向基板上には配向膜と基板との間に
カラーフィルタも形成する。
【００５９】上述の実施例においては、ＴＦＴ基板と対
向基板上のブラックマトリクスが貼り合わせ誤差を生じ
ても、ブラックマトリクスＢＭからはみ出す可能性のあ
るＬＤＤ領域は、その上方に遮光膜が形成されており、
直接光が入射することが防止される。
向基板上のブラックマトリクスが貼り合わせ誤差を生じ
ても、ブラックマトリクスＢＭからはみ出す可能性のあ
るＬＤＤ領域は、その上方に遮光膜が形成されており、
直接光が入射することが防止される。
【００６０】光入射による光リーク電流を低減するた
め、リーク電流による画素点欠陥を防止することができ
る。従って、画素電極とブラックマトリクスの開口を大
きくすることが可能となる。遮光膜は、データ配線と同
一工程で形成するため、製造工程の増加は防止される。
め、リーク電流による画素点欠陥を防止することができ
る。従って、画素電極とブラックマトリクスの開口を大
きくすることが可能となる。遮光膜は、データ配線と同
一工程で形成するため、製造工程の増加は防止される。
【００６１】遮光膜は、データ配線等とは電気的に絶縁
されており、ゲート電極や半導体層の寄生容量を大幅に
増加させることも防止されている。
されており、ゲート電極や半導体層の寄生容量を大幅に
増加させることも防止されている。
【００６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせが可能なことは当業者に自
明であろう。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
ブラックマトリクスとの位置ずれを生じても、薄膜トラ
ンジスタのＬＤＤ領域に光電流が発生することを防止で
きる。
ブラックマトリクスとの位置ずれを生じても、薄膜トラ
ンジスタのＬＤＤ領域に光電流が発生することを防止で
きる。
【図１】本発明の実施例による薄膜トランジスタ基板の
構成を示す平面図および断面図である。
構成を示す平面図および断面図である。
【図２】本発明の他の実施例による薄膜トランジスタ基
板の構成を示す平面図および断面図である。
板の構成を示す平面図および断面図である。
【図３】本発明の他の実施例による薄膜トランジスタ基
板の構成を示す平面図である。
板の構成を示す平面図である。
【図４】図１〜図３の実施例の等価回路図および液晶表
示パネルの使用形態の例を示す断面図である。
示パネルの使用形態の例を示す断面図である。
【図５】図１〜図３に示す薄膜トランジスタ基板の製造
方法の例を示す断面図である。
方法の例を示す断面図である。
【図６】従来の技術による薄膜トランジスタ基板の構成
を示す平面図および断面図である。
を示す平面図および断面図である。
１ 無アルアリガラス板 ２ 多結晶Ｓｉ膜 ３ ゲート絶縁膜 ５ 層間絶縁膜 ６ コンタクト孔 ７ 電極層 ７ｃ データ配線 ８ 保護層 ９ 接続孔 Ｇ ゲート電極 ＢＭ ブラックマトリクス １０ ＴＦＴ基板 ２０ 対向基板 ３０ 液晶層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JA41 JA46 JB51 KA04 KA10 MA18 MA19 MA27 NA03 NA07 NA13 NA26 PA07 PA08 PA13 5C094 AA03 AA05 AA10 AA16 AA25 AA42 AA43 BA03 BA43 CA19 DA09 DA13 DA15 DB04 EA04 EA05 EA07 EA10 EB02 ED15 FA01 FA02 FB14 GB10 5F110 AA02 AA06 CC02 DD02 DD13 EE04 EE27 FF02 FF30 GG02 GG13 GG25 GG35 HJ13 HJ22 HL03 HL04 HL11 HM15 HM18 NN03 NN04 NN24 NN35 NN41 NN42 NN46 NN47 NN72 PP03 QQ08
Claims (5)
- 【請求項１】 透明絶縁基板と、 前記透明絶縁基板の所定領域上に形成された半導体薄膜
と、 前記半導体薄膜の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、その下の前記半導体薄
膜内にチャネルを画定するゲート電極と、 前記ゲート電極の両側で、前記半導体薄膜内に形成され
た高不純物濃度の一対のソース／ドレイン領域と、 前記チャネルと前記一対のソース／ドレイン領域との間
の前記半導体薄膜内に形成された一対の低不純物濃度領
域と、 前記ゲート電極を覆って前記透明絶縁基板上に形成され
た層間絶縁膜と、 前記層間絶縁膜に形成された開口を介して前記一対のソ
ース／ドレイン領域の一方と電気的に接続された一方の
ソース／ドレイン電極と、 前記層間絶縁膜上に配置され、前記一対の低不純物濃度
領域の少なくとも一方を覆い、前記ソース／ドレイン電
極と同一の層で形成され、前記ソース／ドレイン電極か
ら分離された遮光層とを有する薄膜トランジスタ基板。 - 【請求項２】 前記遮光層が前記一対の低不純物濃度領
域の両方を覆う請求項１記載の薄膜トランジスタ基板。 - 【請求項３】 さらに、前記遮光層、前記ソース／ドレ
イン電極層を覆って前記透明絶縁基板上に形成された絶
縁保護層と、 前記絶縁保護層および前記層間絶縁膜に形成された開口
を介して前記一対のソース／ドレイン領域の他方と電気
的に接続され、前記透明絶縁保護層上に形成された透明
電極とを有する請求項１または２記載の薄膜トランジス
タ基板。 - 【請求項４】 さらに、前記層間絶縁膜に形成された開
口を介して前記他方のソース／ドレイン領域に接続さ
れ、前記他方のソース／ドレイン領域と前記透明電極と
の間を電気的に接続し、前記ソース／ドレイン電極層と
同一の層で形成された他方のソース／ドレイン電極を有
する請求項１〜３のいずれかに記載の薄膜トランジスタ
基板。 - 【請求項５】 薄膜トランジスタ（ＴＦＴ）基板とコモ
ン電極基板とこれらの基板間に挟持された液晶層とを含
む液晶表示パネルと、 前記コモン電極基板外側に配置された照明系とを有し前
記ＴＦＴ基板は、 透明絶縁基板と、 前記透明絶縁基板の上に行方向、列方向に整列して配置
された複数の島状半導体薄膜と、 前記半導体薄膜の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、その下の前記各半導体
薄膜内にチャネルを画定するゲート電極を含み、全体と
して前記行方向に延在する複数のゲート配線と、 前記各ゲート電極の両側で、前記半導体薄膜内に形成さ
れた高不純物濃度の一対のソース／ドレイン領域と、 前記チャネルと前記一対のソース／ドレイン領域との間
の前記各半導体薄膜内に形成された一対の低不純物濃度
領域と、 前記ゲート電極を覆って前記透明絶縁基板上に形成され
た層間絶縁膜と、 前記層間絶縁膜に形成された開口を介して前記各ゲート
電極に対応した一対のソース／ドレイン領域の一方と電
気的に接続された一方のソース／ドレイン電極を含み、
全体として前記列方向に延在する複数のデータ配線と、 前記層間絶縁膜上に配置され、前記一対の低不純物濃度
領域の少なくとも一方を覆い、前記ソース／ドレイン電
極と同一の層で形成され、前記ソース／ドレイン電極か
ら分離された遮光層とを有する液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37142398A JP2000196094A (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタ基板および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37142398A JP2000196094A (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタ基板および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196094A true JP2000196094A (ja) | 2000-07-14 |
Family
ID=18498694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37142398A Pending JP2000196094A (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタ基板および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196094A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323351B2 (en) | 2001-12-28 | 2008-01-29 | Sharp Kabushiki Kaisha | Thin film transistor device and method of manufacturing the same |
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-
1998
- 1998-12-25 JP JP37142398A patent/JP2000196094A/ja active Pending
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| JP7339407B2 (ja) | 2021-09-03 | 2023-09-05 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ基板およびそれを含む表示装置 |
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