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JP2000188366A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2000188366A
JP2000188366A JP10366199A JP36619998A JP2000188366A JP 2000188366 A JP2000188366 A JP 2000188366A JP 10366199 A JP10366199 A JP 10366199A JP 36619998 A JP36619998 A JP 36619998A JP 2000188366 A JP2000188366 A JP 2000188366A
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JP
Japan
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lead
sealing body
leads
semiconductor device
mounting
Prior art date
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Application number
JP10366199A
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English (en)
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Yoshinori Miyaki
美典 宮木
Hiromichi Suzuki
博通 鈴木
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Priority to KR1019990056016A priority patent/KR20000048011A/ko
Publication of JP2000188366A publication Critical patent/JP2000188366A/ja
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Priority to US10/277,872 priority patent/US6553657B2/en
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Abstract

(57)【要約】 【課題】 半導体装置のリード成形不良及び実装不良を
抑制する。 【解決手段】 平面が方形状の封止体と、前記封止体の
内部に位置する半導体チップと、前記半導体チップの電
極と電気的に接続され、前記封止体の内外に亘って延在
し、前記封止体の辺に沿って配列される複数本のリード
とを有する半導体装置であって、前記リードの外部リー
ド部は、前記封止体から突出する根元部分がリード厚以
上のリード幅で形成され、前記根元部分に中間部分を介
して連なる実装部分がリード厚よりも狭いリード幅で形
成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、封止体の内外に亘って延在する複数本のリー
ドを有する半導体装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】多ピン化に好適な半導体装置の一つとし
て、例えば、ＱＦＰ（Ｑuad Ｆlat Ｐackage）型の半導
体装置が知られている。このＱＦＰ型の半導体装置は、
一般的にリードフレームを用いた組立プロセスによって
製造される。具体的には、リードフレームの枠体に支持
リードを介して支持されたダイパッド（タブとも言う）
のチップ搭載面上に接着剤を介して半導体チップを搭載
し、その後、半導体チップの回路形成面に形成された電
極（ボンディングパッドとも言う）とリードフレームの
枠体に支持されたリードの内部リード部（インナーリー
ドとも言う）とを導電性のワイヤで電気的に接続し、そ
の後、半導体チップ、ダイパッド、支持リード、リード
の内部リード部及びワイヤ等を絶縁性の樹脂からなる封
止体で封止し、その後、リード間を連結しているタイバ
ー（ダムバーとも言う）を切り離し、その後、リードの
外部リード部（アウターリードとも言う）にメッキ処理
を施し、その後、リードフレームの枠体からリードの外
部リード部を切り離し、その後、リードの外部リード部
を面実装リード形状の一つであるガルウィング形状に成
形し、その後、リードフレームの枠体から支持リードを
切り離すことによって製造される。
【０００３】ガルウィング形状に成形されたリードの外
部リード部は、封止体から突出する根元部分と、この根
元部分から下方に折れ曲がる中間部分と、この中間部分
から根元部分の延在方向と同一方向に延びる実装部分と
を有する構成となり、実装部分は実装基板に半導体装置
を半田付け実装する時の外部接続用端子部分として用い
られる。
【０００４】ところで、ＱＦＰ型の半導体装置において
は、半導体チップに搭載される回路システムの高集積化
や多機能化に伴って多ピン化の一途を辿っている。この
多ピン化と共にリードの外部リード部におけるリード配
列は狭ピッチ化されている。
【０００５】外部リード部の狭ピッチ化はリード間の間
隔及びリード幅を狭くすることによって推進されるた
め、実装基板に半導体装置を半田付け実装する時、外部
リード部の実装部分とこの隣の外部リード部の実装部分
との間において半田ブリッジが発生し、リード間が短絡
するといった実装不良が生じ易くなる。
【０００６】また、外部リード部をガルウィング形状に
成形する時、外部リード部の機械的強度不足により、外
部リード部がリード配列方向（横方向）に曲がった状態
に成形されるといったリード成形不良が生じ易くなる。
このリード成形不良は、外部リード部の実装部分がこの
隣の外部リード部の実装部分に接触するといった短絡不
良を引き起こす要因となったり、実装時における半田ブ
リッジの発生を引き起こす要因ともなる。
【０００７】そこで、このような外部リード部の狭ピッ
チ化による問題を解決する技術として、例えば、アウタ
ーリードの肩部（根元部分）のリード幅を基部（実装部
分）のリード幅よりも幅広とした技術が特開平６−３５
０００３号公報（１９９４年、１２月２２日公開）に開
示されている。この技術によれば、アウターリードの肩
部に対して十分な剛性が付与されることとなるので、成
形時において肩部に機械的ストレスが加わってもリード
が変形して寸法が大きくばらつくことがなく、隣接する
リード同志の接触による導通不良や、電極との接触不十
分による導通不良等を未然に防止することができる。ま
た、基部のリード幅を狭くして一定寸法のピッチが確保
されているので、半導体集積回路装置をプリント基板へ
半田付けした場合に、隣接するリード同志が半田により
電気的に接続される半田ブリッジも同時に防止すること
ができる。
【０００８】
【発明が解決しようとする課題】しかしながら、前述の
技術においては以下の点についての配慮がなされていな
い。
【０００９】成形時における外部リード部のリード配列
方向の曲がりは、外部リード部の根元部分のリード幅に
左右される。根元部分のリード幅がリード厚以上の場合
は、リード配列方向に対する根元部分の機械的強度が高
いため、成形時における外部リード部のリード配列方向
の曲がりをある程度抑制することができるが、根元部分
のリード幅がリード厚よりも狭い場合は、リード配列方
向に対する根元部分の機械的強度が低くなるため、成形
時における外部リード部のリード配列方向の曲がりを抑
制することが難しくなる。即ち、根元部分のリード幅を
実装部分のリード幅よりも広くして、外部リード部のリ
ード成形不良を抑制するためには、リード厚に対する配
慮が必要である。
【００１０】本発明の目的は、半導体装置のリード成形
不良及び実装不良を抑制することが可能な技術を提供す
ることにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１３】平面が方形状の封止体と、前記封止体の内
部に位置する半導体チップと、前記半導体チップの電極
と電気的に接続され、前記封止体の内外に亘って延在
し、前記封止体の辺に沿って配列される複数本のリード
とを有する半導体装置であって、前記リードの外部リー
ド部は、前記封止体から突出する根元部分がリード厚以
上のリード幅で形成され、前記根元部分に中間部分を介
して連なる実装部分がリード厚よりも狭いリード幅で形
成されている。
【００１４】上述した手段によれば、外部リード部の根
元部分はリード厚以上のリード幅で形成されていること
から、外部リード部の根元部分をリード厚よりも狭いリ
ード幅で形成した場合に比べて、リード配列方向に対す
る根元部分の機械的強度が高くなるので、外部リード部
をリード成形する時、外部リード部がリード配列方向に
曲がった状態に成形されるといったリード成形不良を抑
制することができる。
【００１５】また、外部リード部の実装部分はリード厚
よりも狭いリード幅で形成されていることから、外部リ
ード部の実装部分をリード厚以上のリード幅で形成した
場合に比べて、実装部分におけるリード間の間隔が広く
なるので、実装基板に半導体装置を半田付け実装する時
に実装部分のリード間において発生する半田ブリッジを
抑制でき、リード間が短絡するといった実装不良を抑制
することができる。
【００１６】
【発明の実施の形態】以下、本発明の構成について、Ｑ
ＦＰ型の半導体装置に本発明を適用した実施の形態とと
もに説明する。なお、実施の形態を説明するための図面
において、同一機能を有するものは同一符号を付け、そ
の繰り返しの説明は省略する。
【００１７】図１は本発明の一実施形態である半導体装
置の封止体の上部を省略した模式的平面図であり、図２
は図１のＡ−Ａ線に沿う模式的断面図であり、図３は前
記半導体装置の要部模式的斜視図である。
【００１８】本実施形態の半導体装置は、図１及び図２
に示すように、半導体チップ１、ダイパッド３、四本の
支持リード４、複数本のリード５、複数本の導電性のワ
イヤ９及び封止体１０等を有する構成になっている。
【００１９】半導体チップ１は、封止体１０の内部に位
置し、表裏面のうちの回路形成面１Ａを上向きにした状
態でダイパッド３のチップ搭載面上に接着剤を介して搭
載されている。半導体チップ１は、例えば、単結晶シリ
コンからなる半導体基板、この半導体基板上に形成され
た絶縁層及び配線層を主体とする構成になっている。半
導体チップ１の平面形状は方形状で形成され、本実施形
態においては正方形で形成されている。
【００２０】半導体チップ１には、回路システムとし
て、例えば、論理回路システムが搭載されている。この
論理回路システムは、主に、半導体基板の主面に形成さ
れたトランジスタ素子及び配線層に形成された配線によ
って構成されている。
【００２１】半導体チップ１の回路形成面１Ａには、半
導体チップ１の外周囲の各辺に沿って複数個の電極（ボ
ンディングパッド）２が形成されている。この複数個の
電極２の夫々は、半導体チップ１の配線層のうちの最上
層の配線層に形成され、回路システムを構成するトラン
ジスタ素子に配線を介して電気的に接続されている。こ
の複数個の電極２の夫々は、例えば、アルミニウム（Ａ
ｌ）膜又はアルミニウム合金膜で形成されている。
【００２２】ダイパッド３は封止体１０の内部に位置し
ている。ダイパッド３の平面形状は、例えば、方形状で
形成され、半導体チップ１よりも一回り大きい外形サイ
ズで形成されている。
【００２３】封止体１０の平面形状は方形状で形成さ
れ、本実施形態においては正方形で形成されている。封
止体１０は、低応力化を図る目的として、例えば、フェ
ノール系硬化剤、シリコーンゴム及びフィラー等が添加
されたビフェニール系の絶縁性樹脂で形成されている。
この封止体１０は、大量生産に好適なトランスファ・モ
ールディング（Ｔransfer Ｍolding）技術で形成され
る。トランスファ・モールディング技術は、ポット、ラ
ンナー、流入ゲート及びキャビティ等を備えた成形金型
を使用し、ポットからランナー及び流入ゲートを通して
キャビティ内に絶縁性樹脂を加圧注入して封止体を形成
する技術である。
【００２４】複数本のリード５の夫々は、封止体１０の
内外に亘って延在している。複数本のリード５の夫々
は、封止体１０の内部に位置する内部リード部５Ａが半
導体チップ１の外周囲の各辺に沿って配列され、封止体
１０の外部に位置する外部リード部５Ｂが封止体１０の
外周囲の各辺に沿って配列されている。
【００２５】複数本のリード５の夫々は、半導体チップ
１の回路形成面１Ａに形成された複数個の電極２の夫々
にワイヤ９を介して電気的に接続されている。ワイヤ９
は、一端側が半導体チップ１の電極２に接続され、他端
側が内部リード部５Ａの先端部分に接続されている。ワ
イヤ９としては、例えば、金（Ａｕ）ワイヤを用いてい
る。また、ワイヤ９の接続方法としては、例えば、熱圧
着に超音波振動を併用したボンディング法を用いてい
る。
【００２６】四本の支持リード４は、封止体１０の内部
に位置し、半導体チップ１の外周囲の外側に配置されて
いる。四本の支持リード４の夫々は、ダイパッド３の四
つの角部おいて夫々毎に一体化され、封止体１０の四つ
の角部の夫々に向って延在している。この四本の支持リ
ード４の夫々には、リード５の内部リード部５Ａよりも
ダイパッド３を下方に位置させるための曲げ加工が施さ
れている。
【００２７】複数本のリード５の夫々の外部リード部５
Ｂは、面実装リード形状の一つであるガルウィング形状
に成形されている。ガルウィング形状に成形された外部
リード部５Ｂは、図３に示すように、封止体１０から突
出する根元部分５Ｂ１と、この根元部分５Ｂ１から下方
（封止体１０の表裏面のうちの裏面側）に折れ曲がる中
間部分５Ｂ２と、この中間部分５Ｂ２から根元部分５Ｂ
１の延在方向と同一方向に延びる実装部分５Ｂ３とを有
する構成となり、実装部分５Ｂ３は実装基板に半導体装
置を半田付け実装する時の外部接続用端子として用いら
れる。外部リード部５は、本実施形態において、例え
ば、０．４［ｍｍ］ピッチで配列されている。
【００２８】リード５の外部リード部５Ｂにおいて、根
元部分５Ｂ１のリード幅Ｗ１は実装部分５Ｂ３のリード
幅Ｗ３よりも広くなっている。更に、根元部分５Ｂ１の
リード幅Ｗ１はリード厚（リード５の板厚）Ｔ以上の寸
法に設定され、実装部分５Ｂ３のリード幅Ｗ３はリード
厚Ｔよりも狭い寸法に設定されている。本実施形態にお
いて、根元部分５Ｂ１のリード幅Ｗ１は０．１５［ｍ
ｍ］で形成され、実装部分５Ｂ３のリード幅Ｗ３は０．
１４［ｍｍ］で形成され、リード厚Ｔは０．１５［ｍ
ｍ］で形成されている。このように、外部リード部５Ｂ
の根元部分５Ｂ１をリード厚Ｔ以上のリード幅Ｗ１で形
成することにより、外部リード部５Ｂの根元部分５Ｂ１
をリード厚Ｔよりも狭いリード幅で形成した場合に比べ
て、リード配列方向に対する根元部分の機械的強度が高
くなる。また、外部リード部５Ｂの実装部５Ｂ３をリー
ド厚Ｔよりも狭いリード幅Ｗ３で形成することにより、
外部リード５の実装部分５Ｂ３をリード厚Ｔ以上のリー
ド幅で形成した場合に比べて、実装部分５Ｂ３における
リード間の間隔が広くなる。
【００２９】リード５の外部リード部５Ｂは根元部分５
Ｂ１のリード幅Ｗ１よりも広いリード幅Ｗ２からなるタ
イバー切り離し部分５Ｂ４を有し、タイバー切り離し部
分５Ｂ４は中間部分５Ｂ２に設けられている。本実施形
態の中間部分５Ｂ２においては、タイバー切り離し部分
５Ｂ４を除く他の部分が実装部分５Ｂ３と同一のリード
幅で形成されている。
【００３０】次に、前記半導体装置の組立プロセス（製
造プロセス）で用いられるリードフレームの概略構成に
ついて、図４及び図５を用いて説明する。図４はリード
フレームの模式的平面図であり、図５は図４の要部拡大
模式的平面図である。
【００３１】図４に示すように、リードフレームＬＦ
は、枠体８で周囲を規定され、平面が方形状からなるリ
ード配置領域内において、ダイパッド３、四本の支持リ
ード４、複数本のリード５及びリード支持部７等を有す
る構成になっている。ダイパッド３は、リード配置領域
の中央部に位置し、平面が方形状で形成されている。四
本の支持リード４は、一端側がダイパッド３の角部と一
体化され、他端側がリード配置領域の角部に設けられた
リード支持部７と一体化されている。リード支持部７は
枠体８と一体化されている。四本の支持リード４の夫々
には、リード５よりもダイパッド３を下方に位置させる
ための曲げ加工が施されている。
【００３２】複数本のリード５は四つのリード群に分割
され、四つのリード群の夫々はダイパッド３を囲むよう
にして枠体８の各辺毎に設けられている。各リード群の
リード５は枠体８の各辺に沿って配列されている。ま
た、各リード群のリード５は、一端側がダイパッド３の
近傍に位置し、他端側が枠体８と一体化されている。ま
た、各リード群のリード５は、図５に示すように、封止
体の内部に配置される内部リード部（図中の一点鎖線で
囲まれた部分）５Ａと封止体の外部に配置される外部リ
ード部５Ｂとを有する一本のリード部材で構成されてい
る。また、各リード群のリード５は、封止体を形成する
時の樹脂の流出を防止する目的として設けられたタイバ
ー６を介して隣のリード５と互いに連結されている。タ
イバー６は、外部リード部５Ｂの根元部分の近傍に配置
されている。
【００３３】リード５の外部リード部５Ｂにおいて、タ
イバー６よりも内部リード部５Ａ側に位置する内側部分
はリード厚以上のリード幅で形成され、タイバー６より
も枠体８側に位置する外側部分はリード厚よりも狭いリ
ード幅で形成されている。本実施形態のリードフレーム
ＬＦにおいては、外部リード５Ｂの内側部分が０．１５
［ｍｍ］のリード幅で形成され、外部リード５Ｂの外側
部分が０．１４［ｍｍ］のリード幅で形成され、リード
厚が０．１５［ｍｍ］で形成されている。
【００３４】リードフレームＬＦは、例えば、鉄（Ｆ
ｅ）−ニッケル（Ｎｉ）系の合金材（例えば、Ｎｉ含有
率４２又は５０［％］）からなる平板材にエッチング加
工又はプレス加工を施して所定のリードパターンを形成
した後、ダイパッド３をリード５よりも下方に位置させ
るための曲げ加工を四本の支持リード４の夫々に施すこ
とによって形成される。
【００３５】次に、前記半導体装置の組立プロセスにつ
いて、図４、図６及び図７を用いて説明する。図６及び
図７は、リード成形工程を説明するための模式的断面図
である。
【００３６】まず、図４に示すリードフレームＬＦを準
備し、その後、リードフレームＬＦの枠体８に支持リー
ド４及びリード支持部７を介して支持されたダイパッド
３のチップ搭載面上に接着剤を介して半導体チップ１を
搭載し、その後、半導体チップ１の回路形成面１Ａに形
成された電極２とリードフレームＬＦの枠体８に支持さ
れたリード５の内部リード部５Ａとを導電性のワイヤ９
で電気的に接続し、その後、トランスファ・モールディ
ング技術に基づいて、半導体チップ１、ダイパッド３、
支持リード４、リード５の内部リード部５Ａ及びワイヤ
９等を封止体１０で封止し、その後、リード５間を連結
しているタイバー６を切り離し、その後、リード５の外
部リード部５Ｂに電解メッキ法で半田メッキ処理を施
す。
【００３７】次に、リード５の外部リード部５Ｂを、封
止体１０から突出する根元部分５Ｂ１と、この根元部分
５Ｂ１から下方（封止体１１の表裏面のうちの裏面側）
に折れ曲がる中間部分５Ｂ２と、この中間部分５Ｂ２か
ら根元部分５Ｂ１の延在方向と同一方向に延びる実装部
分５Ｂ３とを有するガルウィング形状に成形する。ガル
ウィング形状の外部リード部５Ｂは、図６に示すよう
に、外部リード部５Ｂの根元部分をリード抑え部材１５
Ａと曲げ台１５Ｂの突起部とでクランプすると共に、外
部リード部５Ｂの先端部分に曲げポンチ１６を接触さ
せ、その後、図７に示すように、曲げ台１５Ｂの突起部
に向って曲げポンチ１６を斜め移動させることによって
成形される。この外部リード部５Ｂのリード成形工程に
おいて、外部リード部５Ｂの根元部分５Ｂ１はリード厚
Ｔ以上のリード幅Ｗ１で形成されていることから、外部
リード部５Ｂの根元部分５Ｂ１をリード厚Ｔよりも狭い
リード幅で形成した場合に比べて、リード配列方向に対
する根元部分５Ｂ１の機械的強度が高くなっているの
で、外部リード部５Ｂがリード配列方向に曲がった状態
に成形されるといったリード成形不良を抑制することが
できる。
【００３８】次に、外部リード部５Ｂの実装部分５Ｂ３
の先端位置を揃える目的として、実装部分５Ｂ３の先端
部分に切断処理を施し、その後、リードフレームＬＦの
リード支持部７から支持リード４を切り離すことによ
り、図１乃至図３に示す半導体装置がほぼ完成する。
【００３９】このように構成された半導体装置は、図８
（半導体装置を実装基板に実装した状態の要部模式的斜
視図）に示すように、実装基板２０上に実装される。半
導体装置の実装は、実装基板２０の電極２０Ａ上に、例
えば、スクリーン印刷法で半田ペースト層を形成し、そ
の後、電極２０Ａ上に半田ペースト層を介して外部リー
ド部５Ｂの実装部分５Ｂ３が配置されるように実装基板
２０上に半導体装置を配置し、その後、実装基板２０
を、例えば、赤外線リフロー炉に搬送し、その後、半田
ペースト層を溶融し、その後、硬化させることによって
行なわれる。この半導体装置の実装工程において、外部
リード部５Ｂの実装部分５Ｂ３はリード厚Ｔよりも狭い
リード幅Ｗ３で形成されていることから、外部リード部
５Ｂの実装部分をリード厚Ｔ以上のリード幅で形成した
場合に比べて、実装部分５Ｂ３におけるリード間の間隔
が広くなっているので、実装部分５Ｂ３のリード間にお
いて発生する半田ブリッジを抑制でき、リード５間が短
絡するといった実装不良を抑制することができる。
【００４０】このように、本実施形態によれば、以下の
効果が得られる。
【００４１】外部リード部５Ｂの根元部分５Ｂ１はリー
ド厚Ｔ以上のリード幅Ｗ１で形成されていることから、
外部リード部５Ｂの根元部分５Ｂ１をリード厚Ｔよりも
狭いリード幅で形成した場合に比べて、リード配列方向
に対する根元部分５Ｂ１の機械的強度が高くなるので、
外部リード部５Ｂをリード成形する時、外部リード部５
Ｂがリード配列方向に曲がった状態に成形されるといっ
たリード成形不良を抑制することができる。
【００４２】また、外部リード部５Ｂの実装部分５Ｂ３
はリード厚Ｔよりも狭いリード幅Ｗ３で形成されている
ことから、外部リード部５Ｂの実装部分５Ｂ３をリード
厚Ｔ以上のリード幅で形成した場合に比べて、実装部分
５Ｂ３におけるリード間の間隔が広くなるので、実装基
板２０に半導体装置を半田付け実装する時に実装部分５
Ｂ３のリード間において発生する半田ブリッジを抑制で
き、リード５間が短絡するといった実装不良を抑制する
ことができる。
【００４３】なお、本実施形態では、タイバー切り離し
部分５Ｂ４が中間部分５Ｂ２に設けられた形状となるよ
うに外部リード部５Ｂを成形した例について説明した
が、外部リード部５Ｂは、タイバー切り離し部分５Ｂ４
が根元部分５Ｂ１に設けられる形状となるように成形し
てもよい。
【００４４】また、本実施形態では、Ｆｅ−Ｎｉ系の合
金材からなるリードフレームを用いた例について説明し
たが、Ｆｅ−Ｎｉ系の合金材よりも導電性に優れた銅
（Ｃｕ）系の合金材からなるリードフレームを用いても
よい。この場合、Ｃｕ系の合金材はＦｅ−Ｎｉ系の合金
材よりも柔らかいので、前述の実施形態で説明した場合
よりも外部リード部５Ｂの根元部分５Ｂ１のリード幅を
若干広くすることが望ましい。また、図９（要部模式的
斜視図）に示すように、中間部分５Ｂ２において、タイ
バー切り離し部分５Ｂ４及び実装部分５Ｂ３側の部分を
除く他の部分のリード幅を根元部分５Ｂ１と同一のリー
ド幅にすることが望ましい。
【００４５】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４６】例えば、本発明はリードの外部リード部が
狭ピッチ化される面実装型の半導体装置に適用できる。
【００４７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４８】半導体装置のリード成形不良及び実装不良
を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の封止体
の上部を省略した状態の模式的平面図である。
【図２】図１のＡ−Ａ線に沿う模式的断面図である。
【図３】前記半導体装置の要部模式的斜視図である。
【図４】前記半導体装置の組立プロセスで用いられるリ
ードフレームの模式的平面図である。
【図５】図４の要部拡大模式的平面図である。
【図６】前記半導体装置のリード成形工程を説明するた
めの模式的断面図である。
【図７】前記半導体装置のリード成形工程を説明するた
めの模式的断面図である。
【図８】前記半導体装置を実装基板に実装した状態の要
部模式的斜視図である。
【図９】本発明の一実施形態の変形例を示す半導体装置
の要部模式的斜視図である。
【符号の説明】
１…半導体チップ、２…電極、３…ダイパッド、４…支
持リード、５…リード、５Ａ…内部リード部、５Ｂ…外
部リード部、５Ｂ１…根元部分、５Ｂ２…中間部分、５
Ｂ３…実装部分、５Ｂ４…タイバー切り離し部分、６…
タイバー、７…リード支持部、８…枠体、９…ワイヤ、
１０…封止体。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 平面が方形状の封止体と、前記封止体の
    内部に位置する半導体チップと、前記半導体チップの電
    極と電気的に接続され、前記封止体の内外に亘って延在
    し、前記封止体の辺に沿って配列される複数本のリード
    とを有し、 前記リードの外部リード部は、前記封止体から突出する
    根元部分がリード厚以上のリード幅で形成され、前記根
    元部分に中間部分を介して連なる実装部分がリード厚よ
    りも狭いリード幅で形成されていることを特徴とする半
    導体装置。
  2. 【請求項２】 平面が方形状の封止体と、前記封止体の
    内部に位置する半導体チップと、前記半導体チップの電
    極と電気的に接続され、前記封止体の内外に亘って延在
    し、前記封止体の辺に沿って配列される複数本のリード
    とを有し、 前記リードの外部リード部は、前記封止体から突出する
    根元部分と、前記根元部分から下方に折れ曲がる中間部
    分と、前記中間部分から前記根元部分の延在方向と同一
    方向に延びる実装部分とを有し、 前記根元部分はリード厚以上のリード幅で形成され、前
    記実装部分はリード厚よりも狭いリード幅で形成されて
    いることを特徴とする半導体装置。
  3. 【請求項３】 前記リードの外部リード部は、前記根元
    部分よりも広いリード幅からなるタイバー切り離し部分
    を有し、前記タイバー切り離し部分は、前記根元部分又
    は前記中間部分に設けられていることを特徴とする請求
    項１又は請求項２に記載の半導体装置。
  4. 【請求項４】 前記リードは、鉄−ニッケル系の合金材
    又は銅系の合金材で形成されていることを特徴とする請
    求項１乃至請求項４のうち何れか一項に記載の半導体装
    置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021111845A1 (ja) * 2019-12-03 2021-06-10 ソニーグループ株式会社 電子部品および電子部品の製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058735A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd リードフレーム、半導体装置及び半導体装置の製造方法
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
JP2001320007A (ja) 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP4840893B2 (ja) * 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
US6812481B2 (en) * 2001-09-03 2004-11-02 Toyoda Gosei Co., Ltd. LED device and manufacturing method thereof
JP2003197753A (ja) * 2001-12-26 2003-07-11 Elpida Memory Inc メモリ装置及びメモリバス伝送システム
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
JP2004253706A (ja) * 2003-02-21 2004-09-09 Seiko Epson Corp リードフレーム、半導体チップのパッケージング部材、半導体装置の製造方法、及び、半導体装置
JP2005026466A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 半導体装置およびリードフレーム
KR101070897B1 (ko) * 2004-07-22 2011-10-06 삼성테크윈 주식회사 응력 집중을 완화하는 구조를 가지는 회로기판 및 이를구비한 반도체 소자 패키지
JP4453498B2 (ja) * 2004-09-22 2010-04-21 富士電機システムズ株式会社 パワー半導体モジュールおよびその製造方法
US7192809B2 (en) * 2005-02-18 2007-03-20 Texas Instruments Incorporated Low cost method to produce high volume lead frames
US7678609B2 (en) * 2005-11-03 2010-03-16 International Rectifier Corporation Semiconductor package with redistributed pads
JP4595835B2 (ja) * 2006-03-07 2010-12-08 株式会社日立製作所 鉛フリーはんだを用いたリード付き電子部品
US8110913B2 (en) * 2007-06-29 2012-02-07 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
DE102008042335A1 (de) * 2008-09-24 2010-03-25 Robert Bosch Gmbh Gehäuse für eine elektrische Schaltung
US8334467B2 (en) * 2009-06-17 2012-12-18 Lsi Corporation Lead frame design to improve reliability
JP5851897B2 (ja) * 2012-03-19 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101412913B1 (ko) * 2012-07-31 2014-06-26 삼성전기주식회사 반도체 패키지, 반도체 패키지 제조 방법 및 반도체 패키지 제조 금형
JP6738676B2 (ja) * 2016-07-12 2020-08-12 株式会社三井ハイテック リードフレーム
JP7215271B2 (ja) * 2019-03-22 2023-01-31 三菱電機株式会社 電力半導体装置及びその製造方法
US11889618B2 (en) * 2019-04-25 2024-01-30 Kyocera Corporation Wiring board, electronic component package, and electronic apparatus

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6370548A (ja) * 1986-09-12 1988-03-30 Mitsubishi Electric Corp 半導体装置用リ−ドフレ−ム
KR960006710B1 (ko) * 1987-02-25 1996-05-22 가부시기가이샤 히다찌세이사꾸쇼 면실장형 반도체집적회로장치 및 그 제조방법과 그 실장방법
JPH0828455B2 (ja) * 1988-02-24 1996-03-21 富士通株式会社 リードフレーム及びそれを用いた電子部品の製造方法
JPH01309359A (ja) * 1988-06-07 1989-12-13 Nec Corp 半導体素子パッケージ
JPH04196573A (ja) * 1990-11-28 1992-07-16 Mitsubishi Electric Corp 樹脂封止型半導体装置
KR930006868A (ko) * 1991-09-11 1993-04-22 문정환 반도체 패키지
JP2745933B2 (ja) * 1992-02-17 1998-04-28 日本電気株式会社 Ｔａｂ−集積回路
JPH06188350A (ja) 1992-12-18 1994-07-08 Apic Yamada Kk 半導体装置及びリードフレーム
US5557144A (en) * 1993-01-29 1996-09-17 Anadigics, Inc. Plastic packages for microwave frequency applications
JP3268688B2 (ja) 1993-06-14 2002-03-25 株式会社日立製作所 半導体集積回路装置
US5444293A (en) * 1993-09-22 1995-08-22 Opl Limited Structure and method for providing a lead frame with enhanced solder wetting leads
DE69524312T2 (de) * 1994-03-09 2002-08-14 National Semiconductor Corp., Sunnyvale Verfahren zur herstellung eines vergossenen leiterrahmens
US5824950A (en) * 1994-03-11 1998-10-20 The Panda Project Low profile semiconductor die carrier
JP3108856B2 (ja) * 1995-12-28 2000-11-13 ローム株式会社 樹脂パッケージ型半導体装置およびこれを実装した電子回路基板
US5736784A (en) * 1996-10-31 1998-04-07 Hewlett-Packard Co. Variable-width lead interconnection structure and method
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021111845A1 (ja) * 2019-12-03 2021-06-10 ソニーグループ株式会社 電子部品および電子部品の製造方法

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