JP2000174133A - 静電放電における寄生バイポ―ラ効果を低減する半導体装置および方法 - Google Patents
静電放電における寄生バイポ―ラ効果を低減する半導体装置および方法Info
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Abstract
(57)【要約】
【課題】 静電放電の間寄生バイポーラ効果を低減する
回路および方法を提供する。 【解決手段】 回路（２０）は、抵抗（２６），および
Ｎ−チャネル・トランジスタのソース電圧を高める電流
源（３２）を含み、寄生バイポーラ素子のベース−エミ
ッタ間電圧が順方向バイアスするのを妨げ、寄生バイポ
ーラ素子における導通を防止する。一実施例では、比較
的小さな抵抗（２６）を、Ｎ−チャネル・トランジスタ
（２４）のソースとアースとの間に結合する。電流源
（３２）を用いて、正のＥＳＤイベントからのＥＳＤ電
流の一部を、小さな抵抗（２６）に通過させ、イベント
の間Ｎ−チャネル・トランジスタ（２４）のソース電圧
を高めることによって、寄生バイポーラ素子のスナップ
バックを防止する。
回路および方法を提供する。 【解決手段】 回路（２０）は、抵抗（２６），および
Ｎ−チャネル・トランジスタのソース電圧を高める電流
源（３２）を含み、寄生バイポーラ素子のベース−エミ
ッタ間電圧が順方向バイアスするのを妨げ、寄生バイポ
ーラ素子における導通を防止する。一実施例では、比較
的小さな抵抗（２６）を、Ｎ−チャネル・トランジスタ
（２４）のソースとアースとの間に結合する。電流源
（３２）を用いて、正のＥＳＤイベントからのＥＳＤ電
流の一部を、小さな抵抗（２６）に通過させ、イベント
の間Ｎ−チャネル・トランジスタ（２４）のソース電圧
を高めることによって、寄生バイポーラ素子のスナップ
バックを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、回路に
関し、更に特定すれば、静電放電における寄生バイポー
ラ効果を低減する回路および方法に関するものである。
関し、更に特定すれば、静電放電における寄生バイポー
ラ効果を低減する回路および方法に関するものである。
【０００２】
【従来の技術】集積回路は、当該集積回路の設計電圧よ
りも高い電圧を受けた場合、損傷する虞れがある。機械
的なチップ搬送装置，プラスチック製のチップ格納器
具，または人間でさえもが発生源となり、これらから発
する静電放電（「ＥＳＤ」）は、多くの場合、集積回路
の設計電圧の何倍も高い電圧を発生する可能性がある。
例えば、人体は、一般に４キロボルトまでの静電放電を
供給する可能性がある。例えば、５ボルト未満の電圧で
動作する集積回路にとって、かかる割合の静電放電は破
壊的を生ずる虞れがある。
りも高い電圧を受けた場合、損傷する虞れがある。機械
的なチップ搬送装置，プラスチック製のチップ格納器
具，または人間でさえもが発生源となり、これらから発
する静電放電（「ＥＳＤ」）は、多くの場合、集積回路
の設計電圧の何倍も高い電圧を発生する可能性がある。
例えば、人体は、一般に４キロボルトまでの静電放電を
供給する可能性がある。例えば、５ボルト未満の電圧で
動作する集積回路にとって、かかる割合の静電放電は破
壊的を生ずる虞れがある。
【０００３】集積回路を高電圧即ちＥＳＤイベントから
保護するために、通常集積回路の内部回路と入出力
（「Ｉ／Ｏ」）ピンとの間に、保護回路を利用する。Ｅ
ＳＤイベントの間に回路の故障の原因になり得るメカニ
ズムの１つに、「バイポーラ・スナップバック」(bipol
ar snapback)として知られる現象がある。
保護するために、通常集積回路の内部回路と入出力
（「Ｉ／Ｏ」）ピンとの間に、保護回路を利用する。Ｅ
ＳＤイベントの間に回路の故障の原因になり得るメカニ
ズムの１つに、「バイポーラ・スナップバック」(bipol
ar snapback)として知られる現象がある。
【０００４】図１は、部分回路構成図および部分断面図
形態で、従来技術によるＮ−チャネル金属酸化物半導体
（ＭＯＳ）トランジスタおよび固有の寄生バイポーラ・
トランジスタを示す。図１に示すように、ＮＰＮバイポ
ーラ素子は、ｐ基板内に、ソースに結合されたエミッ
タ，ドレインに結合されたコレクタ，およびＮ−チャネ
ルＭＯＳトランジスタの基板に結合されたベースを有す
ることによって形成される。図１では、基板タイ(subst
rate tie)およびソースはアースに結合され、ドレイン
はＩ／Ｏパッドに結合された状態が示されている。Ｉ／
Ｏパッドは、正のＥＳＤイベントを受けているものとし
て示されている。
形態で、従来技術によるＮ−チャネル金属酸化物半導体
（ＭＯＳ）トランジスタおよび固有の寄生バイポーラ・
トランジスタを示す。図１に示すように、ＮＰＮバイポ
ーラ素子は、ｐ基板内に、ソースに結合されたエミッ
タ，ドレインに結合されたコレクタ，およびＮ−チャネ
ルＭＯＳトランジスタの基板に結合されたベースを有す
ることによって形成される。図１では、基板タイ(subst
rate tie)およびソースはアースに結合され、ドレイン
はＩ／Ｏパッドに結合された状態が示されている。Ｉ／
Ｏパッドは、正のＥＳＤイベントを受けているものとし
て示されている。
【０００５】バイポーラ・スナップバックの間、ボンド
・パッド（コレクタ）に結合されたｎ＋拡散およびアー
ス（エミッタ）に結合されたＮ＋拡散によって形成され
る寄生バイポーラ素子が、「Ｒｓｕｂ」で示す固有の基
板抵抗を介して、自己バイアス・メカニズム(self-bias
ed mechanism)によって大量のＥＳＤ放電電流を導通さ
せる可能性がある。自己バイアスは、コレクタ／ベース
（即ち、ｐ−基板に対するｎ＋パッド）拡散における雪
崩ブレークダウンの結果生じ、雪崩によって発生した電
子−ホール対が形成される。雪崩の発生源を、図１で
は、電流源ＩGENとして概略的に示す。これは、基板
（ホール）電流を示す。この効果によって発生したホー
ルは、固有の基板抵抗を通じて基板タイに向かって移動
し、これによってトランジスタ付近に基板電位の局所的
な上昇をもたらす。一旦この電位が約０．７Ｖを超過す
ると、寄生素子のベース−エミッタ接合（即ち、ｐ−基
板に対するｎ＋）を順方向にバイアスするのに十分とな
り、このために素子がオンになる。寄生バイポーラ・ア
クションが最初に発生したドレイン−ソース間電圧およ
びドレイン電流点を（ＶT1，ＩT1）と呼ぶ。ＩT1は、ド
レイン／基板接合において雪崩発生によって流れる電流
である。通常、例えば、出力バッファのＮ−チャネルＭ
ＯＳ素子に固有に含まれるバイポーラ素子は、スナップ
バックを生ずる可能性が最も高い。この寄生素子は、Ｅ
ＳＤイベントを受ける回路において、故障箇所となるこ
とが頻繁にある。
・パッド（コレクタ）に結合されたｎ＋拡散およびアー
ス（エミッタ）に結合されたＮ＋拡散によって形成され
る寄生バイポーラ素子が、「Ｒｓｕｂ」で示す固有の基
板抵抗を介して、自己バイアス・メカニズム(self-bias
ed mechanism)によって大量のＥＳＤ放電電流を導通さ
せる可能性がある。自己バイアスは、コレクタ／ベース
（即ち、ｐ−基板に対するｎ＋パッド）拡散における雪
崩ブレークダウンの結果生じ、雪崩によって発生した電
子−ホール対が形成される。雪崩の発生源を、図１で
は、電流源ＩGENとして概略的に示す。これは、基板
（ホール）電流を示す。この効果によって発生したホー
ルは、固有の基板抵抗を通じて基板タイに向かって移動
し、これによってトランジスタ付近に基板電位の局所的
な上昇をもたらす。一旦この電位が約０．７Ｖを超過す
ると、寄生素子のベース−エミッタ接合（即ち、ｐ−基
板に対するｎ＋）を順方向にバイアスするのに十分とな
り、このために素子がオンになる。寄生バイポーラ・ア
クションが最初に発生したドレイン−ソース間電圧およ
びドレイン電流点を（ＶT1，ＩT1）と呼ぶ。ＩT1は、ド
レイン／基板接合において雪崩発生によって流れる電流
である。通常、例えば、出力バッファのＮ−チャネルＭ
ＯＳ素子に固有に含まれるバイポーラ素子は、スナップ
バックを生ずる可能性が最も高い。この寄生素子は、Ｅ
ＳＤイベントを受ける回路において、故障箇所となるこ
とが頻繁にある。
【０００６】この寄生バイポーラの問題を軽減する周知
の策の１つは、バラスト抵抗を追加し、Ｎ−チャネルＭ
ＯＳトランジスタのドレインと出力ピンとの間に接続す
ることである。この技法は、あらゆる放電電流をＮＭＯ
Ｓトランジスタ（または単一のＮＭＯＳトランジスタを
形成する数本のフィンガ）を介して等しく分散すること
により、回路内におけるバイポーラ導通の場合に、何ら
かの追加のＥＳＤ保護対策を保証するのに役立つ。バラ
スト抵抗を追加するのは、別のコレクタ−エミッタ間電
圧ＶT2にある故障点が、電流が寄生バイポーラ・トラン
ジスタに流れ始めるコレクタ−エミッタ間電圧ＶT1より
も大きいことを保証するためである。Ｖ T1およびＶT2間
の関係を図２に示す。
の策の１つは、バラスト抵抗を追加し、Ｎ−チャネルＭ
ＯＳトランジスタのドレインと出力ピンとの間に接続す
ることである。この技法は、あらゆる放電電流をＮＭＯ
Ｓトランジスタ（または単一のＮＭＯＳトランジスタを
形成する数本のフィンガ）を介して等しく分散すること
により、回路内におけるバイポーラ導通の場合に、何ら
かの追加のＥＳＤ保護対策を保証するのに役立つ。バラ
スト抵抗を追加するのは、別のコレクタ−エミッタ間電
圧ＶT2にある故障点が、電流が寄生バイポーラ・トラン
ジスタに流れ始めるコレクタ−エミッタ間電圧ＶT1より
も大きいことを保証するためである。Ｖ T1およびＶT2間
の関係を図２に示す。
【０００７】図２は、図１のＮ−チャネル・トランジス
タのドレイン電流対ドレイン電圧の図を示す。図２は、
２本の曲線を示す。一方の曲線は、典型的な非サリサイ
ド化技術(non-salicided technology)に対するドレイン
電流対ドレイン−ソース間電圧を示し、他方の曲線は、
典型的なサリサイド化技術に対するドレイン電流対ドレ
イン−ソース間電圧を示す。数個のＮＭＯＳトランジス
タ（または単一のＮＭＯＳトランジスタを形成する数本
のフィンガ）が寄生バイポーラ素子として作用する場
合、かかる素子は、固有の寄生バイポーラ・トランジス
タの「スナップ・バック」電流−電圧特性を拠り所とす
る。前述のように、電流は、あるコレクタ−エミッタ間
電圧ＶT1において、バイポーラ・トランジスタを通過し
始める。その後、コレクタ−エミッタ間電圧は、電流が
増大するに連れて、減少し、ＶT1から「スナップ・バッ
ク」する。ドレイン電圧が上昇すると、逆向きになり、
電流の増大に連れてコレクタ−エミッタ間電圧も上昇す
る。最終的に、バイポーラ・トランジスタは、別の特定
のコレクタ−エミッタ間電圧ＶT2において故障する。典
型的な非サリサイド化技術では、通常ＶT2はＶT1よりも
大きい。何故なら、トランジスタが呈するオン抵抗が非
常に大きいからである（即ち、図２における線の傾きは
緩やかになる）。典型的なサリサイド化技術では、通常
ＶT2はＶT1よりも小さい。何故なら、サリサイド化ソー
ス／ドレイン拡散が素子の有効な直列抵抗を低下させる
ように作用するからである（即ち、図２における線の傾
斜は更に急になる）。いずれの技術においても、バラス
ト抵抗という形態で直列抵抗を追加することにより、Ｖ
T2がＶT1よりも大きくなるように制御することができ
る。これによって、第１ＮＭＯＳトランジスタ（または
ＮＭＯＳトランジスタのフィンガ）は、第２ＮＭＯＳト
ランジスタがオンになる電圧未満の電圧ではブレークダ
ウンしないことが保証される。また、これによって、完
全な素子の故障電流は、その個々の構成要素の総和であ
り、スナップ・バックする第１セグメントのそれではな
いことを保証する。故障電流は、図２に示す第２ブレー
クダウン電流Ｉ T2である。ＥＳＤイベントの間ＩT2の値
を超過してはならない。さもないと、素子に永続的な損
傷が生ずることになる。したがって、バラスト抵抗を追
加する動機は、所与のトランジスタから得られるＩT2の
総量を最大化することである。通常、ＩT2は、特定の技
術の特定の製造パラメータに依存し、技術毎に異なる。
タのドレイン電流対ドレイン電圧の図を示す。図２は、
２本の曲線を示す。一方の曲線は、典型的な非サリサイ
ド化技術(non-salicided technology)に対するドレイン
電流対ドレイン−ソース間電圧を示し、他方の曲線は、
典型的なサリサイド化技術に対するドレイン電流対ドレ
イン−ソース間電圧を示す。数個のＮＭＯＳトランジス
タ（または単一のＮＭＯＳトランジスタを形成する数本
のフィンガ）が寄生バイポーラ素子として作用する場
合、かかる素子は、固有の寄生バイポーラ・トランジス
タの「スナップ・バック」電流−電圧特性を拠り所とす
る。前述のように、電流は、あるコレクタ−エミッタ間
電圧ＶT1において、バイポーラ・トランジスタを通過し
始める。その後、コレクタ−エミッタ間電圧は、電流が
増大するに連れて、減少し、ＶT1から「スナップ・バッ
ク」する。ドレイン電圧が上昇すると、逆向きになり、
電流の増大に連れてコレクタ−エミッタ間電圧も上昇す
る。最終的に、バイポーラ・トランジスタは、別の特定
のコレクタ−エミッタ間電圧ＶT2において故障する。典
型的な非サリサイド化技術では、通常ＶT2はＶT1よりも
大きい。何故なら、トランジスタが呈するオン抵抗が非
常に大きいからである（即ち、図２における線の傾きは
緩やかになる）。典型的なサリサイド化技術では、通常
ＶT2はＶT1よりも小さい。何故なら、サリサイド化ソー
ス／ドレイン拡散が素子の有効な直列抵抗を低下させる
ように作用するからである（即ち、図２における線の傾
斜は更に急になる）。いずれの技術においても、バラス
ト抵抗という形態で直列抵抗を追加することにより、Ｖ
T2がＶT1よりも大きくなるように制御することができ
る。これによって、第１ＮＭＯＳトランジスタ（または
ＮＭＯＳトランジスタのフィンガ）は、第２ＮＭＯＳト
ランジスタがオンになる電圧未満の電圧ではブレークダ
ウンしないことが保証される。また、これによって、完
全な素子の故障電流は、その個々の構成要素の総和であ
り、スナップ・バックする第１セグメントのそれではな
いことを保証する。故障電流は、図２に示す第２ブレー
クダウン電流Ｉ T2である。ＥＳＤイベントの間ＩT2の値
を超過してはならない。さもないと、素子に永続的な損
傷が生ずることになる。したがって、バラスト抵抗を追
加する動機は、所与のトランジスタから得られるＩT2の
総量を最大化することである。通常、ＩT2は、特定の技
術の特定の製造パラメータに依存し、技術毎に異なる。
【０００８】
【発明が解決しようとする課題】半導体技術のスケーリ
ングに伴い、新たな技術世代毎にＩT2が減少するという
傾向が全般的に見られる。これは、浅いサリサイド化ソ
ース／ドレイン接合の使用，および高濃度にドープした
ｐ＋基板上におけるエピタキシャル層の使用等のいくつ
かの要因によるものである。更に、サリサイド層は、マ
ルチ・フィンガ素子における劣った幅方向スケーリング
(width-scaling)を助長することに加えて、接合深さの
かなりの部分を消費する。これも、第２ブレークダウン
故障電流スレシホルド（ＩT2）を低下させることが知ら
れている。先進の技術では、周知のラッチ・アップ効果
を抑制するために、高濃度にドープしたｐ＋基板（エピ
基板）上にエピタキシャル層を必要とする。エピ基板の
基板抵抗は非常に低く、そのために、基板電位をチップ
全体に渡ってアースに密接に結合させる。これはラッチ
・アップを回避するには望ましいが、バイポーラ作用を
均一に開始し維持することが困難になるので、寄生バイ
ポーラ作用を激しく妨げる。
ングに伴い、新たな技術世代毎にＩT2が減少するという
傾向が全般的に見られる。これは、浅いサリサイド化ソ
ース／ドレイン接合の使用，および高濃度にドープした
ｐ＋基板上におけるエピタキシャル層の使用等のいくつ
かの要因によるものである。更に、サリサイド層は、マ
ルチ・フィンガ素子における劣った幅方向スケーリング
(width-scaling)を助長することに加えて、接合深さの
かなりの部分を消費する。これも、第２ブレークダウン
故障電流スレシホルド（ＩT2）を低下させることが知ら
れている。先進の技術では、周知のラッチ・アップ効果
を抑制するために、高濃度にドープしたｐ＋基板（エピ
基板）上にエピタキシャル層を必要とする。エピ基板の
基板抵抗は非常に低く、そのために、基板電位をチップ
全体に渡ってアースに密接に結合させる。これはラッチ
・アップを回避するには望ましいが、バイポーラ作用を
均一に開始し維持することが困難になるので、寄生バイ
ポーラ作用を激しく妨げる。
【０００９】
【発明の実施の形態】本発明のより良い理解は、以下の
好適実施例の詳細な説明を、以下の図面と関連付けなが
ら検討することによって得ることができる。
好適実施例の詳細な説明を、以下の図面と関連付けなが
ら検討することによって得ることができる。
【００１０】図示の簡略化および明確なのために、図面
に示すエレメントは必ずしも同じ拡縮率で描かれている
とは限らないことは認められよう。例えば、図面におけ
るエレメントの中には、明確化の目的のために、他のエ
レメントに対して誇張されたものがある。また、適切で
あると見なされる場合には、図面間で参照番号を繰り返
し、対応するエレメントまたは類似のエレメントを示す
こととする。
に示すエレメントは必ずしも同じ拡縮率で描かれている
とは限らないことは認められよう。例えば、図面におけ
るエレメントの中には、明確化の目的のために、他のエ
レメントに対して誇張されたものがある。また、適切で
あると見なされる場合には、図面間で参照番号を繰り返
し、対応するエレメントまたは類似のエレメントを示す
こととする。
【００１１】これより本発明のいくつかの実施例を詳細
に説明するが、全ての実施例に共通な本発明は、Ｎ−チ
ャネル・トランジスタのソース電圧を上昇させ、寄生バ
イポーラ素子のベース−エミッタ間電圧を順方向バイア
スさせず、寄生バイポーラ素子における導通を防止する
回路および方法にある。本発明は、一旦ＶT1を超過した
場合（即ち、ＶT2＝ＶT1およびＩT2＝ＩT1）素子のほぼ
瞬時的な破壊が発生する、先進の半導体技術におけるバ
イポーラのスナップバックを防止する。これらの素子で
は、故障電流ＩT2が非常に低い値を呈するので、一旦ス
ナップバックが発生したなら、バイポーラ・スナップバ
ックの効果を改善するのでは十分でない。むしろ、これ
らの技術には、スナップバックを完全に回避することが
望ましく、ＥＳＤ放電の間出力バッファのＮＭＯＳ素子
がスナップバックしないように、ＶT1の値を上昇させる
ように注意を払わなければならない。これは、バラステ
ィング(ballasting)のような周知の技術を用いて、スナ
ップバック後に寄生バイポーラ・アクションを制御しよ
うという従来の考えとは大幅に異なるものである。
に説明するが、全ての実施例に共通な本発明は、Ｎ−チ
ャネル・トランジスタのソース電圧を上昇させ、寄生バ
イポーラ素子のベース−エミッタ間電圧を順方向バイア
スさせず、寄生バイポーラ素子における導通を防止する
回路および方法にある。本発明は、一旦ＶT1を超過した
場合（即ち、ＶT2＝ＶT1およびＩT2＝ＩT1）素子のほぼ
瞬時的な破壊が発生する、先進の半導体技術におけるバ
イポーラのスナップバックを防止する。これらの素子で
は、故障電流ＩT2が非常に低い値を呈するので、一旦ス
ナップバックが発生したなら、バイポーラ・スナップバ
ックの効果を改善するのでは十分でない。むしろ、これ
らの技術には、スナップバックを完全に回避することが
望ましく、ＥＳＤ放電の間出力バッファのＮＭＯＳ素子
がスナップバックしないように、ＶT1の値を上昇させる
ように注意を払わなければならない。これは、バラステ
ィング(ballasting)のような周知の技術を用いて、スナ
ップバック後に寄生バイポーラ・アクションを制御しよ
うという従来の考えとは大幅に異なるものである。
【００１２】図３は、一実施例を示す。ここでは、Ｎ−
チャネル・トランジスタ（２４）のソースとアースとの
間に、比較的小さな抵抗（２６）が結合されている。ソ
ース注入電流源（３２）を用いて、正のＥＳＤイベント
からのＥＳＤ電流の一部を、小さなソース抵抗を介して
送出し、Ｎ−チャネル・トランジスタのソースをイベン
トの間高めることによって、ベース−エミッタ接合の順
方向バイアスを防止し、固有の寄生バイポーラ素子のス
ナップバックを発生させる。このように、トランジスタ
２４のソースとｐ−型基板（アノード）との間に形成さ
れたダイオードのカソード（ｎ＋拡散）において、抵抗
２６を通過する電流によって正電位を生成する。この電
位の大きさは、抵抗２６の値またはソース注入電流源３
２の相対的強度を調節することによって、容易に調節可
能である。逆に、トランジスタ２４のｎ＋ソース拡散に
よって形成されるダイオードのアノード（基板）の電位
は、雪崩発生率および有効基板抵抗によって制御され、
通常これらは他の製造パラメータと独立して設計するこ
とは困難である。したがって、記載中の発明を用いるこ
とによって、製造プロセスのどこかで必要とされる他の
物理的または電気的パラメータを変化させたり、これら
に影響を及ぼさないように、スナップバックを制御する
ことができる。
チャネル・トランジスタ（２４）のソースとアースとの
間に、比較的小さな抵抗（２６）が結合されている。ソ
ース注入電流源（３２）を用いて、正のＥＳＤイベント
からのＥＳＤ電流の一部を、小さなソース抵抗を介して
送出し、Ｎ−チャネル・トランジスタのソースをイベン
トの間高めることによって、ベース−エミッタ接合の順
方向バイアスを防止し、固有の寄生バイポーラ素子のス
ナップバックを発生させる。このように、トランジスタ
２４のソースとｐ−型基板（アノード）との間に形成さ
れたダイオードのカソード（ｎ＋拡散）において、抵抗
２６を通過する電流によって正電位を生成する。この電
位の大きさは、抵抗２６の値またはソース注入電流源３
２の相対的強度を調節することによって、容易に調節可
能である。逆に、トランジスタ２４のｎ＋ソース拡散に
よって形成されるダイオードのアノード（基板）の電位
は、雪崩発生率および有効基板抵抗によって制御され、
通常これらは他の製造パラメータと独立して設計するこ
とは困難である。したがって、記載中の発明を用いるこ
とによって、製造プロセスのどこかで必要とされる他の
物理的または電気的パラメータを変化させたり、これら
に影響を及ぼさないように、スナップバックを制御する
ことができる。
【００１３】図４を参照しながら、これより本発明の具
体的な実施例について詳細に説明する。
体的な実施例について詳細に説明する。
【００１４】図４は、回路図形態で、本発明による出力
バッファ回路２０を示す。出力バッファ回路２０は、Ｅ
ＳＤ保護を有する出力バッファ回路であり、Ｐ−チャネ
ル・トランジスタ２２，Ｎ−チャネル・トランジスタ２
４，抵抗２６，パッド３０，ソース注入バイアス回路３
３およびソース注入トランジスタ３４から成るソース注
入電流源３２，ＥＳＤレール・クランプ(ESD rail clam
p)４６，ならびにダイオード４８を含む。Ｐ−チャネル
・トランジスタ２２およびＮ−チャネル・トランジスタ
２４は協同して出力バッファ回路を形成する。Ｐ−チャ
ネル・トランジスタ２２は、そのドレインおよびウエル
間に結合されたその固有ダイオード２８と共に示されて
いる。Ｐ−チャネル・ソース注入トランジスタ３４は、
パッド３０に結合されたソース，ゲート，および抵抗２
６の一方の端子に結合されたドレインを有する。Ｐ−チ
ャネル・ソース注入トランジスタ３４のゲートは、ソー
ス注入バイアス回路３３によってバイアスされる。
バッファ回路２０を示す。出力バッファ回路２０は、Ｅ
ＳＤ保護を有する出力バッファ回路であり、Ｐ−チャネ
ル・トランジスタ２２，Ｎ−チャネル・トランジスタ２
４，抵抗２６，パッド３０，ソース注入バイアス回路３
３およびソース注入トランジスタ３４から成るソース注
入電流源３２，ＥＳＤレール・クランプ(ESD rail clam
p)４６，ならびにダイオード４８を含む。Ｐ−チャネル
・トランジスタ２２およびＮ−チャネル・トランジスタ
２４は協同して出力バッファ回路を形成する。Ｐ−チャ
ネル・トランジスタ２２は、そのドレインおよびウエル
間に結合されたその固有ダイオード２８と共に示されて
いる。Ｐ−チャネル・ソース注入トランジスタ３４は、
パッド３０に結合されたソース，ゲート，および抵抗２
６の一方の端子に結合されたドレインを有する。Ｐ−チ
ャネル・ソース注入トランジスタ３４のゲートは、ソー
ス注入バイアス回路３３によってバイアスされる。
【００１５】ソース注入バイアス回路３３は、Ｐ−チャ
ネル・トランジスタ３６，３８，抵抗４０，４４，およ
びＮ−チャネル・トランジスタ４２を含む。Ｐ−チャネ
ル・トランジスタ３６は、ＶＤＤに接続されたゲート，
パッド３０に接続された第１ソース端子，および第２ド
レイン端子を有する。Ｐ−チャネル・トランジスタ３８
は、ＶＤＤで示す正電源電圧端子に接続されたソース，
アースに接続されたゲート，およびドレインを有する。
抵抗４０は、Ｐ−チャネル・トランジスタ３８のドレイ
ンに接続された第１端子，および第２端子を有する。Ｎ
−チャネル・トランジスタ４２は、抵抗４０の第２端子
に接続されたドレイン，Ｐ−チャネル・トランジスタ３
６の第２ドレイン端子に接続されたゲート，およびＶＳ
Ｓに接続されたソースを有する。抵抗４４は、Ｎ−チャ
ネル・トランジスタ４２のゲートに接続された第１端
子，およびＶＳＳで示すアース端子に接続された第２端
子を有する。ＥＳＤレール・クランプ４６およびダイオ
ード４８は、ＶＤＤおよびＶＳＳ間に結合されている。
ＥＳＤレール・クランプ４６は、回路２０を内蔵する集
積回路の固有容量とすることができ、あるいはＥＳＤイ
ベントの間ＶＤＤおよびＶＳＳ間に放電経路を与えるた
めに用いられるアクティブなクランプ回路とすることも
可能である。ダイオード４８は、ＶＳＳが、ＶＤＤより
も約ダイオード電圧降下（Ｖd）程高い場合に、電流を
導通させる。
ネル・トランジスタ３６，３８，抵抗４０，４４，およ
びＮ−チャネル・トランジスタ４２を含む。Ｐ−チャネ
ル・トランジスタ３６は、ＶＤＤに接続されたゲート，
パッド３０に接続された第１ソース端子，および第２ド
レイン端子を有する。Ｐ−チャネル・トランジスタ３８
は、ＶＤＤで示す正電源電圧端子に接続されたソース，
アースに接続されたゲート，およびドレインを有する。
抵抗４０は、Ｐ−チャネル・トランジスタ３８のドレイ
ンに接続された第１端子，および第２端子を有する。Ｎ
−チャネル・トランジスタ４２は、抵抗４０の第２端子
に接続されたドレイン，Ｐ−チャネル・トランジスタ３
６の第２ドレイン端子に接続されたゲート，およびＶＳ
Ｓに接続されたソースを有する。抵抗４４は、Ｎ−チャ
ネル・トランジスタ４２のゲートに接続された第１端
子，およびＶＳＳで示すアース端子に接続された第２端
子を有する。ＥＳＤレール・クランプ４６およびダイオ
ード４８は、ＶＤＤおよびＶＳＳ間に結合されている。
ＥＳＤレール・クランプ４６は、回路２０を内蔵する集
積回路の固有容量とすることができ、あるいはＥＳＤイ
ベントの間ＶＤＤおよびＶＳＳ間に放電経路を与えるた
めに用いられるアクティブなクランプ回路とすることも
可能である。ダイオード４８は、ＶＳＳが、ＶＤＤより
も約ダイオード電圧降下（Ｖd）程高い場合に、電流を
導通させる。
【００１６】出力バッファ回路の正常な動作の間、トラ
ンジスタ２２，２４のゲートは、図４には示さない内部
回路によってバイアスされ、必要に応じてＰ−チャネル
・トランジスタ２２またはＮ−チャネル・トランジスタ
２４のいずれかを導通させ、パッド３０を必要な電圧に
駆動する。ソース注入バイアス回路３３は、ソース注入
トランジスタ３４を非導通状態に置き、電流洩れを最少
に抑える。Ｐ−チャネル・トランジスタ３６は、ほぼ非
導通状態となり、Ｎ−チャネル・トランジスタ４２のゲ
ートにおける電圧をローにし、トランジスタ４２を非導
通状態にする。更に、これによって、抵抗４０の第２端
子における電圧は十分高くなり、Ｐ−チャネル・ソース
注入トランジスタ３４をほぼ非導通状態にする。
ンジスタ２２，２４のゲートは、図４には示さない内部
回路によってバイアスされ、必要に応じてＰ−チャネル
・トランジスタ２２またはＮ−チャネル・トランジスタ
２４のいずれかを導通させ、パッド３０を必要な電圧に
駆動する。ソース注入バイアス回路３３は、ソース注入
トランジスタ３４を非導通状態に置き、電流洩れを最少
に抑える。Ｐ−チャネル・トランジスタ３６は、ほぼ非
導通状態となり、Ｎ−チャネル・トランジスタ４２のゲ
ートにおける電圧をローにし、トランジスタ４２を非導
通状態にする。更に、これによって、抵抗４０の第２端
子における電圧は十分高くなり、Ｐ−チャネル・ソース
注入トランジスタ３４をほぼ非導通状態にする。
【００１７】正のＥＳＤイベント，またはその他の高電
圧イベントの間、ソース注入バイス回路３３は、Ｐ−チ
ャネル・ソース注入トランジスタ３４を導通状態に維持
する。すると、Ｐ−チャネル・ソース注入トランジスタ
３４は、電流源として機能する。パッド３０の電圧がＶ
ＤＤよりも１スレシホルド電圧降下だけ超過した場合、
Ｐ−チャネル・トランジスタ３６は導通し、比較的高い
電圧をＮ−チャネル・トランジスタ４２のゲートに供給
する。すると、Ｎ−チャネル・トランジスタ４２は導通
状態となり、Ｐ−チャネル・トランジスタ３４のゲート
をローに引き下げ、ソース注入Ｐ−チャネル・トランジ
スタ３４を導通状態にする。ＥＳＤ電流の一部は、パッ
ド３０からＰ−チャネル・ソース注入トランジスタ３４
および抵抗２６を通ってＶＳＳに達する。ＥＳＤイベン
ト電流の残りは、Ｐ−チャネル・トランジスタ２２の固
有ダイオード２８を通過してＶＤＤに達し、次いでＥＳ
Ｄレール・クランプ４６を通ってＶＳＳに達する。
圧イベントの間、ソース注入バイス回路３３は、Ｐ−チ
ャネル・ソース注入トランジスタ３４を導通状態に維持
する。すると、Ｐ−チャネル・ソース注入トランジスタ
３４は、電流源として機能する。パッド３０の電圧がＶ
ＤＤよりも１スレシホルド電圧降下だけ超過した場合、
Ｐ−チャネル・トランジスタ３６は導通し、比較的高い
電圧をＮ−チャネル・トランジスタ４２のゲートに供給
する。すると、Ｎ−チャネル・トランジスタ４２は導通
状態となり、Ｐ−チャネル・トランジスタ３４のゲート
をローに引き下げ、ソース注入Ｐ−チャネル・トランジ
スタ３４を導通状態にする。ＥＳＤ電流の一部は、パッ
ド３０からＰ−チャネル・ソース注入トランジスタ３４
および抵抗２６を通ってＶＳＳに達する。ＥＳＤイベン
ト電流の残りは、Ｐ−チャネル・トランジスタ２２の固
有ダイオード２８を通過してＶＤＤに達し、次いでＥＳ
Ｄレール・クランプ４６を通ってＶＳＳに達する。
【００１８】ＥＳＤ電流の一部をソース注入トランジス
タ３４および抵抗２６に通過させることによって、Ｎ−
チャネル・トランジスタ２４のソース電圧は上昇し、固
有バイポーラ・トランジスタのエミッタ電圧を上昇させ
（図１および図３に示したように）、固有バイポーラ・
トランジスタが導通するのを防止する。これによって、
パッド電圧が上昇し、ＥＳＤイベントの間、スナップバ
ックが通常発生する電圧を越えて上昇する虞れがある。
先に論じたように、これは、先進のサリサイド技術を用
いて構成した集積回路にとっては特に破壊的である。
タ３４および抵抗２６に通過させることによって、Ｎ−
チャネル・トランジスタ２４のソース電圧は上昇し、固
有バイポーラ・トランジスタのエミッタ電圧を上昇させ
（図１および図３に示したように）、固有バイポーラ・
トランジスタが導通するのを防止する。これによって、
パッド電圧が上昇し、ＥＳＤイベントの間、スナップバ
ックが通常発生する電圧を越えて上昇する虞れがある。
先に論じたように、これは、先進のサリサイド技術を用
いて構成した集積回路にとっては特に破壊的である。
【００１９】抵抗２６の抵抗値の上限は、抵抗２６によ
ってＮ−チャネル・トランジスタ２４に発生するターン
・オン遅延の長さによって決定される。寄生バイポーラ
素子の導通を防止するには、小さな電圧がＮ−チャネル
・トランジスタ２４のソース上にあれば十分である。何
故なら、基板はアースに結合されているので、基板電位
は非常に高くまで上昇することができないからである。
バイポーラ・スナップショットの発生を防止するために
は、Ｎ−チャネル・トランジスタ２４のソースを基板よ
りもダイオード電圧降下だけ高くする必要がある。図示
の実施例では、約１０オーム以下の抵抗値を有する抵抗
２６が、実施されている。
ってＮ−チャネル・トランジスタ２４に発生するターン
・オン遅延の長さによって決定される。寄生バイポーラ
素子の導通を防止するには、小さな電圧がＮ−チャネル
・トランジスタ２４のソース上にあれば十分である。何
故なら、基板はアースに結合されているので、基板電位
は非常に高くまで上昇することができないからである。
バイポーラ・スナップショットの発生を防止するために
は、Ｎ−チャネル・トランジスタ２４のソースを基板よ
りもダイオード電圧降下だけ高くする必要がある。図示
の実施例では、約１０オーム以下の抵抗値を有する抵抗
２６が、実施されている。
【００２０】代替実施例では、ソース注入バイアス回路
３３を用いる代わりに、Ｐ−チャネル・ソース注入トラ
ンジスタ３４のゲートを直接ＶＤＤに接続することがで
きる。この手法では、ソース注入トランジスタ３４はな
おも電流を抵抗２６に注入することができるが、ＶＤＤ
がパッド３０と調和して(sympathetically)上昇し始め
と、電流量は減少する。これによって、ソース注入トラ
ンジスタ３４のソース−ゲート間電圧の大きさが減少
し、素子をデバイアスする(de-baias)。しかしながら、
ソース注入バイアス回路３３を用いる利点は、ＶＤＤが
パッド３０と調和して移動し始めた場合、Ｐ−チャネル
・ソース注入トランジスタ３４を高い導通状態に保持す
るのに十分なソース−ゲート間電圧を維持することであ
る。その理由は、トランジスタ３６は、抵抗４４間の電
圧がＮ−チャネル・トランジスタ４２のスレシホルド電
圧を超過するためには、非常に小さな電流のみを抵抗４
４に供給すればよいからである。トランジスタ３６は未
だデバイアス降下の影響を受け易いが、抵抗４４の値
は、Ｎ−チャネル・トランジスタ４２が導通状態に留ま
るように容易に調節可能であり、トランジスタ３４のゲ
ート電圧が十分低く、Ｐ−チャネル・ソース注入トラン
ジスタ３４が高い導通状態に留まることを保証する。
３３を用いる代わりに、Ｐ−チャネル・ソース注入トラ
ンジスタ３４のゲートを直接ＶＤＤに接続することがで
きる。この手法では、ソース注入トランジスタ３４はな
おも電流を抵抗２６に注入することができるが、ＶＤＤ
がパッド３０と調和して(sympathetically)上昇し始め
と、電流量は減少する。これによって、ソース注入トラ
ンジスタ３４のソース−ゲート間電圧の大きさが減少
し、素子をデバイアスする(de-baias)。しかしながら、
ソース注入バイアス回路３３を用いる利点は、ＶＤＤが
パッド３０と調和して移動し始めた場合、Ｐ−チャネル
・ソース注入トランジスタ３４を高い導通状態に保持す
るのに十分なソース−ゲート間電圧を維持することであ
る。その理由は、トランジスタ３６は、抵抗４４間の電
圧がＮ−チャネル・トランジスタ４２のスレシホルド電
圧を超過するためには、非常に小さな電流のみを抵抗４
４に供給すればよいからである。トランジスタ３６は未
だデバイアス降下の影響を受け易いが、抵抗４４の値
は、Ｎ−チャネル・トランジスタ４２が導通状態に留ま
るように容易に調節可能であり、トランジスタ３４のゲ
ート電圧が十分低く、Ｐ−チャネル・ソース注入トラン
ジスタ３４が高い導通状態に留まることを保証する。
【００２１】ソース注入トランジスタ３４およびソース
注入バイアス回路３３によって形成された電流源３２と
共に抵抗２６を用いることによって、ブレークダウンが
発生する前のバッファ回路のＥＳＤ範囲を大幅に拡大す
ることが可能となり、素子の故障前に、ＥＳＤ保護回路
に一層のマージンを与えることになる。
注入バイアス回路３３によって形成された電流源３２と
共に抵抗２６を用いることによって、ブレークダウンが
発生する前のバッファ回路のＥＳＤ範囲を大幅に拡大す
ることが可能となり、素子の故障前に、ＥＳＤ保護回路
に一層のマージンを与えることになる。
【００２２】以上好適実施例に沿って本発明を説明した
が、本発明は多くの方法で変更可能であり、これまでに
具体的に明示し説明した実施例以外にも多くの実施例も
考えられることは、当業者には明白であろう。したがっ
て、特許請求の範囲は、本発明の真の範囲に該当する本
発明の変更を全て包含することを意図するものである。
が、本発明は多くの方法で変更可能であり、これまでに
具体的に明示し説明した実施例以外にも多くの実施例も
考えられることは、当業者には明白であろう。したがっ
て、特許請求の範囲は、本発明の真の範囲に該当する本
発明の変更を全て包含することを意図するものである。
【図１】従来技術によるＮ−チャネルＭＯＳトランジス
タおよび固有の寄生バイポーラ・トランジスタを示す一
部回路構成一部断面図。
タおよび固有の寄生バイポーラ・トランジスタを示す一
部回路構成一部断面図。
【図２】図１のＮ−チャネルＭＯＳトランジスタのドレ
イン電流対ドレイン電圧の関係を示す図。
イン電流対ドレイン電圧の関係を示す図。
【図３】本発明によるＥＳＤ回路を示す一部回路構成一
部断面図。
部断面図。
【図４】本発明によるＥＳＤ回路を示す回路図。
２０ 出力バッファ回路 ２２ Ｐ−チャネル・トランジスタ ２４ Ｎ−チャネル・トランジスタ ２６ 抵抗 ３０ パッド ３２ ソース注入電流源 ３３ ソース注入バイアス回路 ３４ ソース注入トランジスタ ３６，３８ Ｐ−チャネル・トランジスタ ４０，４４ 抵抗 ４２ Ｎ−チャネル・トランジスタ ４６ ＥＳＤレール・クランプ ４８ ダイオード
Claims (4)
- 【請求項１】半導体装置であって：端子（３０）；前記
端子（３０）に結合された第１ノード，および前記端子
（３０）上の静電放電（ＥＳＤ）に応答して電流を与え
る第２ノードを有する電流源（３２）；第１電圧基準ノ
ードに結合された第１ノード，および前記電流源（３
２）の前記第２ノードに結合された第２ノードを有する
第１抵抗性素子（２６）；および制御電極，前記端子
（３０）に結合された第１電流電極，および前記電流源
（３２）の前記第２ノードに結合された第２電流電極を
有する第１トランジスタ（２４）；から成ることを特徴
とする半導体装置。 - 【請求項２】半導体装置のトランジスタ（２４）をバイ
アスする方法であって：前記トランジスタ（２４）の第
１電流電極において高電圧であることを検出する段階；
および前記高電圧であることの検出に応答して、前記ト
ランジスタ（２４）の第２電流電極をバイアスする段階
であって、前記トランジスタ（２４）に関連するｐ−ｎ
接合の順方向バイアスを防止するために、前記第２電流
電極をバイアスする段階；から成ることを特徴とする方
法。 - 【請求項３】半導体装置であって：結合パッド（３
０）；制御ノード，前記結合パッド（３０）に結合され
た第１電流電極，および第２電流電極を有するＮ−型ト
ランジスタ（２４）；制御ノード，第１電圧基準端子に
結合された第１電流電極，前記Ｎ−型トランジスタ（２
４）の前記第１電極に結合された第２電流電極を有する
Ｐ−型トランジスタ（２２）；および前記Ｎ−型トラン
ジスタ（２４）の前記第２電流電極に結合され電圧を与
える出力ノード，および前記結合パッドに結合され、電
圧源（３２，２６）の前記出力ノードにおける電圧値を
制御するための入力ノードを有する電圧源（３２，２
６）；から成ることを特徴とする半導体装置。 - 【請求項４】半導体装置であって：高電圧静電放電（Ｅ
ＳＤ）を検出する手段；およびｐ−ｎ接合をバイアス
し、前記検出する手段が前記高電圧静電放電（ＥＳＤ）
を検出したときに、前記ｐ−ｎ接合を順方向にバイアス
するのを防止する手段；から成ることを特徴とする半導
体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/201,392 US6329692B1 (en) | 1998-11-30 | 1998-11-30 | Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges |
| US201392 | 1998-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174133A true JP2000174133A (ja) | 2000-06-23 |
| JP4401500B2 JP4401500B2 (ja) | 2010-01-20 |
Family
ID=22745641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33849799A Expired - Fee Related JP4401500B2 (ja) | 1998-11-30 | 1999-11-29 | 静電放電における寄生バイポーラ効果を低減する半導体装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US6329692B1 (ja) |
| JP (1) | JP4401500B2 (ja) |
| KR (1) | KR100717973B1 (ja) |
| CN (1) | CN1167132C (ja) |
| TW (1) | TW454306B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093696A (ja) * | 2003-09-17 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 横型ｍｏｓトランジスタ |
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