JP2000148603A

JP2000148603A - デジタルバスモニタ―システム

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Publication number: JP2000148603A
Application number: JP11256332A
Authority: JP
Inventors: D Wettsell Lee; ディー．ウェットセルリー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-06-30
Filing date: 1999-09-09
Publication date: 2000-05-30
Anticipated expiration: 2019-09-09
Also published as: JP3170496B2; US6959408B2; US20060242523A1; US7058871B2; US6996761B2; US20050005213A1; JPH03116346A; US6990620B2; US20040153876A1; US20040153860A1; US7343537B2; US7013416B2; US20040153887A1; US20050246597A1; JP3005250B2

Abstract

(57)【要約】【課題】多数の集積回路を接続するバス上のデータを
ダイナミックに観察する。【解決手段】アドレスバス、データバス、コントロール
バスで接続された集積回路と、アドレスバスとデータバ
スの一方とコントロールバスに接続され、イベント条件
ポートとシリアルポートを有するデータバスモニター装
置と、テストデータ入出力、テストクロック、テストモ
ード選択出力、イベント条件入力の信号によりデータバ
スモニター装置を制御してバスモニターを行うテストバ
スコントロール装置と、を含むデジタルバスモニターシ
ステム。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に電子回路に関
し、より詳細には多数の集積回路を接続するバス上のデ
ータを観察するデジタルバスモニターに関する。

【０００２】

【従来の技術】従来、ボードデザイン上の集積回路の機
能的な相互作用をダイナミックに監視するには高価なテ
スト装置を必要とした。テスト中に、外部テスターが集
積回路間に生じるトランザクションを観察する間集積回
路は互いに機能的に作動するようにされる。境界走査等
の他の技術では集積回路間の相互接続ワイヤリングのオ
フラインすなわちスタティックテストが行われるが、集
積回路間のバス径路内に生じるアットスピード機能問題
の検出には有効ではない。

【０００３】集積回路間を通過するデータをリアルタイ
ムでダイナミックに（すなわち、回路板の正規動作中
に）観察する能力により、ボード上の多数の集積回路間
の機能的相互作用を監視することができる。高価なテス
ターや機械的プローブを使用しないと検出できない時間
感知及び／もしくは断続的な故障をこのようなテストに
より判明することができる。システムデータバスをリア
ルタイムでダイナミックに観察する能力によりシステム
集積、環境チャンバーテスト、遠隔診断テスト及び組込
み自己テストが容易になる。

【０００４】従来、集積回路間のデジタルバスをダイナ
ミックに観察する能力は利用することはできなかった。
ボードデザイン上の集積回路間信号径路を監視もしくは
観察するのに使用する現在のテスト法は高価な外部テス
ター装置及び信号ノードプローブ機構を使用する必要が
ある。現在のテスト法に関する一つの問題点は、最新式
のボードデザインには集積回路が非常に密に集積されて
いるため信号径路の物理的なプロービングは、不可能と
は言わないまでも、非常に困難なことである。もう一つ
の問題点はボードテスターが外部テスター及びプローブ
器具の利用可能性に依存することである。所要のテスト
装置を輸送して現場環境においてシステムをサポートす
るように維持することは非常に高価な問題となることが
ある。

【０００５】従って、多数の集積回路を持続するバス上
のデータをダイナミックに観察するのに使用できるデジ
タルバスモニター装置に対するニーズが生じた。

【０００６】本発明に従って、従来のデジタルバステス
ト装置に付随する欠点や問題点を実質的に解消もしくは
防止するデジタルバスモニターが提供される。

【０００７】本発明のデジタルバスモニターは集積回路
が機能モードにある時に多数の集積回路を接続するバス
上のデータを観察するのに使用することができる。入デ
ータを受信する入力回路が設けられる。テスト回路が入
力回路に接続されて所定状態の検出に応答してデータを
分析し記憶する。所定の状態は論理回路からのデータを
レジスタやメモリ内に記憶された予期データ語と比較し
て検出することができる。マスキングデータ語を使用し
て予期データ語の数ビットをマスクして、マスクされた
ビットがマッチング操作に含まれないようにすることが
できる。多数のデジタルバスモニターデバイスを互いに
縦続接続に可変幅データバスの観察及びテストを行うこ
とができる。

【０００８】本発明のデジタルバスモニターは従来技術
に比べていくつかの技術的利点を提供する。本発明のデ
ジタルバスモニターはボードデザイン内に埋設すること
ができ、ボードのライフサイクルを通じて、生成テスト
からフィールドサービス及びメンテナンスまで起動する
ことができる。もう一つの利点はデジタルバスモニター
はボードの回路の性能を妨げないことである。被モニタ
ー信号はデジタルバスモニターを通す必要はなく、単に
デジタルバスモニターヘ入力されるため、これらのデバ
イスの使用中に重大な機能的ペナルティが課せられるこ
とはない。

【０００９】本発明の第２の実施例において、第２の所
定状態を検出することができ、その時記憶及び分析は中
止される。記憶及び分析は第３の所定状態検出後に再開
することができ第４の所定状態検出後に停止することが
できる。

【００１０】本発明のデジタルバスモニターは集積回路
がアットスピードで作動している時に多数の集積回路を
連結するデータバス上のデータを分析するという利点を
提供する。集積回路のアットスピードテストにより見つ
けられないはずのエラーが検出される。

【００１１】

【実施例】デジタルバスモニター応用図１に本発明のデジタルバスモニター（ＤＢＭ）を使用
した模範的回路のブロック図を示す。図１に示すよう
に、２つの集積回路ＩＣｌ１０及びＩＣ２１２が３
本のバスにより接続されている。それらは、アドレスバ
ス１４、データバス１６及びコントロールバス１８であ
る。第１のデータバスモニターＤＢＭ１２０がそのＣＫ
入力によりコントロールバス１８に接続されており、且
つそのＯＤＩ（オブザーバビリティデータ入力）入力を
介してデータバス１６に接続されている。第２のデータ
バスモニターＤＢＭ２２２がそのＣＫ入力を介してコ
ントロールバス１８に接続され、且つそのＯＤＩ入力を
介してアドレスバス１４に接続されている。ＤＢＭ１
２０及びＤＢＭ２２２はテストデータ入力（ＴＤＩ）
及びテストデータ出力（ＴＤＯ）を有するシリアル走査
径路接続を介して互いに相互接続されている。ＤＢＭ１
２０のＴＤＯはＤＢＭ２２２のＴＤＩに接続されて
いる。ＤＢＭ２０，２２の走査及びオフラインテスト動
作の動作コントロールはテストクロック（ＴＣＫ）及び
テストモード選定（ＴＭＳ）入力を介して入力される。
ＴＤＩ、ＴＤＯ、ＴＣＫ及びＴＭＳ走査径路信号は集積
回路に対して推薦されているＩＥＥＥ標準テストとコン
パチフルである。各ＤＢＭ２０，２２からＡＮＤゲート
２４ヘイベント条件出力（ＥＱＯ）が出力される。ＡＮ
Ｄゲート２４の出力は各ＤＢＭ２０，２２のイベント条
件入力（ＥＱＩ）へ入力される。ＴＭＳ／ＴＣＫ及びＴ
ＤＩは外部テストバスコントローラ２５により供給する
ことができる。オプションとして、ＴＭＳ／ＴＣＫ及び
ＴＤＩを内部テスト回路を有するＩＣへ入力することが
できる。ＴＤＯ及びＥＱＩはテストバスコントローラに
より、それぞれＤＢＭ２２及びＡＮＤゲート２４から受
信される。

【００１２】動作上、ＤＢＭ２０，２２は２つの集積回
路１０，１２間に接続されたバス１４〜１８を観察しテ
ストするのに使用される。ＤＢＭデバイスは２つのモー
ドで作動し、それはオフラインテストモード及びオンラ
インテストモードである。オフラインモードにおいて、
ボード回路はテストモードとされ信号モニターコントロ
ールが外部テストバスインターフェイスからＤＢＭ２０
及び２２へ入力される。外部テストバスインターフェイ
スは４つの信号を含み、それらはＴＣＫ、ＴＭＳ、ＴＤ
Ｉ、ＴＤＯである。ＴＣＫ及びＴＭＳはそれぞれ外部テ
ストコントローラからのテストクロック及びテストモー
ド選定信号である。ＴＤＩ及びＴＤＯはＩＥＥＥインタ
ーフェイス仕様に従うＤＢＭ及び他のデバイスを接続す
るのに使用するシリアルテストデータ入力及び出力信号
である。オンラインモードを使用すると、ボード回路は
正規に作動し、図７ａに関して詳説するようにＤＢＭ内
部イベント条件モジュール（ＥＱＭ）からモニターコン
トロールが到来する。

【００１３】図１の模範回路において、ＩＣ１１０は
ＩＣ２１２ヘアドレス及びコントロール情報を出力し
２つの集積回路間でデータを通せるようにする。第１及
び第２のＤＢＭ２０，２２が図１の回路に含まれてい
て、ＩＣ１１０及びＩＣ２１２間のデータ及びアドレ
ス径路を監視することができる。監視されるアドレス及
びデータバス信号はＯＤＩを介してＤＢＭへ入力され
る。図１の回路例にＤＢＭが含まれていない場合には、
外部プローブをこれらのデータ回路に接続してＤＢＭに
より与えられる信号オブザーバビリティレベルを達成し
なければならない。

【００１４】回路がオフラインテストモードとされる
と、アドレス及びデータバス径路１４，１６を第１及び
第２のＤＢＭ２０，２２により監視できるようにＩＣ１
１０及びＩＣ２１２を制御することができる。テス
ト中に、ＩＣ１１０はそのアドレス及びデータバス１
４，１６上にデータを出力するようにすることができ
る。ＩＣ１１０からのデータ及びアドレス出力はＯＤ
Ｉ１４，１６入力を介して両ＤＢＭ２０，２２内に捕捉
することができる。データは捕捉後、ＤＢＭ１２０の
ＴＤＩ入力ピンからＤＢＭ２２２のＴＤＯ出力ピンヘ
のシリアル走査径路を介してシフトアウトして調べるこ
とができる。

【００１５】同様に、ＩＣ２１２はデータバス１６上
にデータを出力し、データは第１のＤＢＭ２０により捕
捉されシフトアウトして調べることができる。このオフ
ラインテストモードにおいて、データを捕捉し走査径路
を作動させるコントロールがＴＣＫ及びＴＭＳテストバ
ス入力ピンを介して入力される。

【００１６】図１の回路がオンラインで正規に機能して
いる場合、第１及び第２のＤＢＭ２０，２２は後記する
内部ＥＱＭ回路を使用してデータ及びアドレスバス１
４，１６を監視し続けることができる。オンラインモニ
ターリング中に、各ＤＢＭデバイス２０，２２の内部Ｅ
ＱＭは各ＤＢＭのＯＤＩ入力上に生じるデータを捕捉す
るコントロール信号を出力する。内部ＥＱＭはＣＫ入力
を介して各ＤＢＭへ入力されるＩＣｌ１０からのコン
トロール信号出力に同期して作動する。いつデータを捕
捉するかを知るために、各ＤＢＭ２０及び２２内のＥＱ
Ｍ回路はＯＤＩ入力に現れるデータを所定の予期データ
パターンもしくは１組の予期データパターンと整合させ
ることができるコンパレタ論理を有している。

【００１７】イベント条件ケーパビリティを拡張するた
めに、多数のＤＢＭ（もしくはＥＱＭ、ＥＱＩ及びＥＱ
Ｏを含む他のデバイス）を、ＡＮＤゲート２４等の、外
部結合ネットワーク２４上で互いに接続して、ある範囲
のＤＢＭデバイスにより検出されるイベントによりテス
トモニター動作の条件をコントロールすることができ
る。拡張された条件が要求される場合には、各ＤＢＭは
そのＥＱＯ出力ピン上に整合状態を出力する。多数のＤ
ＢＭのＥＱＯ出力は外部結合回路２４へ入力されてグロ
ーバルイベント条件子（ＥＱＩ）入力信号を発生し、そ
れはそのＥＱＩ入力ピンを介して各ＤＢＭヘフィードバ
ックされる。整合された信号がＥＱＩピン上に入力され
ると、内部ＥＱＭはテストモニター動作を開始すること
ができる。イベント条件モジュールの動作とプロトコル
は、共に１９８９年２月９日付で共に参照としてここに
組み入れた米国特許出額第３０８，２７２号“集積回路
のイベント条件テストアーキテクチュア”及び米国特許
出願第３０８，２７３号“集積回路のイベント条件テス
トプロトコル”に記載されている。

【００１８】テストバスコントローラ２５がＤＢＭ（及
び他のデバイス）を通るデータのシフトをコントロール
することができる。結合されたＥＱＩ信号はテストバス
コントローラ２５により監視されて、ある状態が発生す
る時を決定する。一つもしくはそれ以上の状態に応答し
て、テストバスコントローラはＤＢＭ及び他のデバイス
に記憶されたデータを走査することができる。テストプ
ロトコル及び状態については図７ｂ〜図７ｅに関して後
記する。

【００１９】デジタルバスモニターアーキテクチュア図２に本発明のＤＢＭのブロック図を、一般的に番号２
０で示す。ＤＢＭ集積回路はテストセルレジスタコント
ロール回路（ＴＣＲコントロール）２６、テストセルレ
ジスタ（ＴＣＲ）２８、メモリバッファ３０（メモ
リ）、イベント条件モジュール（ＥＱＭ）３２、バイパ
スレジスタ（バイパス）３４、コマンドレジスタ（コマ
ンド）３６、及びテストポート３８を具備している。Ｄ
ＢＭ２０は次の入出力を有している。フィードバック入
力（ＦＢＩ）、ＯＤＩ、ＥＱＩ、クロック１（ＣＫ
１）、クロック２（ＣＫ２）、ＴＤＩ、ＴＭＳ、ＴＣ
Ｋ、フィードバック出力（ＦＢＯ）、ＥＱＯ、及びＴＤ
Ｏ。ＦＢＩはＴＣＲ２８へ入力される。ＯＤＩはＴＣＲ
２８及びメモリヘ入力され、ＥＱＩはＥＱＭ３２へ入力
される。第１のマルチプレクサ（ＭＸ１）４０がＣＫ１
及びＣＫ２から入力を受信して、ＥＱＭ３２へＣＫｌ／
２信号を出力する。ＴＤＩはコマンドレジスタ３６、バ
イパス３４、ＥＱＭ３２、メモリ３０、ＴＣＲ２８及び
ＴＣＲコントロール２６へ入力される。ＴＭＳ及びＴＣ
Ｋ信号はテストポート３８へ入力される。コマンドレジ
スタ３６はテストポート３８、ＭＸ１４０、第２のマ
ルチプレクサ（ＭＸ２）４２、バイパスレジスタ３４、
ＥＱＭ３２、メモリバッファ３０、ＴＣＲ２８及びＴＣ
Ｒコントロール２６ヘコマンドバス４４を介して接続さ
れている。テストポート３８は第３のマルチプレクサ
（ＭＸ３）４６、コマンドレジスタ３６、バイパスレジ
スタ３４、ＥＱＭ３２、メモリ３０、ＴＣＲ２８及びＴ
ＣＲコントロール２６ヘテストバス４８を介して接続さ
れている。データレジスタＴＣＲコントロール２６、Ｔ
ＣＲ２８、メモリ３０、ＥＱＭ３２及びバイパス３４の
シリアル出力はコマンドバス４４からの信号によりコン
トロールされるＭＸ２４２の入力に接続されている。Ｍ
Ｘ２４２の出力はＭＸ３４６の第１の入力に接続さ
れている。ＭＸ３４６の他方の入力はコマンドレジス
タ３６のシリアルデータ出力から受信される。ＭＸ３
４６の出力はＴＤＯ出力に接続されている。ＥＱＯ出力
はＥＱＭ３２により供給され、ＦＢＯ出力はＴＣＲ２８
から受信される。ＴＣＲ２８はコントロールバス５０を
介してＴＣＲコントロール２６からコントロール信号を
受信する。ＥＱＭ３２はＥＱＭバス５２を介してメモリ
３０及びＴＣＲ２８へ信号を出力する。ＥＱＭ３２はＴ
ＣＲバス５４を介してＴＣＲ２８から信号を受信する。

【００２０】ＤＢＭアーキテクチュアは４線テストバス
入力（ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ）及び推薦され
たＰ１１４９．１ＩＥＥＥ標準に一致する多数の内部
走査径路の並列アクセスを有している。ＴＭＳ及びＴＣ
Ｋ入力を介してテストポート３８ヘコントロールが入力
されると、コマンドレジスタ３６もしくは選定可能なデ
ータレジスタ２６〜３４の中の一つを介してＴＤＩ入力
からＴＤＯ出力ヘシリアルデータがロードされてシフト
インされる。

【００２１】テストポート３８は外部ＴＭＳ及びＴＣＫ
を介して入力されるテストバスプロトコルに応答し、デ
ータをロードしてコマンドレジスタ３６もしくは５つの
選定可能なデータレジスタ２６〜３４の中の一つを介し
てシフトする。コントロールバス４４を介したコマンド
レジスタ３６からのコントロール入力はテストポート３
８へ入力される。このコントロール入力によりデータレ
ジスタ走査動作中に選定データレジスタ２６〜３４へク
ロックを出力することができる。選定されたデータレジ
スタクロック出力はオフラインテストモニター動作中に
ＥＱＭ３２及び／もしくはＴＣＲ２８をコントロールす
るのに使用することができる。データおよびコマンドレ
ジスタクロック出力は、他のコントロール信号と共に、
コントロールバス４８を介してテストポート３８から出
力される。

【００２２】選定されると、コマンドレジスタはコント
ロールバス４８を介してテストポート３８からコントロ
ールを受信しＴＤＩ入力からＴＤＯ出力へデータをシフ
トする。コマンドレジスタ３６へシフトされる命令はマ
ルチプレクサＭＸ２４２及びＭＸ３４６を介してＴ
ＤＯ出力に接続されるデータレジスタ２６〜３４の中の
１個を選定するのに使用される。選定されると、データ
レジスタはコントロールバス４８を介してテストポート
３８からコントロールを受信しＴＤＩ入力からＴＤＯ出
力ヘデータをシフトすることができる。走査アクセスの
ためのデータレジスタを選定する外に、コマンドレジス
タ３６内の命令はＤＢＭ２０内でテストモニター動作を
実行するのに必要なコントロールを出力することができ
る。

【００２３】バイパスレジスタ３４は１個の走査セルを
具備している。コマンドバス４４及びコントロールバス
４８を介して選定されると、バイパスレジスタ３４はＴ
ＤＩ入力を一つのシフトレジスタ段を介してＴＤＯ出力
に接続する。バイパスレジスタ３４はＤＢＭを介した短
縮走査径路を提供するのに使用される。

【００２４】ＥＱＭ３２はオンラインテスト監視動作中
にＴＣＲ２８及びメモリ３０の動作制御に使用される回
路である。ＥＱＭ３２は外部ＥＱＩ入力からの入力、Ｍ
Ｘ１４０からの選定可能なクロック出力信号、ＴＣＲ２
８からの比較項（ＣＴＥＲＭ）信号出力、コマンドパス
４４及びコントロールバス４８からの入力を受信する。
ＥＱＭ３２はバス５２を介してＴＣＲ２８及びメモリ３
０ヘテストコントロール信号を出力し、且つ外部ＥＱＯ
出力信号上に比較結果を出力する。ＥＱＭ３２について
は図７ａに関して詳細に説明する。

【００２５】メモリ３０はテストモニター動作中に入デ
ータを記憶するのに使用される。メモリ３０は外部ＯＤ
Ｉからの入力、コマンドバス４４、ＥＱＭバス５２及び
コントロールバス４８から入力を受信する。

【００２６】ＴＣＲ２８はテストモニター動作中に入デ
ータを捕捉もしくは圧縮するのに使用される。ＴＣＲ２
８は外部ＦＢＩ信号、外部ＯＤＩ入力、コマンドバス４
４、ＥＱＭバス５２及びコントロールバス４８から入力
を受信する。ＴＣＲは外部ＦＢＯ信号及びＣＴＥＲＭ信
号をＥＱＭ３２へ出力する。

【００２７】ＴＣＲコントロールレジスタ２６はＯＤＩ
入力をマスクオフするのに使用する構成信号をＴＣＲ２
８に記憶し、ＴＣＲの多項タップ構成を選定しＴＣＲ２
８を調整して他のＤＢＭデバイス内のＴＣＲと縦続接続
するのに使用される。ＴＣＲコントロールレジスタ２６
はコマンドバス４４及びコントロールバス４８から入力
を受信する。ＴＣＲコントロールレジスタ２６はバス５
０を介してＴＣＲ２８ヘコントロールを出力する。

【００２８】ＭＸ１４０はＥＱＭ３２に与えられる２
つの外部クロック入力の一方を選定するのに使用され
る。ＭＸ１４０は一つの出力、ＣＫｌ／２及び２つの
入力、外部ＣＫ１入力及び外部ＣＫ２入力を有してい
る。ＭＸ１４０はコマンドバス４４を介してコマンド
レジスタ３６によりコントロールされる。利用可能なピ
ンに従って、２つよりも多くの外部クロックをＤＢＭ２
０へ入力できることをお判り願いたい。付加クロックに
よりＤＢＭは多数のタイミングソースと同期化すること
ができる。

【００２９】ＭＸ２４２はＭＸ３４６へ入力される
５つの選定可能なデータレジスタ２６〜３４からのシリ
アル出力の一つを選定するのに使用される。ＭＸ２４２
はバイパスレジスタ３４、ＥＱＭ３２、メモリ３０、Ｔ
ＣＲ２８及びＴＣＲコントロールレジスタ２６からのシ
リアルデータ出力からその出力を選定し、コマンドバス
４４を介してコマンドレジスタ３６によりコントロール
される。

【００３０】ＭＸ３４６はコマンドレジスタ３６もし
くはＭＸ２４２からのシリアルデータ出力を外部ＴＤ
Ｏ出力に接続するのに使用される。ＭＸ３はテストバス
４８を介してテストポート３８により制御される。

【００３１】ＤＢＭ入出力記述図２のＤＢＭのＴＤＩ入力及びＴＤＯ出力は、先行する
デバイスのＴＤＯ出力がＤＢＭのＴＤＩ入力を駆動し後
続デバイスのＴＤＩ入力がＤＢＭのＴＤＯ出力により駆
動されるように配線されている。ＴＣＫ及びＴＭＳ入力
信号は多数のＤＢＭもしくは他のデバイスと並列に同じ
標準テストバスインターフェイスに接続されている。こ
の相互接続図の一例を図１に示す。

【００３２】図２のＤＢＭのＯＤＩ入力は被監視デジタ
ルバス径路に接続されている（図１参照）。説明の目的
で、ＤＢＭ２０は１６ビットのＯＤＩ入力バス幅を有し
１６ビット幅のバスを同時に監視できるものと仮定す
る。しかしながら、ＤＢＭはより広いＯＤＩ入力バス幅
で設計して１６ビットよりも広いバスを監視することが
できる。１６ビットＤＢＭを縦続接続すれば、３２、４
８、６４等のバス幅を監視することができる。また、一
連のＤＢＭを互いに縦続接続しＤＢＭのＦＢＩ及びＦＢ
Ｏ信号ピンに適切なフィードバック配線接続を行うこと
により、内部ＴＣＲのデータ圧縮ケーパビリティを１６
ビットの倍数に拡張することができる。

【００３３】ＤＢＭのＣＫｌ及びＣＫ２入力ピンはＯＤ
Ｉ入力上に発生する妥当なデータと同期的なシステムク
ロックソースに接続されている。２つのクロック入力、
ＣＫｌ及びＣＫ２、によりオンライン監視中に使用され
る可能な２つのクロックソース入力の一方を選定するこ
とができる。選定されたクロックソースはＭＸ１４２
へ通されＥＱＭ３２へ入力される。オンライン監視中
に、ＥＱＭ３２は選定クロック入力と同期的に作動して
ＴＣＲ２８及び／もしくはメモリ３０ヘコントロールを
送出しＯＤＩ入力上に現れるデータを捕捉する。所望な
らば、図示する２つのクロック信号の他にクロック信号
もしくは他のコントロール信号をＤＢＭへ入力すること
ができる。

【００３４】ＤＢＭのＥＱＩ入力及びＥＱＯ出力は外部
論理及び図１に示すＡＮＤゲート２４からなるフィード
バックネットワークと接続されている。外部フィードバ
ックにより多数のＤＢＭ及び／もしくはイベント修飾ア
ーキテクチュアを含む他のデバイスが一緒に修飾動作及
びオンラインテスト動作を行うことができる。図１には
結合回路に対するＡＮＤゲート２４を図示したが、外部
フィードバックネットワーク用のＯＲゲート等の他の論
理回路を使用することもできる。例えば、ＥＱＯ信号が
整合に応答して論理“１”を出力する場合には、ＡＮＤ
ゲートはオール１の発生を検出する。しかしながら、Ｅ
ＱＯ信号が整合に応答して論理“０”を出力する場合に
は、ＯＲゲートを使用してオール０を検出することがで
きる。

【００３５】テストポート図３ａにテストポートのデザインを示す。テストポート
はコントロール部５６及びクロック選定部５８からなっ
ている。コントロール部はＴＭＳ及びＴＣＫ入力から外
部コントロールを受信してロード／シフト（Ｌ／Ｓ）コ
ントロール出力上の内部コントロール、命令クロック出
力（ＩＲＣＫ）及びデータクロック出力（ＤＲＣＫ）を
出力する。実施例において、コントロール部５６は推薦
されたＩＥＥＥテストバス標準プロトコルに合致してコ
マンドレジスタ３６もしくは選定データレジスタ２６〜
３４を介してデータをロードしシフトする。クロック選
定部はコマンドバス４４及びＤＲＣＫから入力を受信
し、コントロールバス４８上へ５つのクロック（ＤＲＣ
Ｋ１〜ＤＲＣＫ５）を出力する。

【００３６】図３ｂにおいて、Ｌ／Ｓコントロール出力
がハイでＩＲＣＫクロックが加えられるとコマンドレジ
スタ上でロード動作が生じる。ロード動作が生じると、
Ｌ／Ｓコントロール出力がローに設定され各ＩＲＣＫク
ロック出力中にロードされるデータをシフトアウトす
る。シフト動作が完了すると、ＩＲＣＫクロック出力は
ローに設定されＬ／Ｓ出力はハイに戻る。

【００３７】図３ｃにおいて、Ｌ／Ｓ出力がハイでＤＲ
ＣＫクロックが加えられると選定データレジスタ２６〜
３４上でロード動作が生じる。ロード動作が生じると、
Ｌ／Ｓコントロール出力がローに設定され各ＤＲＣＫク
ロック出力中にロードされるデータをシフトアウトす
る。シフト動作が完了すると、ＤＲＣＫ出力がローに設
定されＬ／Ｓ出力はハイに戻る。

【００３８】コマンドレジスタ３６ヘロードされる命令
はデータレジスタ走査動作中にどのデータレジスタ２６
〜３４がクロック入力を受信するかを選定する。データ
レジスタクロック（ＤＲＣＫｌ〜５）の一つを選定する
コントロールがコマンドバス４４を介して選定論理５８
へ入力される。選定されたデータレジスタクロックはデ
ータレジスタ走査動作中にＤＲＣＫと共に遷移する。

【００３９】コマンドレジスタ図４にコマンドレジスタ３６のデザインを示す。コマン
ドレジスタ３６はテスト命令を記憶するのに使用され
る。コマンドレジスタ３６はＴＤＩ入力上のシリアル入
力及びコントロールバス４８上のＬ／Ｓ及びＩＲＣＫ信
号を介したテストポート３８からのコントロール入力を
受信する。コマンドレジスタ３８はＴＤＯ出力信号上に
シリアルデータを出力する。コマンドレジスタは相互接
続されてシフトレジスタを形成する一連の走査セルを具
備している（図５参照）。

【００４０】命令レジスタ走査動作中に、テストポート
３８からのＬ／Ｓ及びＩＲＣＫ出力が励起されコマンド
レジスタ３６を介してＴＤＩ入力からＴＤＯ出力ヘデー
タをロードしてシフトする。ロード動作中に、Ｌ／Ｓ及
びＩＲＣＫ入力によりコマンドレジスタセルは２：１マ
ルチプレクサの一入力に付随するデータをロードする。
ロードされるデータは固定２進パターンもしくは可変状
態入力とすることができる。ロード動作の後に、Ｌ／Ｓ
コントロール入力は２：１マルチプレクサの他方の入力
を選定して走査セルを一緒にリンクし、ＤＢＭ及び命令
レジスタを介してＴＤＩ入力からＴＤＯ出力ヘ、次にＭ
Ｘ３４６へデータをシフトし、そこでデータは選択的
にＴＤＯ信号へ出力される。

【００４１】バイパスレジスタ図５にバイパスレジスタ３４のデザインを示す。バイパ
スレジスタ３４は１個の走査セル６０を具備し、ＤＢＭ
のデータ走査径路を僅か１ビット長に短縮するのに使用
される。走査セル６０は２：１マルチプレクサ６２及び
Ｄフリップフロップ６４を具備している。選定される
と、走査セル６０はコントロールバス４８を介してテス
トポート３８からＬ／Ｓ及びＤＲＣＫ１コントロール入
力を受信し、２：１マルチプレクサ６２の一入力に付随
するデータをロードする。ロード動作の後に、Ｌ／Ｓコ
ントロール入力１０１は２：１マルチプレクサ６２の他
方の入力を選定し、ＴＤＩ入力からのＤＢＭ２０を介し
たデータをバイパスレジスタ３４走査セルを介してバイ
パスレジスタ３４のＴＤＯ出力ヘシフトし、次にＭＸ２
４２及びＭＸ３４６を介してＤＢＭ２０のＴＤＯ１
０６出力ヘシフトする。

【００４２】ＴＣＲコントロールレジスタ図６にＴＣＲコントロールレジスタ５０のデザインを示
す。ＴＣＲコントロールレジスタ５０は図５に示すバイ
パス走査セル６０と同様な一連の走査セルを具備してい
る。ＴＣＲコントロールレジスタ５０はＴＤＩ入力上の
シリアル入力及びコントロールバス４８上のＬ／Ｓ及び
ＤＲＣＫ５信号を介したテストポート３８からのコント
ロール入力を受信する。ＴＣＲコントロールレジスタ５
０はＴＤＯ出力信号上にシリアルデータを出力する。選
定されると、ＴＣＲコントロールレジスタ内の走査セル
はＬ／Ｓ及びＤＲＣＫ５コントロール信号を受信して
２：１マルチプレクサの一入力に付随するデータをロー
ドする。ＴＣＲコントロールレジスタ５０において、Ｌ
／Ｓがハイの時に選定されるマルチプレクサ入力が走査
セルのＱ出力に付随されロード動作中にセルがその現在
状態に維持されるようにする。ロード動作の後に、Ｌ／
Ｓコントロール入力は２：１マルチプレクサの他方の入
力を選定して走査セルを一緒にリンクし、ＴＤＩ入力か
らのＤＢＭを介したデータをＴＣＲコントロールレジス
タを介してＴＤＯ出力ヘシフトし、次にＤＢＭのＴＤＯ
出力ヘシフトする。

【００４３】イベント条件モジュール図７ａにＥＱＭ３２のブロック図を示す。ＥＱＭは７つ
の信号を受信する。それらはＴＤＩ、Ｌ／Ｓ、ＤＲＣＫ
２、（ＴＣＲ２８からの）ＣＴＥＲＭ、ＥＱＩ、（コマ
ンドレジスタ３６からの）ＥＱＥＮＡ及びＣＫ１／２で
ある。ＥＱＭ３２は６つの出力を有しており、それらは
ＥＱＯ、ＥＸＰＤＡＴ０〜１５、ＣＭＰＭＳＫ０〜１
５、ＴＧＡＴＥ、ＴＤＯ、及びＳＹＮＣＫである。ＳＹ
ＮＣＫ出力はＡＮＤゲート６６から発生され、ＴＧＡＴ
Ｅ、ＥＱＥＮＡ及びＣＫｌ／２の入力を有している。Ｅ
ＱＭの詳細説明は前記米国特許出願第３０８，２７２号
に記載されている。

【００４４】ＥＱＭ３２はＥＱＭコマンドレジスタ、イ
ベントループカウンタ、構成ビットレジスタ、開始及び
停止予期比較データレジスタ、開始及び停止マスク比較
データレジスタを含む走査径路を有している。選定され
ると、コントロールバス４８を介したテストポート３８
からのＬ／Ｓ及びＤＲＣＫ２コントロール入力によりＥ
ＱＭ走査径路はＴＤＩ入力からＥＱＭ３２を介してＥＱ
Ｍ３２のＴＤＯヘデータをロード旦つシフトし、次にＭ
Ｘ２４２及びＭＸ３４６を介してＤＢＭ２０のＴＤ
Ｏ出力ヘシフトする。

【００４５】ＥＱＭ３２は内部ＣＴＥＲＭ信号及び外部
ＥＱＩ信号からの状態入力を受信する。ＥＱＭ３２はこ
れら２つの状態入力の選定された一方の状態入力に応答
してオンラインイベント条件テストモニター動作を実行
する。ＥＱＭは図２のＭＸ１４０のＣＫｌ／２出力から
の外部クロック入力を受信する。オンラインイベント条
件テストモニター動作の実行中に、ＥＱＭ３２はＣＫｌ
／２入力と同期して作動する。ＥＱＭ３２はコマンドバ
ス４４のＥＱＭイネーブル（ＥＱＥＮＡ）信号出力から
の入力を受信する。ＥＱＥＮＡがハイであると、（ＥＱ
Ｍ３２内部の）ＥＱＭコントローラは、状態入力に応答
して、イネーブルされて所要のコントロールを出力しＴ
ＣＲ及び／もしくはメモリバッファ内でイベント条件テ
ストモニター動作を実行する。

【００４６】ＥＱＥＮＡがハイに設定されると、ＥＱＭ
がイネーブルされて予期比較データ（ＥＸＰＤＡＴ）及
びマスク比較データ（ＣＭＰＭＳＫ）をＴＣＲ２８へ出
力する。ＯＤＩ上に生じる入力信号を予期入力パターン
と比較するのにＥＸＰＤＡＴパターンが使用される。一
つ以上のＯＤＩ入力信号の比較動作を実施される比較動
作に影響を及ばさない所ヘマスクオフするのにＣＭＰＭ
ＳＫパターンが使用される。実施例において、ＥＱＭ３
２は多数組のＥＸＰＤＡＴ及びＣＭＰＭＳＫデータパタ
ーンを保持する記憶装置を有している。

【００４７】ＯＤＩ入力上の入データとＥＸＰＤＡＴ間
の整合が見つかると、ＥＱＭ３２はＴＧＡＴＥ出力上に
ハイ論理レベルを出力する。ＴＧＡＴＥ出力はＴＣＲ２
８及びメモリ３０へ通されてテストモニター動作を行う
ことができる。ＴＧＡＴＥ出力がハイであると、図７ａ
のＡＮＤゲート６６がイネブルされてＳＹＮＣＫ信号へ
ＣＫｌ／２クロック入力が通される。ＳＹＮＣＫ信号は
ＴＣＲ２８及びメモリ３０へ通されてオンラインテスト
モニター動作のクロックを与える。さらに、ＥＱＭ３２
は外部ＥＱＯ出力信号の整合状態の発生を出力して近く
のデバイスに整合を知らせる。ＥＱＯ信号は図１に示す
外部ＡＮＤフィードバックネットワーク２４を使用して
よりグローバルなイベント条件テスト動作を行なわせる
のに使用することができる。

【００４８】ＥＱＭ３２は４種のイベント条件テストプ
ロトコルを実施することができる。４種の各プロトコル
のタイミング図を図７ｂ、図７ｃ、図７ｄ及び図７ｅに
示す。プロトコル１動作により状態入力に応答した一つ
のテストモニター動作を実施することができる。プロト
コル２動作により状態入力が存在する時にテストモニタ
ー動作を実施することができる。プロトコル３動作によ
り開始状態入力と停止状態入力間の期間にわたってテス
トモニター動作を実施することができる。プロトコル４
動作により、第１の状態入力で開始し、第２の状態入力
で休止し、第３の状態入力で再開し、第４の状態入力で
停止するテストモニター動作を実施することができる。
全てのプロトコルはＥＱＭの内部イベントループカウン
タにより決定される所定の回数だけ繰り返すことができ
る。ＥＱＭの動作とそのプロトコルは前記米国特許出願
第３０８，２７２号及び米国特許出願第３０８，２７３
号に記載されている。

【００４９】メモリバッファ図８にメモリバッファ３０のブロック図を示す。メモリ
バッファ３０はコントロールバス４８を介したＬ／Ｓ及
びＤＲＣＫ３、コマンドバス４４を介したＭＯＤＥ１、
ＥＮＡ、ＣＮＴＥＮ、ＤＩＳＥＬ及びＬＤＳＥＬ、ＥＱ
Ｍバス５２を介したＳＹＮＣＫ及びＴＧＡＴＥ信号、Ｔ
ＤＩ信号及び（１６ビットで示す）ＯＤＩ信号を受信す
る。メモリバッファ３０はＴＤＯ信号を出力する。第１
のマルチプレクサ６８はデータレジスタ７０及びＲＡＭ
メモリ７２から受信する入力を有している。第１のマル
チプレクサ６８はＬＤＳＥＬ信号の制御の元にある。第
１のマルチプレクサ６８の出力はデータレジスタ７０に
接続されている。第２のマルチプレクサ７４の一方の入
力はデータレジスタ７０に接続されており他方の入力は
ＯＤＩ信号に接続されている。第２のマルチプレクサの
出力はＤＩＳＥＬ信号の制御下にあるＲＡＭ７２に接続
されている。Ｌ／Ｓ信号はＥＮＡ信号と共にＡＮＤゲー
ト７６に接続されている。ＡＮＤゲート７６の出力はＴ
ＧＡＴＥ信号と共に第３のマルチプレクサ７８に接続さ
れている。ＤＲＣＫ３信号及びＳＹＮＣＫ信号は第４の
マルチプレクサ８０へ入力される。第３及び第４のマル
チプレクサ７８，８０は共にＭＯＤＥ１信号によりコン
トロールされる。第３のマルチプレクサ７８の出力はＲ
ＡＭ７２のライトイネーブル１０に接続されている。第
４のマルチプレクサ８０の出力はＲＡＭ７２のリード／
ライトピン（ＷＲ）に接続されている。第４のマルチプ
レクサ８０の出力はデータレジスタ７０及びアドレス／
カウンタ８１にも接続されている。アドレス／カウンタ
８１の出力はＲＡＭ７２のアドレスピンに接続されてい
る。アドレス／カウンタ８１はＬ／Ｓ信号、ＣＮＴＥＮ
信号及びデータレジスタ７０にも接続されている。ＴＤ
Ｏ信号はアドレス／カウンタ８１からも出力される。デ
ータレジスタ７０は第４のマルチプレクサ８０の出力で
あるＬ／Ｓ信号及びＴＤＩ信号にも接続されている。

【００５０】メモリバッファ３０はスタティツクデザイ
ンランダムアクセスメモリ（ＲＡＭ）７２、走査径路、
及び所要のインターフェイス論理及びマルチプレクサを
具備している。ＲＡＭメモリ７２はＯＤＩ入力信号数に
等しいデータ入力幅及び最大データ記憶に充分な深さを
有している。走査径路はデータレジスタ７０及びアドレ
ス／カウンタ８０からなっている。選定されると、コン
トロールバス４８を介したテストポート３８からのコン
トロール入力Ｌ／Ｓ及びＤＲＣＫ３により、走査径路は
ＴＤＩからデータレジスタ７０及びアドレス／カウンタ
８１を介してメモリ３０のＴＤＯ出力ヘデータをロード
且つシフトし、次にＭＸ２４２及びＭＸ３４６を介
してＤＢＭ２０のＴＤＯ出力ヘシフトする。走査動作中
に、バス４４からのＭＯＤＥ１入力はＤＲＣＫ３入力が
第４のマルチプレクサ８０を通って走査径路のデータレ
ジスタ７０及びアドレス／カウンタ８１部をクロックで
きるように設定される。

【００５１】メモリ読取命令中に、走査径路ロード及び
シフト動作はＲＡＭ７２の内容を抽出するのに使用され
る。この命令中に、コマンドバス４４からのＥＮＡ入力
はローとなつてＲＡＭ書込動作をディセーブルし、コマ
ンドバス４４からのロード選定（ＬＤＳＥＬ）信号によ
り第１のマルチプレクサ６８が設定されて、走査径路の
データレジスタ７０はアドレス／カウンタ８１によりア
ドレスされるメモリ位置をロードすることができる。走
査ロード動作中、アドレス／カウンタ部８１はその現在
状態にとどまる。ロード動作後、Ｌ／Ｓ入力はローに設
定され走査はＲＡＭデータ位置をシフトアウトして次の
走査径路ロード／シフト動作中に読み取られる次のＲＡ
Ｍアドレスを読み取り且つシフトアウトすることができ
る。この走査径路ロード／シフトプロセスは全てのＲＡ
Ｍメモリ位置がロードされ且つシフトアウトされるまで
繰り返される。

【００５２】メモリ書込命令中に、走査径路ロード及び
シフト動作はＲＡＭ７２ヘデータをロ一ドするのに使用
される。この命令中に、第１のマルチプレクサ６８はＬ
ＤＳＥＬ入力により設定されてロード動作中に走査径路
のデータレジスタ７０をその現在状態にとどまらせるこ
とができる。また、第２のマルチプレクサ７４はコマン
ドバス４４からのデータ入力選定（ＤＩＳＥＬ）信号に
より設定され、走査径路のデータレジスタ７０内のデー
タによりＲＡＭ入力を駆動することができる。また、コ
マンドバス４４からのＥＮＡ入力はハイに設定され、走
査径路ロード動作中にＲＡＭ７２はデータ入力を受信す
ることができる。ロード動作中に、ＲＡＭ書込イネーブ
ル（ＷＥ）入力はハイであるＥＮＡ及びＬ／Ｓ入力によ
りハイとされ、ＤＲＣＫ３クロックパルスによりＲＡＭ
７２は第２のマルチプレクサ７４からのデータ人力をア
ドレス／カウンタ８１によりアドレスされる位置へ受信
することができる。ロード動作の後、走査径路は次のデ
ータ及びアドレスパターンをロードするようにシフトさ
れる。シフト動作中にＬ／Ｓ入力はローとなるため、Ｗ
Ｅ入力はローとなりシフト中に生じるＤＲＣＫ３入力に
よりさらにＲＡＭ書込動作が行われることはない。この
ロード／シフトプロセスはＲＡＭメモリが充満されるま
で繰り返される。

【００５３】オフラインデータバッファリング動作中
に、コマンドバス４４からのＣＮＴＥＮ入力はハイに設
定されアドレス／カウンタはカウントアップ動作を行う
ことができる。ＭＯＤＥ１入力はＤＲＣＫ３入力が第４
のマルチプレクサ８０を介してＲＡＭのＷＲ入力、デー
タレジスタ７０、及びアドレス／カウンタ８１を駆動で
きるように設定される。ＬＤＳＥＬ入力はＤＲＣＫ３ク
ロックが加えられる時にデータレジスタ７０がその現在
状態にとどまるように設定される。また、ＭＯＤＥｌに
よりＥＮＡ及びＬ／Ｓ信号のハイ論理レベル入力は第３
のマルチプレクサ７８を介してＲＡＭＷＥ入力を励起
することができる。ＤＩＳＥＬ入力は第２のマルチプレ
クサ７４を介してＲＡＭ７２へＯＤＩ信号を入力できる
ように設定される。

【００５４】データバッファリング動作を実行する前に
アドレス／カウンタ８１はゼロに設定される。オフライ
ンデータバッファリング中に、ＴＭＳ及びＴＣＫ信号を
介した外部コントロール入力がＤＲＣＫ３出力のクロッ
クパルスを励起できるようにテストポート３８が設定さ
れる。ＤＲＣＫ３信号上にハイクロックパルスが生じる
と、ＯＤＩ入力のデータは現在アドレスされているＲＡ
Ｍ位置へ書き込まれる。ＤＲＣＫ３上のクロックパルス
がローに戻ると、アドレス／カウンタ８２は次のＲＡＭ
アドレス位置へ増分する。アドレス／カウンタ８１の増
分が続くＯＤＩ信号のデータ入力を記憶するこのプロセ
スは外部テストバスコントロール信号を介してＤＲＣＫ
３クロック入力がイネーブルされる間繰り返される。

【００５５】オンラインデータバッファリング動作中
に、ＣＮＴＥＮ入力はハイに設定されアドレス／カウン
タ８１はカウントアップ動作を行うことができる。ＭＯ
ＤＥ１入力はＥＱＭ３２からゲートされたＳＹＮＣＫ入
力がＲＡＭＷＲ入力、データレジスタ７０及びアドレ
ス／カウンタ８１を駆動できるように設定される。ＬＤ
ＳＥＬ入力はＳＹＮＣＫクロックが加わる時にデータレ
ジスタ７０がその現在状態にとどまるように設定され
る。ＳＹＮＣＫクロック入力はＥＱＭ３２からのＴＧＡ
ＴＥ入力がハイの時にイネーブルされ、ＴＧＡＴＥ入力
がローの時にゲートオフされる。また、ＭＯＤＥ１入力
は、ＴＧＡＴＥがハイの時に、ＥＱＭ３２からのＴＧＡ
ＴＥ入力が第３のマルチプレクサ７８を介してＲＡＭ
ＷＥ入力を励起することができるように設定される。Ｄ
ＩＳＥＬ入力は第２のマルチプレクサ７４を介してＲＡ
ＭへＯＤＩ信号を入力できるように設定される。

【００５６】データバッファリング動作を実行する前
に、アドレス／カウンタ８１はゼロに設定される。ＥＱ
Ｍ３２がＴＧＡＴＥ信号をハイに設定するとオンライン
データバッファリングが開始される。ＴＧＡＴＥがハイ
であると、ＲＡＭＷＥはハイでありＳＹＮＣＫクロッ
クがイネーブルされてＲＡＭ７２及びアドレス／カウン
タ８１をクロックすることができる。ＳＹＮＣＫクロッ
ク上にハイクロックパルスが生じると、現在アドレスさ
れているＲＡＭ位置へＯＤＩ入力が書き込まれる。ＳＹ
ＮＣＫクロックがローに戻ると、アドレス／カウンタ８
１は次のＲＡＭアドレス位置へ増分する。ＥＱＭ３２か
らのＴＧＡＴＥ入力信号がハイに設定されている間、Ｏ
ＤＩ信号のデータ入力を記憶するこのプロセスは繰り返
されそれにはアドレス／カウンタ８１の増分が続く。

【００５７】テストセルレジスタ（ＴＣＲ）図９にＴＣＲ２８のブロック図を示す。ＴＣＲ２８は相
互接続されてテストレジスタを形成する一連のテストセ
ルからなるレジスタ８２を含んでいる。テストレジスタ
８２は、参照としてここに組み入れた、１９８８年１０
月３日付ヘッツェルの米国特許出願第２４１，４３９号
“テストバッファ／レジスタ”に詳記されている。テス
トレジスタ８２内の各テストセルはＥＸＰＤＡＴ、ＣＭ
ＰＭＳＫ、ＤＡＴＭＳＫ及びＯＤＩ信号の各ビット（０
〜１５）に接続されている。テストセルレジスタ８２は
またコマンドバス４４を介したコマンドレジスタ３６か
らのＰＳＡＥＮＡ信号及び第１，第２及び第３のマルチ
プレクサ８４，８６，８８の出力も受信する。マルチプ
レクサ８４はＴＤＩ入力及びＦＢＯ信号も受信する。マ
ルチプレクサ８４から受信されるＦＢＯ信号はＴＣＲ２
８の一部である排他的ＯＲネットワーク９０の出力であ
る。マルチプレクサ８４はＴＣＲコントロールレジスタ
２６からのＦＢＳＥＬ信号によりコントロールされる。
マルチプレクサ８６はＬ／Ｓ及びＴＧＡＴＥ信号を入力
として有し、コマンドバス４４を介したコマンドレジス
タ３６からのＭＯＤＥ２信号によりコントロールされ
る。マルチプレクサ８８はＤＲＣＫ４及びＳＹＮＣＫ信
号を受信し、やはりＭＯＤＥ２信号によりコントロール
される。ＥＸＯＲゲートネットワーク９０はテストセル
レジスタ８２からのＴＤＯ０〜１５出力、ＴＡＰ０〜１
５信号、及びＡＮＤゲート９２の出力を受信する。ＡＮ
Ｄゲート９２はＴＲＣコントロールレジスタ２６からの
ＦＢＩＥＮＡ信号及びＦＢＩ信号を受信する。テストセ
ルレジスタ８２はレジスタ内の各テストセルに対してＣ
ＭＰＯＵＴ信号を出力し、信号はＣＴＥＲＭ信号を出力
するＡＮＤゲート９４へ入力される。テストセルレジス
タ８２はＴＤＯ信号も出力する。テストレジスタ内のテ
ストセル数はＯＤＩ入力信号数に等しい。

【００５８】テストレジスタ８２はＬ／Ｓ及びＤＲＣＫ
４テストポート信号から入力を受信し、ＴＤＩ入力から
テストレジスタ８２を介して図９のＴＤＯ出力ヘデータ
をロードし且つシフトする。走査動作中に、ＴＣＲコン
トロールレジスタ２６からのフィードバック選定（ＦＢ
ＳＥＬ）信号はマルチプレクサ８４を介してテストレジ
スタ８２へＴＤＩ信号が入力できるように設定される。
また、走査動作中に、コマンドレジスタ３６からのＭＯ
ＤＥ２入力はＬ／Ｓ及びＤＲＣＫ４入力がマルチプレク
サ８６，８８を通りそれぞれＳＥＬ及びＣＫ入力を介し
てテストレジスタ８２へ入力できるように設定される。

【００５９】テストレジスタを構成するのに使用するテ
ストセルデザインの例を図１０に示す。テストセルはマ
スカブルＰＳＡ論理９６、マスカブルコンパレタ論理９
８、及び２：１マルチプレクサ１０２とＤフリップフロ
ップ１０４からなる走査セル１００を具備している。マ
スカブルＤＳＡ論理９６はＮＡＮＤゲート１０６，１０
８及びＥＸＯＲゲート１１０からなっている。ＮＡＮＤ
ゲート１０６はＴＣＲコントロールレジスタ２６からの
ＯＤＩ入力信号及びＤＡＴＭＳＫ入力信号から入力を受
信し、ＮＡＮＤゲート１０８はコマンドレジスタ３６か
らのＰＳＡＥＮＡ入力信号及び先行走査セルのＴＤＯ出
力からのＴＤＩ入力信号を受信する。ＥＸＯＲゲート１
１０はＮＡＮＤゲート１０６，１０８の出力を受信し
２：１マルチプレクサ１０２へＰＳＡ信号を出力する。

【００６０】マスカブルコンパレタ論理９８はＥＸＯＲ
ゲート１１２及びＮＡＮＤゲート１１４を具備してい
る。ＥＸＯＲゲート１１２はＥＱＭ３２からのＯＤＩ入
力信号及びＥＸＰＤＡＴ入力信号から入力を受信する。
ＮＡＮＤゲート１１４はＣＭＰＭＳＫ信号及びＥＸＯＲ
ゲート１１２の出力を受信し、ＣＭＰＯＵＴ信号を出力
してそのセルにおける整合を表示する。走査セルの２：
１マルチプレクサ１０２はＰＳＡ信号及びテストセルヘ
のＴＤＩ信号入力を受信する。マルチプレクサ８６（図
９）からのＳＥＬ信号の制御の元で、マルチプレクサ１
０２はＤフリップフロップ１０４のＤ入力ヘ信号を出力
する。Ｄフリップフロップ１０４は２：１マルチプレク
サ１０２からのデータ入力及びマルチプレクサ８８（図
９）からのクロック（ＣＫ）入力を受信する。これら各
論理部の動作を第Ｉ表の真理表に記載する。

【００６１】

【表１】第Ｉ表走査セル真理表セルＣＬＫ動作０／シフト（ＴＤＩからＴＤＯ）１／ロード（ＰＳＡをＴＤＯへ）ここで、“／”は立上りクロック縁である。

【００６２】図９を参照として、ＥＸＯＲゲートネット
ワーク９０は図１１の実施例に示すようなＡＮＤゲート
１１６とＥＸＯＲゲート１１８の構成からなっている。
ＥＸＯＲゲートネットワーク９０はテストレジスタ８２
内のテストセルのＴＤＯ出力からの入力と、ＴＣＲコン
トロールレジスタ２６からの多項タップ（ＴＡＰ）選定
入力と、外部フィードバック入力（ＦＢＩ）を受信する
（図２参照）。ＥＸＯＲゲートネットワーク９０はフィ
ードバック出力（ＦＢＯ）を出力しそれはマルチプレク
サ８４を介しテストレジスタ８２の第１のテストセルヘ
入力されている。ＤＢＭ２０からもＦＢＯ信号が出力さ
れる。ＥＸＯＲネットワーク９０へのＴＡＰｌ〜１５入
力により、ＰＳＡ動作中に使用されるＦＢＯ信号の計算
に含まれるテストレジスタ８２からのＴＤＯ０〜１５出
力のプログラマブル選定を行うことができる。ＴＣＲコ
ントロールレジスタ２６からのＦＢＩＥＮＡ入力がハイ
に設定されていれば外部ＦＢＩ入力信号はＦＢＯの計算
に含めることができ、さもなくばＦＢＩ上のデータ入力
はＥＸＯＲネットワーク９０により無視される。

【００６３】再び図９を参照として、テストレジスタ内
のテストセルからのＣＭＰＯＵＴ０〜１５出力は互いに
ＡＮＤされ、ＣＴＥＲＭ信号を介してＴＣＲ２８から出
力される。ＣＴＥＲＭ信号は状態入力としてＥＱＭ３２
へ入力される。ＣＭＰＯＵＴ０〜１５出力はＴＣＲ２８
へのＯＤＩ０〜１５及びＥＸＰＤＡＴ０〜１５信号バス
入力間の比転動作の結果を反映している。ＣＭＰＭＳＫ
０〜１５入力は一つ以上のこれらの比較動作をマスクオ
フするのに使用することができる。比較論理部がマスク
オフされると、そのＣＭＰＯＵＴ出力はハイ論理レベル
ヘ設定される。

【００６４】コマンドレジスタ３６からテストレジスタ
８２へのＰＳＡＥＮＡ入力信号は、テストセルがＰＳＡ
もしくはサンプル動作を実施するかどうかを選定するの
に使用される。ＰＳＡＥＮＡがハイに設定されると、Ｐ
ＳＡ動作に対して全てのテストセルが選定される。ＰＳ
ＡＥＮＡがローであれば、サンプル動作に対して全ての
テストセルが設定される。ＴＣＲコントロールレジスタ
２６からのＤＡＴＭＳＫ０〜１５信号は、ＰＳＡもしく
はサンプル動作中に一つ以上のＯＤＩ０〜１５信号入力
をマスクオフするのに使用する。

【００６５】ＤＡＴＭＳＫ入力がローであれば、それに
関連するＯＤＩ入力はマスクオフされテストセルはＰＳ
Ａもしくはサンプル動作中にロー論理レベルをロードす
る。ＤＡＴＭＳＫ入力がハイであれば、それに関連する
ＯＤＩ入力の論理レベルはＰＳＡもしくはサンプル動作
中にテストセルヘロードされる。

【００６６】オフラインＰＳＡもしくはサンプル命令中
に、テストポート３８からのＬ／Ｓ及びＤＲＣＫ４信号
がマルチプレクサ８６，８８を介してテストレジスタ８
２へ入力できるようにＭＯＤＥ２入力信号が設定され
る。このテストモード中にＬ／Ｓ入力信号はハイに設定
され、ＤＲＣＫ４クロックはテストポート３８への外部
入力によりイネーブルされる。ＰＳＡ動作が実施される
と、テストレジスタヘのＰＳＡＥＮＡ入力はハイに設定
される。サンプル動作が実施されると、ＰＳＡＥＮＡ入
力はローに設定される。ＯＤＩ０〜１５入力上に生じる
データはＤＲＣＫ４入力上の各ハイクロックパルス中に
テストレジスタセルヘクロックされる。ＰＳＡもしくは
サンプル動作が完了すると、集収されたデータやサイン
はＴＣＲ読取命令を介してシフトアウトされ調べられ
る。

【００６７】オンラインＰＳＡもしくはサンプル命令中
に、ＥＱＭ３２からのＴＧＡＴＥ及びＳＹＮＣＫ信号が
マルチプレクサ８６，８８を介してテストレジスタヘ入
力できるようにモード２入力信号が設定される。このテ
ストモード中に、ＴＧＡＴＥ信号はハイに設定されてＳ
ＹＮＣＫをイネーブルし、テストレジスタのテストセル
内でＰＳＡ／サンプル動作モードを選定する。図７ｂ、
図７ｃ、図７ｄもしくは図７ｅに示すように選定される
プロトコルのタイプに従った入力状態に応答してＴＧＡ
ＴＥ信号がハイに設定される。ＰＳＡ動作が実施されて
いると、テストレジスタヘのＰＳＡＥＮＡ入力はハイに
設定される。サンプル動作が実施されると、ＰＳＡＥＮ
Ａはローに設定される。ＯＤＩ０〜１５入力に生じるデ
ータはＳＹＮＣＫ入力上の各ハイクロックパルス中にテ
ストレジスタセル内ヘクロックされる。ＰＳＡもしくは
サンプル動作が完了すると、収集されるデータやサイン
はＴＣＲ読取命令を介してシフトアウトされて調べられ
る。

【００６８】データはＴＣＲ２８内で圧縮される間、メ
モリバッファ３０内に逐次記憶することができる。

【００６９】ＴＣＲ２８及びメモリバッファ３０は外部
バスコントローラ２５及びＥＱＭ３２によりコントロー
ルすることができる。外部テストバスコントローラ２５
は多数のＤＢＭ及び他のデバイスをコントロールしてい
ることがあるため、内部ＥＱＭ３２は各ＤＢＭに対して
詳細コントロールを与える。

【００７０】マスカブルＰＳＡ入力の利点図１２において、ＤＢＭデバイスのＴＣＲは多数の並列
ＯＤＩ入力上にサインを集めるように示されている。こ
のモードにおいて、ＴＣＲコントロールレジスタ２６か
らＴＣＲ２８へのＤＡＴＭＳＫ０〜１５入力は、全ての
ＯＤＩ入力信号をサイン値の生成に関連できるように設
定される。サインは収集されると、シフトアウトされそ
のサインは何に等しくなければならないかが比較され
る。集収されたサインが正しい値と整合しない場合に
は、一つもしくはそれ以上のＯＤＩ入力に障害が発生し
ている。どのＯＤＩ入力もしくは入力群がサインに障害
をもたらしたかを決定するのは、不可能とは言わないま
でも、困難である。

【００７１】ＤＢＭは一つもしくはそれ以上のＯＤＩ信
号をマスクオフすることができるので、一時に一つのＯ
ＤＩ入力をイネーブルするだけでテスト動作を繰り返す
ことができる。この能力を使用して一時に一つのＯＤＩ
入力を収集することができる。この技術を使用して、ど
のＯＤＩ入力が並列サインに障害を及ぼしたかを診断す
ることができる。

【００７２】図１３に、一つ、ＯＤＩ０、を除く全ての
ＯＤＩ入力信号がマスクオフされる例を示す。一つのＯ
ＤＩ入力をイネーブルして失敗した同じテストを繰り返
すことにより、一つのイネーブルされたＯＤＩ入力のみ
によるデータ入力を反映するサインを生成することがで
きる。この一つの入力サインは取り出されると、シフト
アウトされそのＯＤＩ入力に対する予期サインと比較さ
れる。予期サインと整合する場合には、ＯＤＩ入力は良
好であり並列入力サインが失敗することはない。整合し
ない場合には、他の潜在的に悪いＯＤＩ入力と共に、並
列入力サイン失敗の原因となっている。

【００７３】このプロセスは他の全てをマスクオフしな
がらもう一つのＯＤＩ入力信号をイネーブルし且つイネ
ーブルされたＯＤＩ入力信号からのサインを収集するテ
ストを再び繰り返しそれをそれが等しくなければならな
いものと比較することにより繰り返される。全てのＯＤ
Ｉ入力に対してこの手順をふむことにより、どのＯＤＩ
入力が並列サインを失敗させたかを決定することができ
る。この技術は失敗した並列サイン分析動作の診断に有
用である。一時に一つのＯＤＩ入力信号を選択的にイネ
ーブルする能力がないと、この簡単で完璧な診断テスト
技術を採用することはできない。この診断テストはＯＤ
Ｉ入力群を分離して実施することもできることをお判り
願いたい。

【００７４】ＤＢＭを縦続接続してＰＳＡサイン幅を拡
張する取り出されるサインの幅の拡張は図１４に示すような一
連の連結されたＤＢＭ集積回路を介して実施される。図
１４のＤＢＭは、一つ以上のＤＢＭ（ＭＩＤＢＭ）１２
２を介して、最上位ＤＢＭ（ＭＳＤＢＭ）１２０から最
下位ＤＢＭ（ＬＳＤＢＭ）へ直列接続されている。先行
する各ＤＢＭのＴＤＯは次のＤＢＭのＴＤＩへ接続され
ており、先行する各ＤＢＭのＦＢＩは次のＤＢＭのＦＢ
Ｏに接続されている。

【００７５】図１４のＭＳＤＢＭに対して、ＴＣＲ２８
ヘのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は縦続接続応用に
おいて共に論理ハイレベルに設定しなければならない。
ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、ＭＳＤ
ＢＭ１２０への外部ＦＢＩ入力は図９のＡＮＤゲート９
２（ＧＦＢＩ）を介してＭＳＤＢＭＥＸＯＲネットワ
ーク９０へ入力され、ＭＳＤＢＭのＥＸＯＲネットワー
ク９０からのＦＢＯ出力は図９のマルチプレクサ８４を
介してテストレジスタ８２へ入力される。

【００７６】図１４のＭＩＤＢＭ１２２に対して、ＴＣ
Ｒ２８へのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は、縦続接
続応用において、それぞれ論理ハイ及びローレベルヘ設
定しなければならない。ＦＢＩＥＮＡ及びＦＢＳＥＬの
この設定により、ＭＩＤＢＭ３２０への外部ＦＢＩ入力
は図９のＡＮＤゲート９２（ＧＦＢＩ）を介してＭＩＤ
ＢＭのＥＸＯＲネットワーク９０へ入力され、ＭＳＤＢ
ＭからのＴＤＯ出力は図９のマルチプレクサ８４へのＴ
ＤＩ入力を介してＭＩＤＢＭ１２２のテストレジスタ８
２へ入力される。ＭＩＤＢＭ１２２からのＦＢＯ出力は
ＭＳＤＢＭ１２０のＦＢＩへ入力される。

【００７７】図１４のＬＳＤＢＭ１２４に対して、ＴＣ
Ｒ２８へのＦＢＩＥＮＡ及びＦＢＳＥＬ入力は縦続接続
応用において共に論理ローレベルヘ設定しなければなら
ない。ＦＢＩＥＮＡ及びＦＢＳＥＬのこの設定により、
ＬＳＤＢＭ１２４への外部ＦＢＩ入力はゲートオフされ
ロー論理レベルが図９のＡＮＤゲートＧＦＢＩを介して
ＬＳＤＢＭのＥＸＯＲネットワーク９０へ入力され、Ｍ
ＩＤＢＭ１２２からのＴＤＯ出力は図９のマルチプレク
サ８４へのＴＤＩ入力を介してＬＳＤＢＭ１２４のテス
トレジスタ８２へ入力される。ＬＳＤＢＭ１２４からの
ＦＢＯ出力はＭＩＤＢＭ１２２のＦＢＩへ入力される。

【００７８】非縦続接続ＰＳＡ構成中に、ＭＳＤＢＭ１
２０、ＭＩＤＢＭ１２２及びＬＳＤＢＭ１２４のＴＣＲ
へのＦＢＩＥＮＡ及びＦＢＳＥＬ入力はそれぞれロー及
びハイ論理レベルヘ設定される。ＦＢＩＥＮＡ及びＦＢ
ＳＥＬのこの設定により、ＴＣＲ８８への外部ＦＢＩ入
力はゲートオフされ、ロー論理レベルが図９のＡＮＤゲ
ート９２（ＧＦＢＩ）を介してＥＸＯＲネットワーク９
０へ入力され、ＥＸＯＲネットワークからの内部ＦＢＯ
は図９のマルチプレクサ８４を介してテストレジスタ８
２へ入力される。

【００７９】ＤＢＭ命令コマンドレジスタ３６へ命令がシフトされると、コント
ロールバス４８を介して適切なコントロールが出力され
一つ以上の選定可能なデータレジスタ走査径路内でテス
トもしくは走査動作を実行する。バイパスレジスタ３
４、ＥＱＭ３２、メモリバッファ３０、ＴＣＲ２８もし
くはＴＣＲコトンロールレジスタ２６。

【００８０】オフラインデータサンプル命令中に、ＴＣ
Ｒ２８はテストポート３８及びコントロールバス４８を
介して外部テストバスからコントロールを受信してＯＤ
Ｉ入力上に生じるデータを捕捉する。データは捕捉され
ると、ＴＣＲからシフトオフされＴＣＲ読取命令を介し
て調べられる。

【００８１】オンラインデータサンプル命令中に、ＴＣ
Ｒ２８はＥＱＭコントロールバス５２を介して内部ＥＱ
Ｍ３２からコントロールを受信しＯＤＩ入力上に生じる
データを捕捉する。データは捕捉されると、ＴＣＲ読取
命令を介してＴＣＲ２８からシフトアウトして調べるこ
とができる。

【００８２】オフライン並列サイン分析（ＰＳＡ）テス
ト命令中に、ＴＣＲ２８はテストポート３８及びコント
ロールバス４８を介して外部テストバスからコントロー
ルを受信しＯＤＩ入力上に生じるデータを１６ビットサ
インヘ圧縮する。データの圧縮後、結果として得られる
サインはＴＣＲ読取命令を介してＴＣＲ２８からシフト
アウトして調べることができる。

【００８３】オンラインＰＳＡテスト命令中に、ＴＣＲ
２８はＥＱＭコントロールバス５２を介して内部ＥＱＭ
３２からコントロールを受信しＯＤＩ入力上に生じるデ
ータを１６ビットサインヘ圧縮する。データの圧縮後、
結果として得られるサインはＴＣＲ読取命令を介してＴ
ＣＲからシフトアウトして調べることができる。

【００８４】オフラインデータバッファリング命令中
に、メモリバッファ３０はテストポート３８及びコント
ロールバス４８を介して外部テストバスからコントロー
ルを受信してＯＤＩ入力上に生じるデータを内部ＲＡＭ
メモリバッファ７２内へ記憶する。データの記憶後、メ
モリ内容はメモリ読取命令を介してシフトアウトして調
べることができる。

【００８５】オンラインデータバッファリング命令中
に、メモリバッファ３０はＥＱＭコントロールバス５２
を介して内部ＥＱＭ３２からコントロールを受信してＯ
ＤＩ入力上に生じるデータを内部ＲＡＭメモリバッファ
７２内に記憶する。データの記憶後、メモリ内容はメモ
リ読取命令を介してシフトアウトして調べることができ
る。

【００８６】オフラインＰＳＡ及びバッファ命令中に、
ＴＣＲ２８はテストポート３８及びコントロールバス４
８を介して外部テストバスからコントロールを受信して
ＯＤＩ入力上に生じるデータを、それぞれ、圧縮し記憶
する。データはＴＣＲ２８内へ圧縮してＲＡＭメモリ内
へ記憶した後、ＴＣＲ２８内のサインヘアクセスするＴ
ＣＲ読取命令を実行し続いてメモリ内容ヘアクセスする
メモリ読取命令を実行することによりシフトアウトして
調べることができる。

【００８７】オンラインＰＳＡ及びバッファ命令中に、
ＴＣＲ２８及びメモリバッファ３０はＥＱＭコントロー
ルバス５２を介して内部ＥＱＭ３２からコントロールを
受信し、ＯＤＩ入力上に生じるデータを、それぞれ、圧
縮且つ記憶する。データはＴＣＲ内へ圧縮されＲＡＭメ
モリ７２内へ記憶された後、ＴＣＲ２８内のサインヘア
クセスするＴＣＲ読取命令を実行し続いてメモリ内容ヘ
アクセスするメモリ読取命令を実行することによりシフ
トアウトして調べることができる。

【００８８】ＴＣＲ読取命令中に、ＴＣＲ２８はテスト
ポート３８及びコントロールバス４８を介して外部テス
トバスからコントロールを受信し、ＴＣＲ２８を介して
ＴＤＩ入力からデータをシフトし且つＴＤＯ出力ピンを
介してＤＢＭ２０からデータをシフトアウトする。この
命令はデータサンプルもしくはＰＳＡ命令中にＴＣＲ内
に捕捉もしくは圧縮されたデータヘアクセスするのに使
用される。

【００８９】ＴＣＲコントロール走査命令中に、ＴＣＲ
コントロールレジスタ２６はテストポート３８及びコン
トロールバス４８を介して外部テストバスからコントロ
ールを受信し、ＴＣＲコントロールレジスタ２６を介し
てＴＤＩ入力からデータをシフトし且つＴＤＯ出力ピン
を介してＤＢＭ２０からデータをシフトアウトする。こ
の命令はＴＣＲの入力データマスク論理及び多項フィー
ドバックタップ接続を特定のデータサンプルやＰＳＡテ
スト動作に対して設定するのに必要なコントロールビッ
ト信号をロードするのに使用される。

【００９０】バイパス走査命令中に、バイパスレジスタ
３４はテストポート３８及びコントロールバス４８を介
して外部テストバスからコントロールを受信し、バイパ
ス走査セル３４を介してＴＤＩ入力からデータをシフト
し且つＴＤＯ出力ピンを介してＤＢＭ２０からデータを
シフトアウトする。この命令はＤＢＭを通る走査径路を
一つの走査セルもしくはフリップフロップのみに短縮す
るのに使用される。

【００９１】メモリ読取命令中に、メモリバッファ３０
はテストポート３８及びコントロールバス４８を介して
外部テストバスからコントロールを受信し、ＴＤＩ入力
及びＴＤＯ出力ピンを介して現在アドレスされるメモリ
位置をロード且つシフトアウトする。シフトアウト動作
中に、読み取られる次のメモリアドレスがメモリバッフ
ァ３０ヘシフトされる。

【００９２】メモリ書込命令中に、メモリバッファ３０
はテストポート３８及びコントロールバス４８を介して
外部テストバスからコントロールを受信し、メモリ走査
径路のデータ部の内容をメモリ走査径路のアドレス部に
よりアドレスされるメモリ位置へロードする。この命令
はメモリバッファをテストモニタリング及び自己テスト
目的のための公知の状態へ初期化するのに使用される。

【００９３】本発明について詳細に説明してきたが、特
許請求の範囲に記載された発明の精神及び範囲から逸脱
することなくさまざまな変更、置換及び交替が可能であ
る。

【００９４】以上の説明に関して更に以下の項を開示す
る。（１）複数のデバイスに接続されたバス上のデータを観
察するデジタルバスモニター装置において、該装置は、
バスからデータを受信する入力回路と、前記入力回路に
接続されデバイスが機能モードにある時に所定の状態に
応答してデータを記憶するテスト回路、を具備する、デ
ジタルバスモニター装置。

【００９５】（２）第１項に記載のデジタルバスモニタ
ーにおいて、前記テスト回路は、前記入力回路に接続さ
れ前記所定の状態が生じた時を示すイベント条件回路、
を具備する、デジタルバスモニター装置。（３）第２項記載のデジタルバスモニターにおいて、前
記テスト回路はさらに前記所定の状態に関連する複数の
予期データ語を記憶する予期データメモリを具備する、
デジタルバスモニター。（４）第３項記載のテジタルバスモニターにおいて、前
記テスト回路は前記予期データ語を前記回路から受信し
たデータ語と比較し且つ前記受信データが前記予期デー
タ語と整合するかどうかを示すように作動する、デジタ
ルバスモニター。（５）第４項記載のデジタルバスモニターにおいて、前
記テスト回路はさらに前記予期データ語に関連するマス
キングデータ語を記憶するマスキングデータメモリを具
備し、前記マスキングデータ語は整合表示に対して整合
を必要としない前記予期データ語部分を識別する、デジ
タルバスモニター。（６）第２項記載のデジタルバスモニターにおいて、前
記テスト回路は前記所定の状態に応答してバスからの前
記入データ上のサイン分析を実施するように作動する、
デジタルバスモニター。（７）第６項記載のデジタルバスモニターにおいて、前
記テスト回路はさらにバスからの前記入データの部分を
選択的にマスクして、不正サインの検出後にエラーソー
スを識別するように作動する、デジタルバスモニター。（８）第５項記載のデジタルバスモニターにおいて、前
記予期データメモリは各予期データ語を記憶する複数の
メモリ位置を有する、デジタルバスモニター。（９）第１項記載のデジタルバスモニターにおいて、さ
らにモニター内に記憶されたデータを外部コントローラ
ヘシリアルに転送して調べる走査径路回路を具備する、
デジタルバスモニター。（１０）第１項記載のデジタルバスモニターにおいて、
前記テスト回路はさらに前記所定の状態に応答してバス
からの複数のデータ語を記憶するテストメモリバッファ
を具備する、デジタルバスモニター。（１１）第１０項記載のデジタルバスモニターにおい
て、前記テストメモリバッファは前記テスト回路により
前記複数のデータ語に対して実施されるサイン分析と同
時期に複数のデータ語を記憶するように作動する、デジ
タルバスモニター。（１２）第２項記載のデジタルバスモニターにおいて、
前記イベント修飾回路は複数のソースの一つからクロッ
ク信号を受信するように作動する、デジタルバスモニタ
ー。（１３）第１項記載のデジタルバスモニターにおいて、
前記テスト回路は第１の所定の状態に応答してデータ記
憶を開始するように作動し且つ第２の所定の状態に応答
してデータ記憶を停止するように作動する、デジタルバ
スモニター。（１４）第１３項記載のデジタルバスモニターにおい
て、前記テスト回路は第３の所定の状態の後にデータ記
憶を再開し第４の所定の状態の後にデータ記憶を停止す
るように作動する、デジタルバスモニター。（１５）第１項記載のデジタルバスモニターにおいて、
前記テスト回路は、選定プロトコルに所定回応答してデ
ータを記憶するコントロール回路と、プロトコルに応答
して記憶動作数をカウントするカウンタ回路を具備す
る、デジタルバスモニター。（１６）第１項記載のデジタルバスモニターにおいて、
前記デジタルバスモニターはさらに複数のデジタルバス
モニターデバイスを縦続接続するカスケード回路を具備
するデジタルバスモニター。

【００９６】（１７）複数のデバイス間に接続されたバ
ス上のデータ転送をテストする方法において、該方法
は、バスから入データを受信し、所定の状態の発生を検
出し、集積回路が機能モードにある時に前記所定の状態
に応答して入力データを処理する、ステップからなる、
データ転送テスト法。

【００９７】（１８）第１７項記載の方法において、所
定の状態を検出する前記ステップは前記入データを所定
の予期データと比較するステップからなる、データ転送
テスト法。（１９）第１７項記載の方法において、前記処理ステッ
プは前記入データにサイン分析を実施するステップから
なる、データ転送テスト法。（２０）第１９項記載の方法において、前記処理ステッ
プはさらに前記サイン分析ステップと同時期に前記入デ
ータをメモリバッファ内に記憶するステップからなる、
データ転送テスト法。（２１）第１９項記載の方法において、前記処理ステッ
プはさらに前記入データの一つ以上のビットを選択的に
マスクするステップからなる、データ転送テスト法。（２２）第１７項記載の方法において、前記データ処理
ステップはメモリバッファ内のシーケンシャルな位置に
データを記憶するステップからなる、データ転送テスト
法。（２３）第２２項記載の方法において、さらに第２の所
定の状態に応答して前記入データの処理を停止するステ
ップからなる、データ転送テスト法。（２４）第２３項記載の方法において、さらに第３の所
定の状態に応答して入データの処理を再開するステップ
を具備する、データ転送テスト法。

【００９８】（２５）メモリバッファ３０、バイパスレ
ジスタ３４、テストポート３８及びイベント条件モジュ
ール（ＥＱＭ）３２によりコントロールされる出力コン
トロール回路４２，４６を具備し、多数の集積回路１
０，１２を接続するバス１４，１６，１８上のデータを
観察するのに使用されるデジタルバスモニター。整合状
態に応答してＥＱＭ３２は、集積回路１０，１２がアッ
トスピードで作動し続ける間、入データにさまざまなテ
ストを実施することができる。複数のデジタルバスモニ
ター２０，２２を縦続接続して可変幅データバス及び可
変幅サイン分析を観察及びテストすることができる。

【図面の簡単な説明】

【図１】図１は２つの集積回路のデータ及びアドレスバ
スに接続された２つのデジタルバスモニター装置を示す
本発明の応用ブロック図。

【図２】図２はデジタルバスモニター集積回路のブロッ
ク図。

【図３】ａは、本発明に使用するテスト部のブロック
図、ｂは、コマンドレジスタロード／シフト走査動作の
タイミング図、ｃは、データレジスタロード／シフト走
査動作のタイミング図。

【図４】図４は本発明に使用するコマンドレジスタのブ
ロック図。

【図５】図５は本発明に使用するバイパスレジスタのブ
ロック図。

【図６】図６は本発明に使用するテストセルコントロー
ルレジスタのブロック図。

【図７】ａは、本発明に使用するイベント修飾モジュー
ルのブロック図、ｂは、状態入力に応答する一つのテス
トモニター動作のタイミング図、ｃは、状態入力が存在
する場合のテストモニター動作のタイミング図、ｄは、
始動及び停止状態入力間のテストモニター動作のタイミ
ング図、ｅは、第１の状態入力で始動し、第２の状態入
力で休止し、第３の状態入力で再開し、第４の状態入力
で停止するテストモニター動作を示す図。

【図８】図８は本発明に使用するメモリバッファのブロ
ック図。

【図９】図９は本発明に使用するテストセルレジスタの
ブロック図。

【図１０】図１０は本発明に使用するテストセルのブロ
ック図。

【図１１】図１１は本発明のテストセルレジスタに使用
する排他的ＯＲゲートネットワークのブロック図。

【図１２】図１２は全てのＯＤＩ入力に対して行われる
サイン分析のブロック図。

【図１３】図１３は分離されたＯＤＩ入力に対して行わ
れるサイン分析のブロック図。

【図１４】図１４は本発明に使用する縦続接続及び非縦
続接続ＰＳＡに対するデジタルバスモニター帰還制御の
ブロック図である。

【符号の説明】

１０，１２集積回路１４アドレスバス１６データバス１８，５０コントールバス２０，２２，１２０，１２２データバスモニター（Ｄ
ＢＭ）２４，６６，７６，９２，９４ＡＮＤゲート２５外部テストバスコントローラ２６テストセルレジスタ（ＴＣＲ）コントロール２８テストセルレジスタ（ＴＣＲ）３０メモリバッファ３２イベント修飾モジュール（ＥＱＭ）３４バイパスレジスタ３６コマンドレジスタ３８テストポート４０，４６，６８，７４，７８，８０，８４，８６，８
８マルチプレクサ４４コマンドバス４８テストバス５２ＥＱＭバス５４ＴＣＲバス５６コントロール部５８クロック選定部６０，１００走査セル６２，１０２２：１マルチプレクサ６４，１０４Ｄフリップフロップ７０データレジスタ７２ＲＡＭ８１，８２アドレス／カウンタ９０ＥＸＯＲゲートネットワーク９６マスカブルＰＳＡ論理９８マスカブルコンパレタ論理１０６，１０８，１１４ＮＡＮＤゲート１１０，１１２ＥＸＯＲゲート１２２，３２０ＭＩＤＢＭ１２４ＬＳＤＢＭ

Claims

【特許請求の範囲】

【請求項１】Ａ；信号のアドレスバス、信号のデータ
バス、信号のコントロールバスによって共に接続された
少なくとも２つの集積回路と、Ｂ；ｉ；信号のコントロールバスに接続された第１クロ
ック入力と、 ii；信号のアドレスバスと信号のデータバスのうちの１
つに接続されたパラレルポートと、 iii；シリアルポートと、 iv；イベント条件ポートと、を有する少なくとも１つの
データバスモニター装置と、Ｃ；データバスモニター装置のシリアルポートに接続さ
れたテストデータ出力と、データバスモニター装置のシ
リアルポートに結合されたテストデータ入力と、データ
バスモニター装置のシリアルポートに接続されたテスト
クロック出力と、データバスモニター装置のシリアルポ
ートに接続されたテストモード選択出力と、データバス
モニター装置のイベント条件ポートに結合されたイベン
ト条件入力とを有するテストバスコントロール装置と、
を含むシステム。
【請求項２】集積回路の少なくとも１つがテストデー
タ入力と、テストデータ出力と、テストクロック入力
と、テストモード選択入力とを含む請求項１記載のシス
テム。
【請求項３】パラレルポートがオブザーバビリティデ
ータ入力である請求項２記載のシステム。
【請求項４】シリアルポートが、テストデータ入力
と、テストデータ出力と、テストクロック入力と、テス
トモード選択入力とを含み、イベント条件ポートが、イ
ベント条件入力とイベント条件出力とを含み、イベント
条件入力はイベント条件出力に結合されており、コント
ロール装置が、少なくとも１つの集積回路のテストデー
タ入力とデータバスモニター装置とに接続されたテスト
データ出力と、データバスモニター装置のテストデータ
出力に結合されたテストデータ入力と、少なくとも１つ
の集積回路のテストクロック入力とデータバスモニター
装置とに接続されたテストクロック出力と、少なくとも
１つの集積回路のテストモード選択入力とデータバスモ
ニター装置とに接続されたテストモード選択出力と、デ
ータバスモニター装置のイベント条件出力に結合された
イベント条件入力とを含む請求項３記載のシステム。
【請求項５】ｉ；信号のコントロールバスに接続され
た第１クロック入力と、 ii；信号のアドレスバスと信号のデータバスの残りに接
続されたオブザーバビリティデータ入力と、 iii；データバスモニター装置のテストデータ出力に接
続されたテストデータ入力と、 iv；テストバスコントロール装置のテストデータ入力に
接続されたテストデータ出力と、ｖ；テストバスコントロール装置のテストクロック出力
に接続されたテストクロック入力と、 vi；テストバスコントロール装置のテストモード選択出
力に接続されたテストモード選択入力と、 vii；イベント条件出力と、 viii；イベント条件出力に結合されたイベント条件入力
と、を有する他のデータバスモニター装置を含む請求項
４記載のシステム。
【請求項６】両方のデータバスモニター装置のイベン
ト条件出力に接続された入力と、データバスモニター装
置のイベント条件入力とテストバスコントロール装置と
に接続された出力とを有するＡＮＤゲートを含む請求項
５記載のシステム。
【請求項７】Ａ；信号のアドレスバス、信号のデータ
バス、信号のコントロールバスによって共に接続された
少なくとも２つの論理回路であって、該論理回路の少な
くとも１つはテストデータ入力、テストデータ出力、テ
ストクロック入力、テストモード選択入力を有するシリ
アル走査径路を含む、少なくとも２つの論理回路と、Ｂ；ｉ；信号のコントロールバスに接続された第１クロ
ック入力と、 ii；信号のアドレスバスと信号のデータバスのうちの１
つに接続されたオブザーバビリティデータ入力と、 iii；テストデータ入力、テストデータ出力、テストク
ロック入力、テストモード選択入力を有するシリアル走
査径路と、 iv；オブザーバビリティデータ入力とシリアル走査径路
とに結合され、イベント条件テストプロトコルを実行す
るために使用された期待された比較データとマスク比較
データとを保持するための記憶回路を含むイベント条件
回路とを有するデータバスモニター回路と、Ｃ；少なくとも１つの論理回路のテストデータ入力とデ
ータバスモニター回路とに接続されたテストデータ出力
を有するシリアル走査径路と、データバスモニター回路
のテストデータ出力に結合されたテストデータ入力と、
少なくとも１つの論理回路のテストクロック入力とデー
タバスモニター回路とに接続されたテストクロック出力
と、少なくとも１つの論理回路のテストモード選択入力
とデータバスモニター回路とに接続されたテストモード
選択出力とを含むテストバスコントロール回路と、を含
むシステム。
【請求項８】イベント条件回路がイベント条件出力と
イベント条件入力とを含み、イベント条件入力がイベン
ト条件出力に結合されており、テストバスコントロール
回路がデータバスモニター回路のイベント条件出力に結
合されたイベント条件入力を含む請求項７記載のシステ
ム。