JPH0743733B2

JPH0743733B2 - 論理シミュレーション方法

Info

Publication number: JPH0743733B2
Application number: JP27676185A
Authority: JP
Inventors: 耕一郎面田; 俊介宮本; 貴之中川; 美夫 ▲高▼嶺; 重夫長島; 正之三善; 芳春風間; 佳明木下
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-11
Filing date: 1985-12-11
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: US4899273A; JPS62137663A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、デイジタル論理回路の論理シミユレーシヨン
装置に係り、特に大規模論理回路の論理動作を高速に検
証するに好適な論理シミユレーシヨン装置に関する。

〔発明の背景〕

大型計算機やVLSI等の設計時には、同期型論理設計方式
を採用する例が多い。同期型論理設計方式とは、クロツ
クをフリツプフロツプのセツト，リセツト条件に必ず用
いて、一定時刻でフリツプフロツプを動作させつつフリ
ツプフロツプ間の組合せ回路で論理動作を行い情報加工
を行う設計方式である。

このような同期型論理設計方式の特徴を利用して、次の
ような論理シミユレーシヨン手法が開発されている（例
えば特願昭59−28536号59年20日出願）。即ち、フリツ
プフロツプで囲まれる組合せ回路を、回路遅延時間ゼロ
を前提としてイベント駆動方式に基づいて計算して行
く。そして、組合せ回路からの最終のイベントがフリツ
プフロツプに達した場合のみ、そのフリツプフロツプの
クロツク位相を考慮してシミユレーシヨンするものであ
る。

上記シミユレーシヨン手法に基づいたシミユレーシヨン
を実施して見ると、クロツク信号に関するイベントが数
多く発生する。これは、同期型論理設計に於ける論理動
作がクロツク信号を入力したラツチ間のデータ転送によ
り行なわれていることに起因している。

例えば、第１図のような論理回路を考える。図中、IN,C
LK,CONSTは入力端子、g₁はORゲート、g₂はANDゲート、l
₁はラツチ（フリツプフロツプとも呼ぶ）である。ここ
でCLK端子にはクロツク信号が印加されるものとする。
クロツク信号とは第２図に示すように、論理装置内の基
本動作を実行する時間（マシンサイクルと呼ぶ）内を、
１つ以上の処理時間区分に（0,1,2…,n−１）に分割し
た場合、その処理時間区分の時刻を規定するものであ
る。

そして、各時間区分に対応するクロツク信号を順にクロ
ツク相番号０〜ｎ−１のクロツク信号と呼び、簡単のた
めに、C₀〜C_n-1と記述することとする。第２図の例題で
はC₀〜C₃を示している。

例えば、クロツク信号C₀をCLK端子に印加した場合を考
えると、第３図に示すようにゲートg₁，ゲートg₂，ゲー
トl₁の順に、クロツク信号C₀の‘0'→‘1',‘1'→‘0'
の変化に伴つてイベントの発生頻度が多くなる。

ここでイベントとは、ゲートあるいはラツチ（これらを
合せて素子と呼ぶ）の入力信号が変化した場合を言い、
この場合は変化した入力信号値に基づき素子の評価（具
体的には入力信号値から出力信号値を計算するための論
理演算）が必要となる。なお、入力信号値が変化しなけ
れば素子の評価となり、以前の出力信号値をそのまま参
照すれば良い。

このようなイベントは、１マシンサイクル当りクロツク
信号の‘0'→‘1'の立上りと、‘1'→‘0'の立下りの２
回は必ず起り、無効なイベントが多数発生する。ここ
で、無効なイベントとは実際の論理動作に影響を与えな
い無駄なイベントを言う。

例えば、第３図に於いては、図中のクロツクの立ち上
りとのクロツクの立上りによつてはラツチl₁が影響さ
れず、図中〜の素子の評価は無駄となる。

そこで、クロツク信号の立上り／立下りによつて発生す
るイベントのうち、無駄なイベントを極力抑止できれば
論理シミユレーシヨン処理速度が大巾に向上することが
期待できる。

〔発明の目的〕

本発明の第１の目的はフリツプフロツプのセツト、リセ
ツト条件にクロツク信号を用い、一定時刻でフリツプフ
ロツプを動作させつつフリツプフロツプ間の組合せ回路
の論理動作をシミユレートするクロツク同期シミユレー
シヨン方式と、フリツプフロツプで囲まれる組合せ回路
を回路遅延時間ゼロを前提とした遅延時間ゼロイベント
駆動方式に基づいてデイジタル論理回路の動作を論理的
にシミユレーシヨンする論理シミユレーシヨン装置であ
つて、クロツク信号の立上り／立下りに伴つて発生する
イベントのうち、実際の論理動作に影響を与えない無効
なイベント発生を極力抑止させることにより、デイジタ
ル論理回路の論理シミユレーシヨン処理速度を大巾に向
上できる論理シミユレーシヨン装置を提供することにあ
る。

また、第２の目的は上記と同様にクロツク同期シミユレ
ーシヨン方式と、遅延時間ゼロイベント駆動方式に基づ
いた論理シミユレーシヨン処理装置であつて、HITAC S
−810のようなベクトルプロセツサを利用し、ベクトル
処理によつて一括高速処理することにより、デイジタル
論理回路の論理シミユレーシヨン処理速度を大巾に向上
できる論理シミユレーシヨン装置を提供することにあ
る。

〔発明の実施例〕

本発明の詳細な実施例を説明する前に、本発明で導入す
るクロツク信号値とその利用方法について記す。

従来は第２図に示すように、クロツク信号をある定つた
時刻から一定時間の間、信号値を‘0'にしたり‘1'にす
ることによつて定義していたが、本発明では一括してク
ロツク信号値‘C₁’と定義する。ここで、ｉはクロツク
の相番号を表わすものとする。

最初、初期設定時にCLK端子に例えばクロツク信号値‘C
₀’を印加して伝播可能な部分まで‘C₀’を伝播させて
おく。なお、第１図に於いては、ゲートg_iの出力までは
‘C₀’が伝播するが、ゲートg₂の出力に伝播するかどう
かはIN端子の条件による。即ち、例えば、ゲートg₂をAN
DゲートとすればIN端子が‘1'のときゲートg₂の出力に
‘C₀’を伝播できるが、IN端子が‘0'のときは伝播でき
ない。今、仮にIN端子が‘0'とすれば初期設定完了後の
ゲートg₁，ゲートg₂，ラツチl₁の値は第４図の図中の
時点での値となる。

次に、マシンサイクルを進めながらシミユレーシヨンを
開始するが、この時、少なくともゲートg₁の入力値は
‘C₀’ままでありイベントは発生しない。

ゲートg₂についてIN端子の値が変化したときのみイベン
トが発生する（もう一方の入力値は常に‘C₀’まま）。
また、ラツチl₁はg₂の出力値が変化した時のイベントが
発生してラツチを評価する必要がある。

この際、ゲートg₂の出力値は‘C₀’あるいは‘0'を取り
得るが、‘C₀’の値はそのシミユレーシヨン時点でのク
ロツクの状態（一般的には、クロツク相番号と立上り／
立下りの情報）に基づき‘0'あるいは‘1'に変換後、ラ
ツチl₁の評価を行うことになる。

このように一度、クロツク信号値‘C₀’を確保してしま
うと、クロツク伝達経過に関連するゲートあるいはラツ
チの無効なイベント発生を大巾に抑止できる。

第５図は本発明の概略処理手順を示す図である。以下、
簡単に処理概要を記す。初期設定ではゲートあるいはラ
ツチの初期値のセツト、あるいは、前述したクロツク信
号値の伝播等の処理を行う。次に、クロツク相番号ｍと
サイクルカウントｑをリセツトする。その後、クロツク
相番号ｍを０〜MAXCLK No.（マシンサイクル当りの相番
号の最大）まで進めて第１サイクルのシミユレーシヨン
を行い、この一連の処理をMAXCYC No.で指定したサイク
ル数だけ順次繰返して行う。

あるクロツク相番号ｍに対する概略処理内容は次の通り
である。

ステツプ1:相番号ｍのクロツクを立上げる（図中の10
2）。

ステツプ2:外部入力をセツトする。

ステツプ3:多重クロツクゲートイベントのシミユレーシ
ヨン（図中の104）を行う。

ここで、多重クロックイベントとは、その複数の入力値
が互いに異なるクロック相番号を持つクロック信号値で
あるゲートイベントである。

ステツプ4:ゲートイベントシミユレーシヨン（図中の10
5）を行う。

ステツプ5:ラツチイベントのシミユレーシヨン（図中の
106）を行う。

ステツプ6:ラツチイベントのシミユレーシヨン（図中の
107）を行う。

ステツプ7:相番号ｍのクロツクを立下げる。（図中の10
8）。

ステツプ8:ゲートイベントのシミユレーシヨン（図中の
109）を行う。

ステツプ9:ラツチイベントのシミユレーシヨン（図中の
110）を行う。

次に、第６図を用いて、上記ステツプ１〜９の詳細な処
理手順を記すが、その前に、ゲート／ラツチ接続テーブ
ル（GLTBL）を説明する。本テーブルの各エントリの構
成を第７図（ａ）に示す。各エントリのデータ巾は16B
であり、4Bずつの４つのフイールドで構成される。第１
のフイールドは第７図（ｂ）に示すようにラツチあるい
はゲートの機能，フラグ，信号値（出力値を表わす）か
ら構成される。

信号値（VAL）は８ビツトで構成され、第７図（ｃ）に
示すように値を定義する。前述したクロツク信号値はVA
L₀が１で、VAL₁はクロツク信号の極性の反転の有無を、
VAL₂〜₇がクロツク相番号を示す。例えば、クロツク信
号値‘C₁’はVAL₀を1,VAL₁を0,VAL₂〜₇を相番号ｉ（２
進表示で最大64ケース）とする。また、‘−C_iはVAL₀を
1,VAL₁1,VAL₂〜₇を相番号ｉとする。一方、従来から用
いている信号値‘0'はVAL₀〜₇を全て0,信号値‘1'はVAL
₇のみを１とする。なお、不定値‘X'あるいはハイイン
ピーダンス値‘Z'等の導入が考えられるが、本実施例で
は簡単化のために省略するものとする。

フラグ（FL）は第７図（ｄ）に示すように５ビツトで構
成され、各ビツトの意味は図に示す通りであるが、各ビ
ツトの使用目的および使用方法については後で詳しく説
明する。

機能（FN）は４ビツトで構成され、第７図（ｅ）に示す
ようにラツチあるいはゲートのオペレーシヨンを指定す
るものとする。例えば、ゲートの代表的なオペレーシヨ
ンであるAND,OR,EOR（排化的OR）,NOTに於いて、入力値
に対する出力値の関係がどうなるかを第13図に示す。図
中のカレントクロツクとは、シミユレーシヨンを実行し
ていく過程で現在どの相番号のクロツクをシミユレーシ
ヨンしているかを表わすものとする。

次に、ラツチのオペレーシヨンであるが、本実施例では
ラツチの入力値にクロツク信号値がある場合には、第14
図に示すように、クロツク信号値をカレントクロツクに
基づいて値‘0'あるいは値‘1'に変換して出力値を算出
するものとする。

なお、機能，フラグ，信号値のデータ巾は、インプリメ
ントに依存するものであり、本実施例のデータ巾に限定
されるものではない。

第７図（ａ）の第２と第３のフイールドは、自ゲートあ
るいは自ラツチの入力となるゲートあるいはラツチがゲ
ート／ラツチ接続デーブルのどのエントリにあるかのア
ドレスを示すものとする。なお、ゲート／ラツチ接続テ
ーブルはシミユレーシヨン実行前に論理コンパイラによ
り生成され、実行時に主記憶上に格納されるものとす
る。また、第４フイールドは、自ゲートあるいは自ラツ
チの出力を入力とするゲートあるいはラツチがゲート／
ラツチ接続テーブルのどのエントリにあるかのアドレス
を示すものとする。なお、本実施例では簡単のために２
入力１出力のゲートおよびラツチを基本素子としている
が、更に多入力，多出力に拡張することが容易に可能で
ある。

第８図にゲート／ラツチ接続テーブルの一例を示す。第
８図は、第１図は示した論理回路に基づいて論理コイパ
イラが作成するテーブルである。CONST,CLK,INは入力端
子であり、機能（FN）は無効なオペレーシヨンを示す
‘NOP'となつている。また、CONSTは定数値‘1'である
ことから信号値（VAL）は‘1'に設定される。

第９図（ａ）は、第８図で作成したテーブルを基に、第
５図で示した初期設定100の処理を終了した時点での様
子（第８図の第１フイールドのみ）を示したものであ
り、第４図のの時点に対応している。入力端子のCLK,
INには各々、信号値‘C₀',‘0'がセツトされる。そし
て、入力端子CLKにセツトされた信号値‘C₀’がゲートg
₁に伝播されてゲートg₁の信号値は、‘C₀’にセツトさ
れるが、ゲートg₂へは伝播されず（INが‘0'のため）ゲ
ートg₂の信号値は‘0'にセツトされる。従つて、‘C₀’
の伝播はそれ以後不要となる。また、ラツチl₁の信号値
は‘0'に初期セツトされる。第９図（ｂ）は第４図の
の時点に対応している。クロツクの立上げ後に、外部入
力のセツトにより入力端子INに値‘1'がセツトされ、ゲ
ートシミユレーシヨンによつてイベントがゲートg₂に伝
播してゲートg₂の値が‘C₀’になり、更に、イベントが
ラツチl₁に伝播する。そして、次のラツチシミユレーシ
ヨンに於いて、ラツチl₁のクロツク端子CK（第１図参
照）の入力値が‘C₀’であるが、カレントクロツクと同
じであるため第14図に示したように値‘1'に変換されて
ラツチl₁の信号値は‘1'となる。

第６図を用いて、前述のステツプ１〜９の詳細な処理手
順を記す。

ステツプ1:相番号ｍのクロツクの立上げカレントクロツク125に、第７図（ｃ）に示したような
クロツク相番号m,クロツク反転無しのクロツク信号値を
セツトする。

ステツプ2:外部入力のセツト（図中103）外部入力（例えば、第１図の外部入力端子IN）はシミユ
レーシヨン実行前に、どのサイクル数のどのクロツク相
番号のときにどのような値になるかの情報（詳細は省
略）があらかじめ設定される。従つて、この情報に基づ
き指定された値が変化した場合に、ラツチ／ゲート接続
テーブル124の対応するエントリのVALにその値をセツト
する。そして、この値を入力とするゲートのテーブル12
4のエントリアドレス、即ち、第７図（ａ）に示した出
力先アドレスをゲートイベントテーブル（GEVT2）120−
２へ書込む。ゲートイベントテーブルは２面用意し、書
込みは120−２のGETV2に対して行い、これを120−１のG
EVT1に移して読出すものとする。後述するネクストラツ
チイベントテーブルと多重クロツクゲートイベントテー
ブルへの書込みおよび読出しも同様に行うものとする。
なお、２面のうち、書込みと読出しを交互に行うように
制御することも可能である。

なお、第６図に於いて、イベントテーブル内の破線は参
照関係を示し、とは、２面のテーブルのうちどちら
をアクセスするかを示す。

また、各種のイベントテーブルにイベントが書込まれ、
その後、読出されるが、このような場合に用いるイベン
トとは、入力値が変化したゲートあるいはラツチに対応
するテーブル124のエントリのアドレスを意味するもの
とする。

ステツプ3:多重クロツクゲートイベントシミユレーシヨ
ン（図中104）多重クロツクゲートイベントとは入力値として異なるク
ロツク相番号のクロツク信号値を２個もつゲートイベン
トである。第13図に示したように、例えば、ANDオペレ
ーシヨンに於いて、相番号が異なるクロツク信号値‘−
C_p’と‘C_m’が２つ入力される場合（ここでｍはカレン
トクロツクの相番号と同じであり、ｍ≠ｐとする）、出
力値は‘C_m’となり、‘−C_p’は消えてしまう。このた
め、カレントクロツクの相番号が後でｐに切り変つたと
きには値‘−C_p’が出力値に反映されなければならず、
本イベントを以後も保存する必要がある。従つて、この
ように多重クロツクゲートイベントについては特別な処
理を要するため専用に多重クロツクゲートイベントテー
ブル（CEVT1/2）123−１〜２を設ける。

多重クロツクゲートイベントシミユレーシヨンの処理手
順は以下の通りである。

（１）CEVT2のイベントをCEVT1に移す。

（２）CEVT1からイベントを取出し、対応する値を読出
す。

（３）ゲートの論理演算を行う。

（４）出力値が変化したら新しい出力値をテーブル124
に書込み、さらに、出力先アドレスをGEVT2へ書込む。

（５）入力値に異なるクロツク相番号のクロツク信号値
が２個あれば、再度、本イベントをCEVT2へ書込む。

（６）上記（２）〜（５）の一連の処理をCEVTR1のイベ
ントが空になるまで繰返す。

ステツプ4:ゲートイベントシミユレーシヨン（図中の10
5）第10図にゲートイベントシミユレーシヨンの処理フロー
を示す。まず、120−２のGEVT2のイベントを120−１のG
EVT1へ移す。そして、GEVT1からイベントを取出し、こ
れを基にテーブル124から対応するエントリを読出す。
そして、ラツチイベントとゲートイベントを分離する
（後述するが、一時的にラツチイベントもゲートテーブ
ルイベントに格納される）。ラツチイベントであればラ
ツチ演算処理をしないでそのまま自イベントを121−２
のラツチイベントテーブルLEVT1へ書込む。

ゲートイベントであれば、第１および第２入力先アドレ
スを基にテーブル124から入力値を読出してゲートの論
理演算を行う。そして、出力値が変化すれば、新しい値
をテーブル124に書込み、更に、出力先アドレスをGEVT2
へ書込む。また、出力信号値の変化に関係無く、入力値
に相番号が異なるクロツク信号値が２個ある場合は、自
イベントをCEVT2へ書込む。なお、このCEVT2へ書込まれ
たイベントの処理はその後前述のステツプ３で行われ
る。

GEVT1のイベントが空になると、GEVT2のイベントを調
べ、空であれば処理を終了し、空でなければGEVT2のイ
ベントをGEVT1に移した後、同様の手順で処理を行う。
即ち、GEVT2への新しいイベントの書込みが無くなるま
で繰返すことになるが、これは、ラツチ間の組合せ回路
（ゲートの集り）をイベント駆動方式でシミユレーシヨ
ンして行き、イベントの伝播が全てラツチに到着したこ
とを意味している。なお、このとき、ラツチイベントも
一時的にGEVT2に書込まれるが、前述したようにラツチ
イベントはラツチイベントテーブルLEVT2へはき出され
る。

ステツプ5:ラツチイベントシミユレーシヨン（図中の10
6）第11図に処理フローを示す。本シミユレーシヨンはネク
ストラツチイベントテーブルNLEVT2に書込まれたイベン
トの処理を行うが、このイベントは次の場合に書込まれ
る。ラツチの論理演算を行う時、第14図に示したよう
に、入力にクロツク信号値がある場合には信号値‘0'あ
るいは‘1'に変換する。そして、変換後の値でラツチの
論理演算を行うが、カレントクロツクの相番号と異なる
クロツク信号値が入力にある場合には、その後も出力信
号値が変り得るのでNLEVT2へ書込み特別に管理する。

まず、122−２のNLEVT2のイベントを122−１のNLEVT1へ
移す。そして、NLEVT1からイベントを取出し、これを基
にテーブル124から対応するエントリを読出す。そし
て、第１と第２入力先アドレスをもとにテーブル124か
ら入力値を読出し、入力値がクロツク信号値であれば第
14図に示したように値‘0'あるいは‘1'に変換後、ラツ
チの論理演算を行う。

出力値が変化すれば、新しい値をテーブル124に書込
み、更に、出力先アドレスをGEVT2へ書込む。

次に、出力値が変化しない場合で、かつカレントクロツ
クの相番号と同じクロツク信号値が入力にある場合は自
イベントをLEVT2へ書込む。これは、カレントクロツク
の立上げによつて出力値が変わる可能性があるため、LE
VT2へ書込んでおきステツプ９で再度評価する。次に、
出力値の変化に関係なく、カレントクロツクの相番号と
異なるクロツク信号値が入力にある場合は再び自イベン
トをNLEVT2へ書き込む。

そして、NLEVT1が空になるまで上記一連の処理を繰返し
て終了する。

ステツプ6:ラツチイベントのシミユレーシヨン（図中の
107）ステツプ５で用いた第11図の処理フローと同様である
が、以下の点が異なる。即ち、第11図に於いて、図中の
170と171が不要となり、172〜173のNLEVT1がLEVT1とな
る。

ステツプ7:相番号ｍのクロツクの立下げカレントクロツク125に、第７図（ｃ）に示したような
クロツク相番号m,クロツク反転有りのクロツク信号値を
セツトする。

ステツプ8:ゲートシミユレーシヨン（図中の109）ステツプ４で用いた第10図の処理フローと同様である
が、以下の点が異なる。即ち、第10図の156のLEVT1がLE
VT2となる。

ステツプ9:ラツチシミユレーシヨン（図中の110）第12図に処理フローを示すが、第11図と基本的に同じで
あり、以下の点が異なる。即ち、第12図ではイベントテ
ーブル間でのイベントの移動がなく、LEVT2から直接イ
ベントを取出す。また、第11図の178と179の処理はカレ
ントクロツクの相番号ｍの立上げと立下げを終了したの
で不要となる。

次に、上記ステツプ１〜９のうち、代表的な処理である
ステツプ４のゲートイベントシミユレーシヨンの処理を
ベクトル処理によつて一括高速処理する場合の一実施例
を詳細に説明する。

第15図は本発明の一実施例であるハードウエア構成の概
要を示す。図中、１は主記憶、２はスカラ処理装置、３
はベクトル処理装置、４はバツフア記憶、５は命令バツ
フア、６は命令デコーダ、７は演算処理部、７−１は汎
用レジスタ、７−２は浮動小数点レジスタ、８は命令制
御部、８−１は命令バツフア、８−２は命令デコーダ、
９はアクセス制御部、９−１は主記憶１へアクセスする
際のアドレス情報を格納するアドレスレジスタ群、９−
２はロード処理部、９−３はストア処理部、10はベクト
ルレジスタ部、10−１はスカラレジスタ群、10−２はベ
クトルレジスタ群、10−２はマスクレジスタ群、11は演
算処理部、11−１は演算器群、11−２はシミユレーシヨ
ン専用演算器である。

第16図はベクトル命令の処理の流れを示す図であり、第
15図は関連させ処理の流れを説明する。ベクトル命令を
実行するための前処理をスカラ命令を用いて行う。この
前処理としては、汎用レジスタ７−１を介したアドレス
レジスタ群９−１へのアドレス情報のセツト、また、浮
動小数点レジスタ７−２を介したスカラレジスタ群10−
１へのスカラデータのセツト等がある。

次に、命令デコーダ６がEXVP命令を解読すると、命令制
御部８にベクトル命令列の処理開始の起動をかける。命
令制御８は、EXVP命令で指定されたベクトル命令列をバ
ツフア記憶を介して命令バツフア８−１に読出す。そし
て、命令バツフア８−１からベクトル命令を順次読出し
て命令デコーダ８−２で解読し、主記憶１からのベクト
ルデータの読出し／書込み処理を行うアクセス制御部9,
ベクトルレジスタ，スカラレジスタ，マスクレジスタへ
のデータの書込み／読出しを行うベクトルレジスタ部1
0,ベクトルレジスタ部10から供給されるデータに対して
演算を施す演算処理部11へ必要な解読情報を転送してベ
クトル命令を処理する。

なお、ベクトル命令はベクトル処理装置３で実行し、ス
カラ命令はスカラ処理装置２で実行し、ベクトル命令を
ベクトル処理装置３で実行している間に、スカラ処理装
置２は独立にスカラ命令を実行できる。

第17図は、第15図のハードウエア構成に基づき、前述の
ステツプ４のゲートイベントシミユレーシヨンの処理を
第10図の処理フローに基づきベクトル命令に展開した場
合を示している。図中、１は主記憶、120−１〜２はゲ
ートイベントテーブル、121−１はラツチイベントテー
ブル、123−２は多重クロツクゲートイベントテーブ
ル、124はゲート／ラツチ接続テーブル、OP1〜OP23の各
々はベクトル命令に対応するベクトル演算、VR0〜VR12
はベクトルレジスタ０番〜12番、SR0〜SR1はスカラレジ
スタ０番〜１番、MSR0〜MSR5はマスクレジスタ０番〜５
番である。

以下に処理手順に記す。なお、スカラ処理装置２がベク
トル命令前処理（第16図参照）で、スカラレジスタSR0,
SR1へのスカラデータのセツト、および、アドレスレジ
スタ群９−１へのアドレス情報のセツトを済ませ、EXVP
命令によりOR1〜OR23に対応するベクトル命令列の実行
が開始されるものとする。また、処理するベクトルデー
タの要素数、即ち、GEVT1に書込まれているイベントの
数は前もつて計算されており上記EXVP命令で指定される
ものとする。

まず、OP1でゲートイベントテーブル120−１からゲート
イベントのアドレス（即ちテーブル124の中で自ゲート
イベントに対応するエントリアドレス）を主記憶１から
VR0に指定された要素数だけ順次ロードし、OP2とOP3で
このアドレスをインデツクスとしてテーブル124から対
応する機能・フラグ・信号値、第１と第２の入力先アド
レス，出力先アドレスをVR1〜VR2にロードする。

次に、OP4とOP5で第１と第２入力先アドレスをインデツ
クスとしてテーブル124から第１と第２入力値を各々、V
R3,VR4にロードする。

また、OP6でVR1の内容を４ビツト左シフト（即ち、第７
図に示したようにラツチオペレーシヨンであることを示
すF No.のビツトが再左端に現われる）してVR5に書込
み、OP7がVR5のデータの最左端（先頭）ビツトを調べ、
‘1'ならばMSROの対応する要素を‘1',‘0'ならばMSRO
の対応する要素を‘0'とするマスク情報を生成する。そ
して、OP8でこのMSROのマスク情報をもとにVR0のゲート
イベントアドレスをラツチイベントテーブル121−１に
圧縮ストアする。なお、ここでの圧縮ストアとは、MSRO
で‘1'となつている要素に対応するVSROのゲートイベン
トアドレスのみを主記憶１に規則的に圧縮してストアす
ることである。従つて、OP8でラツチイベントのみが
（前述したように一時的にラツチイベントがゲートイベ
ントテーブルに格納される）ラツチイベントテーブル12
1−１にストアできる。

引続いて、OP9とOP10により、最終的にVR7の左4Bに機能
・フラグ・信号値、右4BにSR0のカレントクロツクをセ
ツトし、OP11とOP12により、最終的にVR9の左4Bに第１
入力値、右4Bに第２入力値をセツトする。そして、上記
でセツトしたVR7とVR9のデータを用いてOP13でゲート演
算をし、結果をVR10へセツトする。

なお、このゲート演算は本発明の特徴であるシミユレー
シヨン専用演算器で実行するが、この演算器については
後で詳細に説明する。

次に、OP14〜OP17を用いて最終的に、出力値が変化し、
かつ、ゲートイベント（ゲート演算をした真のゲートイ
ベント）である要素に対応したマスクが‘1'、その他の
場合のマスクが‘0'となるマスク情報をMSR3にセツトす
る。そしてOP18で、このMSR3のマスク情報をもとに、VR
0のゲートイベントアドレスをインデツクスとしてVR10
の左4Bにセツトした機能・フラグ・信号値（変化した新
しい値）をテーブル124にストアする。なお、マスクの
値が‘0'に対応した要素のストアは抑止する。次に、OP
19で、MSR3のマスク情報をもとに、VR2の右4Bの出力先
アドレスをゲートイベントテーブル120−２に圧縮スト
アする。

引続いて、OP20〜OP23を用いて、最終的に、入力にクロ
ツク信号値が２個あり、かつ、ゲートイベント（ゲート
演算をした真のゲートイベント）である場合に対応する
要素の、VR0のゲートイベントアドレスのみを、多重ク
ロツクゲートイベントテーブル123−２へ圧縮ストアす
る。以上でOP1〜OP23に対応したベクトル命令列の処理
が終了する。

第18図はシミユレーシヨン専用演算器の構成図である。
図中、300,301,307〜312,317はレジスタ、302はゲート
演算回路、303〜304は信号値変換回路、305はラツチ演
算回路、306はフラグ（FL₀〜₂）作成回路、313,316はセ
レクタ、314は比較回路、315はANDゲートである。２つ
のベクトルレジスタVRからデータをパイプライン制御に
基づき順次読出して入力レジスタにセツトする。レジス
タ300のうち、、FNは第７図（ｅ）で示した機能、FLは
第７図（ｄ）で示したフラグ、VALは第７図（ｃ）で示
した信号値、CCは第７図（ｃ）で示したクロツク信号値
と同一形式で表現されるカレントクロツクであり、ま
た、レジスタ301の第１入力値，第２入力値はともに第
７図（ｃ）で示した信号値と同一形式で表現されるもの
とする。ゲート演算回路302へは第１入力値，第２入力
値，カレントクロツクCC,機能FNのうちFN₁〜₃を入力
し、FN₁〜₃で指定されるオペレーシヨンを行い、結果
（即ちゲートの出力値）を第７図（ｃ）で示した信号値
と同一形式でレジスタ310に出力する。基本的なオペレ
ーシヨンの例としては第13図に示したようなものがあ
る。

信号値変換回路303,304へは、各々第１入力値，第２入
力値と、カレントクロツクCCを入力し、第14図で示した
ように、クロツク信号値をもつ入力値を信号値‘0'ある
いは‘1'に変換してラツチ演算回路305へ出力する。ラ
ツチ演算回路311は変換回路303,304の出力とFN₁〜₃を入
力し、FN₁〜₃で指定されるオペレーシヨンを行い、結果
（即ちゲートの出力値）を第７図（ｃ）で示した信号値
と同一形式でレジスタ311に出力する。

フラグ作成回路306は、フラグのFN₀〜₂を作成する回路
であり、第1,第２入力値とカレントクロツクCCを入力
し、第７図（ｄ）に示したように値を決定し、結果をレ
ジスタ312へ出力する。

また、FN₀〜₃，FL₃，VAL₀〜₇を、各々、レジスタ307〜3
09へセツトする。以上がステージ１の処理であり、ステ
ージ２の処理は以下のようになる。セレクタ313によ
り、レジスタ307の先頭ビツト（即ち、‘1'の時ラツチ
オペレーシヨン、‘0'のときゲートオペレーシヨン）の
値を選択信号として、レジスタ310にセツトされたゲー
トの出力値とレジスタ311にセツトされたラツチの出力
値のどちらか一方を選択して比較回路314に入力し、ま
た、比較回路314のもう一方の入力に、レジスタ309にセ
ツトされた演算前の信号値（出力値）を入力し、両者の
値を比較して不一致ならば‘1'をANDゲート315へ出力す
る。ANDゲート315のもう一方の入力にはレジスタ308の
値（即ち、信号値の更新の可／否を指定し、‘1'のとき
更新可、‘0'のとき更新不可）を入力し、両者の値が共
に‘1'であれば、ANDゲート315から‘1'を出力し、セレ
クタ316を介してセレクタ313から出力される演算後の新
しい信号値を317のVALへセツトする。両者の値が共に
‘1'でなければ、レジスタ309へセツトされている演算
前の信号値をレジスタ317のVALへセツトする。並行し
て、レジスタ307,308,312の値を各々、そのままレジス
タ317のFN,FL,FL₃，FL_0-2へセツトし、また、ANDゲート
315の出力をFLのFL₄にセツトする。なお、フラグFL₃の
使用目的は、論理回路の中のある特定の素子を入力値に
関係なく特定の値に設定したいような処理（例えば、論
理の診断シミユレーシヨン等）のためである。本演算器
の実施例では２つのステージに分割した場合を示した
が、これに限ることはない。一般的には多数のステージ
に分割して各ステージ毎にパイプライン処理が可能なよ
うに構成することが望ましい。

〔発明の効果〕

以上説明したように、本発明によれば、クロツク同期・
遅延時間ゼロのイベント駆動方式に基づく論理シミユレ
ーシヨン処理に於いて、クロツク信号の立上り／立下り
に伴つて発生するイベントのうち、実際の論理動作に影
響を与えない無効なイベント発生を極力抑止させること
によつて、さらに、上記の論理シミユレーシヨン処理を
高度にベクトル処理化し、論理シミユレーシヨン特有の
処理部分を専用に行う専用ベクトル命令を新設して既存
ベクトル命令列に混在させて処理させることによつて、
論理シミユレーシヨンを効率良く高速化することが可能
であり、汎用プロセツサ（スカラプロセツサ）を利用す
る現存のソフトウエア論理シミユレーシヨンよりもはる
かに早いシミユレーシヨン速度を実現できる。

【図面の簡単な説明】

第１図は論理回路の例を示す図、第２図はクロツク信号
のタイムチヤート図、第３図は第１図の論理回路を従来
のシミユレーシヨン方式で行つた場合のイベント発生状
況図、第４図は本発明の特徴であるクロツクイベント抑
止を行つた場合のイベント発生状況部、第５図，第６図
は本発明に基づくシミユレーシヨン処理を説明するため
の概略処理フロー図、第７（ａ）〜（ｅ）図は、本発明
で用いるゲート／ラツチ接続テーブルの各構成要素の例
を示す図、第８図，第９（ａ）〜（ｂ）図は、第１図の
論理回例に対応するゲート／クラツチ接続テーブルを示
す図、第10図は第５図に示す本発明に基づくシミユレー
シヨン処理のうち、ゲートイベントの詳細な処理フロー
図、第11〜第12図はラツチイベントの詳細な処理フロー
図、第13図は本発明の特徴であるクロツク信号値を用い
たゲート演算例を示す図、第14図は本発明の特徴である
クロツク信号値を用いたラツチ演算の前処理で行う入力
値変換を示す図、第15図は本発明の論理シミユレーシヨ
ン装置の一実施例を示す構成図、第16図は第15図の構成
に基づく一般的なベクトル処理の流れ図、第17−１図，
第17−２図は組み合わさつて第15図の構成に基づいて第
10図のゲートイベントの詳細な処理フローをベクトル命
令に展開した図、第18図は本発明の特徴であるシミユレ
ーシヨン専用演算器の構成図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼嶺美夫東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者長島重夫東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者三善正之神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者風間芳春神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内 (72)発明者木下佳明神奈川県秦野市堀山下１番地株式会社日立製作所神奈川工場内

Claims

【特許請求の範囲】

【請求項１】計算機を用いて論理回路を論理的にシミュ
レートとする論理シミュレーション方法において、前記論理回路を構成する複数の素子のそれぞれに対応し
て、前記複数の素子の出力信号値が周期的に変化するク
ロック信号ｉ（ｉ＝0,1,…ｎ）である場合に、前記出力
信号値をクロック信号値‘Ci'と表現し保持することを
特徴とする論理シミュレーション方法。
【請求項２】請求項１に記載された論理シミュレーショ
ン方法において、（１）前記各素子に対応した論理動作を表す機能、出力
値、前記各素子間の入出力の接続状況、および、前記各
素子のうち入力信号値が変化した素子を示すイベントを
保持し、（２）前記イベントに基づいて、前記接続状態から入力
先素子、出力先素子、機能、および、出力値を読み出
し、（３）前記ステップ（２）で読み出された前記入力先素
子に基づいて前記接続状況から前記イベントの入力信号
値を読み出し、（４）前記ステップ（３）で読み出された前記入力信号
値、前記クロック信号値、および、前記ステップ（２）
で読み出された前記機能に基づいて新しい出力信号値を
求め、（５）前記ステップ（２）で読み出された出力信号値
と、前記ステップ（４）で読み出された出力信号値とを
比較し、（６）前記ステップ（５）の比較結果に基づいて、前記
ステップ（２）で読み出された前記出力先素子をイベン
トとして前記イベントに書き込み、（７）前記ステップ（５）の比較結果に基づいて、前記
ステップ（４）で求められた信号値を前記イベントに対
応する前記出力信号値に書き込むことを特徴とする論理
シミュレーション方法。
【請求項３】請求項１に記載された論理シミュレーショ
ン方法において、前記論理回路が、フリップフロップ、または、ラッチを
有し、前記フリップフロップ、または、ラッチのセット
／リセット条件にクロック信号ｉを用いたクロック同期
回路であって、前記フリップフロップ、または、ラッチ
で囲まれる組み合わせ回路の素子の遅延時間をゼロに設
定して論理的にシミュレートすることを特徴とする論理
シミュレーション方法。
【請求項４】複数の論理ゲートを有する組み合わせ回路
を含み、少なくとも１つの入力信号と、異なった位相の
複数のクロック信号とが入力されるクロック同期回路で
あって、前記複数のクロック信号の立ち上がりまたは立ち下がり
に同期して前記組み合わせ回路の出力信号値を保持する
複数のラッチを有するクロック同期回路における、前記
少なくとも１つのラッチの出力の変化を計算機を用いて
計算する論理シミュレーション方法において、（１）前記複数のクロック信号の極性および位相を決定
し、前記入力信号の初期値、前記複数の論理ゲートのそ
れぞれの論理的な機能、および、前記複数の論理ゲート
のそれぞれと他の論理ゲートまたは複数のクロック信号
源との接続情報とに基づいて、前記複数の論理ゲートの
出力信号値をそれぞれ０、１、複数のクロック信号値の
いずれか１つに決定し、（２）第１相のクロック信号の立ち上がりまたは立ち下
がりに同期する前記複数の論理ゲートのそれぞれの出力
信号値を計算し、その際、複数のクロック信号の立ち上
がりまたは立ち下がり時に対応する複数のサンプリング
時刻中の今回のサンプリング時刻と、前回のサンプリン
グ時刻との間に前記入力信号が変化したかどうかを判定
し、かつ、前記入力信号の変化により影響される可能性
がある論理ゲートのそれぞれについて前記出力信号値を
計算し、（３）前記複数のサンプリング時刻のそれぞれにおける
前記少なくとも１つのラッチの出力を、前記少なくとも
１つのラッチに入力される前記ステップ（２）で計算さ
れた少なくとも１つの論理ゲートの出力信号値から計算
し、その際、前記出力信号値が、前記複数のクロック信
号値の１つである場合に、今回のサンプリング時刻にお
けるクロック信号に基づいて、前記出力信号値を０また
は１の値に変換し、かつ、前記少なくとも１つのラッチ
の機能に基づき、前記少なくとも１つのラッチの出力を
計算し、（４）異なる位相のクロック信号にそれぞれ応答して、
前記ステップ（２）およびステップ（３）を繰り返し、（５）さらに、複数のマシンサイクルにわたって、前記
ステップ（１）、ステップ（２）およびステップ（３）
を繰り返すことを特徴とする論理シミュレーション方
法。
【請求項５】請求項４に記載された論理シミュレーショ
ン方法において、前記ステップ（２）は、さらに、（５）前記入力信号が与えられる前記複数の論理ゲート
の第１の論理ゲートの出力信号値を計算し、かつ、当該
出力信号値を前回のサンプリング時刻に計算された出力
信号値と比較し、（６）前記ステップ（５）の比較結果として不一致が検
出された場合に、前記第１の論理ゲートの出力信号値が入力として与えら
れる前記複数の論理ゲートの第２の論理ゲートの出力信
号値を計算し、かつ、当該出力信号値を前回のサンプリ
ング時刻に計算された出力信号値と比較し、（７）前記ステップ（６）の比較結果として不一致が検
出された場合に、前記第２の論理ゲートの出力信号値が入力として与えら
れる前記複数の論理ゲートの第３の論理ゲートの出力信
号値を計算し、かつ、当該出力信号値を前回のサンプリ
ング時刻に計算された出力信号値と比較し、（８）前記ステップ（７）の比較結果として不一致が検
出される度に、次の前記論理ゲートに対する同様な処理
を続けて実行し、（９）前記ステップ（５），（６）および（７）のそれ
ぞれの比較の際に不一致が検出されなかった場合に、前
記ステップ（６），（７）および（８）の実行を中断す
ることを特徴とする論理シミュレーション方法。