JP2000031271A - 多層配線の半導体装置の製造方法 - Google Patents
多層配線の半導体装置の製造方法Info
- Publication number
- JP2000031271A JP2000031271A JP10193515A JP19351598A JP2000031271A JP 2000031271 A JP2000031271 A JP 2000031271A JP 10193515 A JP10193515 A JP 10193515A JP 19351598 A JP19351598 A JP 19351598A JP 2000031271 A JP2000031271 A JP 2000031271A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- resist
- contact hole
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 リソグラフィ工程において合わせズレが生じ
ても、通常の動作が確保される多層配線の半導体装置の
製造方法を提供するものである。 【解決手段】 基板ウエハ１１上に第１の絶縁膜１２を
堆積し、第１の絶縁膜１２上に第１の絶縁膜１２よりも
エッチングレートの低い第２の絶縁膜１３を堆積し、コ
ンタクト孔を形成し、第１の配線１５を形成する。第１
の配線１５が形成された第２の絶縁膜１３上に第１の絶
縁膜１６を堆積し、前記第１の絶縁膜１６上に第１の絶
縁膜１２よりもエッチングレートの低い第２の絶縁膜１
７を堆積する。第２の絶縁膜１７上にレジスト１８を塗
布し、パターンを形成する。第２の絶縁膜１７をＲＩＥ
によりエッチングし、コンタクト孔を形成する。第１の
絶縁膜１６をＲＩＥによりエッチングし、コンタクト孔
を形成する。レジスト１８を除去し、第２の配線１９を
形成する。
ても、通常の動作が確保される多層配線の半導体装置の
製造方法を提供するものである。 【解決手段】 基板ウエハ１１上に第１の絶縁膜１２を
堆積し、第１の絶縁膜１２上に第１の絶縁膜１２よりも
エッチングレートの低い第２の絶縁膜１３を堆積し、コ
ンタクト孔を形成し、第１の配線１５を形成する。第１
の配線１５が形成された第２の絶縁膜１３上に第１の絶
縁膜１６を堆積し、前記第１の絶縁膜１６上に第１の絶
縁膜１２よりもエッチングレートの低い第２の絶縁膜１
７を堆積する。第２の絶縁膜１７上にレジスト１８を塗
布し、パターンを形成する。第２の絶縁膜１７をＲＩＥ
によりエッチングし、コンタクト孔を形成する。第１の
絶縁膜１６をＲＩＥによりエッチングし、コンタクト孔
を形成する。レジスト１８を除去し、第２の配線１９を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、多層配線層間の絶縁膜を形成した半導体装
置を製造するための方法に関する。
方法に関し、多層配線層間の絶縁膜を形成した半導体装
置を製造するための方法に関する。
【０００２】
【従来の技術】従来技術では、多層配線層間の絶縁膜と
して、エッチング条件に対しエッチングレートに有意差
の少ない絶縁膜を用いている。図２は、従来による多層
配線の半導体装置の製造工程の断面図である。基板ウエ
ハ２１上に第１の酸化シリコン膜２２を堆積する（図２
（ａ））。第１の酸化シリコン膜２２上にレジスト２３
を塗布し、パターンを形成する（図２（ｂ））。エッチ
ングを行い、コンタクト孔を形成する（図２（ｃ））。
レジスト２３を除去し、第１の配線２４を形成する（図
２（ｄ））。第１の配線２４が形成された第１の酸化シ
リコン膜２２上に第２の酸化シリコン膜２５を堆積する
（図２（ｅ））。第２の酸化シリコン膜２５上にレジス
ト２６を塗布し、パターンを形成する（図２（ｆ））。
エッチングを行い、コンタクト孔を形成する。レジスト
２６を除去し、第２の配線２７を形成する。第２の配線
２７は、形成されたコンタクト孔を介して電気的に導通
されるべき下層の第１の配線２４のみと接続される。し
かし、第１の配線２４とパターンにズレが生じてエッチ
ングを行った場合、下層の第１の酸化シリコン膜２２ま
でコンタクト孔が形成される（図２（ｇ））。レジスト
２６を除去し、第２の配線２７を形成すると、下層の基
板ウエハ２１とも電気的に接続される（図２（ｈ））。
して、エッチング条件に対しエッチングレートに有意差
の少ない絶縁膜を用いている。図２は、従来による多層
配線の半導体装置の製造工程の断面図である。基板ウエ
ハ２１上に第１の酸化シリコン膜２２を堆積する（図２
（ａ））。第１の酸化シリコン膜２２上にレジスト２３
を塗布し、パターンを形成する（図２（ｂ））。エッチ
ングを行い、コンタクト孔を形成する（図２（ｃ））。
レジスト２３を除去し、第１の配線２４を形成する（図
２（ｄ））。第１の配線２４が形成された第１の酸化シ
リコン膜２２上に第２の酸化シリコン膜２５を堆積する
（図２（ｅ））。第２の酸化シリコン膜２５上にレジス
ト２６を塗布し、パターンを形成する（図２（ｆ））。
エッチングを行い、コンタクト孔を形成する。レジスト
２６を除去し、第２の配線２７を形成する。第２の配線
２７は、形成されたコンタクト孔を介して電気的に導通
されるべき下層の第１の配線２４のみと接続される。し
かし、第１の配線２４とパターンにズレが生じてエッチ
ングを行った場合、下層の第１の酸化シリコン膜２２ま
でコンタクト孔が形成される（図２（ｇ））。レジスト
２６を除去し、第２の配線２７を形成すると、下層の基
板ウエハ２１とも電気的に接続される（図２（ｈ））。
【０００３】
【発明が解決しようとする課題】このように多層配線層
間の絶縁膜としてエッチングレートに有意差の少ない絶
縁膜を用いた多層配線の半導体装置の製造方法では、コ
ンタクト孔形成のためのリソグラフィで電気的に導通さ
れるべき下層の配線金属に対して合わせズレを起こしエ
ッチングを行った場合、さらに下層の絶縁膜までコンタ
クト孔が形成され、通常電気的に導通してはならない配
線と配線、または配線と基板ウエハが導通するという問
題が起こる。本発明の目的は、リソグラフィでの合わせ
ズレが起きても通常の動作が確保される多層配線の半導
体装置の製造方法を提供するものである。
間の絶縁膜としてエッチングレートに有意差の少ない絶
縁膜を用いた多層配線の半導体装置の製造方法では、コ
ンタクト孔形成のためのリソグラフィで電気的に導通さ
れるべき下層の配線金属に対して合わせズレを起こしエ
ッチングを行った場合、さらに下層の絶縁膜までコンタ
クト孔が形成され、通常電気的に導通してはならない配
線と配線、または配線と基板ウエハが導通するという問
題が起こる。本発明の目的は、リソグラフィでの合わせ
ズレが起きても通常の動作が確保される多層配線の半導
体装置の製造方法を提供するものである。
【０００４】
【課題を解決するための手段】この発明による多層配線
の半導体装置の製造方法は、基板ウエハ上に第１の絶縁
膜を堆積する工程と、第１の絶縁膜上に前記第１の絶縁
膜よりもエッチングレートの低い第２の絶縁膜を堆積す
る工程と、前記第２の絶縁膜上にレジストを塗布し、パ
ターンを形成する工程と、第１および第２の絶縁膜をエ
ッチングし、コンタクト孔を形成する工程と、レジスト
を除去し、第１の配線を形成する工程と、前記第１の配
線が形成された前記第２の絶縁膜上に第３の絶縁膜を堆
積する工程と、前記第３の絶縁膜上にレジストを塗布
し、パターンを形成する工程と、第３の絶縁膜をエッチ
ングし、コンタクト孔を形成する工程と、レジストを除
去し、第２の配線を形成する工程とを備えたことを特徴
としている。
の半導体装置の製造方法は、基板ウエハ上に第１の絶縁
膜を堆積する工程と、第１の絶縁膜上に前記第１の絶縁
膜よりもエッチングレートの低い第２の絶縁膜を堆積す
る工程と、前記第２の絶縁膜上にレジストを塗布し、パ
ターンを形成する工程と、第１および第２の絶縁膜をエ
ッチングし、コンタクト孔を形成する工程と、レジスト
を除去し、第１の配線を形成する工程と、前記第１の配
線が形成された前記第２の絶縁膜上に第３の絶縁膜を堆
積する工程と、前記第３の絶縁膜上にレジストを塗布
し、パターンを形成する工程と、第３の絶縁膜をエッチ
ングし、コンタクト孔を形成する工程と、レジストを除
去し、第２の配線を形成する工程とを備えたことを特徴
としている。
【０００５】また、基板ウエハ上に第１の絶縁膜を堆積
する工程と、第１の絶縁膜上に前記第１の絶縁膜よりも
エッチングレートの低い第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜上にレジストを塗布し、パターン
を形成する工程と、第１および第２の絶縁膜をエッチン
グし、コンタクト孔を形成する工程と、レジストを除去
し、第１の配線を形成する工程と、前記第１の配線が形
成された前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第３の絶縁膜上に前記第３の絶縁膜よりも
エッチングレートの低い第４の絶縁膜を堆積する工程
と、前記第４の絶縁膜上にレジストを塗布し、パターン
を形成する工程と、第４の絶縁膜をエッチングし、コン
タクト孔を形成する工程と、第３の絶縁膜をエッチング
し、コンタクト孔を形成する工程と、レジストを除去
し、第２の配線を形成する工程とを備えたことを特徴と
している。
する工程と、第１の絶縁膜上に前記第１の絶縁膜よりも
エッチングレートの低い第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜上にレジストを塗布し、パターン
を形成する工程と、第１および第２の絶縁膜をエッチン
グし、コンタクト孔を形成する工程と、レジストを除去
し、第１の配線を形成する工程と、前記第１の配線が形
成された前記第２の絶縁膜上に第３の絶縁膜を堆積する
工程と、前記第３の絶縁膜上に前記第３の絶縁膜よりも
エッチングレートの低い第４の絶縁膜を堆積する工程
と、前記第４の絶縁膜上にレジストを塗布し、パターン
を形成する工程と、第４の絶縁膜をエッチングし、コン
タクト孔を形成する工程と、第３の絶縁膜をエッチング
し、コンタクト孔を形成する工程と、レジストを除去
し、第２の配線を形成する工程とを備えたことを特徴と
している。
【０００６】また、前記第３の絶縁膜をエッチングし、
コンタクト孔を形成する工程は、前記第２の絶縁膜上で
止まることを特徴としている。この発明によれば、多層
配線層間の絶縁膜の形成において、第１の絶縁膜を堆積
後、コンタクトエッチング条件に対し第１の絶縁膜より
もエッチングレートの低い第２の絶縁膜を堆積すること
によって、リソグラフィでの合わせズレが起きた場合で
も、さらに下層の絶縁膜までエッチングされることを防
止できるため、通常の動作が確保された多層配線の半導
体装置ができる。
コンタクト孔を形成する工程は、前記第２の絶縁膜上で
止まることを特徴としている。この発明によれば、多層
配線層間の絶縁膜の形成において、第１の絶縁膜を堆積
後、コンタクトエッチング条件に対し第１の絶縁膜より
もエッチングレートの低い第２の絶縁膜を堆積すること
によって、リソグラフィでの合わせズレが起きた場合で
も、さらに下層の絶縁膜までエッチングされることを防
止できるため、通常の動作が確保された多層配線の半導
体装置ができる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明の第１の実施の形態による
多層配線の半導体装置の製造工程を示す断面図である。
基板ウエハ１１上に第１の絶縁膜である酸化シリコン膜
１２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法等により堆積し、酸化シリコン膜
１２上に第２の絶縁膜である窒化シリコン膜１３をプラ
ズマＣＶＤ法等により堆積する（図１（ａ））。窒化シ
リコン膜１３上にレジスト１４を塗布し、パターンを形
成する（図１（ｂ））。ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）により窒化シリコン膜１３のエ
ッチングを行う（図１（ｃ））。次に、ＲＩＥにより酸
化シリコン膜１２のエッチングを行う（図１（ｄ））。
レジスト１４を除去し、第１のアルミ配線１５をスパッ
タリング等により形成する（図１（ｅ））。配線は、ア
ルミニウム以外にもタングステン等である導電体であれ
ば何でもよい。第１のアルミ配線１５が形成された窒化
シリコン膜１３上に、第３の絶縁膜である酸化シリコン
膜１６をＣＶＤ法等により堆積する（図１（ｆ））。酸
化シリコン膜１６上にレジスト１８を塗布し、パターン
を形成する（図１（ｇ））。ＲＩＥによ酸化シリコン膜
１６のエッチングを行う（図１（ｈ））。下層の第２の
絶縁膜である窒化シリコン膜１３にはコンタクト孔が形
成されない。レジスト１８を除去する。第２のアルミ配
線１９をスパッタリング等により形成する（図１
（ｉ））。図１（ｇ）において、導通させるべき下層の
第１のアルミ配線１５とパターンに合わせズレが生じて
いる。
て説明する。図１は、本発明の第１の実施の形態による
多層配線の半導体装置の製造工程を示す断面図である。
基板ウエハ１１上に第１の絶縁膜である酸化シリコン膜
１２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法等により堆積し、酸化シリコン膜
１２上に第２の絶縁膜である窒化シリコン膜１３をプラ
ズマＣＶＤ法等により堆積する（図１（ａ））。窒化シ
リコン膜１３上にレジスト１４を塗布し、パターンを形
成する（図１（ｂ））。ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）により窒化シリコン膜１３のエ
ッチングを行う（図１（ｃ））。次に、ＲＩＥにより酸
化シリコン膜１２のエッチングを行う（図１（ｄ））。
レジスト１４を除去し、第１のアルミ配線１５をスパッ
タリング等により形成する（図１（ｅ））。配線は、ア
ルミニウム以外にもタングステン等である導電体であれ
ば何でもよい。第１のアルミ配線１５が形成された窒化
シリコン膜１３上に、第３の絶縁膜である酸化シリコン
膜１６をＣＶＤ法等により堆積する（図１（ｆ））。酸
化シリコン膜１６上にレジスト１８を塗布し、パターン
を形成する（図１（ｇ））。ＲＩＥによ酸化シリコン膜
１６のエッチングを行う（図１（ｈ））。下層の第２の
絶縁膜である窒化シリコン膜１３にはコンタクト孔が形
成されない。レジスト１８を除去する。第２のアルミ配
線１９をスパッタリング等により形成する（図１
（ｉ））。図１（ｇ）において、導通させるべき下層の
第１のアルミ配線１５とパターンに合わせズレが生じて
いる。
【０００８】第１の絶縁膜である酸化シリコン膜１２上
に第２の絶縁膜である窒化シリコン膜１３を堆積するこ
とにより、窒化シリコン膜１３上に堆積した第３の絶縁
膜である酸化シリコン膜１６をエッチングした時、下層
の窒化シリコン膜１３までエッチングされず、コンタク
ト孔が形成されないため、通常電気的に導通されない基
板ウエハ１１との導通を防ぐことができ、通常の動作を
確保できる。また、配線と配線の幅を狭くできるので、
微細配線加工が可能となり、チップサイズを小さくでき
る。
に第２の絶縁膜である窒化シリコン膜１３を堆積するこ
とにより、窒化シリコン膜１３上に堆積した第３の絶縁
膜である酸化シリコン膜１６をエッチングした時、下層
の窒化シリコン膜１３までエッチングされず、コンタク
ト孔が形成されないため、通常電気的に導通されない基
板ウエハ１１との導通を防ぐことができ、通常の動作を
確保できる。また、配線と配線の幅を狭くできるので、
微細配線加工が可能となり、チップサイズを小さくでき
る。
【０００９】また、本発明による第２の実施の形態によ
る半導体装置の製造工程について説明する。第３の絶縁
膜である酸化シリコン膜１６を、第１のアルミ配線１５
が形成された第２の絶縁膜である窒化シリコン膜１３上
に堆積する工程（図１（ｆ））までは、第１の実施の形
態による半導体装置の製造工程と同様である。
る半導体装置の製造工程について説明する。第３の絶縁
膜である酸化シリコン膜１６を、第１のアルミ配線１５
が形成された第２の絶縁膜である窒化シリコン膜１３上
に堆積する工程（図１（ｆ））までは、第１の実施の形
態による半導体装置の製造工程と同様である。
【００１０】第３の絶縁膜である酸化シリコン膜上に第
４の絶縁膜である窒化シリコン膜をプラズマＣＶＤ法等
により堆積する。第４の絶縁膜である窒化シリコン膜上
にレジストを塗布し、パターンを形成する。ＲＩＥによ
り第４の絶縁膜である窒化シリコン膜のエッチングを行
う。ＲＩＥにより第３の絶縁膜である酸化シリコン膜の
エッチングを行う。下層の第２の絶縁膜である第２の窒
化シリコン膜にはコンタクト孔が形成されない。レジス
トを除去する。第２のアルミ配線をスパッタリング等に
より形成する。
４の絶縁膜である窒化シリコン膜をプラズマＣＶＤ法等
により堆積する。第４の絶縁膜である窒化シリコン膜上
にレジストを塗布し、パターンを形成する。ＲＩＥによ
り第４の絶縁膜である窒化シリコン膜のエッチングを行
う。ＲＩＥにより第３の絶縁膜である酸化シリコン膜の
エッチングを行う。下層の第２の絶縁膜である第２の窒
化シリコン膜にはコンタクト孔が形成されない。レジス
トを除去する。第２のアルミ配線をスパッタリング等に
より形成する。
【００１１】第１の絶縁膜である酸化シリコン膜上に第
２の絶縁膜である窒化シリコン膜を堆積することによ
り、第３および第４の絶縁膜を各々エッチングした時、
下層の第２の窒化シリコン膜までエッチングされず、コ
ンタクト孔が形成されないため、通常電気的に導通され
ない基板ウエハとの導通を防ぐことができ、通常の動作
を確保できる。また、配線と配線の幅を狭くできるの
で、微細配線加工が可能となり、チップサイズを小さく
できる。
２の絶縁膜である窒化シリコン膜を堆積することによ
り、第３および第４の絶縁膜を各々エッチングした時、
下層の第２の窒化シリコン膜までエッチングされず、コ
ンタクト孔が形成されないため、通常電気的に導通され
ない基板ウエハとの導通を防ぐことができ、通常の動作
を確保できる。また、配線と配線の幅を狭くできるの
で、微細配線加工が可能となり、チップサイズを小さく
できる。
【００１２】本発明による第２の実施の形態において、
酸化シリコン膜上に窒化シリコン膜を堆積する工程を繰
り返すことによって、さらに多層配線の半導体装置を作
ることができる。通常電気的に導通されない下層の配線
との導通を防ぐことができ、通常の動作を確保できる。
酸化シリコン膜上に窒化シリコン膜を堆積する工程を繰
り返すことによって、さらに多層配線の半導体装置を作
ることができる。通常電気的に導通されない下層の配線
との導通を防ぐことができ、通常の動作を確保できる。
【００１３】
【発明の効果】本発明によれば、第１の絶縁膜を堆積
後、コンタクトエッチング条件に対し第１の絶縁膜より
もエッチングレートの低い第２の絶縁膜を堆積し、第２
の絶縁膜および第１の絶縁膜を各々エッチングすること
により、下層の絶縁膜までコンタクト孔が形成されず、
通常電気的に導通されない下層の配線または基板ウエハ
との導通を防ぐことができ、通常の動作が確保された半
導体装置ができる。
後、コンタクトエッチング条件に対し第１の絶縁膜より
もエッチングレートの低い第２の絶縁膜を堆積し、第２
の絶縁膜および第１の絶縁膜を各々エッチングすること
により、下層の絶縁膜までコンタクト孔が形成されず、
通常電気的に導通されない下層の配線または基板ウエハ
との導通を防ぐことができ、通常の動作が確保された半
導体装置ができる。
【図１】本発明による多層配線の半導体装置の製造工程
の断面図
の断面図
【図２】従来技術による多層配線の半導体装置の製造工
程の断面図
程の断面図
【符号の説明】 １１…基板ウエハ １２、１６…酸化シリコン膜 １３…窒化シリコン膜 １４、１７…レジスト １５…第１のアルミ配線 １８…第２のアルミ配線 ２１…基板ウエハ ２２…第１の酸化シリコン膜 ２３、２６…レジスト ２４…第１のアルミ配線 ２５…第２の酸化シリコン膜 ２７…第２のアルミ配線
Claims (3)
- 【請求項１】 基板ウエハ上に第１の絶縁膜を堆積する
工程と、 第１の絶縁膜上に前記第１の絶縁膜よりもエッチングレ
ートの低い第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上にレジストを塗布し、パターンを形
成する工程と、 第２の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 第１の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 レジストを除去し、第１の配線を形成する工程と、 前記第１の配線が形成された前記第２の絶縁膜上に第３
の絶縁膜を堆積する工程と、 前記第３の絶縁膜上にレジストを塗布し、パターンを形
成する工程と、 第３の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 レジストを除去し、第２の配線を形成する工程とを備え
たことを特徴とする多層配線の半導体装置の製造方法。 - 【請求項２】 基板ウエハ上に第１の絶縁膜を堆積する
工程と、 第１の絶縁膜上に前記第１の絶縁膜よりもエッチングレ
ートの低い第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上にレジストを塗布し、パターンを形
成する工程と、 第２の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 第１の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 レジストを除去し、第１の配線を形成する工程と、 前記第１の配線が形成された前記第２の絶縁膜上に第３
の絶縁膜を堆積する工程と、 前記第３の絶縁膜上に前記第３の絶縁膜よりもエッチン
グレートの低い第４の絶縁膜を堆積する工程と、 前記第４の絶縁膜上にレジストを塗布し、パターンを形
成する工程と、 第４の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 第３の絶縁膜をエッチングし、コンタクト孔を形成する
工程と、 レジストを除去し、第２の配線を形成する工程とを備え
たことを特徴とする多層配線の半導体装置の製造方法。 - 【請求項３】 前記第３の絶縁膜をエッチングし、コン
タクト孔を形成する工程は、前記第２の絶縁膜上で止ま
ることを特徴とする請求項１または請求項２記載の多層
配線の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193515A JP2000031271A (ja) | 1998-07-09 | 1998-07-09 | 多層配線の半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193515A JP2000031271A (ja) | 1998-07-09 | 1998-07-09 | 多層配線の半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031271A true JP2000031271A (ja) | 2000-01-28 |
Family
ID=16309357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193515A Pending JP2000031271A (ja) | 1998-07-09 | 1998-07-09 | 多層配線の半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-07-09 JP JP10193515A patent/JP2000031271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04290232A (ja) | 溝埋込み配線形成方法 | |
| KR900001834B1 (ko) | 반도체장치의 제조방법 | |
| US4855252A (en) | Process for making self-aligned contacts | |
| JPH04290249A (ja) | 半導体装置の製造方法 | |
| JP2000031271A (ja) | 多層配線の半導体装置の製造方法 | |
| US6352919B1 (en) | Method of fabricating a borderless via | |
| KR100514523B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20040057517A (ko) | 듀얼 다마신 패턴 형성 방법 | |
| JPH0856024A (ja) | 集積回路の製造方法 | |
| JPH05226475A (ja) | 半導体装置の製造方法 | |
| JPH08274098A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR950011554B1 (ko) | 다층금속배선형성방법 | |
| JPH08330422A (ja) | 半導体装置およびその製造方法 | |
| JP2636753B2 (ja) | 半導体装置の製造方法 | |
| JPH06349828A (ja) | 集積回路装置の製造方法 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPH0555385A (ja) | 半導体装置の製造方法 | |
| KR20040022597A (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
| JPH0488634A (ja) | 薄膜配線の形成方法 | |
| JP2001127154A (ja) | 半導体装置の製造方法 | |
| JPH08213395A (ja) | 半導体装置の製造方法 | |
| KR20040057518A (ko) | 듀얼 다마신 패턴 형성 방법 | |
| JPH10256234A (ja) | 多層配線の製作方法 | |
| JPH05206285A (ja) | 多層配線形成方法 | |
| JPS61288445A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |