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JP2000031273A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2000031273A
JP2000031273A JP10197753A JP19775398A JP2000031273A JP 2000031273 A JP2000031273 A JP 2000031273A JP 10197753 A JP10197753 A JP 10197753A JP 19775398 A JP19775398 A JP 19775398A JP 2000031273 A JP2000031273 A JP 2000031273A
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JP
Japan
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film
opening
semiconductor substrate
substrate
contact
Prior art date
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Pending
Application number
JP10197753A
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English (en)
Inventor
Hideomi Shintaku
秀臣 新宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to TW088110064A priority patent/TW425594B/zh
Priority to EP99112729A priority patent/EP0973194A1/en
Priority to KR1019990028016A priority patent/KR20000011641A/ko
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Abstract

(57)【要約】 （修正有） 【課題】 コンタクト部においてリーク電流が抑制され
た半導体装置、特にメモリ回路において良好なホールド
特性を有する半導体装置を提供する。 【解決手段】 半導体基板上の第１層間膜５に、ＣＶＤ
膜からなるサイドウォール８を有するコンタクトホール
９が形成され、このコンタクトホール９に導電性材料が
埋め込まれて半導体基板表面とのコンタクトが形成され
ている半導体装置の製造方法において、この層間膜に、
半導体基板表面が露出しないように開口部１９を設ける
工程と、この開口部の内表面を含む領域上にＣＶＤ膜を
形成する工程と、この開口部底部のＣＶＤ膜をエッチバ
ックするとともに開口部下部の層間膜５を半導体基板表
面が露出するように除去する工程と、この開口部を導電
性材料１６により埋め込む工程を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に微細なコンタクトを有する半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化にともない、
半導体基板上の拡散層領域も微細化され、このような微
細な拡散層と電極とを電気的に接続するためのコンタク
トもますます微細化する傾向にある。
【０００３】従来、コンタクトの形成のためには、半導
体基板上に形成された層間膜に拡散層に達するようにコ
ンタクトホールを形成し、このコンタクトホールに導電
性材料を埋め込んでコンタクトを形成していた。しか
し、コンタクトホールの微細化にともない、特に内径が
１μｍ以下においてはパターニングが著しく困難とな
る。そのため、コンタクトホールを予め大きめに形成し
た後、その内壁にＣＶＤ（Chemical Vapor Depositio
n）により酸化珪素等の絶縁材料からなるサイドウォー
ルを形成してコンタクトホールを微細化する方法が一般
に用いられている。
【０００４】以下、従来の方法を、ＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）におけるメモリセル部の
スタック型キャパシタの形成を例として図７及び図８を
参照して説明する。
【０００５】まず、図７（ａ）に示すように、シリコン
酸化膜からなる素子分離領域２が所定の領域に形成され
た半導体基板１上に、熱酸化法などによりゲート酸化膜
（不図示）を形成した後、不純物導入多結晶シリコン膜
５を全面に形成しパターニングを行ってゲート電極３を
形成する。
【０００６】続いて、図７（ｂ）に示すように、イオン
注入により拡散層４を形成した後、全面にＢＰＳＧ膜
（ボロン・リン・シリカ・ガラス膜）等からなる第１の
層間膜５を形成する。
【０００７】次に、図７（ｃ）に示すように、拡散層４
に達するようにビットコンタクトホール６を形成し、続
いて図７（ｄ）に示すように、ビットコンタクトホール
６の内表面を含む第１の層間膜５の表面上に、ＣＶＤに
より絶縁膜７を形成する。このＣＶＤ膜７を、図７
（ｅ）に示すように、エッチバックしてサイドウォール
８を形成する。
【０００８】このサイドウォール８が形成されたビット
コンタクトホール６を埋め込むようにして導電性材料を
パターニング形成し、図７（ｆ）に示すようにビットコ
ンタクト９及びビット線１０を形成する。その後、全面
にＢＰＳＧ膜等の第２の層間膜１１を形成し、その上に
酸化膜１２を形成する（図７（ｇ））。
【０００９】次に、図８（ａ）に示すように、容量コン
タクトホール１３を拡散層４に達するように形成した
後、図８（ｂ）に示すように、容量コンタクトホール１
３の内表面および酸化膜１２の表面上に、ＣＶＤにより
絶縁膜１４を形成する。続いて、このＣＶＤ膜１４を、
図８（ｃ）に示すようにエッチバックしてサイドウォー
ル１５を形成する。
【００１０】このサイドウォール１５が形成されたビッ
トコンタクトホール１３を埋め込むようにして導電性材
料をパターニング形成し、図８（ｄ）に示すように容量
コンタクト１６及び蓄積電極１７を形成する。
【００１１】その後、キャパシタ絶縁膜（不図示）を形
成した後、その上に、プレート電極形成用の不純物導入
多結晶シリコン膜１８を形成し、キャパシタ構造を形成
する。そして、この上に第３の層間膜を形成した後、上
層配線等の他の構成を形成する。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、ＣＶＤ膜からなるサイドウォールが基板表
面に直接接しているため、生成再結合センター（ＧＲセ
ンター）の形成によりリーク電流が発生するという問題
があった。特にメモリ回路の容量コンタクトにおけるリ
ーク電流の発生は、半導体装置の微細化の進展により容
量確保が困難となっている現状において非常に深刻な問
題である。
【００１３】そこで本発明の目的は、コンタクト部にお
いてリーク電流が抑制された半導体装置、特にメモリ回
路において良好なホールド特性を有する半導体装置およ
びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明は、半導体基板上
の層間膜に、ＣＶＤ膜からなるサイドウォールを有する
コンタクトホールが形成され、該コンタクトホールに導
線性材料が埋め込まれて該半導体基板表面とのコンタク
トが形成されている半導体装置の製造方法であって、該
層間膜に、該半導体基板表面が露出しないように異方性
エッチングにより開口部を設ける工程と、該開口部の内
表面を含む領域上にＣＶＤ膜を形成する工程と、該開口
部底部のＣＶＤ膜をエッチバックするとともに該開口部
下部の層間膜を半導体基板表面が露出するように除去す
る工程と、該開口部を導電性材料により埋め込む工程を
有することを特徴とする半導体装置の製造方法に関す
る。
【００１５】また本発明は、半導体基板上の層間膜に、
ＣＶＤ膜からなるサイドウォールを有するコンタクトホ
ールが形成され、該コンタクトホールに導線性材料が埋
め込まれて該半導体基板表面とのコンタクトが形成され
ている半導体装置の製造方法であって、ゲート酸化膜お
よびゲート電極形成後に該半導体基板上に基板保護膜を
形成し、その上に該層間膜を形成する工程と、該層間膜
に、該基板保護膜表面が露出するように異方性エッチン
グにより開口部を設ける工程と、該開口部の内表面を含
む領域上にＣＶＤ膜を形成する工程と、該開口部底部の
ＣＶＤ膜をエッチバックするとともに該開口部下部の該
基板保護膜を半導体基板表面が露出するように除去する
工程と、該開口部を導電性材料により埋め込む工程を有
することを特徴とする半導体装置の製造方法に関する。
【００１６】また本発明は、半導体基板上の層間膜に、
ＣＶＤ膜からなるサイドウォールを有するコンタクトホ
ールが形成され、該コンタクトホールに導線性材料が埋
め込まれて該半導体基板表面とのコンタクトが形成され
ている半導体装置の製造方法であって、該層間膜に、該
半導体基板表面が露出するように異方性エッチングによ
り開口部を設ける工程と、露出した該半導体基板表面に
絶縁膜を形成する工程と、該開口部の内表面を含む領域
上にＣＶＤ膜を形成する工程と、該開口部底部のＣＶＤ
膜をエッチバックするとともに該開口部下部の該絶縁膜
を半導体基板表面が露出するように除去する工程と、該
開口部を導電性材料により埋め込む工程を有することを
特徴とする半導体装置の製造方法に関する。
【００１７】また本発明は、半導体基板上の層間膜に、
ＣＶＤ膜からなるサイドウォールを有するコンタクトホ
ールが形成され、該コンタクトホールに導線性材料が埋
め込まれて該半導体基板表面とのコンタクトが形成され
ている半導体装置であって、該サイドウォール底部が該
半導体基板表面に接していないことを特徴とする半導体
装置に関する。
【００１８】また本発明は、半導体基板上の層間膜に、
ＣＶＤ膜からなるサイドウォールを有するコンタクトホ
ールが形成され、該コンタクトホールに導線性材料が埋
め込まれて該半導体基板表面とのコンタクトが形成され
ている半導体装置であって、該サイドウォール底部が該
半導体基板上の基板保護膜と接し、該半導体基板表面に
接していないことを特徴とする半導体装置に関する。
【００１９】上記の本発明の各製造方法においては、前
記層間膜上に前記導電性材料からなる膜を形成した後
に、前記開口部を形成してもよい。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を、Ｄ
ＲＡＭにおけるメモリセル部のスタック型キャパシタの
形成を例として説明する。
【００２１】第１の実施の形態 まず、図１（ａ）に示すように、半導体基板１上にＭＯ
Ｓトランジスタが形成され、その上に層間膜が形成され
た構成を作製する。この構成は、前述の図７（ｇ）に示
す構成と同様にして作製される。図１（ａ）中、符号２
は素子分離領域、符号３はゲート電極、符号４は拡散
層、符号５は第１の層間膜、符号は８はＣＶＤ膜からな
るサイドウォール、符号９はビットコンタクト、符号１
０はビット線、符号１１は第２の層間膜、符号１２は酸
化膜である。
【００２２】なお、第１及び第２の層間膜はＢＰＳＧ膜
等からなり、それぞれ厚さ２５０ｎｍ〜４０００ｎｍ、
２００ｎｍ〜４０００ｎｍ程度にＣＶＤ等の方法で形成
される。また、絶縁膜１２は、キャパシタ絶縁膜形成時
に蓄積電極上の自然酸化膜を除去するウェットエッチン
グのストッパーとして設けられるものであり、ＮＳＧ膜
等を用いてＣＶＤ等の方法で厚さ４００ｎｍ〜５００ｎ
ｍ程度に形成される。実施例１としては第１の層間膜お
よび第２の層間膜のいずれもＢＰＳＧ膜で構成し、とも
に厚さを３００ｎｍとした。また、絶縁膜１２はＮＳＧ
膜で構成し、その厚さを約４５０ｎｍとした。
【００２３】次に、図１（ｂ）に示すように、開口部１
９を拡散層４の上部に、異方性エッチングにより絶縁膜
１２並びに第１及び第２の層間膜を除去して形成する。
実施例１としては、開口部の内径を０．３５μｍとし
た。
【００２４】このような開口部１９の形成の際、半導体
基板表面が露出する前にエッチングを終了することが必
要である。この開口部１９の深さ、すなわち半導体基板
表面から開口部１９の底面までの絶縁膜の厚さ（以下
「残膜厚」という。）は、後に形成するサイドウォール
が基板表面に接することがなくリーク電流が抑制できれ
ば特に制限はない。但し、層間膜の厚さの制御精度を考
慮すると、この残膜厚は２００ｎｍ以上が好ましい。ま
た、この残膜厚の上限は、後述のサイドウォール形成後
に基板表面を露出させる際、良好にエッチングが実施で
きれば特に制限はないが、５００ｎｍ以下であることが
好ましく、より好ましくは３００ｎｍ以下である。エッ
チングにおける開口部１９の深さの制御は、例えば、ド
ライエッチングのエッチングレートと層間膜の膜厚を考
慮してエッチングの時間を決定することで行うことがで
きる。具体的条件の例としては、ＣＦ4：１０〜１００s
ccm、例えば３０sccm、ＣＨＦ3：１０〜１００sccm、例
えば３０sccm、ガス圧力：１０〜１００mTorr、パワ
ー：１ｋＷ〜２ｋＷである。
【００２５】次に、図１（ｃ）に示すように、開口部１
９の内表面および酸化膜１２の表面上に、ＣＶＤにより
酸化珪素等からなる絶縁膜１４を厚さ５０ｎｍ〜１５０
ｎｍ程度に形成する。このＣＶＤ絶縁膜１４としては、
ＴＥＯＳ ＮＳＧ膜やＨＴＯ膜を用いることができる。
続いて、図１（ｄ）に示すように、異方性エッチングに
よりこのＣＶＤ膜１４をエッチバックしてサイドウォー
ル２０を形成するとともに、開口部１９下部の第１の層
間膜およびゲート酸化膜もエッチング除去して半導体基
板表面を露出させる。実施例１として、最終的に容量コ
ンタクトホールの内径が０．２μｍとなるようにした。
具体的なエッチング条件の例としては、ＣＦ4：１０〜
１００sccm、例えば３０sccm、ＣＨＦ3：１０〜１００s
ccm、例えば３０sccm、ガス圧力：１００〜１０００mTo
rr、パワー：５００Ｗ〜２ｋＷである。
【００２６】次いで、このようにサイドウォール２０が
形成された容量コンタクトホールを埋め込むようにして
不純物導入多結晶シリコン等の導電性材料をパターニン
グ形成し、図１（ｅ）に示すように容量コンタクト１６
及び蓄積電極１７を形成する。
【００２７】その後、キャパシタ絶縁膜（不図示）を形
成した後、その上に、プレート電極形成用の不純物導入
多結晶シリコン膜１８を形成し、図１（ｆ）に示すよう
にキャパシタ構造を形成する。そして、この上に第３の
層間膜を形成した後、上層配線等の他の構成を形成す
る。
【００２８】以上のようにして作製したキャパシタ構造
を有するメモリ回路のホールド特性を図６に示す。Fail
Bit発生数は、ある特定時間までに発生した１ＭBit中
のFail Bit数を表す。
【００２９】第２の実施の形態 まず、図２（ａ）に示すように、ＭＯＳトランジスタが
形成された半導体基板１上にＮＳＧ膜（ノンドープ・シ
リカ・ガラス膜）等からなる基板保護膜２１が厚さ５０
ｎｍ〜１５０ｎｍ、例えば１００ｎｍに形成され、その
上に層間膜が形成された構成を作製する。この構成は、
前述の図７（ｇ）に示す構成の作製において、拡散層４
の形成後に基板保護膜２１を形成し、その後に第１の層
間膜５を形成した以外は同様にして作製される。また、
その他の構成は第１の実施の形態と同様である。
【００３０】次に、図２（ｂ）に示すように、開口部１
９を拡散層４の上部に形成する。この開口部１９は、基
板保護膜２１に達するように、異方性エッチングにより
絶縁膜１２並びに第１及び第２の層間膜を除去して形成
する。このときのエッチングの深さは、エッチング時の
ガス検出により制御することができる。例えば、第１の
層間膜５としてＢＰＳＧ膜、基板保護膜２１としてＮＳ
Ｇ膜を用いた場合は、エッチング時に発生したガス中の
ホウ素（Ｂ）及びリン（Ｐ）濃度が急激に低下したとき
にエッチングを停止すればよい。
【００３１】次に、図２（ｃ）に示すように、開口部１
９の内表面および酸化膜１２の表面上に、ＣＶＤにより
酸化珪素等からなる絶縁膜１４を厚さ５０ｎｍ〜１５０
ｎｍ程度に形成する。続いて、図２（ｄ）に示すよう
に、異方性エッチングによりこのＣＶＤ膜１４をエッチ
バックしてサイドウォール２０を形成するとともに、開
口部１９下部の基板保護膜２１及びゲート酸化膜もエッ
チング除去して半導体基板表面を露出させる。
【００３２】次いで、このようにサイドウォール２０が
形成された容量コンタクトホールを埋め込むようにして
不純物導入多結晶シリコン等の導電性材料をパターニン
グ形成し、図２（ｅ）に示すように容量コンタクト１６
及び蓄積電極１７を形成する。
【００３３】その後、キャパシタ絶縁膜（不図示）を形
成した後、その上に、プレート電極形成用の不純物導入
多結晶シリコン膜１８を形成し、図２（ｆ）に示すよう
にキャパシタ構造を形成する。そして、この上に第３の
層間膜を形成した後、上層配線等の他の構成を形成す
る。
【００３４】第３の実施の形態 まず、上記第２の実施の形態の図２（ａ）に示す構成に
おいて、基板保護膜２１に代えてＳｉＮ等からなるエッ
チングストッパ膜を形成した構成を作製する。本発明に
用いられるエッチングストッパ膜は、層間膜として用い
られるＢＰＳＧ膜と比較してエッチングレートが十分に
小さく且つ電気的に絶縁できる材料であればよく、例え
ば、ＳｉＮの他に、エッチングレートはやや大きいがＮ
ＳＧ膜等も用いることができる。なお、基板保護膜２１
上にエッチングストッパ膜を積層した構成としてもよ
い。
【００３５】以下、第２の実施の形態の説明に用いた図
２を用いて本実施の形態を説明する。図２中の符号２１
は、本実施の形態ではエッチングストッパ膜１２１とす
る。
【００３６】上記のように図２（ａ）に示す構成を作製
した後、図２（ｂ）に示すように、開口部１９を拡散層
４の上部においてエッチングストッパ膜１２１に達する
ように、異方性エッチングにより絶縁膜１２並びに第１
及び第２の層間膜を除去して形成する。このときのエッ
チングの深さは、エッチングストッパ膜１２１の位置で
決定され、オーバーエッチングすることなく確実に、所
定の深さを有する開口部１９が形成される。
【００３７】次に、図２（ｃ）に示すように、開口部１
９の内表面および酸化膜１２の表面上に、ＣＶＤにより
酸化珪素等からなる絶縁膜１４を厚さ５０ｎｍ〜１５０
ｎｍ程度に形成する。続いて、図２（ｄ）に示すよう
に、異方性エッチングによりこのＣＶＤ膜１４をエッチ
バックしてサイドウォール２０を形成するとともに、開
口部１９下部のエッチングストッパ膜１２１及びゲート
酸化膜もエッチング除去して半導体基板表面を露出させ
る。この後、第２の実施の形態と同様にしてキャパシタ
構造を作製する。
【００３８】第４の実施の形態 まず、図３（ａ）に示すように、ＭＯＳトランジスタが
形成された半導体基板１上にＮＳＧ膜等からなる基板保
護膜２１が形成され、その上に層間膜が形成された構成
を作製する。この構成は前記第２の実施の形態の図２
（ａ）に示すよう構成と同様にして作製できる。
【００３９】なお、本実施の形態においては、基板保護
膜２１が第３の実施の形態のようにエッチングストッパ
膜１２１であってもよいし、第１の実施の形態のように
基板保護膜がない構成であってもよい。また、酸化膜２
１の厚さは、第１〜第３の実施の形態の場合に比較して
薄く、例えば２０ｎｍ〜３０ｎｍに形成することが好ま
しい。
【００４０】次に、図３（ｂ）に示すように、絶縁膜１
２の全面に不純物導入多結晶シリコン膜２２を厚さ５０
ｎｍ〜５００ｎｍに形成する。この多結晶シリコン膜２
２は、後述のサイドウォール形成時のエッチバック時に
エッチングストッパ膜として機能するとともに、蓄積電
極の一部を構成する。
【００４１】続いて、図３（ｃ）に示すように、開口部
１９を拡散層４の上部に形成する。この開口部１９は、
基板保護膜２１に達するように、異方性エッチングによ
り絶縁膜１２並びに第１及び第２の層間膜を除去して形
成する。このときのエッチングの深さは、エッチング時
のガス検出により制御することができる。なお、基板保
護膜２１が無い場合および基板保護膜２１に代えてエッ
チングストッパ膜１２１を有する場合は、それぞれ第１
及び第３の実施の形態と同様にして開口部１９を形成す
る。
【００４２】次に、図３（ｄ）に示すように、開口部１
９の内表面および多結晶シリコン膜２２の表面上に、Ｃ
ＶＤにより酸化珪素等からなる絶縁膜１４を厚さ５０ｎ
ｍ〜１５０ｎｍ程度に形成する。続いて、図３（ｅ）に
示すように、異方性エッチングによりこのＣＶＤ膜１４
をエッチバックしてサイドウォール２０を形成するとと
もに、開口部１９下部の基板保護膜２１及びゲート酸化
膜もエッチング除去して半導体基板表面を露出させる。
その際、多結晶シリコン膜２２はエッチングストッパと
して機能するため、酸化膜１２表面をオーバーエッチン
グしてしまうことはない。
【００４３】次いで、このようにサイドウォール２０が
形成された容量コンタクトホールを埋め込むようにして
不純物導入多結晶シリコン等の導電性材料をパターニン
グ形成し、図４（ａ）に示すように容量コンタクト１６
及び蓄積電極１７を形成する。このパターニングの際、
多結晶シリコン膜２２も同時にパターニングされ、蓄積
電極１７の下部を構成する。
【００４４】その後、キャパシタ絶縁膜（不図示）を形
成した後、その上に、プレート電極形成用の不純物導入
多結晶シリコン膜１８を形成し、図４（ｂ）に示すよう
にキャパシタ構造を形成する。そして、この上に図４
（ｃ）に示すように第３の層間膜２３を形成した後、上
層配線等の他の構成を形成する。
【００４５】第５の実施の形態 まず、図５（ａ）に示すように、半導体基板１上にＭＯ
Ｓトランジスタが形成され、その上に層間膜が形成され
た構成を作製する。この構成は、第１の実施の形態にお
ける図１（ａ）に示す構成と同様にして作製される。
【００４６】次に、図５（ｂ）に示すように、開口部１
９を拡散層４の上部に半導体基板表面が露出するように
形成する。この開口部１９は、異方性エッチングにより
絶縁膜１２並びに第１及び第２の層間膜を除去して形成
する。
【００４７】続いて、開口部１９の底部に露出した半導
体基板表面に、熱酸化法により厚さ５〜１０ｎｍの熱酸
化膜（不図示）を形成する。この熱酸化膜の形成条件
は、例えば温度８００℃、ガスＯ2及びＨ2、時間１０〜
３０分である。
【００４８】次に、図５（ｃ）に示すように、開口部１
９の内表面および酸化膜１２の表面上に、ＣＶＤにより
酸化珪素等からなる絶縁膜１４を厚さ５０ｎｍ〜１５０
ｎｍ程度に形成する。続いて、図５（ｄ）に示すよう
に、異方性エッチングによりＣＶＤ膜１４をエッチバッ
クしてサイドウォール２０を形成するとともに、基板表
面の熱酸化膜もエッチング除去して半導体基板表面を露
出させる。
【００４９】次いで、このようにサイドウォール２０が
形成された容量コンタクトホールを埋め込むようにして
不純物導入多結晶シリコン等の導電性材料をパターニン
グ形成し、図５（ｅ）に示すように容量コンタクト１６
及び蓄積電極１７を形成する。
【００５０】その後、キャパシタ絶縁膜（不図示）を形
成した後、その上に、プレート電極形成用の不純物導入
多結晶シリコン膜１８を形成し、図５（ｆ）に示すよう
にキャパシタ構造を形成する。そして、この上に第３の
層間膜を形成した後、上層配線等の他の構成を形成す
る。
【００５１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、コンタクト部において、ＣＶＤ膜からなるサイ
ドウォールが基板表面に直接接していないため、リーク
電流が抑制され、特にメモリ回路においてはホールド特
性に優れる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するための工
程部分断面図である。
【図２】本発明の第２の実施の形態を説明するための工
程部分断面図である。
【図３】本発明の第３の実施の形態を説明するための工
程部分断面図である。
【図４】本発明の第３の実施の形態を説明するための工
程部分断面図である。
【図５】本発明の第４の実施の形態を説明するための工
程部分断面図である。
【図６】本発明の半導体装置のホールド特性を示す図で
ある。
【図７】従来の半導体装置の製造方法を説明するための
工程部分断面図である。
【図８】従来の半導体装置の製造方法を説明するための
工程部分断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ３ ゲート電極 ４ 拡散層 ５ 第１の層間膜 ６ ビットコンタクトホール ７ ＣＶＤ膜 ８ サイドウォール ９ ビットコンタクト １０ ビット線 １１ 第２の層間膜 １２ 酸化膜 １３ 容量コンタクトホール １４ ＣＶＤ膜 １５ サイドウォール １６ 容量コンタクト １７ 蓄積電極 １８ 不純物導入多結晶シリコン膜 １９ 開口部 ２０ サイドウォール ２１ 基板保護膜 ２２ 不純物導入多結晶シリコン膜 ２３ 第３の層間膜 １２１ エッチングストッパ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 DD16 DD17 DD66 EE12 FF06 FF21 FF27 GG16 5F033 AA17 AA19 AA29 BA02 BA37 BA41 EA02 EA25 EA27 EA28 EA33 5F058 BC02 BC04 BC08 BD02 BD03 BD09 BF03 5F083 AD28 AD31 JA32 KA05 PR10 PR48

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の層間膜に、ＣＶＤ膜から
    なるサイドウォールを有するコンタクトホールが形成さ
    れ、該コンタクトホールに導線性材料が埋め込まれて該
    半導体基板表面とのコンタクトが形成されている半導体
    装置の製造方法であって、 該層間膜に、該半導体基板表面が露出しないように異方
    性エッチングにより開口部を設ける工程と、該開口部の
    内表面を含む領域上にＣＶＤ膜を形成する工程と、該開
    口部底部のＣＶＤ膜をエッチバックするとともに該開口
    部下部の層間膜を半導体基板表面が露出するように除去
    する工程と、該開口部を導電性材料により埋め込む工程
    を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板上の層間膜に、ＣＶＤ膜から
    なるサイドウォールを有するコンタクトホールが形成さ
    れ、該コンタクトホールに導線性材料が埋め込まれて該
    半導体基板表面とのコンタクトが形成されている半導体
    装置の製造方法であって、 ゲート酸化膜およびゲート電極形成後に該半導体基板上
    に基板保護膜を形成し、その上に該層間膜を形成する工
    程と、該層間膜に、該基板保護膜表面が露出するように
    異方性エッチングにより開口部を設ける工程と、該開口
    部の内表面を含む領域上にＣＶＤ膜を形成する工程と、
    該開口部底部のＣＶＤ膜をエッチバックするとともに該
    開口部下部の該基板保護膜を半導体基板表面が露出する
    ように除去する工程と、該開口部を導電性材料により埋
    め込む工程を有することを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 前記基板保護膜がＮＳＧ膜であり、前記
    層間膜がＢＰＳＧ膜である請求項２記載の半導体装置の
    製造方法。
  4. 【請求項４】 前記基板保護膜がエッチングストッパ膜
    である請求項２記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板上の層間膜に、ＣＶＤ膜から
    なるサイドウォールを有するコンタクトホールが形成さ
    れ、該コンタクトホールに導線性材料が埋め込まれて該
    半導体基板表面とのコンタクトが形成されている半導体
    装置の製造方法であって、 該層間膜に、該半導体基板表面が露出するように異方性
    エッチングにより開口部を設ける工程と、露出した該半
    導体基板表面に絶縁膜を形成する工程と、該開口部の内
    表面を含む領域上にＣＶＤ膜を形成する工程と、該開口
    部底部のＣＶＤ膜をエッチバックするとともに該開口部
    下部の該絶縁膜を半導体基板表面が露出するように除去
    する工程と、該開口部を導電性材料により埋め込む工程
    を有することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記開口部底部に形成された前記絶縁膜
    が熱酸化膜である請求項５記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記層間膜上に前記導電性材料からなる
    膜を形成した後に、前記開口部を形成することを特徴と
    する請求項１〜６のいずれか１項に記載の半導体装置の
    製造方法。
  8. 【請求項８】 半導体基板上の層間膜に、ＣＶＤ膜から
    なるサイドウォールを有するコンタクトホールが形成さ
    れ、該コンタクトホールに導線性材料が埋め込まれて該
    半導体基板表面とのコンタクトが形成されている半導体
    装置であって、該サイドウォール底部が該半導体基板表
    面に接していないことを特徴とする半導体装置。
  9. 【請求項９】 半導体基板上の層間膜に、ＣＶＤ膜から
    なるサイドウォールを有するコンタクトホールが形成さ
    れ、該コンタクトホールに導線性材料が埋め込まれて該
    半導体基板表面とのコンタクトが形成されている半導体
    装置であって、該サイドウォール底部が該半導体基板上
    の基板保護膜と接し、該半導体基板表面に接していない
    ことを特徴とする半導体装置。
  10. 【請求項１０】 前記基板保護膜が熱酸化膜である請求
    項９記載の半導体装置。
  11. 【請求項１１】 前記基板保護膜がＮＳＧ膜であり、前
    記層間膜がＢＰＳＧ膜である請求項９記載の半導体装
    置。
  12. 【請求項１２】 前記基板保護膜がエッチングストッパ
    膜である請求項９記載の半導体装置。
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