JP2000010913A - 情報処理装置および方法、並びに提供媒体 - Google Patents
情報処理装置および方法、並びに提供媒体Info
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- JP2000010913A JP2000010913A JP10180014A JP18001498A JP2000010913A JP 2000010913 A JP2000010913 A JP 2000010913A JP 10180014 A JP10180014 A JP 10180014A JP 18001498 A JP18001498 A JP 18001498A JP 2000010913 A JP2000010913 A JP 2000010913A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
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- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】
【課題】 オーディオ信号をバスを介さずに、DSP間で
転送できるようにする。 【解決手段】 DSP３１−１乃至３１−４は、バスに接
続されているとともに、オーディオ信号マルチプレクサ
３２にも接続されている。DSP３１−１の出力を外部に
出力するとき、オーディオ信号マルチプレクサ３２のス
イッチ５１−１，５１−５がオンされ、スイッチ５１−
２乃至５１−４がオフされる。
転送できるようにする。 【解決手段】 DSP３１−１乃至３１−４は、バスに接
続されているとともに、オーディオ信号マルチプレクサ
３２にも接続されている。DSP３１−１の出力を外部に
出力するとき、オーディオ信号マルチプレクサ３２のス
イッチ５１−１，５１−５がオンされ、スイッチ５１−
２乃至５１−４がオフされる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置およ
び方法、並びに提供媒体に関し、特に、データを効率よ
く高速に転送できるようした情報処理装置および方法、
並びに提供媒体に関する。
び方法、並びに提供媒体に関し、特に、データを効率よ
く高速に転送できるようした情報処理装置および方法、
並びに提供媒体に関する。
【０００２】
【従来の技術】近年、例えば、グラッフィックコンピュ
ータやエンタテイメント機において、映像の迫力や臨場
感を高めるために、信号処理の高速性が要求されてい
る。そこで、CPU、メモリデバイス、その他必要な半導
体デバイスとともに、浮動小数点の積和演算を高速に実
行するDSP(Digital Signal Processor)を複数、基板上
に配置し、信号を並列処理する試みがなされている。
ータやエンタテイメント機において、映像の迫力や臨場
感を高めるために、信号処理の高速性が要求されてい
る。そこで、CPU、メモリデバイス、その他必要な半導
体デバイスとともに、浮動小数点の積和演算を高速に実
行するDSP(Digital Signal Processor)を複数、基板上
に配置し、信号を並列処理する試みがなされている。
【０００３】
【発明が解決しようとする課題】しかしながら、複数の
DSPを基板に配置し、回路を設計しようとすると、例え
ば、高速転送を行うためにビット幅の広いメモリデバイ
スが必要となる。そのメモリデバイスに対応するため
に、DSPには多数の端子が必要となり、その結果、DSPの
パッケージサイズが大きくなる。また汎用のメモリデバ
イスは、記憶容量が小さいため、複数のメモリデバイス
が必要となる。これらのことより、基板が大型になり、
デバイス間、例えば、メモリデバイスとDSP間の配線距
離が長くなり、基板上の浮遊容量による信号転送遅延が
発生する。その結果、信号を効率よく高速に転送できな
くなる課題がある。さらにデバイスの数が増えると、消
費電力が大きくなり、発熱量が増加したり、また基板が
大型化すると、基板自体の品質が劣化する課題がある。
DSPを基板に配置し、回路を設計しようとすると、例え
ば、高速転送を行うためにビット幅の広いメモリデバイ
スが必要となる。そのメモリデバイスに対応するため
に、DSPには多数の端子が必要となり、その結果、DSPの
パッケージサイズが大きくなる。また汎用のメモリデバ
イスは、記憶容量が小さいため、複数のメモリデバイス
が必要となる。これらのことより、基板が大型になり、
デバイス間、例えば、メモリデバイスとDSP間の配線距
離が長くなり、基板上の浮遊容量による信号転送遅延が
発生する。その結果、信号を効率よく高速に転送できな
くなる課題がある。さらにデバイスの数が増えると、消
費電力が大きくなり、発熱量が増加したり、また基板が
大型化すると、基板自体の品質が劣化する課題がある。
【０００４】また、ブートプログラムは、内蔵するＲＯ
Ｍに固定的に記憶されたものが用いられるようになされ
ており、バグが発見された場合、その変更が困難となる
課題があった。
Ｍに固定的に記憶されたものが用いられるようになされ
ており、バグが発見された場合、その変更が困難となる
課題があった。
【０００５】本発明はこのような状況に鑑みてなされた
ものであり、装置の信号処理能力を向上させることがで
きるようにするものである。また、プログラムを容易に
変更できるようにするものである。
ものであり、装置の信号処理能力を向上させることがで
きるようにするものである。また、プログラムを容易に
変更できるようにするものである。
【０００６】
【課題を解決するための手段】請求項１に記載の情報処
理装置は、外部デバイスから要求があったき、外部デバ
イスにバスの使用権を提供する提供手段と、提供手段に
より提供されたバスを介して外部デバイスから供給され
るプログラムを記憶する記憶手段と、記憶手段から供給
されたプログラムに基づいて、所定の処理を実行する実
行手段と、記憶手段から供給されたプログラムに基づい
て、実行手段の処理を管理する管理手段とを備えること
を特徴とする。
理装置は、外部デバイスから要求があったき、外部デバ
イスにバスの使用権を提供する提供手段と、提供手段に
より提供されたバスを介して外部デバイスから供給され
るプログラムを記憶する記憶手段と、記憶手段から供給
されたプログラムに基づいて、所定の処理を実行する実
行手段と、記憶手段から供給されたプログラムに基づい
て、実行手段の処理を管理する管理手段とを備えること
を特徴とする。
【０００７】請求項３に記載の情報処理方法は、外部デ
バイスから要求があったき、外部デバイスにバスの使用
権を提供する提供ステップと、提供ステップで提供され
たバスを介して外部デバイスから供給されるプログラム
を記憶する記憶ステップと、記憶ステップで供給された
プログラムに基づいて、所定の処理を実行する実行ステ
ップと、記憶ステップで供給されたプログラムに基づい
て、実行ステップの処理を管理する管理ステップとを備
えることを特徴とする。
バイスから要求があったき、外部デバイスにバスの使用
権を提供する提供ステップと、提供ステップで提供され
たバスを介して外部デバイスから供給されるプログラム
を記憶する記憶ステップと、記憶ステップで供給された
プログラムに基づいて、所定の処理を実行する実行ステ
ップと、記憶ステップで供給されたプログラムに基づい
て、実行ステップの処理を管理する管理ステップとを備
えることを特徴とする。
【０００８】請求項４に記載の提供媒体は、外部デバイ
スから要求があったき、外部デバイスにバスの使用権を
提供する提供ステップと、提供ステップで提供されたバ
スを介して外部デバイスから供給されるプログラムを記
憶する記憶ステップと、記憶ステップで供給されたプロ
グラムに基づいて、所定の処理を実行する実行ステップ
と、記憶ステップで供給されたプログラムに基づいて、
実行ステップの処理を管理する管理ステップとを含む処
理を実行させるコンピュータが読み取り可能なプログラ
ムを提供することを特徴とする。
スから要求があったき、外部デバイスにバスの使用権を
提供する提供ステップと、提供ステップで提供されたバ
スを介して外部デバイスから供給されるプログラムを記
憶する記憶ステップと、記憶ステップで供給されたプロ
グラムに基づいて、所定の処理を実行する実行ステップ
と、記憶ステップで供給されたプログラムに基づいて、
実行ステップの処理を管理する管理ステップとを含む処
理を実行させるコンピュータが読み取り可能なプログラ
ムを提供することを特徴とする。
【０００９】請求項５に記載の情報処理装置は、バスを
介して相互に接続されたＮ個の信号処理手段と、バスを
介して信号処理手段と接続され、信号処理手段の動作を
制御する制御手段と、Ｎ個の信号処理手段と制御手段に
よるバスの使用権を調停する調停手段と、制御手段によ
り制御され、バスを介さずに、Ｎ個の信号処理手段の間
でデータを転送させる転送手段とを備えることを特徴と
する。
介して相互に接続されたＮ個の信号処理手段と、バスを
介して信号処理手段と接続され、信号処理手段の動作を
制御する制御手段と、Ｎ個の信号処理手段と制御手段に
よるバスの使用権を調停する調停手段と、制御手段によ
り制御され、バスを介さずに、Ｎ個の信号処理手段の間
でデータを転送させる転送手段とを備えることを特徴と
する。
【００１０】請求項６に記載の情報処理方法は、Ｎ個の
信号処理装置に信号を処理させる処理ステップと、Ｎ個
の信号処理装置の動作を制御する制御ステップと、Ｎ個
の処理ステップと制御ステップにおけるバスの使用権を
調停する調停ステップと、制御ステップでの制御に対応
して、バスを介さずに、Ｎ個の信号処理装置の間でデー
タを転送させる転送ステップとを含むことを特徴とす
る。
信号処理装置に信号を処理させる処理ステップと、Ｎ個
の信号処理装置の動作を制御する制御ステップと、Ｎ個
の処理ステップと制御ステップにおけるバスの使用権を
調停する調停ステップと、制御ステップでの制御に対応
して、バスを介さずに、Ｎ個の信号処理装置の間でデー
タを転送させる転送ステップとを含むことを特徴とす
る。
【００１１】請求項７に記載の提供媒体は、Ｎ個の信号
処理装置に信号を処理させる処理ステップと、Ｎ個の信
号処理装置の動作を制御する制御ステップと、Ｎ個の処
理ステップと制御ステップにおけるバスの使用権を調停
する調停ステップと、制御ステップでの制御に対応し
て、バスを介さずに、Ｎ個の信号処理装置の間でデータ
を転送させる転送ステップとを含む処理を実行させるコ
ンピュータが読み取り可能なプログラムを提供すること
を特徴とする。
処理装置に信号を処理させる処理ステップと、Ｎ個の信
号処理装置の動作を制御する制御ステップと、Ｎ個の処
理ステップと制御ステップにおけるバスの使用権を調停
する調停ステップと、制御ステップでの制御に対応し
て、バスを介さずに、Ｎ個の信号処理装置の間でデータ
を転送させる転送ステップとを含む処理を実行させるコ
ンピュータが読み取り可能なプログラムを提供すること
を特徴とする。
【００１２】請求項１に記載の情報処理装置、請求項３
に記載の情報処理方法、および請求項４に記載の提供媒
体においては、外部デバイスから要求があったき、外部
デバイスにバスの使用権が提供され、提供されたバスを
介して外部デバイスから供給されるプログラムが記憶さ
れ、供給されたプログラムに基づいて、所定の処理が実
行され、供給されたプログラムに基づいて、所定の処理
が管理される。
に記載の情報処理方法、および請求項４に記載の提供媒
体においては、外部デバイスから要求があったき、外部
デバイスにバスの使用権が提供され、提供されたバスを
介して外部デバイスから供給されるプログラムが記憶さ
れ、供給されたプログラムに基づいて、所定の処理が実
行され、供給されたプログラムに基づいて、所定の処理
が管理される。
【００１３】請求項５に記載の情報処理装置において
は、信号処理手段がバスを介して接続し、制御手段がバ
スを介して信号処理手段と接続され、信号処理手段の動
作を制御し、調停手段がＮ個の信号処理手段と制御手段
によるバスの使用権を調停し、転送手段が制御手段によ
り制御され、バスを介さずに、Ｎ個の信号処理手段の間
でデータを転送する。
は、信号処理手段がバスを介して接続し、制御手段がバ
スを介して信号処理手段と接続され、信号処理手段の動
作を制御し、調停手段がＮ個の信号処理手段と制御手段
によるバスの使用権を調停し、転送手段が制御手段によ
り制御され、バスを介さずに、Ｎ個の信号処理手段の間
でデータを転送する。
【００１４】請求項６に記載の情報処理方法および請求
項７に記載の提供媒体においては、処理ステップでＮ個
の信号処理装置に信号が処理され、制御ステップではＮ
個の信号処理装置の動作が制御され、調停ステップでは
Ｎ個の処理ステップと制御ステップにおけるバスの使用
権が調停され、転送ステップでは制御ステップでの制御
に対応して、バスを介さずに、Ｎ個の信号処理装置の間
でデータが転送される。
項７に記載の提供媒体においては、処理ステップでＮ個
の信号処理装置に信号が処理され、制御ステップではＮ
個の信号処理装置の動作が制御され、調停ステップでは
Ｎ個の処理ステップと制御ステップにおけるバスの使用
権が調停され、転送ステップでは制御ステップでの制御
に対応して、バスを介さずに、Ｎ個の信号処理装置の間
でデータが転送される。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
【００１６】請求項１に記載の情報処理装置は、外部デ
バイスから要求があったき、外部デバイスにバスの使用
権を提供する提供手段（例えば、図２のバスアービタ１
５）と、提供手段により提供されたバスを介して外部デ
バイスから供給されるプログラムを記憶する記憶手段
（例えば、図２のDRAM１１）と、記憶手段から供給され
たプログラムに基づいて、所定の処理を実行する実行手
段（例えば、図２のDSP３１−１乃至３１−４）と、記
憶手段から供給されたプログラムに基づいて、実行手段
の処理を管理する管理手段（例えば、図２のCPU１２）
とを備えることを特徴とする。
バイスから要求があったき、外部デバイスにバスの使用
権を提供する提供手段（例えば、図２のバスアービタ１
５）と、提供手段により提供されたバスを介して外部デ
バイスから供給されるプログラムを記憶する記憶手段
（例えば、図２のDRAM１１）と、記憶手段から供給され
たプログラムに基づいて、所定の処理を実行する実行手
段（例えば、図２のDSP３１−１乃至３１−４）と、記
憶手段から供給されたプログラムに基づいて、実行手段
の処理を管理する管理手段（例えば、図２のCPU１２）
とを備えることを特徴とする。
【００１７】請求項５に記載の情報処理装置は、バスを
介して相互に接続されたＮ個の信号処理手段（例えば、
図２のDSP３１−１乃至３１−４）と、バスを介して信
号処理手段と接続され、信号処理手段の動作を制御する
制御手段（例えば、図２のCPU１２）と、Ｎ個の信号処
理手段と制御手段によるバスの使用権を調停する調停手
段（例えば、図２のバスアービタ１５）と、制御手段に
より制御され、バスを介さずに、Ｎ個の信号処理手段の
間でデータを転送させる転送手段（例えば、図２のオー
ディオ信号マルチプレクサ３２）とを備えることを特徴
とする。
介して相互に接続されたＮ個の信号処理手段（例えば、
図２のDSP３１−１乃至３１−４）と、バスを介して信
号処理手段と接続され、信号処理手段の動作を制御する
制御手段（例えば、図２のCPU１２）と、Ｎ個の信号処
理手段と制御手段によるバスの使用権を調停する調停手
段（例えば、図２のバスアービタ１５）と、制御手段に
より制御され、バスを介さずに、Ｎ個の信号処理手段の
間でデータを転送させる転送手段（例えば、図２のオー
ディオ信号マルチプレクサ３２）とを備えることを特徴
とする。
【００１８】図１は、本発明を適用したエンタテイメン
ト機１の構成例を表している。ホストCPU２は、ドライ
ブコントローラ１４およびホストバス２２を介して、記
録媒体５からメインメモリ３に転送されたプログラムに
従って、メディアプロセッサ４を制御するようになされ
ている。すなわち、ホストCPU２は、例えば、エンタテ
イメント機１が起動されると、記録媒体５からメインメ
モリ３にブートプログラムを読み出し、これをメインメ
モリ３からメディアプロセッサ４に転送し、実行させ
る。メインメモリ３は、例えばRAMなどで構成され、プ
ログラムなどを記憶する他、ホストCPU２の動作上必要
なデータなども記憶するようになされている。
ト機１の構成例を表している。ホストCPU２は、ドライ
ブコントローラ１４およびホストバス２２を介して、記
録媒体５からメインメモリ３に転送されたプログラムに
従って、メディアプロセッサ４を制御するようになされ
ている。すなわち、ホストCPU２は、例えば、エンタテ
イメント機１が起動されると、記録媒体５からメインメ
モリ３にブートプログラムを読み出し、これをメインメ
モリ３からメディアプロセッサ４に転送し、実行させ
る。メインメモリ３は、例えばRAMなどで構成され、プ
ログラムなどを記憶する他、ホストCPU２の動作上必要
なデータなども記憶するようになされている。
【００１９】メディアプロセッサ４は、ホストバス２２
を介してホストCPU２から供給されたブートプログラム
を実行した後、記録媒体５からメインメモリ３を介して
ホストCPU２から供給されたアプリケーションプログラ
ムや必要なデータを読み出すようになされている。メデ
ィアプロセッサ４はまた、読み出したアプリケーション
プログラムに従って、データを処理し、オーディオ信号
を出力したり、別途入力されるオーディオ信号を処理す
る。さらに、メディアプロセッサ４は、モデム等の通信
データを入出力する。
を介してホストCPU２から供給されたブートプログラム
を実行した後、記録媒体５からメインメモリ３を介して
ホストCPU２から供給されたアプリケーションプログラ
ムや必要なデータを読み出すようになされている。メデ
ィアプロセッサ４はまた、読み出したアプリケーション
プログラムに従って、データを処理し、オーディオ信号
を出力したり、別途入力されるオーディオ信号を処理す
る。さらに、メディアプロセッサ４は、モデム等の通信
データを入出力する。
【００２０】動画デコーダ２３は、ホストバス２２を介
して、メインメモリ３から供給される圧縮されたグラフ
ィックデータをデコードして、メインメモリ３に戻し、
記憶させるようになされている。グラフィックエンジン
２４は、ホストバス２２を介してメインメモリ３から供
給される、動画デコーダ２３によりデコードされたデー
タを処理し、ビデオ信号を外部に出力するようになされ
ている。
して、メインメモリ３から供給される圧縮されたグラフ
ィックデータをデコードして、メインメモリ３に戻し、
記憶させるようになされている。グラフィックエンジン
２４は、ホストバス２２を介してメインメモリ３から供
給される、動画デコーダ２３によりデコードされたデー
タを処理し、ビデオ信号を外部に出力するようになされ
ている。
【００２１】図２は、１つのＬＳＩで構成されているメ
ディアプロセッサ４の構成例を表している。DRAM１１
は、ホストCPU２から供給されるブートプログラムを記
憶する他、CPU１２およびサウンドエンジン１３の動作
上必要なデータや実行すべきプログラムを記憶するよう
になされている。CPU１２は、DRAM１１に記憶されてい
るプログラムに従って、各種の処理を実行するようにな
されている。例えば、CPU１２は、DRAM１１からブート
プログラムの転送を受け、初期化処理を実行する。
ディアプロセッサ４の構成例を表している。DRAM１１
は、ホストCPU２から供給されるブートプログラムを記
憶する他、CPU１２およびサウンドエンジン１３の動作
上必要なデータや実行すべきプログラムを記憶するよう
になされている。CPU１２は、DRAM１１に記憶されてい
るプログラムに従って、各種の処理を実行するようにな
されている。例えば、CPU１２は、DRAM１１からブート
プログラムの転送を受け、初期化処理を実行する。
【００２２】バスアービタ１５は、システムバス２１の
使用権を調停するようになされている。
使用権を調停するようになされている。
【００２３】ホストＩ／Ｆ（インターフェース）１６
は、ホストバス２２を介してホストCPU２に接続されて
いるとともに、システムバス２１に接続されている。ホ
ストＩ／Ｆ１６はまた、リセットレジスタ１６Ａおよび
FIFO１６Ｂを内蔵している。
は、ホストバス２２を介してホストCPU２に接続されて
いるとともに、システムバス２１に接続されている。ホ
ストＩ／Ｆ１６はまた、リセットレジスタ１６Ａおよび
FIFO１６Ｂを内蔵している。
【００２４】ホストCPU２からの転送要求が、ホストＩ
／Ｆ１６を介してCPU１２に伝達されると、CPU１２はそ
の転送要求をDMAコントローラ１７に出力する。そのと
き、DMAコントローラ１７は、バスアービタ１５を介し
てバス権を取得し、ホストCPU２からFIFO１６Ｂを介し
てDRAM１１に、DMAによるプログラムやデータの転送を
行う。
／Ｆ１６を介してCPU１２に伝達されると、CPU１２はそ
の転送要求をDMAコントローラ１７に出力する。そのと
き、DMAコントローラ１７は、バスアービタ１５を介し
てバス権を取得し、ホストCPU２からFIFO１６Ｂを介し
てDRAM１１に、DMAによるプログラムやデータの転送を
行う。
【００２５】ペリフェラル１８は、例えば時計動作を行
うタイマ、設定された所定の周期で割り込みパルスを発
生する割り込みコントローラなどで構成されている。
うタイマ、設定された所定の周期で割り込みパルスを発
生する割り込みコントローラなどで構成されている。
【００２６】サウンドエンジン１３は、４個のDSP３１
−１乃至３１−４（以下、DSP３１−１乃至３１−４を
個々に区別する必要がない場合、単にDSP３１と記述す
る。他の装置においても同様である）、オーディオ信号
マルチプレクサ３２、同期シリアル信号マルチプレクサ
３３、および非同期シリアル信号マルチプレクサ３４に
より構成されている。
−１乃至３１−４（以下、DSP３１−１乃至３１−４を
個々に区別する必要がない場合、単にDSP３１と記述す
る。他の装置においても同様である）、オーディオ信号
マルチプレクサ３２、同期シリアル信号マルチプレクサ
３３、および非同期シリアル信号マルチプレクサ３４に
より構成されている。
【００２７】DSP３１−１は、ディジタルオーディオ信
号Ｉ／Ｆ（インターフェース）４１−１、同期シリアル
信号Ｉ／Ｆ４２−１、および非同期シリアル信号Ｉ／Ｆ
４３−１を内蔵しており、それぞれのインターフェース
を介して、オーディオ信号マルチプレクサ３２、同期シ
リアル信号マルチプレクサ３３、および非同期シリアル
信号マルチプレクサ３４に接続されている。
号Ｉ／Ｆ（インターフェース）４１−１、同期シリアル
信号Ｉ／Ｆ４２−１、および非同期シリアル信号Ｉ／Ｆ
４３−１を内蔵しており、それぞれのインターフェース
を介して、オーディオ信号マルチプレクサ３２、同期シ
リアル信号マルチプレクサ３３、および非同期シリアル
信号マルチプレクサ３４に接続されている。
【００２８】ディジタルオーディオ信号Ｉ／Ｆ４１−１
と同期シリアル信号Ｉ／Ｆ４２−１では、クロックに同
期してデータ転送が行われ、非同期シリアル信号Ｉ／Ｆ
４３−１では、RS-232Cに基づいてデータ転送が行われ
る。DSP３１−１はまた、システムバス２１に接続され
ており、システムバス２１を介して、DRAM１１からプロ
グラムやデータを読み出し、内蔵するDRAM４４−１に記
憶させるようになされている。
と同期シリアル信号Ｉ／Ｆ４２−１では、クロックに同
期してデータ転送が行われ、非同期シリアル信号Ｉ／Ｆ
４３−１では、RS-232Cに基づいてデータ転送が行われ
る。DSP３１−１はまた、システムバス２１に接続され
ており、システムバス２１を介して、DRAM１１からプロ
グラムやデータを読み出し、内蔵するDRAM４４−１に記
憶させるようになされている。
【００２９】DSP３１−２乃至３１−４は、それぞれDSP
３１−１と同様の構成を有しており、ディジタルオーデ
ィオ信号Ｉ／Ｆ４１−２乃至４１−４、同期シリアル信
号Ｉ／Ｆ４２−２乃至４２−４、非同期シリアル信号Ｉ
／Ｆ４３−２乃至４３−４、およびDRAM４４−２乃至４
４−４を内蔵している。DSP３１−２乃至３１−４はま
た、システムバス２１、オーディオ信号マルチプレクサ
３２、同期シリアル信号マルチプレクサ３３、および非
同期シリアル信号マルチプレクサ３４に接続されてい
る。
３１−１と同様の構成を有しており、ディジタルオーデ
ィオ信号Ｉ／Ｆ４１−２乃至４１−４、同期シリアル信
号Ｉ／Ｆ４２−２乃至４２−４、非同期シリアル信号Ｉ
／Ｆ４３−２乃至４３−４、およびDRAM４４−２乃至４
４−４を内蔵している。DSP３１−２乃至３１−４はま
た、システムバス２１、オーディオ信号マルチプレクサ
３２、同期シリアル信号マルチプレクサ３３、および非
同期シリアル信号マルチプレクサ３４に接続されてい
る。
【００３０】ディジタルオーディオ信号マルチプレクサ
３２は、DSP３１−１乃至３１−４のディジタルオーデ
ィオ信号Ｉ／Ｆ４１−１乃至４１−４から入力されるデ
ィジタルオーディオ信号を、同期シリアル信号マルチプ
レクサ３３は、同期シリアル信号Ｉ／Ｆ４２−１乃至４
２−４から入力される同期シリアル信号を、そして非同
期シリアル信号マルチプレクサ３４は、非同期シリアル
信号Ｉ／Ｆ４３−１乃至４３−４から入力される非同期
シリアル信号を、マルチプレクサする。
３２は、DSP３１−１乃至３１−４のディジタルオーデ
ィオ信号Ｉ／Ｆ４１−１乃至４１−４から入力されるデ
ィジタルオーディオ信号を、同期シリアル信号マルチプ
レクサ３３は、同期シリアル信号Ｉ／Ｆ４２−１乃至４
２−４から入力される同期シリアル信号を、そして非同
期シリアル信号マルチプレクサ３４は、非同期シリアル
信号Ｉ／Ｆ４３−１乃至４３−４から入力される非同期
シリアル信号を、マルチプレクサする。
【００３１】上述したメディアプロセッサ４は、１つの
半導体デバイス（ＬＳＩ）の中に組み込まれている。こ
のことより、システムバス２１のビット幅を広く（この
例の場合、１２８ビット）取ることができる。またDRAM
１１のアクセス遅延が減少することにより、例えば、DR
AM１１と、CPU１２やDSP３１−１乃至３１−４との間の
データ転送を高速に行うことができ、頻繁にデータ転送
を行うことができるので、DSP３１−１乃至３１−４に
内蔵されるDRAM４４−１乃至４４−４を小容量にするこ
とができる。
半導体デバイス（ＬＳＩ）の中に組み込まれている。こ
のことより、システムバス２１のビット幅を広く（この
例の場合、１２８ビット）取ることができる。またDRAM
１１のアクセス遅延が減少することにより、例えば、DR
AM１１と、CPU１２やDSP３１−１乃至３１−４との間の
データ転送を高速に行うことができ、頻繁にデータ転送
を行うことができるので、DSP３１−１乃至３１−４に
内蔵されるDRAM４４−１乃至４４−４を小容量にするこ
とができる。
【００３２】次に、以上のように構成されるエンタテイ
メント機１を初期化する場合の処理手順を、図３のフロ
ーチャートを参照して説明する。
メント機１を初期化する場合の処理手順を、図３のフロ
ーチャートを参照して説明する。
【００３３】はじめに、ステップＳ１において、ホスト
CPU２は、図示せぬ専用のリセット線を介してメディア
プロセッサ４に、それをリセットするリセット信号（例
えば、Ｌの信号）を入力する。これにより、メディアプ
ロセッサ４内の各リソース（CPU１２、DSP３１、バスア
ービタ１５など）は、全てリセットされる。また、この
とき、ホストＩ／Ｆ１６の、CPU１２とDSP３１のリセッ
ト状態を管理するリセットレジスタ１６Ａがオン（リセ
ット状態）にされる。
CPU２は、図示せぬ専用のリセット線を介してメディア
プロセッサ４に、それをリセットするリセット信号（例
えば、Ｌの信号）を入力する。これにより、メディアプ
ロセッサ４内の各リソース（CPU１２、DSP３１、バスア
ービタ１５など）は、全てリセットされる。また、この
とき、ホストＩ／Ｆ１６の、CPU１２とDSP３１のリセッ
ト状態を管理するリセットレジスタ１６Ａがオン（リセ
ット状態）にされる。
【００３４】次に、ステップＳ２において、ホストCPU
２が、リセット信号を解除すると（リセット信号のレベ
ルをＬからＨにすると）、CPU１２とDSP３１（正確に
は、そのコア部）は、まだリセット状態のまま（リセッ
トレジスタ１６Ａはオンのまま）であるが、他のリソー
ス（例えば、バスアービタ１５，DMAコントローラ１７
など）は、リセットが解除される。この状態で、ステッ
プＳ３において、ホストCPU２は、ホストＩ／Ｆ１６を
介して、バスアービタ１５にシステムバス２１の使用権
を要求する。CPU１２，DSP３１は、まだリセット状態な
ので、システムバス２１の使用権を要求しない。従っ
て、バスアービタ１５は、ホストCPU２にシステムバス
２１の使用権を与える。
２が、リセット信号を解除すると（リセット信号のレベ
ルをＬからＨにすると）、CPU１２とDSP３１（正確に
は、そのコア部）は、まだリセット状態のまま（リセッ
トレジスタ１６Ａはオンのまま）であるが、他のリソー
ス（例えば、バスアービタ１５，DMAコントローラ１７
など）は、リセットが解除される。この状態で、ステッ
プＳ３において、ホストCPU２は、ホストＩ／Ｆ１６を
介して、バスアービタ１５にシステムバス２１の使用権
を要求する。CPU１２，DSP３１は、まだリセット状態な
ので、システムバス２１の使用権を要求しない。従っ
て、バスアービタ１５は、ホストCPU２にシステムバス
２１の使用権を与える。
【００３５】ステップＳ４において、ホストCPU２は、D
MAコントローラ１７，ペリフェラル１８等の初期化処理
を実行する。
MAコントローラ１７，ペリフェラル１８等の初期化処理
を実行する。
【００３６】次に、ステップＳ５において、ホストCPU
２は、CPU１２を介して、メインメモリ３に記憶せさて
おいたブートプログラムの転送を指令する。ステップＳ
６において、DMAコントローラ１７が、ブートプログラ
ムの転送指令に対応して、バスアービタ１５にシステム
バス２１の使用権を要求すると、この要求に対応してバ
スアービタ１５は、DMAコントローラ１７にシステムバ
ス２１の使用権を設定する。
２は、CPU１２を介して、メインメモリ３に記憶せさて
おいたブートプログラムの転送を指令する。ステップＳ
６において、DMAコントローラ１７が、ブートプログラ
ムの転送指令に対応して、バスアービタ１５にシステム
バス２１の使用権を要求すると、この要求に対応してバ
スアービタ１５は、DMAコントローラ１７にシステムバ
ス２１の使用権を設定する。
【００３７】ステップＳ７において、DMAコントローラ
１７は、メインメモリ３からブートプログラムをシステ
ムバス２１を介して、DRAM１１にDMA転送する。
１７は、メインメモリ３からブートプログラムをシステ
ムバス２１を介して、DRAM１１にDMA転送する。
【００３８】次に、ステップＳ８において、ホストCPU
２は、ホストＩ／Ｆ１６のリセットレジスタ１６Ａをオ
フ（リセット状態を解除する状態にする）。これによ
り、CPU１２とDSP３１のリセットが解除される。
２は、ホストＩ／Ｆ１６のリセットレジスタ１６Ａをオ
フ（リセット状態を解除する状態にする）。これによ
り、CPU１２とDSP３１のリセットが解除される。
【００３９】次に、ステップＳ９において、CPU１２
が、バスアービタ１５にシステムバス２１の使用権を要
求すると、この要求に対応してバスアービタ１５は、使
用権をCPU１２に与える。ステップＳ１０において、CPU
１２は、DRAM１１からブートプログラムの転送を受け、
初期化処理を実行する。また、CPU１２は、各DSP３１を
制御し、初期化処理の実行を要求する。
が、バスアービタ１５にシステムバス２１の使用権を要
求すると、この要求に対応してバスアービタ１５は、使
用権をCPU１２に与える。ステップＳ１０において、CPU
１２は、DRAM１１からブートプログラムの転送を受け、
初期化処理を実行する。また、CPU１２は、各DSP３１を
制御し、初期化処理の実行を要求する。
【００４０】ステップＳ１１において、各DSP３１−１
乃至３１−４は、バスアービタ１５にシステムバス２１
の使用権を要求し、その設定を受けたとき、ステップＳ
１２において、DRAM１１から対応するブートプログラム
の転送を受け、初期化処理を実行する。なお、ホストCP
U２は、CPU１２にDSP３１の初期化処理を実行させるの
ではなく、自ら、実行させることもできる。
乃至３１−４は、バスアービタ１５にシステムバス２１
の使用権を要求し、その設定を受けたとき、ステップＳ
１２において、DRAM１１から対応するブートプログラム
の転送を受け、初期化処理を実行する。なお、ホストCP
U２は、CPU１２にDSP３１の初期化処理を実行させるの
ではなく、自ら、実行させることもできる。
【００４１】このように、ホストCPU２が、メインメモ
リ３に記憶させておいたブートプログラムをDRAM１１に
提供し、CPU１２およびDSP３１がそのブートプログラム
の供給を受け、初期化処理を実行するようにしたので、
ブートプログラムの変更が可能になる。例えば、ブート
プログラムにバグが発見されたとき、ブートプログラム
を改良し、その新たなブートプログラムをメインメモリ
３に記憶させればよい。このことは、その他のプログラ
ムについても同様である。
リ３に記憶させておいたブートプログラムをDRAM１１に
提供し、CPU１２およびDSP３１がそのブートプログラム
の供給を受け、初期化処理を実行するようにしたので、
ブートプログラムの変更が可能になる。例えば、ブート
プログラムにバグが発見されたとき、ブートプログラム
を改良し、その新たなブートプログラムをメインメモリ
３に記憶させればよい。このことは、その他のプログラ
ムについても同様である。
【００４２】また、ホストCPU２がシステムバス２１の
使用権を得ることができるようにしたので、ホストCPU
２が、メディアプロセッサ４のリソースを使用し、その
状態を知ることができ、プログラム開発時のデバック処
理も容易になる。
使用権を得ることができるようにしたので、ホストCPU
２が、メディアプロセッサ４のリソースを使用し、その
状態を知ることができ、プログラム開発時のデバック処
理も容易になる。
【００４３】次に、オーディオ信号処理を実行する場合
の処理手順を、図４のフローチャートを参照して説明す
る。
の処理手順を、図４のフローチャートを参照して説明す
る。
【００４４】ステップＳ２１において、ホストCPU２
は、ドライブコントローラ１４を制御し、記録媒体５か
らプログラムや必要なデータを読み出させ、FIFO１６Ｂ
に供給させ、記憶させる。そして、DMAコントローラ１
７が、FIFO１６Ｂに記憶されているデータをDRAM１１に
DMA転送する。
は、ドライブコントローラ１４を制御し、記録媒体５か
らプログラムや必要なデータを読み出させ、FIFO１６Ｂ
に供給させ、記憶させる。そして、DMAコントローラ１
７が、FIFO１６Ｂに記憶されているデータをDRAM１１に
DMA転送する。
【００４５】次に、ステップＳ２２において、CPU１２
は、各DSP３１−１乃至３１−４に、実行すべきプログ
ラムを指令すると、ステップＳ２３において、DSP３１
−１乃至３１−４は、バスアービタ１５にシステムバス
２１の使用権の設定を要求し、使用権が得られたとき、
DRAM１１から所定のプログラムを、それぞれ読み出し、
内蔵するDRAM４４−１乃至４４−４に記憶させる。
は、各DSP３１−１乃至３１−４に、実行すべきプログ
ラムを指令すると、ステップＳ２３において、DSP３１
−１乃至３１−４は、バスアービタ１５にシステムバス
２１の使用権の設定を要求し、使用権が得られたとき、
DRAM１１から所定のプログラムを、それぞれ読み出し、
内蔵するDRAM４４−１乃至４４−４に記憶させる。
【００４６】次に、ステップＳ２４において、各DSP３
１−１乃至３１−４は、それぞれ内蔵するDRAM４４−１
乃至４４−４に記憶させたプログラムを実行する。DSP
３１−１乃至３１−４は、例えば、音声合成処理、サウ
ンド合成処理、音声認識処理、またはエフェクト処理を
実行し、オーディオ信号をオーディオ信号マルチプレク
サ３２に出力したりする。なお、DSP３１−１乃至３１
−４は、プログラムを実行する上で必要となるデータ
を、それぞれDRAM１１から直接読み出す。すなわち、CP
U１１を介さない。
１−１乃至３１−４は、それぞれ内蔵するDRAM４４−１
乃至４４−４に記憶させたプログラムを実行する。DSP
３１−１乃至３１−４は、例えば、音声合成処理、サウ
ンド合成処理、音声認識処理、またはエフェクト処理を
実行し、オーディオ信号をオーディオ信号マルチプレク
サ３２に出力したりする。なお、DSP３１−１乃至３１
−４は、プログラムを実行する上で必要となるデータ
を、それぞれDRAM１１から直接読み出す。すなわち、CP
U１１を介さない。
【００４７】このように、DSP３１−１乃至３１−４
は、記録媒体５に記録されているプログラムを実行し、
オーディオ信号を処理する。
は、記録媒体５に記録されているプログラムを実行し、
オーディオ信号を処理する。
【００４８】次に、図５乃至図８を参照して、オーディ
オ信号マルチプレクサ３２の動作例を説明する。図５乃
至図７に示されるオーディオ信号マルチプレクサ３２
は、５個のスイッチ５１−１乃至５１−５から構成され
ている。スイッチ５１−１乃至５１−４の一方の端子
は、それぞれDSP３１−１乃至３１−４のディジタルオ
ーディオ信号Ｉ／Ｆ４１−１乃至４１−４に接続され、
他方の端子は共通に接続され後、スイッチ５１−５の一
方の端子に接続されている。スイッチ５１−５の他方の
端子は図示せぬ装置（例えば、スピーカまたはマイクロ
ホン）に接続されている。
オ信号マルチプレクサ３２の動作例を説明する。図５乃
至図７に示されるオーディオ信号マルチプレクサ３２
は、５個のスイッチ５１−１乃至５１−５から構成され
ている。スイッチ５１−１乃至５１−４の一方の端子
は、それぞれDSP３１−１乃至３１−４のディジタルオ
ーディオ信号Ｉ／Ｆ４１−１乃至４１−４に接続され、
他方の端子は共通に接続され後、スイッチ５１−５の一
方の端子に接続されている。スイッチ５１−５の他方の
端子は図示せぬ装置（例えば、スピーカまたはマイクロ
ホン）に接続されている。
【００４９】また、図８に示されるオーディオ信号マル
チプレクサ３２は、６個のスイッチ５１−１乃至５１−
６から構成されている。スイッチ５１−１乃至５１−３
の一方の端子は、それぞれDSP３１−１乃至３１−３の
ディジタルオーディオ信号Ｉ／Ｆ４１−１乃至４１−３
に接続され、他方の端子は共通に接続された後、スイッ
チ５１−５の一方の端子に接続されている。スイッチ５
１−５の他方の端子は図示せぬ装置（例えば、スピーカ
またはマイクロホン）に接続されている。またスイッチ
５１−４の一方の端子は、DSP３１−４のディジタルオ
ーディオ信号Ｉ／Ｆ４１−４に接続され、他方の端子は
スイッチ５１−６の一方の端子に接続されている。スイ
ッチ５１−６の他方の端子は図示せぬ装置（例えば、ス
ピーカまたはマイクロホン）に接続されている。
チプレクサ３２は、６個のスイッチ５１−１乃至５１−
６から構成されている。スイッチ５１−１乃至５１−３
の一方の端子は、それぞれDSP３１−１乃至３１−３の
ディジタルオーディオ信号Ｉ／Ｆ４１−１乃至４１−３
に接続され、他方の端子は共通に接続された後、スイッ
チ５１−５の一方の端子に接続されている。スイッチ５
１−５の他方の端子は図示せぬ装置（例えば、スピーカ
またはマイクロホン）に接続されている。またスイッチ
５１−４の一方の端子は、DSP３１−４のディジタルオ
ーディオ信号Ｉ／Ｆ４１−４に接続され、他方の端子は
スイッチ５１−６の一方の端子に接続されている。スイ
ッチ５１−６の他方の端子は図示せぬ装置（例えば、ス
ピーカまたはマイクロホン）に接続されている。
【００５０】図５の例においては、DSP３１−１が、オ
ーディオ信号出力モード状態とされ、オーディオ信号マ
ルチプレクサ３２のマルチプレクサ５１−１，５１−５
がオンされ、マルチプレクサ５１−２乃至５１−４がオ
フされている。すなわち、この例の場合、DSP３１−１
から出力されたオーディオ信号が、外部に出力される。
このように、DSP３１−１乃至DSP３１−４のうちのいず
れか１つから出力されるオーディオ信号を選択し、外部
に出力することができる。
ーディオ信号出力モード状態とされ、オーディオ信号マ
ルチプレクサ３２のマルチプレクサ５１−１，５１−５
がオンされ、マルチプレクサ５１−２乃至５１−４がオ
フされている。すなわち、この例の場合、DSP３１−１
から出力されたオーディオ信号が、外部に出力される。
このように、DSP３１−１乃至DSP３１−４のうちのいず
れか１つから出力されるオーディオ信号を選択し、外部
に出力することができる。
【００５１】図６の例においては、DSP３１−１乃至３
１−４がオーディオ信号入力モード状態とされ、オーデ
ィオ信号マルチプレクサ３２のマルチプレクサ５１−
１，５１−２，５１−５がオンされ、マルチプレクサ５
１−３，５１−４がオフされている。すなわち、この例
の場合、図示せぬ装置から入力されるオーディオ信号
が、DSP３１−１，３１−２に入力される。このよう
に、入力されるオーディオ信号をDSP３１−１乃至３１
−４のうち１つ以上に入力することができる。
１−４がオーディオ信号入力モード状態とされ、オーデ
ィオ信号マルチプレクサ３２のマルチプレクサ５１−
１，５１−２，５１−５がオンされ、マルチプレクサ５
１−３，５１−４がオフされている。すなわち、この例
の場合、図示せぬ装置から入力されるオーディオ信号
が、DSP３１−１，３１−２に入力される。このよう
に、入力されるオーディオ信号をDSP３１−１乃至３１
−４のうち１つ以上に入力することができる。
【００５２】図７の例においては、DSP３１−１がオー
ディオ信号出力モード状態とされ、DSP３１−２，３１
−３がオーディオ信号入力モード状態とされる。さら
に、オーディオ信号マルチプレクサ３２のスイッチ５１
−１乃至５１−３がオンされ、スイッチ５１−４，５１
−５がオフされている。すなわち、この例の場合、DSP
３１−１から出力されるオーディオ信号が、DSP３１−
２，３１−３に供給される。このように、システムバス
２１を介することなく、DSP３１−１乃至３１−４の間
でデータを転送することができる。
ディオ信号出力モード状態とされ、DSP３１−２，３１
−３がオーディオ信号入力モード状態とされる。さら
に、オーディオ信号マルチプレクサ３２のスイッチ５１
−１乃至５１−３がオンされ、スイッチ５１−４，５１
−５がオフされている。すなわち、この例の場合、DSP
３１−１から出力されるオーディオ信号が、DSP３１−
２，３１−３に供給される。このように、システムバス
２１を介することなく、DSP３１−１乃至３１−４の間
でデータを転送することができる。
【００５３】図８においては、DSP３１−１がオーディ
オ信号出力モード状態とされ、DSP３１−２乃至３１−
４がオーディオ信号入力モード状態とされる。さらに、
オーディオ信号マルチプレクサ３２のスイッチ５１−１
乃至５１−６がオンされている。すなわち、この例の場
合、DSP３１−１から出力されているオーディオ信号
が、DSP３１−２，３１−３に供給されるとともに、ス
イッチ５１−５を介して図示せぬ装置に出力される。DS
P３１−４には、スイッチ５１−４，５１−６を介して
図示せぬ装置からオーディオ信号が入力される。
オ信号出力モード状態とされ、DSP３１−２乃至３１−
４がオーディオ信号入力モード状態とされる。さらに、
オーディオ信号マルチプレクサ３２のスイッチ５１−１
乃至５１−６がオンされている。すなわち、この例の場
合、DSP３１−１から出力されているオーディオ信号
が、DSP３１−２，３１−３に供給されるとともに、ス
イッチ５１−５を介して図示せぬ装置に出力される。DS
P３１−４には、スイッチ５１−４，５１−６を介して
図示せぬ装置からオーディオ信号が入力される。
【００５４】同期シリアル信号マルチプレクサ３３およ
び非同期シリアル信号マルチプレクサ３４は、基本的に
オーディオ信号マルチプレクサ３２と同様の構成を有し
ており、それぞれ同期シリアル信号および非同期シリア
ル信号を、上述したように、処理することができる。
び非同期シリアル信号マルチプレクサ３４は、基本的に
オーディオ信号マルチプレクサ３２と同様の構成を有し
ており、それぞれ同期シリアル信号および非同期シリア
ル信号を、上述したように、処理することができる。
【００５５】このように、オーディオ信号マルチプレク
サ３２、同期シリアル信号３３、および非同期シリアル
信号３４に入出力される信号が制御されるので、効率よ
いデータ転送が可能となる。
サ３２、同期シリアル信号３３、および非同期シリアル
信号３４に入出力される信号が制御されるので、効率よ
いデータ転送が可能となる。
【００５６】なお、本明細書において、システムの用語
は、複数の装置、手段などより構成される全体的な装置
を意味するものである。
は、複数の装置、手段などより構成される全体的な装置
を意味するものである。
【００５７】なお、上記したような処理を行うコンピュ
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。
【００５８】
【発明の効果】請求項１に記載の情報処理装置、請求項
３に記載の情報処理方法、および請求項４に記載の提供
媒体によれば、外部デバイスにバスの使用権を提供する
ようにしたので、プログラムを容易に変更することがで
きる。
３に記載の情報処理方法、および請求項４に記載の提供
媒体によれば、外部デバイスにバスの使用権を提供する
ようにしたので、プログラムを容易に変更することがで
きる。
【００５９】請求項５に記載の情報処理装置、請求項６
に記載の情報処理方法、および請求項７に記載の提供媒
体によれば、バスを介さずに、データを転送させること
ができるようにしたので、システム全体として、データ
信号を効率よく高速に転送することができる。
に記載の情報処理方法、および請求項７に記載の提供媒
体によれば、バスを介さずに、データを転送させること
ができるようにしたので、システム全体として、データ
信号を効率よく高速に転送することができる。
【図１】本発明を適用したエンタテイメント機１の構成
例を示すブロック図である。
例を示すブロック図である。
【図２】図１のメディアプロセッサ４の構成例を示すブ
ロック図である。
ロック図である。
【図３】初期化処理を説明するフローチャートである。
【図４】オーディオ信号処理を説明するフローチャート
である。
である。
【図５】オーディオ信号マルチプレクサ３２の動作を説
明する図である。
明する図である。
【図６】オーディオ信号マルチプレクサ３２の他の動作
を説明する図である。
を説明する図である。
【図７】オーディオ信号マルチプレクサ３２の他の動作
を説明する図である。
を説明する図である。
【図８】オーディオ信号マルチプレクサ３２の他の動作
を説明する図である。
を説明する図である。
１ エンタテイメント機， ２ ホストCPU， ３ メ
インメモリ， ４ メディアプロセッサ， ５ 記録媒
体， １１ DRAM， １２ CPU， １３ サウンドエ
ンジン， １４ ドライブコントローラ， １５ バス
アービタ， １６ ホストＩ／Ｆ， １７ DMAC， １
８ プリフェラル， ２１ システムバス， ２２ ホ
ストバス， ２３ 動画デコーダ， ２４ グラフィッ
クエンジン， ３１ DSP， ３２ オーディオ信号マ
ルチプレクサ， ３３ 同期シリアル信号マルチプレク
サ， ３４ 非同期シリアル信号マルチプレクサ， ４
１ディジタルオーディオ信号Ｉ／Ｆ， ４２ 同期シリ
アル信号Ｉ／Ｆ， ４３非同期シリアル信号Ｉ／Ｆ，
４４ ＤＲＡＭ
インメモリ， ４ メディアプロセッサ， ５ 記録媒
体， １１ DRAM， １２ CPU， １３ サウンドエ
ンジン， １４ ドライブコントローラ， １５ バス
アービタ， １６ ホストＩ／Ｆ， １７ DMAC， １
８ プリフェラル， ２１ システムバス， ２２ ホ
ストバス， ２３ 動画デコーダ， ２４ グラフィッ
クエンジン， ３１ DSP， ３２ オーディオ信号マ
ルチプレクサ， ３３ 同期シリアル信号マルチプレク
サ， ３４ 非同期シリアル信号マルチプレクサ， ４
１ディジタルオーディオ信号Ｉ／Ｆ， ４２ 同期シリ
アル信号Ｉ／Ｆ， ４３非同期シリアル信号Ｉ／Ｆ，
４４ ＤＲＡＭ
Claims (7)
- 【請求項１】 所定のバスを有し、前記バスに外部デバ
イスが接続されている情報処理装置において、 前記外部デバイスから要求があったき、前記外部デバイ
スに前記バスの使用権を提供する提供手段と、 前記提供手段により提供された前記バスを介して前記外
部デバイスから供給されるプログラムを記憶する記憶手
段と、 前記記憶手段から供給された前記プログラムに基づい
て、所定の処理を実行する実行手段と、 前記記憶手段から供給された前記プログラムに基づい
て、前記実行手段の処理を管理する管理手段とを備える
ことを特徴とする情報処理装置。 - 【請求項２】 前記記憶手段、前記実行手段、および前
記管理手段が、１つの半導体デバイスの中に組み込まれ
ていることを特徴とする請求項１に記載の情報処理装
置。 - 【請求項３】 所定のバスを有し、前記バスに外部デバ
イスが接続されている情報処理装置の情報処理方法にお
いて、 前記外部デバイスから要求があったき、前記外部デバイ
スに前記バスの使用権を提供する提供ステップと、 前記提供ステップで提供された前記バスを介して前記外
部デバイスから供給されるプログラムを記憶する記憶ス
テップと、 前記記憶ステップで供給された前記プログラムに基づい
て、所定の処理を実行する実行ステップと、 前記記憶ステップで供給された前記プログラムに基づい
て、前記実行ステップの処理を管理する管理ステップと
を含むことを特徴とする情報処理方法。 - 【請求項４】 所定のバスを有し、前記バスに外部デバ
イスが接続されている情報処理装置に、 前記外部デバイスから要求があったき、前記外部デバイ
スに前記バスの使用権を提供する提供ステップと、 前記提供ステップで提供された前記バスを介して前記外
部デバイスから供給されるプログラムを記憶する記憶ス
テップと、 前記記憶ステップで供給された前記プログラムに基づい
て、所定の処理を実行する実行ステップと、 前記記憶ステップで供給された前記プログラムに基づい
て、前記実行ステップの処理を管理する管理ステップと
を含む処理を実行させるコンピュータが読み取り可能な
プログラムを提供することを特徴とする提供媒体。 - 【請求項５】 バスを介して相互に接続されたＮ個の信
号処理手段と、 前記バスを介して前記信号処理手段と接続され、前記信
号処理手段の動作を制御する制御手段と、 Ｎ個の前記信号処理手段と前記制御手段による前記バス
の使用権を調停する調停手段と、 前記制御手段により制御され、前記バスを介さずに、Ｎ
個の前記信号処理手段の間でデータを転送させる転送手
段とを備えることを特徴とする情報処理装置。ことを特
徴とする請求項１に記載の情報処理装置。 - 【請求項６】 バスを介して相互に接続されたＮ個の信
号処理装置を有する情報処理装置の情報処理方法におい
て、 Ｎ個の前記信号処理装置に信号を処理させる処理ステッ
プと、 Ｎ個の前記信号処理装置の動作を制御する制御ステップ
と、 Ｎ個の前記処理ステップと前記制御ステップにおける前
記バスの使用権を調停する調停ステップと、 前記制御ステップでの制御に対応して、前記バスを介さ
ずに、Ｎ個の前記信号処理装置の間でデータを転送させ
る転送ステップとを含むことを特徴とする情報処理方
法。 - 【請求項７】 バスを介して相互に接続されたＮ個の信
号処理装置を有する情報処理装置に、 Ｎ個の前記信号処理装置に信号を処理させる処理ステッ
プと、 Ｎ個の前記信号処理装置の動作を制御する制御ステップ
と、 Ｎ個の前記処理ステップと前記制御ステップにおける前
記バスの使用権を調停する調停ステップと、 前記制御ステップでの制御に対応して、前記バスを介さ
ずに、Ｎ個の前記信号処理装置の間でデータを転送させ
る転送ステップとを含む処理を実行させるコンピュータ
が読み取り可能なプログラムを提供することを特徴とす
る提供媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180014A JP2000010913A (ja) | 1998-06-26 | 1998-06-26 | 情報処理装置および方法、並びに提供媒体 |
| EP99305033A EP0973093A3 (en) | 1998-06-26 | 1999-06-25 | Method of and apparatus for processing information, and providing medium |
| US09/339,815 US6427181B1 (en) | 1998-06-26 | 1999-06-25 | Method of and apparatus for processing information, and providing medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10180014A JP2000010913A (ja) | 1998-06-26 | 1998-06-26 | 情報処理装置および方法、並びに提供媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010913A true JP2000010913A (ja) | 2000-01-14 |
Family
ID=16075959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10180014A Pending JP2000010913A (ja) | 1998-06-26 | 1998-06-26 | 情報処理装置および方法、並びに提供媒体 |
Country Status (3)
| Country | Link |
|---|---|
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