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JP2000099557A - 半導体集積回路装置、及びその製造方法、及び記憶媒体 - Google Patents

半導体集積回路装置、及びその製造方法、及び記憶媒体

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Publication number
JP2000099557A
JP2000099557A JP10270891A JP27089198A JP2000099557A JP 2000099557 A JP2000099557 A JP 2000099557A JP 10270891 A JP10270891 A JP 10270891A JP 27089198 A JP27089198 A JP 27089198A JP 2000099557 A JP2000099557 A JP 2000099557A
Authority
JP
Japan
Prior art keywords
stages
memory
delay
circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10270891A
Other languages
English (en)
Inventor
Kenichi Osada
健一 長田
Koichiro Ishibashi
孝一郎 石橋
Kazuo Yano
和男 矢野
Tetsuro Motomura
哲朗 本村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP10270891A priority Critical patent/JP2000099557A/ja
Priority to US09/399,330 priority patent/US6496952B1/en
Publication of JP2000099557A publication Critical patent/JP2000099557A/ja
Priority to US10/285,573 priority patent/US6782499B2/en
Priority to US10/860,051 priority patent/US7406643B2/en
Pending legal-status Critical Current

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    • G11C—STATIC STORES
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    • G—PHYSICS
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    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture

Abstract

(57)【要約】 （修正有） 【課題】 記憶媒体の製造プロセス条件などにばらつき
があった場合でも、内蔵されているメモリの書き込み、
読み出し特性を保証する半導体集積回路装置、及びその
製造方法、及びその設計の際に使用される記憶媒体を提
供する。 【解決手段】 パターン発生器、パターン比較器および
出力レジスタからなるBISTと、レジスタ制御信号とレジ
スタ書き込み信号によって制御されるレジスタと、レジ
スタによって制御される可変遅延回路と、ワード線とセ
ンスアンプとセンスアンプ活性化信号を含むキャッシュ
メモリにおいて、レジスタにセットする値をかえて、セ
ンスアンプの活性化のタイミングを変え、それぞれのタ
イミングでBISTによりメモリの測定をし、最適なタイミ
ングが決定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＰ(Intellectua
l Property）などの形態にて提供される半導体集積回路
装置、及びその製造方法、及びその設計の際に使用され
る半導体集積回路装置に組み込まれた複数段の遅延回路
の段数を導く処理手順を記憶した記憶媒体に関わる。特
に製造プロセス条件などにばらつきがあった場合でも、
内蔵されているメモリの書き込み、読み出し特性を保証
する半導体集積回路装置、及びその製造方法、及びその
設計の際に使用される記憶媒体に関する。
【０００２】
【従来の技術】従来のキャッシュメモリでは，メモリセ
ルの微少な電流によってビット線を駆動し、その微少信
号をセンスアンプによって増幅しデータを読み出してい
た。
【０００３】通常、２本のビット線の電位差が１００ｍ
Ｖのときにセンスアンプを活性化させる。しかし、電位
差を１００ｍＶより、小さい時にセンスアンプを活性化
させた方がキャッシュメモリの読み出し時間が短くなる
ため、キャッシュの性能が向上する。しかし、あまりこ
の電位差が小さい時にセンスアンプを活性化させると、
プロセスばらつきによりメモリセルの電流が小さかった
り、センスアンプの入力ＭＯＳトランジスタのしきい値
電圧にオフセットがあったりした場合に、正しい値を増
幅することができず、間違った値を出力してしまう可能
性もある。つまり、センスアンプを活性化する時間を決
めることは設計に取って非常に重要となる。
【０００４】従来は、キャッシュメモリをシリコンウエ
ハ上に試作後、フォーカスト・イオン・ビーム（ＦＩ
Ｂ）を使って、メタル配線を加工することによって、セ
ンスアンプ活性化のタイミングをかえて測定し、最適な
タイミングを決めていた。しかし、ＦＩＢを使った場
合、１つのチップに対して１つのタイミングしか設定で
きず、また、加工時間もおよそ１日を要していた。
【０００５】これに対して、 従来の公知の技術として
文献ICCSS Digest of Technical Papers、 pp. 236-23
7、 1998が知られている。この文献においては、プログ
ラマブルにキャッシュメモリのタイミングを製造後に変
化させることが記述されている。
【０００６】
【発明が解決しようとする課題】しかし、従来の公知例
では概念のみでその実現方法については記されてなく、
また、従来の公知技術に基づき、発明者らがオンチップ
のタイミングを調整しようと予備検討した結果、外部か
らメモリをテストするのに長い時間を要し、これにより
LSIの動作条件を見出すのに多大なる工数を要すること
を見出した。
【０００７】すなわち、外部（例えばICテスタ）からの
制御なしに（あるいは少ない制御によって）プロセス条
件の不確実な素子を用いてオンチップメモリ搭載LSIを
短時間に動作させる手段は知られていない。
【０００８】さらに、CPUとキャッシュメモリと２次キ
ャッシュとなるDRAMとが混在する場合にチップ製造後に
製造ばらつきにあわせ、タイミング調整する方法につい
ては知られていない。
【０００９】
【課題を解決するための手段】そこで、本発明では、SR
AMなどのメモリ部を備えた半導体集積回路装置におい
て、センスアンプ活性化信号をクロック信号から遅延さ
せる複数段の遅延回路と、前記遅延回路の段数を変更し
て、前記メモリの各セルの正常動作を確認して、前記メ
モリが正常動作する最小の遅延回路段数を決定する手段
とを備えたことを特徴とする半導体集積回路装置を構成
する。
【００１０】さらに、前記最小の遅延回路段数を決定す
る手段が、前記遅延回路の段数を切り替え、前記メモリ
の各セルに所定の値を書き込み、書き込んだ値を読み出
して、前記書き込んだ値と比較をして前記メモリの正常
動作を確認し、正常を確認した中で最小の遅延回路段数
を決定するＣＰＵであることを特徴とする半導体集積回
路装置を構成する。
【００１１】さらに、前記ＣＰＵにはメモリをテストす
るＢＩＳＴ回路を含み、該ＢＩＳＴ回路は、アドレスお
よび書き込みデータを発生するパターン発生器、書き込
んだデータと読み出したデータを比較するパターン比較
器、および比較結果を出力する出力レジスタよりなるこ
とを特徴とする半導体集積回路装置を構成する。
【００１２】さらに、前記遅延回路が、インバータ遅延
回路部と、遅延段数選択回路部とより構成され、前記遅
延段数選択回路部が、前記ＣＰＵより書き込まれる遅延
段数選択値を記憶するレジスタと、前記レジスタに記憶
された前記遅延段数選択値を読み出し、前記インバータ
遅延回路部の段数を制御するデコーダ回路とより構成さ
れ、前記最小の遅延回路段数を決定した後、ヒューズの
切断によって遅延回路段数を固定する回路をさらに備え
たことを特徴とする半導体集積回路装置を構成する。
【００１３】また、前記半導体集積回路装置の回路形成
後、前記ＣＰＵが前記遅延回路の段数の変更を選択し
て、前記メモリの各セルの正常動作を確認して、最適な
遅延回路段数を決定し、ヒューズの切断等によって前記
遅延回路段数を固定化することを特徴とする半導体集積
回路装置の製造方法を提案する。
【００１４】さらに、メモリ部を備えた半導体集積回路
装置の回路シミュレーション用ネットリストデータと供
に、前記半導体集積回路装置の回路シミュレーション結
果より、センスアンプ活性化信号をクロック信号から遅
延させるタイミングが最適となる前記半導体集積回路装
置に組み込まれた複数段の遅延回路の段数を導く処理手
順を記憶したコンピュータ読み取り可能な記憶媒体をＩ
Ｐ提供者が構成し、ＩＰ使用者が前記記憶媒体を使用す
ることにより、ＩＰ使用者独自のLSIの設計を容易に実
施することが出来るようになる。
【００１５】
【発明の実施の形態】以下、本発明に係わる半導体記憶
装置の好適ないくつかの事例につき、図面を用いて説明
する。
【００１６】〈実施例１〉図１は、本発明に係わる半導
体装置の一実施例を示す回路図である。半導体装置であ
るプロセッサ１００は、半導体集積回路製造技術を用い
て単結晶シリコンのような半導体基板に形成される。複
数のメモリセル（５１、５２、５３、５４）がマトリッ
クス状（行列状）に配置され、メモリアレイ（６１、６
３）を構成する。
【００１７】メモリセル５１は、１対のＣＭＯＳインバ
ータの入力と出力が互いに接続されて構成されるフリッ
プ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（５、
６）、Ｎチャネル型トランジスタ（１、２）で構成され
る）と、前記フリップ・フロップの記憶ノードＮと記憶
ノードＮＢとをビット線（ＢＬ、ＢＬＢ）に選択的に接
続するＮチャネル型ＭＯＳトランジスタ（３、４）とで
構成される。Ｎチャネル型ＭＯＳトランジスタ（３、
４）のゲート電極には、ワード線８１が接続される。
【００１８】また、センスアンプ・ラッチ回路とライト
アンプ回路（２１、２２）とプリチャージ回路（１１、
１２、１３）およびＹスイッチ回路からなるカラム回路
（６６、６７、６８、６９）が行状に並んでいる。
【００１９】センスアンプ・ラッチ回路は、Ｐチャネル
型ＭＯＳトランジスタ（１４、１５）とＮチャネル型Ｍ
ＯＳトランジスタ（１６、１７）からなるフリップフロ
ップとセンスアンプを不活性にするＮチャネル型ＭＯＳ
トランジスタ１８からなるラッチ型センスアンプと、ナ
ンド回路（１９、２０）からなるラッチ回路とから構成
される。
【００２０】Ｙスイッチ回路はビット線（ＢＬ、ＢＬ
Ｂ）とセンスアンプをつなぐＰチャネル型ＭＯＳトラン
ジスタ（８、１０）とビット線（ＢＬ、ＢＬＢ）とライ
トアンプ（２１、２２）をつなぐＮチャネル型ＭＯＳト
ランジスタ（７、９）からなる。制御信号（８３、８
４）はＰチャネル型ＭＯＳトランジスタ（８、１０）を
制御する信号であり、制御信号（８５、８６）は、Ｎチ
ャネル型ＭＯＳトランジスタ（７、９）を制御する信号
である。
【００２１】データの読み出し時には、Ｐチャネル型Ｍ
ＯＳトランジスタがオンされ、データの書き込み時に
は、Ｎチャネル型ＭＯＳトランジスタ（７、９）がオン
される。
【００２２】２つのメモリアレイ（６１、６３）の中心
に配置されるデコーダ回路（７１、７２）には、アドレ
スバス９１およびクロック信号９４が入力され、アドレ
スに応じてワード線（８１、８２）が選択される。プリ
チャージ回路（１１、１２、１３）を制御する信号（８
７、８８）はクロック信号９４より生成される。センス
アンプ活性化信号（８９、９０）は、２つのメモリアレ
イ（６１、６３）の中心より入力され、センスアンプの
活性化を制御するＮチャネル型ＭＯＳトランジスタ１８
のゲート電極に接続される。
【００２３】センスアンプ活性化信号（８９、９０）
は、クロック信号９４を、遅延回路１３８により、遅延
させて生成させる。遅延回路１３８は、Ｐチャネル型Ｍ
ＯＳトランジスタ（１１２、１１４、１１６、１１８、
１２０、１３９）およびＮチャネル型ＭＯＳトランジス
タ（１１３、１１５、１１７、１１９、１２１、１４
０）からなるインバータ遅延回路部と、Ｐチャネル型Ｍ
ＯＳトランジスタ（１２２、１２４、１２６、１２８、
１３０、１３２）およびＮチャネル型ＭＯＳトランジス
タ（１２３、１２５、１２７、１２９、１３１、１３
３）からなる遅延段数選択回路部から構成される。遅延
選択回路部は、レジスタ（１３５、１３６）に記憶され
た値がデコーダ回路１３７によってデコードされ制御さ
れる。
【００２４】デコーダ回路１３７は、ナンド回路（１０
９、１１０、１１１）およびインバータ回路（１０７、
１０８）より構成される。レジスタ（１３５、１３６）
は、フリップフロップを構成するインバータ（１０２、
１０３、１０５、１０６）およびフリップフロップへの
データの読み書きを制御するＮチャネル型ＭＯＳトラン
ジスタ（１０１、１０４）より形成される。レジスタ
（１３５、１３６）へ書き込みデータは、バス（１４
２、１４３）によって送られる。また、レジスタへの書
き込みの制御はレジスタ制御信号１４１によって行われ
る。以上に述べた構成がオンチップキャッシュメモリ９
９の構成である。
【００２５】また、読み出しデータ用バス９２および書
き込みデータ用バス９３がカラム回路（６６、６７、６
８、６９）に沿って形成される。クロック信号９４はク
ロック生成回路９５によって生成される。
【００２６】プロセッサ上には上記キャッシュメモリ意
外に、ＣＰＵ１５５が形成される。ＣＰＵ１５５には、
演算器１５６、レジスタファイル１５７およびキャッシ
ュメモリをテストするＢＩＳＴ回路１５４(組込み型自
己試験回路)が含まれている。ＢＩＳＴ１５４は、アド
レスおよび書き込みデータを発生するパターン発生器１
５１、書き込んだデータと読み出したデータを比較する
パターン比較器１５２および比較結果を出力する出力レ
ジスタ１５３よりなる。また、チップを周回するよう
に、Ｉ／ＯおよびＩ／Ｏ制御回路１６２が配置される。
【００２７】以下に上記キャッシュメモリの動作（読み
出しと書き込み）について説明する。
【００２８】図２に図１の半導体集積回路装置のキャッ
シュメモリ部の書き込みおよび読み出し時の動作波形を
示す。
【００２９】データの書き込みは、ＣＰＵから出力され
た、アドレスバス９１上のデータがクロックが“Ｈ”
（“ＨＩＧＨ”レベル）になると同時にキャッシュメモ
リ内に取り込まれ、デコードされてアドレスに対応する
ワード線（８１、８２）が“Ｈ”になる。これと同時
に、書き込みデータを書き込みデータ用バス９３に出力
し、制御信号（８５、８６）を“Ｈ”にすることによっ
て、ビット線（ＢＬ、ＢＬＢ）を駆動し、メモリセル５
１の記憶ノード（Ｎ、ＮＢ）の値を反転させてデータを
書き込む。
【００３０】データの読み出しは、 ＣＰＵから出力さ
れたアドレスバス９１上のデータがクロックが“Ｈ”
（“ＨＩＧＨ”レベル）になると同時にキャッシュメモ
リ内に取り込まれ、デコードされてアドレスに対応する
ワード線（８１、８２）が“Ｈ”になる。これによりメ
モリセル５１に記憶されたデータによってビット線（Ｂ
Ｌ、ＢＬＢ）に電位差が生じ、制御信号（８３、８４）
を“Ｈ”にすることによって、信号がセンスアンプに伝
播される。ビット線（ＢＬ、ＢＬＢ）の電位差が１００
ｍＶになった時、アンプ活性化信号（８９、９０）を
“Ｈ”にすることにより、この電位差を増幅して読み出
しデータ用バス９２に出力しデータの読み出しが完了す
る。
【００３１】センスアンプ活性化信号(８９、９０)を
“Ｈ”にする時のビット線（ＢＬ、ＢＬＢ）の電位差が
上記では１００ｍＶであったが、実際に、上記半導体装
置１００をシリコンウエハ上に形成した場合、プロセス
条件等によりセンスアンプ活性化信号(８９、９０)を
“Ｈ”にする最適なタイミングが変わってくる。試作
後、最適なタイミングを決める為に、以下の様な操作を
行う。
【００３２】まず、ＣＰＵ１５５によってレジスタ（１
３６、１３７）へデータをセットする。図３を用いて、
図１の半導体集積回路装置のレジスタ（１３５、１３
６）へのデータの書き込み方法について説明する。
【００３３】まず、ＣＰＵ１５５は、レジスタ（１３
５、１３６）に書き込みたい値を、レジスタ書き込みデ
ータバス（１４２、１４３）に出力する。その後レジス
タ制御信号１４１を“Ｈ”にすることにより、レジスタ
書き込みデータバス（１４２、１４３）の値をそれぞれ
レジスタ（１３５、１３６）に書き込み、レジスタの記
憶ノードＲＮ０、ＲＮ１にデータを記憶させる。データ
が記憶されたらレジスタ制御信号１４１を“Ｌ”（“Ｌ
ＯＷ”レベル）にする。
【００３４】記憶ノードＲＮ０、ＲＮ１両方に“Ｌ”を
記憶させた場合、クロック９４は、６段の遅延インバー
タ（１１２、１１３、１１４、１１５、１１６、１１
７、１１８、１１９、１２０、１２１）を通ってセンス
アンプ活性化信号(８９、９０)となる。
【００３５】記憶ノードＲＮ０、ＲＮ１それぞれに、
“Ｈ”、“Ｌ”を記憶させた場合、クロック９４は、４
段の遅延インバータ（１１２、１１３、１１４、１１
５、１１６、１１７）を通ってセンスアンプ活性化信号
(８９、９０)となる。
【００３６】記憶ノードＲＮ０、ＲＮ１それぞれに、
“Ｌ”、“Ｈ”を記憶させた場合、クロック９４は、２
段の遅延インバータ（１１２、１１３）を通ってセンス
アンプ活性化信号(８９、９０)となる。
【００３７】まず、記憶ノードＲＮ０、ＲＮ１両方に、
“Ｌ”を記憶させ、センスアンプ活性化信号(８９、９
０)をクロック信号９４よりインバータ６段分遅らせ
る。ＢＩＳＴ１５４のパターン発生器１５１によりアド
レスおよび書き込みデータを生成し、キャッシュメモリ
９９のすべてのメモリセル（５１、５２、５３、５４）
に例えば“０”を書き込む。その後、すべてのメモリセ
ルの値を読みだし、パターン比較器１５２で書き込みデ
ータと比較する。つまりここでは、読み出した値が
“０”であったかチェックし、すべての値が“０”であ
ればキャッシュメモリ９９は正常に動作したことにな
り、出力レジスタ１５３に正常動作したことを出力す
る。
【００３８】次に記憶ノードＲＮ０、ＲＮ１にそれぞ
れ、“Ｈ”、“Ｌ”を記憶させ、センスアンプ活性化信
号(８９、９０)をクロック信号９４よりインバータ４段
分遅らせる。ＢＩＳＴ１５４のパターン発生器１５１に
よりアドレスおよび書き込みデータを生成し、キャッシ
ュメモリのすべてのメモリセルに例えば“０”を書き込
む。その後、すべてのメモリセルの値を読みだし、パタ
ーン比較器１５２でチェックする。もし、すべての値が
“０”にならない場合は、読み出し不良であり、４段の
遅延インバータ（１１２、１１３、１１４、１１５、１
１６、１１７１３９。１４０）では足りなかったことが
わかる。つまり遅延インバータは６段（１１２、１１
３、１１４、１１５、１１６、１１７、１１８、１１
９、１２０、１２１、１３９、１４０）必要なことが分
かる。
【００３９】もし、すべての値が“０”であれば正常に
動作したことになり、今度は、記憶ノードＲＮ０、ＲＮ
１にそれぞれ、“Ｌ”、“Ｈ”を記憶させ、ＢＩＳＴ１
５４のパターン発生器１５１によりアドレスおよび書き
込みデータを生成し、キャッシュメモリのすべてのメモ
リセルに例えば“０”を書き込む。その後、すべてのメ
モリセルの値を読みだし、すべての値が“０”にならな
い場合は、読み出し不良であり、２段の遅延インバータ
（１１２、１１３、１３９、１４０）では足りなかった
ことが分かる。つまり遅延インバータは４段（１１２、
１１３、１１４、１１５、１１６、１１７、１３９、１
４０）必要なことが分かる。
【００４０】もし、すべての値が“０”であれば正常に
動作したことになり、最適な遅延インバータは２段（１
１２、１１３、１３９、１４０）であったことが分か
る。
【００４１】以上のようにして最小な、遅延インバータ
の段数を決定することができる。最適なインバータの段
数が決定したら、メタル層のマスクを変更して、記憶ノ
ードＲＮ０、ＲＮ１を電源電圧（ＶＤＤ）あるいは接地
電位（ＧＮＤ）にショートさせることにより、インバー
タ段数を固定することができる。
【００４２】〈実施例２〉実施例１では、試作後、最適
なタイミングを決定してから、マスクを修正して、再度
製造し直す必要があった。これに対し、製造後、実施例
１のように最適なタイミングを決定した後、ヒューズの
切断によりレジスタ（１３５、１３６）を電源電圧（Ｖ
ＤＤ）あるいは接地電位（ＧＮＤ）に固定して、センス
アンプ活性化信号(８９、９０)のタイミングを固定する
ことにより、最適なセンスアンプ活性化信号(８９、９
０)をもつチップを得ることができる。
【００４３】以下に、図４を用いて説明する。
【００４４】図４の半導体装置は、レジスタ（１３５、
１３６）の記憶ノード（ＲＮ０、ＲＮ１）をヒューズに
よって固定することができるように、図１に下記の回路
が付加されている。
【００４５】記憶ノードＲＮ０を、ヒューズ２５３が切
れた時に、Ｎチャネル型ＭＯＳトランジスタ２５２をオ
ンにして、接地電位（ＧＮＤ）に固定する回路。
【００４６】記憶ノードＲＮ０を、ヒューズ２５６が切
れた時に、インバータ回路２５４を介して、Ｐチャネル
型ＭＯＳトランジスタ２５１をオンにして、電源電位
（ＶＤＤ）に固定する回路。
【００４７】記憶ノードＲＮ１を、ヒューズ２６３が切
れた時に、Ｎチャネル型ＭＯＳトランジスタ２６２をオ
ンにして、接地電位（ＧＮＤ）に固定する回路。
【００４８】記憶ノードＲＮ１を、ヒューズ２６６が切
れた時に、インバータ回路２６４を介して、Ｐチャネル
型ＭＯＳトランジスタ２６１をオンにして、電源電位
（ＶＤＤ）に固定する回路。
【００４９】また、このヒューズの代わりにフラッシュ
メモリを使用しても構わない。
【００５０】上記手段を使えば、マスクを作り直す必要
もなく、チップ毎にプロセスがばらついても最適なセン
スアンプ活性化信号(８９、９０)をもつチップを得るこ
とができる。
【００５１】〈実施例３〉実施例１でのべたキャッシュ
メモリ９９がＩＰ（ロジックLSIを構成するために必要
な、ハードウエアやソフトウエアの状態で機能をまとめ
たブロックを指す。本実施例では、図６に示す情報の形
態にてＩＰ提供者よりＩＰ使用者に提供され、ＩＰ使用
者が自身のオリジナルなLSIへ取り込む。）として違う
プロセッサ上で異なるプロセスで実現されるとき、セン
スアンプ活性化信号(８９、９０)を“Ｈ”にするタイミ
ングを実施例１の様にするだけでは調整しきれない場合
が考えられる。そこで設計の段階でおおよそのタイミン
グに調整しておく必要がある。ただし、キャッシュをＩ
Ｐとして使用した場合、ＩＰ利用者はキャッシュの詳細
な回路を知らないので、知らなくても簡単にタイミング
調整ができることが望ましい。そのためにまず、図５に
示したように、図１の回路に遅延回路２００を付け加え
る。遅延回路２００は、Ｎチャネル型ＭＯＳトランジス
タ（２１３、２１５、２１７、２１９、２２１、２２
３）とＰチャネル型ＭＯＳトランジスタ（２１２、２１
４、２１６、２１８、２２０、２２２）からなるインバ
ータを６段接続したものである。クロック９４が一段目
のインバータ（２１２、２１３）に入力される。配線２
２４をａ、ｂ、ｃのどの点でつなぐかによって、クロッ
ク信号９４が何段遅延して遅延回路１３８に入力される
かが決まる。
【００５２】例えば、信号２２４をｂ点で接続した場
合、クロック信号９４は、インバータ４段（２１２、２
１３、２１４、２１５、２１６、２１７、２１８、２１
９）を通って遅延回路１３８に入力される。ＩＰ使用者
は、このａ、ｂ、ｃのいずれに設計の段階で接続するか
を決めるために、以下の作業を行なう。
【００５３】図６はＩＰ提供者がＩＰ使用者に提供する
ものである。キャッシュの機能仕様書、インターフェー
スモデル、設計データ、テストベクトルおよびチェック
プロパティーからなる。設計データは、ワードドライ
バ、センスアンプ・ライトアンプ、メモリセルアレイか
らなるレイアウトデータとキャッシュメモリを制御する
制御回路のゲート記述からなる。チェックプロパティー
は、キャッシュのクリティカルパスの回路シミュレーシ
ョン用ネットリスト、図５で、ａ、ｂ、ｃのどこに配線
２２４を接続するかを決める手順が書かれているタイミ
ング調整手順書、仕様変更手順書、性能予測手順書から
なる。以上の回路シミュレーション用ネットリスト、及
び遅延回路の接続段数を決定するための手順書、または
遅延回路の接続段数を決定するためのプログラムは、一
緒に、または個別に記憶媒体に記録されてＩＰ使用者に
提供される。
【００５４】図７は、タイミング仕様書に基づいてＩＰ
使用者がキャッシュＩＰをＬＳＩに組み込む流れを示し
たものである。ＩＰ使用者は仕様を決めＩＰを選択す
る。ＩＰ使用者は、ＩＰ供給者から提供される回路シミ
ュレーション用ネットリストと製造者から提供されるデ
バイスモデルを使って、回路シミュレーションを行な
う。デバイスモデルは図８に示したように、トランジス
タのゲート酸化膜厚（ｔｏｘ）や、しきい値電圧（ｖｔ
ｏ）等のトランジスタの特性を示すパラメータからな
る。シミュレーションの結果、図９に一例を示した条件
文により、図５の配線２２４をａ、ｂ、ｃのいずれと接
続するか決定され、タイミング制約として出力される。
条件文は、センスアンプ活性化信号が電源電圧の半分の
値になる時刻（例えば、ｗｈｅｎ Ｖ（ＳＡ＿ＥＮ
（ａ）） ＝ ０．５Ｖｄｄは、図５の配線２２４をａ
と接続した時に、センスアンプ活性化信号が電源の半分
の値（０．５Ｖｄｄ）になる時刻を示している。）と、
ビット線（ＢＬ、ＢＬＢ）の電位差が１００ｍＶを超え
る時間とを比較する文よりなる。
【００５５】タイミング制約情報に基づいて、ＩＰ提供
者より提供される制御回路のゲート記述を変更し、制御
回路のレイアウトを行なう。このレイアウトをマット部
レイアウトと統合しＬＳＩに組み込み製造者に製造を依
頼する。
【００５６】以上の方法により、キャッシュ設計者でな
いキャッシュのＩＰ使用者が、簡単に高性能なキャッシ
ュメモリを異なるプロセスで実現できる。
【００５７】〈実施例４〉これまでの実施例は、同一チ
ップ上に１つのメモリ回路が存在している場合の例であ
った。同一チップに複数のメモリが存在している場合に
ついて図１０に示した。図１０は図５のオンチップキャ
ッシュメモリ搭載半導体装置と比べて、ＤＲＡＭおよび
そのセンスアンプ活性化信号の制御回路が付加されてい
る。ＤＲＡＭは、Ｎチャネル型ＭＯＳトランジスタ４０
２と電荷を蓄積してデータを記憶するコンデンサー４０
１からなるメモリセル４０３がアレイ状に配列され、Ｎ
チャネル型ＭＯＳトランジスタ４０２のゲート電極には
ワード線４２１が接続され、また、ドレイン電極にはビ
ット線４３４が接続される。ビット線（４３５、４３
４）は対になっており、センスアンプ４２８でビット線
上のデータが増幅され、データバス３５０へ読み出され
る。センスアンプ（４２６、４２７、４２８）には、セ
ンスアンプ活性化信号(４４０)が入力される。また、ア
ドレスデコーダ４００も配置される。
【００５８】センスアンプ活性化信号（４４０）は、ク
ロック９４を、遅延回路３３８により、遅延させて生成
させる。遅延回路３３８は、Ｐチャネル型ＭＯＳトラン
ジスタ（３１２、３１４、３１６、３１８、３２０、３
３９）およびＮチャネル型ＭＯＳトランジスタ（３１
３、３１５、３１７、３１９、３２１、３４０）からな
るインバータ遅延回路部と、Ｐチャネル型ＭＯＳトラン
ジスタ（３２２、３２４、３２６、３２８、３３０、３
３２）およびＮチャネル型ＭＯＳトランジスタ（３２
３、３２５、３２７、３２９、３３１、３３３）からな
る遅延段数選択回路部から構成される。遅延選択回路部
は、レジスタ（３３５、３３６）に記憶された値をデコ
ーダ回路３３７によってデコードすることによって制御
される。
【００５９】デコーダ回路３３７は、ナンド回路（３０
９、３１０、３１１）およびインバータ回路（３０７、
３０８）より構成される。レジスタ（３３５、３３６）
は、フリップフロップを構成するインバータ（３０２、
３０３、３０５、３０６）およびフリップフロップへの
データの読み書きを制御するＮチャネル型ＭＯＳトラン
ジスタ（３０１、３０４）よりなる。レジスタ（３３
５、３３６）へ書き込みデータは、バス（３５２、３４
３）によって送られる。また、レジスタへの書き込みの
制御は信号３５１によって行われる。センスアンプ活性
化信号(４４０)のタイミング調整方法は実施例１で示し
た方法と同一である。
【００６０】
【発明の効果】本発明によれば、外部（例えばICテス
タ）からの制御なしに（あるいは少ない制御によって）
プロセス条件の不確実なオンチップメモリの搭載LSIを
短時間に高速に動作させることができる。
【００６１】また、外部（例えばICテスタ）からの制御
無しに（あるいは少ない制御によって）プロセス条件ば
らつきにより動作不良となったチップを短時間に救済で
きる。
【図面の簡単な説明】
【図１】実施例１に係わる半導体装置の回路図。
【図２】実施例１に係わる半導体装置の動作波形。
【図３】実施例１に係わる半導体装置の動作波形。
【図４】実施例２に係わる半導体装置の回路図。
【図５】実施例３に係わる半導体装置の回路図。
【図６】実施例３に係わるＩＰ製造者によって提供され
る提供物。
【図７】実施例３に係わるＩＰ使用者の設計の流れ。
【図８】実施例３に係わるデバイスモデル。
【図９】実施例３に係わる条件文。
【図１０】実施例４に係わる半導体装置の回路図。
【符号の説明】
１、２、３、４、７、９、１６、１７、１８、１０１、
１０４、１１３、１１５、１１７、１１９、１２１、１
２３、１２５、１２７、１２９、１３１、１３３、１４
０、２１３、２１５、２１７、２１９、２２１、２２
３、２５２、２６２、３１３、３１５、３１７、３１
９、３２１、３２３、３２５、３２７、３２９、３３
１、３３３、３０１、３０４、３４０、４０３……Ｎチ
ャネル型ＭＯＳトランジスタ ５、６、８、１０、１１、１２、１３、１４、１５、１
１２、１１４、１１６、１１８、１２０、１２２、１２
４、１２６、１２８、１３０、１３２、１３９、２１
２、２１４、２１６、２１８、２２０、２２２、２５
１、２６１、３１２、３１４、３１６、３１８、３２
０、３２２、３２４、３２６、３２８、３３０、３３
２、３３９……Ｐチャネル型ＭＯＳトランジスタ １９、２０、１０９、１１０、１１１、３０９、３１
０、３１１……ナンド回路 ２１、２２、１０２、１０３、１０５、１０６、１０
７、１０８、２５４、２６４、３０２、３０３、３０
５、３０６、３０７、３０８……インバータ回路 ５１、５２、５３、５４……メモリセル ６１、６３……メモリアレイ ６６、６７、６８、６９……カラム回路 ７１、７２、４００……デコーダ回路 ８１、８２……ワード線 ８３、８４、８５、８６……制御信号 ８７、８８……プリチャージ回路制御信号 ８９、９０、４４０……センスアンプ活性化信号 ９１……アドレスバス ９２……読み出しデータ用バス ９３……書き込みデータ用バス ９４……クロック信号 ９５……クロック発生回路 ９９……キャッシュメモリ １００……プロセッサ １３５、１３６、３３５、３３６……レジスタ １３７、３３７……デコーダ回路 １３８、３３８……遅延回路 １４１、３５１……レジスタ制御信号 １４２、１４３、３５２、３５３……レジスタ書き込み
データ １５１……パターン発生器 １５２……パターン比較器 １５３……出力レジスタ １５４……ＢＩＳＴ １５５……ＣＰＵ １５６……ＡＬＵ １５７……レジスタファイル １６２……Ｉ／ＯおよびＩ／Ｏ制御回路 ２００……遅延回路 ２２４……配線 ２５３、２５６、２６３、２６６……ヒューズ回路 ３５３……データバス ４２６、４２７、４２８……センスアンプ ４０１……コンデンサー ４０３……ＤＲＡＭメモリセル ４２１、４２２、４２３、４２４……ＤＲＡＭワード線 ４３０、４３１、４３２、４３３、４３４、４３５……
ＤＲＡＭビット線 Ｎ、ＮＢ……メモリセル記憶ノード ＲＮ０、ＲＮ１、ＲＮ２、ＲＮ３……レジスタ記憶ノー
ド Ｂ、ＢＬ……ビット線 ａ、ｂ、ｃ……接続点。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢野 和男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 本村 哲朗 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B046 AA08 BA03 JA04

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】メモリ部を備えた半導体集積回路装置にお
    いて、センスアンプ活性化信号をクロック信号から遅延
    させる複数段の遅延回路と、前記遅延回路の段数を変更
    して、前記メモリの各セルの正常動作を確認して、前記
    メモリが正常動作する最小の遅延回路段数を決定する手
    段とを備えたことを特徴とする半導体集積回路装置。
  2. 【請求項２】前記最小の遅延回路段数を決定する手段
    が、前記遅延回路の段数を切り替え、前記メモリの各セ
    ルに所定の値を書き込み、書き込んだ値を読み出して、
    前記書き込んだ値と比較をして前記メモリの正常動作を
    確認し、正常を確認した中で最小の遅延回路段数を決定
    するＣＰＵであることを特徴とする請求項１記載の半導
    体集積回路装置。
  3. 【請求項３】前記ＣＰＵにはメモリをテストするＢＩＳ
    Ｔ回路を含み、該ＢＩＳＴ回路は、アドレスおよび書き
    込みデータを発生するパターン発生器、書き込んだデー
    タと読み出したデータを比較するパターン比較器、およ
    び比較結果を出力する出力レジスタよりなることを特徴
    とする請求項２記載の半導体集積回路装置。
  4. 【請求項４】前記遅延回路が、インバータ遅延回路部
    と、遅延段数選択回路部とより構成されることを特徴と
    する請求項１に記載の半導体集積回路装置。
  5. 【請求項５】前記遅延段数選択回路部が、前記ＣＰＵよ
    り書き込まれる遅延段数選択値を記憶するレジスタと、
    前記レジスタに記憶された前記遅延段数選択値を読み出
    し、前記インバータ遅延回路部の段数を制御するデコー
    ダ回路とより構成されることを特徴とする請求項４に記
    載の半導体集積回路装置。
  6. 【請求項６】前記最小の遅延回路段数を決定した後、ヒ
    ューズの切断によって遅延回路段数を固定する回路をさ
    らに備えたことを特徴とする請求項１に記載の半導体集
    積回路装置。
  7. 【請求項７】前記最小の遅延回路段数を決定した後、フ
    ラッシュメモリにより遅延回路段数を記憶する手段をさ
    らに備えたことを特徴とする請求項１に記載の半導体集
    積回路装置。
  8. 【請求項８】前記メモリが、キャッシュメモリまたはＤ
    ＲＡＭのうちのいずれか、または両メモリであることを
    特徴とする請求項１、または請求項２に記載の半導体集
    積回路装置。
  9. 【請求項９】メモリ部を備えた半導体集積回路装置の回
    路シミュレーション用ネットリストデータと供に、前記
    半導体集積回路装置に備えられたメモリ部のセンスアン
    プの活性化を制御するセンスアンプ活性化信号をクロッ
    ク信号から遅延させて生成する最適なタイミングを得る
    ため、前記半導体集積回路装置の回路シミュレーション
    結果より、前記クロック信号を遅延する複数段の遅延回
    路の段数を決定する処理手順を記憶したことを特徴とす
    るコンピュータ読み取り可能な記憶媒体。
  10. 【請求項１０】前記半導体集積回路装置の回路シミュレ
    ーション結果より、前記クロック信号を遅延する複数段
    の遅延回路の段数を決定する処理手順において、回路シ
    ミュレーションの結果に基づき、センスアンプ活性化信
    号が所定値になる時刻と前記半導体集積回路装置に備え
    られたメモリ部のビット線の電位差が所定値となる時刻
    を比較し、最適な遅延回路段数を決定するステップを含
    むことを特徴とする請求項９に記載の記憶媒体。
  11. 【請求項１１】前記最適な遅延回路段数を決定するステ
    ップが、前記メモリが正常動作する遅延回路段数の中で
    最小の遅延回路段数を決定するステップであることを特
    徴とする請求項１０に記載の記憶媒体。
  12. 【請求項１２】前記回路シミュレーション用ネットリス
    トデータと、前記遅延回路の段数を導く処理手順とが単
    一の記憶媒体に記憶されるか、または複数の記憶媒体に
    別々に分割されて記憶されることを特徴とする請求項９
    に記載の記憶媒体。
  13. 【請求項１３】前記メモリが、キャッシュメモリまたは
    ＤＲＡＭのうちのいずれか、または両メモリであること
    を特徴とする請求項９乃至請求項１２のいずれかの請求
    項に記載の記憶媒体。
  14. 【請求項１４】メモリ部と、ＣＰＵ部と、及びセンスア
    ンプ活性化信号をクロック信号から遅延させる複数段の
    遅延回路とを備えた半導体集積回路装置の製造方法であ
    って、前記半導体集積回路装置の回路形成後、前記ＣＰ
    Ｕが前記遅延回路の段数の変更を選択して、前記メモリ
    の各セルの正常動作を確認して、最適な遅延回路段数を
    決定し、前記遅延回路段数を固定化することを特徴とす
    る半導体集積回路装置の製造方法。
  15. 【請求項１５】前記メモリが、キャッシュメモリまたは
    ＤＲＡＭのうちのいずれか、または両メモリであること
    を特徴とする請求項１４に記載の半導体集積回路装置の
    製造方法。
  16. 【請求項１６】前記遅延回路段数を固定化するステップ
    が、ヒューズの切断によって遅延回路段数を固定するこ
    とを特徴とする請求項１４に記載の半導体集積回路装置
    の製造方法。
  17. 【請求項１７】前記遅延回路段数を固定化するステップ
    が、フラッシュメモリにより遅延回路段数を記憶して固
    定することを特徴とする請求項１４に記載の半導体集積
    回路装置の製造方法。
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