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JP2000074941A - コンタクタ及びコンタクタを形成する方法 - Google Patents

コンタクタ及びコンタクタを形成する方法

Info

Publication number
JP2000074941A
JP2000074941A JP11171067A JP17106799A JP2000074941A JP 2000074941 A JP2000074941 A JP 2000074941A JP 11171067 A JP11171067 A JP 11171067A JP 17106799 A JP17106799 A JP 17106799A JP 2000074941 A JP2000074941 A JP 2000074941A
Authority
JP
Japan
Prior art keywords
contactor
substrate
interconnect trace
semiconductor wafer
under test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11171067A
Other languages
English (en)
Inventor
Theodore A Khoury
テオドール・Ａ・コーリー
Mark R Jones
マーク・Ｒ・ジョーンズ
Case Lee R
リー Ｒ・ケイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of JP2000074941A publication Critical patent/JP2000074941A/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
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    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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  • Measuring Leads Or Probes (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

(57)【要約】 【課題】基板の平面上にフォトリソグラフィ技術により
形成した、半導体ウエハ，ＬＳＩパッケージ、プリント
回路基板等をテストするために用いるプローブコンタク
タ及びコンタクタを形成する方法を提供する。 【解決手段】プローブコンタクタは表面上に電導通路で
あるインターコネクトトレイスを有する基板と、フォト
リソグラフィ製法によりその基板上に形成されたコンタ
クタで構成される。そのコンタクタはその基板に対して
直立に形成されたベース部と、一端がベース部上に形成
される水平部と、その水平部の他端に形成された接触部
とを有する。そのコンタクタが被テスト部品に押しつけ
られるとき、コンタクタの水平部により接触圧力を生じ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、接触用パッドや
電子回路や電子部品のリードのような接触ターゲットと
の電気接触を確立するためのプローブコンタクタ及びコ
ンタクタを形成する方法に関する。とりわけ、この発明
は、半導体ウエハ、半導体チップ、半導体パッケージ部
品、プリント回路基板等をテストするためのプローブカ
ードにおいて使用する、周波数帯域、集積度や品質の向
上したプローブコンタクタ及びコンタクタを形成する方
法に関する。
【０００２】
【従来の技術】ＬＳＩやＶＬＳＩ回路のような、高密度
で高速度の電子部品をテストする場合には、高性能なプ
ローブコンタクタ、あるいはテストコンタクタを使用し
なくてはならない。本発明のプローブコンタクタは、半
導体ウエハや半導体ダイのテスト、あるいはバーンイン
といった応用に限定されるものではなく、半導体パッケ
ージ部品やプリント回路基板等のテストやバーンインへ
の応用も含んでいる。しかし、説明を容易にするため
に、以下における本発明の開示では、主に半導体ウエハ
テストへの応用を参照して説明する。
【０００３】被テスト半導体部品が半導体ウエハの形態
である場合、ＩＣテスタのような半導体テストシステム
は、一般に自動ウエハプローバのような基板用ハンドラ
ーに接続して用いられる。そのような構成例を、第１図
に示す。この図では、半導体テストシステムは、通常別
のハウジングであるテストヘッドを有しており、そのテ
ストヘッドはケーブル束でテストシステムに接続されて
いる。テストヘッドと基板用ハンドラは、互いに機械的
に接続されており、試験される半導体ウエハは、基板用
ハンドラによって、テストヘッド上のテスト位置に自動
的に供給される。
【０００４】テストヘッド上で、被テスト半導体ウエハ
は、半導体テストシステムが発生するテスト信号を受け
る。被テスト半導体ウエハから、その結果として発生さ
れる出力信号は、半導体テストシステムに送信され、そ
こで、その出力信号は期待値と比較され、被試験半導体
ウエハ上のＩＣ回路が、正常に機能しているかどうかが
検知される。
【０００５】テストヘッドと基板用ハンドラ間は、イン
ターフェイス部１４０を介して接続されている。インタ
ーフェイス部１４０は、テストヘッドの電気的回路配置
に独自な電気回路接続を有するパーフォーマンスボード
１２０と、同軸ケーブルと、ポゴピンと、コネクタとで
構成されている。テストヘッド１００内には、テストチ
ャンネルに対応する、多数のプリント回路基板１５０が
設けられている。これらのプリント回路基板１５０に
は、パーフォーマンスボード１２０上の対応する接触端
子１２１を受け取るために、それぞれコネクタ１６０を
有している。基板用ハンドラー４００に対する接続位置
を正確に検知するために、フロッグリング１３０が、パ
ーフォーマンスボード１２０上に備え付けられている。
フロッグリング１３０は、ＺＩＦコネクターやポゴピン
のような、接続ピン１４１を多数有しており、それら接
続ピン１４１は、同軸ケーブル１２４を介して、接続端
子１２１に接続されている。
【０００６】第２図は、半導体ウエハテスト時の、基板
用ハンドラ（ウエハプローバ）４００や、テストヘッド
１００、およびインターフェイス部１４０の構造をより
詳細に示している。第２図に示してあるように、テスト
ヘッド１００は、基板用ハンドラ４００上に設置し、イ
ンターフェイス部１４０を介して、基板用ハンドラ４０
０に、機械的かつ電気的に接続される。基板用ハンドラ
４００では、被試験半導体ウエハ３００をチャック１８
０上に搭載する。プローブカード１７０は、被試験半導
体ウエハ３００の上部に設けられている。プローブカー
ド１７０は、テスト時に回路端子、すなわち被試験半導
体ウエハ３００上のＩＣ回路の各接触ターゲットと接触
するための、多数のプローブコンタクタ（例えばカンチ
レバーやニードル）１９０を有している。
【０００７】プローブカード１７０の電気端子または接
触用リセプタクルは、フロッグリング１３０に設置した
接続ピン１４１に、電気的に接続される。これら接続ピ
ン１４１はさらに、マザーボード１２０の接触端子１２
１に接続され、その接触端子１２１は、それぞれテスト
ヘッド１００のプリント回路基板１５０に、同軸ケーブ
ル１２４を介して接続される。加えて、プリント回路基
板１５０は、数百の内部ケーブルを有するケーブル束１
１０を介して、半導体テストシステムに接続されてい
る。
【０００８】このような構成において、被試験半導体ウ
エハにテスト信号を送り、結果としての出力信号を受け
るために、プローブ１９０はチャック１８０上にある半
導体ウエハ３００の表面に接触する。被試験半導体ウエ
ハ３００が、正常に機能しているかどうかを検知するた
めに、半導体ウエハ３００からの出力信号を、半導体テ
ストシステムが発生する期待値と比較する。
【０００９】第３図は、第２図のプローブカード１７０
の底面図である。この例では、プローブカード１７０に
は、ニードルまたはカンチレバーと呼ばれるプローブ１
９０を上部に複数設置した、エポキシリングが設けられ
ている。第２図において、半導体ウエハ３００を搭載し
たチャック１８０が上方に移動すると、カンチレバー１
９０の先端は、半導体ウエハ３００のパッドや接触用バ
ンプ（突起）に接触する。カンチレバー１９０の他端
は、電線１９４に接続され、更にその電線１９４は、プ
ローブカード１７０に形成された伝送ラインに接続され
ている。伝送ラインは、第２図のポゴピン１４１に接触
するための、電極１９７に接続されている。
【００１０】一般に、プローブカード１７０は、アース
層、電源層、複数の信号送信ライン層により構成され
る、ポリイミドの多層基板で形成されている。周知のよ
うに、ポリイミドの例えば誘電率、プローブカード１７
０内の信号のインダクタンスとキャパシタンスのような
様々なパラメターの平衡を保つようにすることで、例え
ば５０オームのような、特性インピーダンスが得られる
ように各伝送ラインは設計される。従って、これら信号
伝送ラインはインピーダンス整合しており、被試験ウエ
ハ３００に対する高周波数帯域での動作が実現でき、定
常状態では定常電流を供給し、被試験部品の出力切り替
え状態では、高電流ピークを供給することができる。ま
たノイズ除去の為に、プローブカード１７０には、電源
層とグラウンド層間に、キャパシタ１９３と１９５が設
けられている。
【００１１】従来技術によるプローブカードにおける、
帯域の限界を説明するために、プローブカード１７０の
等価回路を第４図に示す。第４図（Ａ）と第４図（Ｂ）
に示すように、プローブカード１７０の信号伝送ライン
は、電極１９７から、ストリップライン（インピーダン
スマッチ済み）１９６、電線１９４、そしてニードル
（カンチレバー）１９０に達している。第４図（Ｃ）に
示すように、電線１９４とニードル１９０はインピーダ
ンスマッチしていないので、高周波数帯域ではこれらの
部分は、インダクターＬとして働く。電線１９４とニー
ドル１９０の長さは、全体として２０−３０ｍｍ程度で
あるから、被テスト部品の高周波数帯域のテストにおい
て、大幅に周波数が制限される。
【００１２】プローブカード１７０の周波数帯域を制限
する他の要素は、第４図（Ｄ）と第４図（Ｅ）に示すよ
うに、電源用ニードルとグラウンド用ニードルにある。
テスト時に電源ラインが充分な電流を部品に供給できる
のであれば、部品テストにおける動作帯域の制限は深刻
ではない。しかし、電源を供給するために直列で接続す
る電線１９４とニードル１９０（第４図（Ｄ））、そし
て、電源と信号をグラウンド接続するために直列で接続
する電線１９４とニードル１９０（第４図（Ｅ））が、
等価的にインダクターとなるため、高速の電流動作は大
幅に制限される。
【００１３】また、電源ラインへのノイズやサージパル
スを除去することにより、テスト時の被テスト部品の適
切な機能が確保できるように、キャパシタ１９３と１９
５が、電源ラインとグラウンドラインの間に設置されて
いる。キャパシタ１９３は、例えば１０マイクロファラ
ッドのような比較的大きな値をとり、必要に応じてスウ
ィッチを用いて分離できる。キャパシタ１９５は、例え
ば０．０１マイクロファラッドのような比較的小さな値
をとり、ＤＵＴの近くに固定的に設けられている。これ
らのキャパシタは、電源ラインに対する高周波数除去
（デカップリング）として機能する。
【００１４】従って、もっとも広く使用されている上記
のプローブコンタクタは、その周波数帯域が２００ＭＨ
ｚ程度に制限されてしまい、最近の半導体部品のテスト
には不十分となっている。半導体試験の業界では、少な
くとも現在では１ＧＨｚ以上の動作帯域となっているＩ
Ｃテスターの周波数帯域機能に等しい周波数帯域が、近
い将来のプローブコンタクタに必要になるであろうと見
なされている。また、業界では、テスト処理量を向上さ
せるために、並列に（並列テスト）例えば３２個以上の
ような、多数の半導体部品、とりわけメモリーのような
部品を取り扱えるプローブカードが望まれている。
【００１５】新型のプローブカードとして、メンブレン
コンタクタを有するタイプがある。これはインピーダン
スのマッチした送信ラインをコンタクタの先端にまで構
成することが可能なため、十分な高帯域を持つものと期
待される。しかし、メンブレンコンタクタには、温度の
変化により、接触性能が充分に得られないほど変形して
しまうという難点がある。また、メンブレンコンタクタ
は、充分なバネ力をコンタクタに供給することが難しい
ため、メンブレン上に形成できるコンタクタの数が制限
されてしまうという難点がある。最後に、メンブレンコ
ンタクタの固有の問題として、コンタクタ均一性の欠如
という難点がある。例えばコンタクト表面のある１点か
ら他の１点のあいだに偏差があり（とりわけ表面積が大
きいほど顕著）、偏差は個々のコンタクタから予期でき
ない。従って、多数の部品を並列にテストする場合は、
メンブレンコンタクタは不適当である。
【００１６】従来技術では、第３図にあるようなプロー
ブカードは手作業で製造されており、このため品質にば
らつきがある。このような品質のばらつきには、サイ
ズ、周波数帯域、接触圧力、抵抗などのばらつきを含ん
でいる。従来のプローブコンタクタにおいて、接触性能
を不確実にする他の要因として、プローブコンタクタと
テスト下にある半導体ウエハの温度膨張係数が異なるこ
とがあげられる。従って、温度変化により相互間の接触
位置が異なってしまい、接触圧力、接触抵抗、周波数帯
域に悪影響をあたえる。
【００１７】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体ウエハ，ＬＳＩパッケージその他をテス
トするために用いる、次世代半導体技術のテストの要件
を満足するような、高周波数帯域を有した、プローブコ
ンタクタ及びコンタクタを形成する方法を提供すること
にある。
【００１８】また、本発明の他の目的は、半導体ウエ
ハ，ＬＳＩパッケージその他をテストするために用い
る、多数の半導体を同時に並列にテストするのに適した
プローブコンタクタを提供することにある。
【００１９】また、本発明のさらに他の目的は、半導体
ウエハ，ＬＳＩパッケージその他をテストするために用
いる、手作業による組立や取り扱いを要せず、標準的な
半導体生産プロセスをもちいることにより、均一の品質
を有するプローブコンタクタを提供することにある。
【００２０】また、本発明のさらに他の目的は、半導体
ウエハ，ＬＳＩパッケージその他をテストするために用
いる、フォトリソグラフィー製法で製造するプローブコ
ンタクタを提供することにある。
【００２１】また、本発明のさらに他の目的は、半導体
ウエハ，ＬＳＩパッケージその他をテストするために用
いる、プローブカード上に設置して、テスト下にある半
導体ウエハの温度膨張係数を補正する機能のあるプロー
ブコンタクタを提供することにある。
【００２２】
【課題を解決するための手段】本発明では、半導体ウエ
ハ，ＬＳＩパッケージ、プリント回路基板（被テスト部
品）をテストするために用いるプローブコンタクタは、
半導体製造技術で確立されているフォトリソグラフィ技
術によって、基板の表面上に形成する。
【００２３】本発明のプローブコンタクタは、表面上に
電導通路であるインターコネクトトレイスを有する基板
と、フォトリソグラフィ製法によりその基板上に形成さ
れたコンタクタで構成され、そのコンタクタはその基板
に対して直立に形成されたベース部と、一端がベース部
上に形成される水平部と、その水平部の他端に形成され
た接触部とを有し、そのプローブコンタクタが被テスト
部品に押しつけられるとき、コンタクタの水平部により
接触圧力を生じるものである。
【００２４】本発明のもう一つの態様は、プローブコン
タクタの製造プロセスである。プローブコンタクタの製
造プロセスは、デポジション（堆積）又はプレーティン
グ（メッキ）によって、シリコン基板上にインターコネ
クトトレイスを形成するステップと、フォトリソグラフ
ィ製法を適用してその基板上にコンタクタを形成するス
テップであり、そのコンタクタはそのインターコネクト
トレイス上に直立に形成されたベース部と、一端がベー
ス部上に形成された水平部と、その水平部の他端に形成
された接触部とを有し、それぞれのフォトリソグラフィ
処理プロセスは、フォトレジストコーティング、マスキ
ング、露光、ディベロッピング、フォトレジストストリ
ッピング、電導材料デポジション（堆積）の処理プロセ
スを含んでいる。
【００２５】本発明によれば、本コンタクタは、次世代
半導体技術の要求に対応できる高周波帯域を有してい
る。半導体製造処理で使用している現代の最小化技術を
使ってプローブコンタクタを形成するので、多数のコン
タクタを、多数の半導体を同時にテストするのに適した
小区域に構成することができる。
【００２６】本発明においては、手作業を用いることな
く、マイクロファブリケイション技術を用いて、一度に
多数のプローブコンタクタを製造できるので、安定した
品質、高信頼度、接触性能の長寿命を達成できる。ま
た、本発明のプローブコンタクタは、被テスト部品と同
じ材料を用いた基板に形成できるので、被テスト部品の
温度膨張係数を補正することができ、位置エラーを防止
できる。
【００２７】
【発明の実施の形態】本発明のコンタクタを、第５図−
第１１図を参照して説明する。第５図は、シリコン基板
２２０上に形成された本発明のコンタクタ２３０の一例
を示す。全てのコンタクタ２３０は、シリコン基板２２
０上に、同一のフォトリソグラフィ製法を用いて同時に
製造される。被試験半導体ウエハ３００が上昇すると
き、コンタクタ２３０は、半導体ウエハ３００上の対応
する接触ターゲット（電極パッド）３２０に接触する。
パッド３２０間のピッチが５０マイクロかそれ以下の微
少さでも、コンタクタ２３０は半導体ウエハ３００を製
造するのと同じ半導体製造技術で製造するので、コンタ
クタ２３０を同ピッチで構成することは容易である。
【００２８】シリコン基板２２０上のコンタクタ２３０
は、第３図に示すようにプローブカード上に直接搭載す
ることも可能だし、リードを有する従来のＩＣパッケー
ジのように、パッケージ内にコンタクタを形成し、その
パッケージをプローブカードに搭載するようにすること
も可能である。コンタクタ２３０を微少なサイズで製造
できるため、本発明のコンタクタを搭載するプローブカ
ードの周波数帯域は、容易に２ＧＨｚあるいはそれ以上
にまで上昇できる。また微少なサイズが可能なため、プ
ローブカード上のコンタクタの数は、例えば２０００等
にまで増加でき、これにより並列で同時に３２個以上の
メモリ部品をテストすることができる。
【００２９】また、本発明のコンタクタ２３０は、シリ
コン基板２２０の表面に形成するので、環境変化例えば
シリコン基板の温度膨張係数のような変化は、被テスト
半導体ウエハの温度膨張係数の変化と同様である。従っ
て、テスト時にはコンタクタ２３０と接触パッド３２０
間の位置を正確に保つことができる。
【００３０】第６図（Ａ）−第６図（Ｃ）は、シリコン
基板２２０上のコンタクタ２３０のより詳細な図を示
す。プローブカード又は上述したＩＣパッケージとの接
続を確立するための、３種の基本的な電気信号通路の形
式例を、第６図（Ａ）−第６図（Ｃ）に示している。第
６図（Ａ）は、基板の上部で電気接続を確立する例であ
る。第６図（Ｂ）は、基板の底部で電気接続を確立する
例であり、第６図（Ｃ）は、基板の端部で電気接続を確
立する例である。現存するＩＣパッケージデザインやプ
ローブカードデザインのほとんどは、第６図（Ａ）−第
６図（Ｃ）の少なくとも一つの接続形式を取り入れるこ
とができる。
【００３１】第６図（Ａ）の例は、符号ａでも示されて
いるインターコネクトトレイス２３２と、インターコネ
クトパッド２３３を、基板２２０上に有している。イン
ターコネクトトレイス２３２は、コンタクタ２３０から
インターコネクトパッド２３３への、電気通路を形成し
ている。第６図（Ｂ）の例は、インターコネクトトレイ
ス２３２と、基板２２０を貫通するインターコネクトパ
ッド２３５と、基板２２０の底部にあるインターコネク
トパッド２３６を有している。第６図（Ｃ）の例では、
インターコネクトトレイス２３２は、基板２２０の端ま
で達している。上記のそれぞれの例で、インターコネク
トトレイス２３２は、プローブカードやＩＣパッケージ
に適合するように、コンタクタ２３０の小ピッチをより
大きなピッチに間隔を広げる（ファンアウト）役割も果
たしている。
【００３２】第６図（Ａ）−第６図（Ｃ）に示すよう
に、コンタクタ２３０は縦部ｂと、横部ｃ、そして先端
部ｅを有する。コンタクタ２３０の先端部ｅは先鋭であ
るのが好ましく、そうすることにより接触ターゲット３
２０に押しつけられた際に、そのターゲット上の酸化金
属層に、擦り込む（スクラビング）効果が得られる。例
えば、ウエハ３００上のターゲット３２０には、表面に
酸化アルミニウム膜があり、低接触抵抗で電気接触を確
立するには、擦り込み効果（スクラビングイフェクト）
が必要である。横部ｃのバネ力により、接触パッド３２
０に対して適度な接触圧力を与える。横部ｃのバネ力に
よる弾力はまた、コンタクタ２３０、シリコン基板２２
０、接触パッド３２０、半導体ウエハ３００の平面のば
らつきやサイズの違いなどを補償する機能を果たす。
【００３３】コンタクタ２３０の材料の例として、ニッ
ケル、アルミニウム、銅がある。先端部ｅは、ニッケル
パラジウムやロジウム、ニッケル金、イリジウム、ある
は他のデポジション可能な材料により、プレーティング
（メッキ）により形成する。プローブテストの技術に用
いる場合の、コンタクタのサイズの例としては、全体の
高さ１００−４００ミクロン（最適２００ミクロン）、
横の長さ５０−４００ミクロン（最適１５０−２００ミ
クロン）、コンタクトターゲット３２０間のピッチ５０
ｕｍでは、厚さ３０−６０ミクロンである。
【００３４】第７図（Ａ）−第１１図（Ｒ）は、フォト
リソグラフィー技術を用いて本発明のコンタクタを製造
する製造プロセスを示している。第７図（Ａ）では、例
えば銅による薄金属層２３７がシリコン基板２２０に備
えられる。金属層２３７は、電気メッキ処理において、
第６図のインターコネクトトレイス２３２とコンタクタ
２３０を形成するときの、電気伝導手段を得るためのも
のである。もしインターコネクトトレイス２３２やコン
タクタ２３０が、例えばスパタリングのような他のデポ
ジション法で形成する場合は、薄金属層２３７は無くて
も良い。
【００３５】第７図（Ｂ）に示すように、フォトレジス
ト層２４２はトレイス層２３２上に形成されており、フ
ォトレジスト層２４２の上には、マスク２４５が紫外線
を浴びるように配置される。ポジティブレジストを使用
した場合には、露光後にはマスク２４５の不透明部に相
当するレジストは硬化（キュア）する。フォトレジスト
の受光した部分は除去され、第７図（Ｃ）のフォトマス
ク層２４２のようになる。第７図（Ｄ）に示すように、
例えば銅、ニッケル、アルミニウムあるいは他の金属の
ようなコンタクタの材料を、フォトマスク２４２の窓
（レジスト除去部分）に堆積（デポジション）させるこ
とにより、インターコネクトトレイス２３２を形成す
る。第７図（Ｄ）のインターコネクトトレイス２３２
は、第６図（Ａ）−第６図（Ｃ）のａ部に相当する。
【００３６】第８図（Ｅ）の処理では、薄金属層２３８
を、例えばメッキ処理で、インターコネクト２３２上に
形成する。薄金属層２３８の目的の一つは、インターコ
ネクトトレイス２３２のエッチングを防ぐことである。
第８図（Ｆ）では、第７図（Ｂ）と第７図（Ｃ）のフォ
トリソグラフィ処理と同様にして、フォトマスク２４２
上にフォトマスク層２４３を形成する。第８図（Ｇ）で
は、第６図のコンタクタ２３０の縦部ｂを形成するため
に、例えばニッケル、アルミニウム、銅のようなコンタ
クタの材料をフォトマスク２４３の窓（レジスト除去
部）に堆積（デポジション）させる。デポジションの方
法には、真空蒸着、カソードスパッタリング、気相デポ
ジション、あるいはメッキのような様々な技術を用いる
ことができる。第８図（Ｈ）のグラインディング（平面
化）処理により、第８図（Ｇ）の余剰メッキ部分を除去
する。
【００３７】上述の処理を繰り返して他のコンタクタ部
分を形成する。第９図（Ｉ）では、第７図（Ｂ）と第７
図（Ｃ）の製法を用いて、コンタクタ２３０の横部ｃを
形成するために、フォトマスク層２４３上に、フォトマ
スク層２４４を形成する。デポジションのプロセスを用
いて、第９図（Ｊ）に示す横部ｃを形成し、その余剰メ
ッキ部分を除去するために、第９図（Ｋ）にあるように
平面化処理をする。第９図（Ｌ）に示すように、コンタ
クタ２３０の縦部ｄを形成するために、フォトマスク層
２４４と横部ｃの上に、フォトマスク層２４６を供給す
る。第７図（Ｂ）と第７図（Ｃ）と同様のフォトリソグ
ラフィ処理を施して、フォトマスク２４６を形成する。
デポジション処理の後に、第１０図（Ｍ）に示すフォト
マスク層に第６図の縦部ｄを形成し、その余剰メッキ部
分を除去するために、第１０図（Ｎ）にあるように平面
化処理をする。第１０図（Ｏ）では、第１０図（Ｐ）に
示すコンタクタ２３０の先端ｅを形成するための、フォ
トマスク層２４８を示している。
【００３８】第１１図（Ｑ）のプロセスでは、特殊な溶
媒を用いて、フォトマスク２４２、２４３、２４４、２
４６、２４８を除去する。大部分の金属層２３７を除去
するために、第１１図（Ｒ）に示すエッチング処理を行
う。上述した以上のプロセスにより、フォトリソグラフ
ィ技術を用いて、コンタクタ２３０とインターコネクト
トレイス２３２がシリコン基板２２０上に形成される。
【００３９】好ましい実施例しか明確に示していない
が、添付のクレームの範囲を離れることなく様々な形
態、変形が可能である。
【００４０】
【発明の効果】本発明によれば、プローブコンタクタ
は、次世代半導体の試験技術の要求に対応できる高周波
帯域を実現している。半導体製造プロセスで使用してい
る、現代の微細加工技術を活用してプローブコンタクタ
を形成するので、多数のコンタクタを、微少な間隔で配
列することができ、このため多数の半導体部品を同時に
テストするのに有効である。
【００４１】手作業を用いることなく、マイクロファブ
リケイション技術を用いて、一度に多数のプローブコン
タクタを製造できるので、接触動作の安定した品質、高
信頼性、長寿命を達成できる。また、本発明のプローブ
コンタクタは、被テスト部品と同じ材料を用いた基板に
形成できるので、被テスト部品の温度膨張係数を補償す
ることができ、その結果位置誤差を防止できる。
【図面の簡単な説明】
【図１】テストヘッドを有する半導体テストシステム
と、基板用ハンドラとの関係を示した概要図である。
【図２】半導体テストシステムのテストヘッドを、基板
用ハンドラに接続する際の、構成の詳細な例を示した概
要図である。
【図３】カンチレバーをプローブコンタクタとして、複
数個搭載するための、エポキシリングを有するプローブ
カードの例を示した底面図である。
【図４】第３図のプローブカードの等価回路を示した回
路図である。
【図５】フォトリソグラフィー製法を用いて製造した、
本発明のプローブコンタクタを示した概要図である。
【図６】シリコン基板上に形成された本発明のプローブ
コンタクタの構成例を示した概要図である。
【図７】本発明のプローブコンタクタの製造プロセス
（Ａ）〜（Ｄ）を示した概要図である。
【図８】本発明のプローブコンタクタの製造プロセス
（Ｅ）〜（Ｈ）を示した概要図である。
【図９】本発明のプローブコンタクタの製造プロセス
（Ｉ）〜（Ｌ）を示した概要図である。
【図１０】本発明のプローブコンタクタの製造プロセス
（Ｍ）〜（Ｐ）を示した概要図である。
【図１１】本発明のプローブコンタクタの製造プロセス
（Ｑ）〜（Ｒ）を示した概要図である。
【符号の説明】
２２０ シリコン基板 ２３０ コンタクタ ２３２ インターコネクトトレイス ２３３ インターコネクトパッド ３００ 被試験半導体ウェハ ３２０ 電極パッド

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハ，ＬＳＩパッケージ、プリ
    ント回路基板（被テスト部品）をテストするために用い
    るコンタクタにおいて、 表面上に電導通路であるインターコネクトトレイスを有
    する誘電体基板と、 フォトリソグラフィ製法によりその誘電体基板上に形成
    されたコンタクタであり、そのコンタクタはその誘電体
    基板に対して直立に形成されたベース部と、一端がベー
    ス部上に形成される水平部と、その水平部の他端に形成
    された接触部とにより構成され、 そのコンタクタが被テスト部品に押しつけられるとき、
    コンタクタの水平部により接触圧力を生じ、 上記を具備したことを特徴とするコンタクタ。
  2. 【請求項２】 上記誘電体基板に設けられ、上記インタ
    ーコネクトトレイスとコンタクタに電気的に接続され
    た、外部接続部をさらに有する請求項１に記載のコンタ
    クタ。
  3. 【請求項３】 上記誘電体基板は所定の誘電率と透磁率
    を有する、請求項１に記載のコンタクタ。
  4. 【請求項４】 上記インターコネクトトレイスは金属に
    より構成され、デポジション、蒸着、スパッタリング、
    あるいはメッキのプロセスにより形成される、請求項１
    に記載のコンタクタ。
  5. 【請求項５】 上記コンタクタは上記インターコネクト
    トレイス上に直接的に形成されて、その間の電気的接続
    を形成する、請求項１に記載のコンタクタ。
  6. 【請求項６】 上記コンタクタは金属により構成され、
    上記インターコネクトトレイス上にフォトマスクを形成
    した後に、デポジションにより形成される、請求項１に
    記載のコンタクタ。
  7. 【請求項７】 上記コンタクタは、上記インターコネク
    トトレイス上に、少なくとも３回のフォトリソグラフィ
    行程を繰り返して形成し、その各フォトリソグラフィ行
    程は、フォトレジストコーティング、マスキング、露
    光、フォトレジスト除去、および導電材料のデポジショ
    ンの各ステップを有している、請求項１に記載のコンタ
    クタ。
  8. 【請求項８】 上記コンタクタの接触部の材料は、コン
    タクタを形成するために使用している材料と異なる材料
    を有する、請求項１に記載のコンタクタ。
  9. 【請求項９】 半導体ウエハ，ＬＳＩパッケージ、プリ
    ント回路基板（被テスト部品）をテストするために用い
    るコンタクタにおいて、 表面上に電導通路であるインターコネクトトレイスを有
    するシリコン基板と、 フォトリソグラフィ製法によりそのシリコン基板上に形
    成されたコンタクタであり、そのコンタクタはそのシリ
    コン基板に対して直立に形成されたベース部と、一端が
    ベース部上に形成される水平部と、その水平部の他端に
    形成された接触部とにより構成され、 そのコンタクタが被テスト部品に押しつけられるとき、
    コンタクタの水平部により接触圧力を生じ、 上記を具備したことを特徴とするコンタクタ。
  10. 【請求項１０】 上記シリコン上に基板に設けられ、上
    記インターコネクトトレイスとコンタクタに電気的に接
    続された、外部接続部をさらに有する、請求項９に記載
    のコンタクタ。
  11. 【請求項１１】 上記インターコネクトトレイスは金属
    により構成され、デポジション、蒸着、スパッタリン
    グ、あるいはメッキのプロセスにより形成される、請求
    項９に記載のコンタクタ。
  12. 【請求項１２】 上記コンタクタは上記インターコネク
    トトレイス上に直接的に形成されて、その間の電気的接
    続を形成する、請求項９に記載のコンタクタ。
  13. 【請求項１３】 上記コンタクタは金属により構成さ
    れ、上記インターコネクトトレイス上にフォトマスクを
    形成した後に、デポジションにより形成される、請求項
    ９に記載のコンタクタ。
  14. 【請求項１４】 上記コンタクタは、上記インターコネ
    クトトレイス上に、少なくとも３回のフォトリソグラフ
    ィ行程を繰り返して形成し、その各フォトリソグラフィ
    行程は、フォトレジストコーティング、マスキング、露
    光、フォトレジスト除去、および導電材料のデポジショ
    ンの各ステップを有している、請求項９に記載のコンタ
    クタ。
  15. 【請求項１５】 上記コンタクタの接触部の材料は、コ
    ンタクタを形成するために使用している材料と異なる材
    料を有する、請求項９に記載のコンタクタ。
  16. 【請求項１６】 半導体ウエハ，ＬＳＩパッケージ、プ
    リント回路基板（被テスト部品）をテストするために用
    いるコンタクタを形成する方法において、 誘電体材料あるいは半導体材料により形成された基板を
    備えるステップと、 デポジション（堆積）又はプレーティング（メッキ）に
    よって、その基板上にインターコネクトトレイスを形成
    するステップと、 フォトリソグラフィ製法を適用してその基板上にコンタ
    クタを形成するステップを有し、そのコンタクタはその
    インターコネクトトレイス上に直立に形成されたベース
    部と、一端がベース部上に形成された水平部と、その水
    平部の他端に形成された接触部とを有し、それぞれのフ
    ォトリソグラフィ製法は、フォトレジストコーティン
    グ、マスキング、露光、ディベロッピング、フォトレジ
    スト除去、電導材料デポジションのプロセスを有してい
    る、 上記を具備したことを特徴とする、コンタクタを形成す
    る方法。
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