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JP2000068847A - Modulation device and method, demodulation device and method and providing medium - Google Patents

Modulation device and method, demodulation device and method and providing medium

Info

Publication number
JP2000068847A
JP2000068847A JP10237045A JP23704598A JP2000068847A JP 2000068847 A JP2000068847 A JP 2000068847A JP 10237045 A JP10237045 A JP 10237045A JP 23704598 A JP23704598 A JP 23704598A JP 2000068847 A JP2000068847 A JP 2000068847A
Authority
JP
Japan
Prior art keywords
data
bit
bits
dsv control
code
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP10237045A
Other languages
Japanese (ja)
Inventor
Toshiyuki Nakagawa
俊之 中川
Yoshihide Niifuku
吉秀 新福
Tatsuya Narahara
立也 楢原
Kosuke Nakamura
耕介 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10237045A priority Critical patent/JP2000068847A/en
Publication of JP2000068847A publication Critical patent/JP2000068847A/en
Withdrawn legal-status Critical Current

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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce long error propagation at the time of demodulation and to perform sure data reproduction by rearranging a data stream into which a DSV control bit is inserted so as to make data belonging to the same byte unit be the same modulation unit. SOLUTION: A DSV bit decision/insertion part 11 performs DSV control on the data string at a prescribed interval, decides the '1' or '0' of a DSV control bit, inserts it into the data stream at the prescribed interval and outputs it to a data array conversion part 12. Prescribed array conversion is performed there at the prescribed interval of a 'cell' and it is outputted to a modulation part 13 and a SYNC/SYNCID decision part 14. The modulation part 13 modulates the array-converted data string into which the DSV control bit is inserted ad the SYNC/SYNCID decision part 14 decides the pattern of synchronizing signals to be inserted at the prescribed interval. A SYNC bit insertion part 15 inserts the synchronizing signals into modulated signals and an NRZT part 16 NRZI-modulates the signals into which synchronizing signals are inserted and converts them to a recording waveform sequence.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、変調装置および方
法、復調装置および方法、並びに提供媒体に関し、特
に、データ伝送や記録媒体への記録に適するようにデー
タを変調し、再生する変調装置および方法、復調装置お
よび方法、並びに提供媒体に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a modulator and a method, a demodulator and a method, and a providing medium, and more particularly to a modulator and a modulator for modulating and reproducing data so as to be suitable for data transmission and recording on a recording medium. The present invention relates to a method, a demodulation device and method, and a providing medium.

【0002】[0002]

【従来の技術】データを所定の伝送路で伝送する、また
は、例えば磁気ディスク、光ディスク、光磁気ディスク
等の記録媒体に記録するとき、伝送や記録に適するよう
にデータの変調が行われる。このような変調方法の1つ
として、ブロック符号が知られている。このブロック符
号は、データ列をm×iビットからなる単位(以下、単に
データ語と称する)にブロック化し、このデータ語を適
当な符号則に従ってn×iビットからなる符号語に変換す
るものである。そして、この符号は、iが1のとき、固
定長符号となり、また、iが複数個選べるとき、すなわ
ち、1乃至imax(最大のi)の範囲の所定のiを選択し
て変換したとき、可変長符号となる。このブロック符号
化された符号は、可変長符号(d,k;m,n;r)と表される。
2. Description of the Related Art When data is transmitted through a predetermined transmission path or recorded on a recording medium such as a magnetic disk, an optical disk, or a magneto-optical disk, the data is modulated so as to be suitable for transmission or recording. A block code is known as one of such modulation methods. In this block code, a data string is divided into units of m × i bits (hereinafter, simply referred to as data words), and the data words are converted into code words of n × i bits according to an appropriate coding rule. is there. When i is 1, this code is a fixed-length code. When a plurality of i can be selected, that is, when a predetermined i in the range of 1 to imax (maximum i) is selected and converted, It becomes a variable length code. This block-coded code is represented as a variable-length code (d, k; m, n; r).

【0003】ここでiは、拘束長と称され、imaxは、最
大拘束長rと称される。また、最小ランdは、符号系列内
の連続する”1”の間に入る、連続する”0”の最小の
個数を示し、最大ランkは、符号系列内の連続する”
1”の間に入る、連続する”0”の最大の個数を示して
いる。
Here, i is called a constraint length, and imax is called a maximum constraint length r. Further, the minimum run d indicates the minimum number of consecutive “0” s between consecutive “1” s in the code sequence, and the maximum run k indicates the consecutive number “1” in the code sequence.
It indicates the maximum number of consecutive “0” s that fall between “1”.

【0004】コンパクトディスクやミニディスク等にお
いては、上述のようにして得られた可変長符号に対し
て、”1”で反転、”0”で無反転とするNRZI(NonRetu
rn toZero Inverted)変調を行い、NRZI変調された可変
長符号(以下、NRZI変調された可変長符号を、レベル符
号と称する)を記録する。
In a compact disk, a mini disk, or the like, an NRZI (NonRetu) is used in which the variable length code obtained as described above is inverted with "1" and non-inverted with "0".
The NRZI-modulated variable-length code is recorded (hereinafter, the NRZI-modulated variable-length code is referred to as a level code).

【0005】また、レベル符号を、”1”から”0”あ
るいは”0”から”1”に反転したとき、即ち、エッジ
となったとき、”1”とする、逆NRZI変調を行うと、元
のEFM符号やRLL(1-7)符号と同じ符号列を得ることがで
きる。この逆NRZI符号列は、エッジ符号と称する。
When the level code is inverted from “1” to “0” or from “0” to “1”, that is, when the edge becomes “1”, inverse NRZI modulation is performed. The same code sequence as the original EFM code or RLL (1-7) code can be obtained. This inverse NRZI code string is called an edge code.

【0006】レベル符号の最小反転間隔をTminとし、最
大反転間隔をTmaxとするとき、線速方向に高密度の記録
を行うためには、最小反転間隔Tminは長い方が、すなわ
ち最小ランdは大きい方が良く、また、クロックの再生
の面からは最大反転間隔Tmaxは短いほうが、すなわち最
大ランkは小さい方が望ましく、種々の変調方法が提案
されている。
When the minimum inversion interval of the level code is Tmin and the maximum inversion interval is Tmax, in order to perform high-density recording in the linear velocity direction, the minimum inversion interval Tmin is longer, that is, the minimum run d is smaller. The larger the better, the shorter the maximum inversion interval Tmax, that is, the smaller the maximum run k is desirable from the viewpoint of clock reproduction, and various modulation methods have been proposed.

【0007】例えば、磁気ディスクまたは光磁気ディス
ク等の記録で用いられる変調方式としてRLL(1-7)があ
る。この変調方式のパラメータは(1,7;2,3;2)であり、
(d+1)Tで求められる最小反転間隔Tminは、(1+1)Tより、
2Tとなる。データ列のビット間隔をTdataとすると、こ
の最小反転間隔Tminは、(m/n)×Tmin=(2/3)×2より、1.
33Tdataとなる。また、(k+1)Tで求められる最大反転間
隔Tmaxは8(=7+1)T(=2/3×8Tdata=5.33Tdata)となる。さ
らに、(m/n)Tで求められる検出窓幅Twは、0.67(=2/3)T
dataとなる。
For example, there is RLL (1-7) as a modulation method used for recording on a magnetic disk or a magneto-optical disk. The parameters of this modulation scheme are (1,7; 2,3; 2),
The minimum inversion interval Tmin obtained by (d + 1) T is, from (1 + 1) T,
2T. Assuming that the bit interval of the data string is Tdata, the minimum inversion interval Tmin is 1. (m / n) × Tmin = (2/3) × 2.
It becomes 33Tdata. Further, the maximum inversion interval Tmax obtained by (k + 1) T is 8 (= 7 + 1) T (= 2/3 × 8Tdata = 5.33Tdata). Further, the detection window width Tw obtained by (m / n) T is 0.67 (= 2/3) T
data.

【0008】RLL(1-7)符号の変換テーブルは、例えば、
表1に示すようなテーブルである。
The conversion table of the RLL (1-7) code is, for example,
It is a table as shown in Table 1.

【0009】 ここで変換テーブル内の記号xは、次に続くチャネルビ
ットが”0”であるとき”1”を与え、または次に続く
チャネルビットが”1”であるとき”0”を与える。最
大拘束長rは2である。
[0009] Here, the symbol x in the conversion table gives "1" when the next channel bit is "0", or gives "0" when the next channel bit is "1". The maximum constraint length r is 2.

【0010】ところで、RLL(1-7)による変調を行ったチ
ャネルビット列は、発生頻度としてはTminである2Tが一
番多く、以下3T,4Tと続く。2Tや3Tのようなエッジ情報
が早い周期で多く発生すると、クロック再生には有利で
あるが、2Tが連続しつづけると、記録波形に歪みが生じ
やすくなる(2Tの波形出力は小さく、デフォーカスやタ
ンジェンシャル・チルトによる影響を受けやすい)。ま
た、さらに高線密度で、最小マークの連続した記録は、
ノイズ等の外乱の影響を受けやすく、データ再生誤りを
起こしやすくなる。
By the way, in the channel bit string modulated by RLL (1-7), the frequency of occurrence is 2T, which is Tmin, most frequently, followed by 3T and 4T. If a large amount of edge information such as 2T or 3T is generated at an early cycle, it is advantageous for clock reproduction. However, if 2T continues, the recording waveform is likely to be distorted (2T waveform output is small and defocus And tangential tilt). In addition, continuous recording of minimum marks at higher linear densities
It is susceptible to disturbances such as noise, and data reproduction errors are likely to occur.

【0011】そこで、本出願人は特願平9−13337
9号として、Tminが所定の回数以上連続するのを制限す
ることを提案したが、その符号であるRML(1-7)の変換テ
ーブルは、例えば、表2に示すテーブルである。
Therefore, the present applicant has filed Japanese Patent Application No. Hei 9-13337.
As No. 9, it has been proposed to limit Tmin from continuing for a predetermined number of times or more. The conversion table of the code RML (1-7) is, for example, the table shown in Table 2.

【0012】 ここで変換テーブル内の記号xは、次に来るチャネルビ
ットが”0”であるとき”1”を与え、また次に来るチ
ャネルビットが”1”であるとき”0”を与える。最大
拘束長rは3である。
[0012] Here, the symbol x in the conversion table gives "1" when the next channel bit is "0" and gives "0" when the next channel bit is "1". The maximum constraint length r is 3.

【0013】表2を使用した変換は、データ列が”1
0”となった場合、さらに次の4データを参照し、合計
6データ列が”100110”となったとき、最小ラン
dの繰り返しを制限するコード”100 000 01
0”を与える。この変換により得られる符号の最小ラン
dの繰り返しは、最大で5回までになる。
In the conversion using Table 2, the data string is "1".
When it becomes "0", the next four data are further referred to, and when the total six data strings become "100110", the code "100 000 01" restricts the repetition of the minimum run d.
0 ". The minimum run d of the code obtained by this conversion is repeated up to five times.

【0014】ところで、記録媒体への記録および、デー
タの伝送の際には、各媒体(伝送)に適した符号化変調
が行われるが、これら変調符号に直流成分が含まれてい
るとき、たとえばディスク装置のサーボの制御における
トラッキングエラーなどの、各種のエラー信号に変動が
生じやすくなったり、あるいはジッターが発生しやすく
なったりする。従って、直流成分はなるべく含まないほ
うが良い。
By the way, at the time of recording on a recording medium and transmitting data, coded modulation suitable for each medium (transmission) is performed. When these modulation codes include a DC component, for example, Various error signals such as a tracking error in the servo control of the disk device tend to fluctuate or jitter tends to occur. Therefore, it is better not to include a DC component as much as possible.

【0015】ここで上記に示した、可変長の最小ランd
=1で、変換率m=2、およびn=3のRLL符号は、DSV
(Digital Sum Value)制御が行われていない。DSV制御と
は、チャネルビット列をNRZI化し(すなわちレベル符号
化する)、そのビット列(データのシンボル)の”1”
を+1、”0”を−1として符号を加算していったとき
その総和(DSV)の絶対値を小さくする制御を意味する。D
SVは符号列の直流成分の目安となり、DSVの絶対値を小
さくすることは、符号列の直流成分を抑制することとな
る。
The variable length minimum run d shown above
= 1, the conversion rate m = 2, and n = 3, the RLL code is DSV
(Digital Sum Value) control is not performed. DSV control means that a channel bit string is converted into NRZI (that is, level-coded), and the bit string (data symbol) is set to “1”.
Means the control to reduce the absolute value of the sum (DSV) when the sign is added assuming that “+1” and “0” are −1. D
SV is a measure of the DC component of the code string, and reducing the absolute value of DSV will suppress the DC component of the code string.

【0016】このDSV制御を行うDSV制御ビットは、通
常、2×(d+1)ビット使用され、例えば、d=1の
場合、2×(1+1)=4ビットである。このとき、任
意の間隔において、最小ランおよび最大ランを守ること
ができ、かつ反転または非反転も可能な完全なDSV制御
が行われる。
The DSV control bits for performing the DSV control are usually 2 × (d + 1) bits. For example, when d = 1, 2 × (1 + 1) = 4 bits. At this time, at an arbitrary interval, a complete DSV control that can keep the minimum run and the maximum run and that can be inverted or not inverted is performed.

【0017】しかし、DSV制御ビットは、基本的には冗
長ビットである。従って符号変換の効率から考えれば、
DSV制御ビットはなるべく少ないほうが良い。
However, the DSV control bits are basically redundant bits. Therefore, considering the efficiency of code conversion,
The smaller the number of DSV control bits, the better.

【0018】そこで、DSV制御ビットを、1×(d+
1)、すなわちd=1の場合では、1×(1+1)=2
ビットとしても、任意の間隔において、反転/非反転も
可能な完全なDSV制御が行われる。ただし、最小ランは
守られるが、最大ランは大きくなり、(k+2)とな
る。記録符号として最小ランは必ず守る必要があるが、
最大ランについてはその限りではない。場合により、最
大ランを破るパターンを同期信号に用いるフォーマット
が存在する(DVDのEFMプラスは最大ラン11Tだが、フ
ォーマットの都合上14Tを許している)。
Therefore, the DSV control bit is set to 1 × (d +
1), that is, in the case of d = 1, 1 × (1 + 1) = 2
As a bit, complete DSV control that can be inverted / non-inverted is performed at arbitrary intervals. However, the minimum run is kept, but the maximum run becomes large, and becomes (k + 2). It is necessary to keep the minimum run as the recording code,
This is not the case for maximum runs. In some cases, there is a format in which a pattern that breaks the maximum run is used for the synchronization signal (EFM Plus of DVD has a maximum run of 11T, but 14T is allowed due to the format).

【0019】そして、表2のRML符号の基本性能を保っ
たまま、これらよりもさらに効率が良くDSV制御を行え
るテーブルとして、17PP(Parity Preserve)符号が
ある。17PP符号は、ラン制限d=1、k=7であ
り、その上に最小ランの連続を制限し、さらにデータ語
と符号語の対応した要素に規則を与えた変調符号であ
る。
A 17PP (Parity Preserve) code is a table capable of performing DSV control more efficiently than the RML code while maintaining the basic performance of the RML code in Table 2. The 17PP code is a modulation code in which the run restrictions d = 1 and k = 7, further restricts the continuation of the minimum run, and further gives rules to the corresponding elements of the data word and the code word.

【0020】本出願人が特願平10−150280号に
て提案している17PP符号の変換テーブルは、例え
ば、以下の通りである。
The conversion table of the 17PP code proposed by the present applicant in Japanese Patent Application No. Hei 10-150280 is as follows, for example.

【0021】<表3> 17PP-32(1,7;2,3;4) データ 符号 11 *0* 10 001 01 010 0011 010 100 0010 010 000 0001 000 100 000011 000 100 100 000010 000 100 000 000001 010 100 100 000000 010 100 000 "110111 001 000 000(next010) 00001000 000 100 100 100 00000000 010 100 100 100 if xx1 then *0* = 000 xx0 then *0* = 101 ----------------------------- "110111 001 000 000(next010): When next channel bits are '010', convert '11 01 11' to '001 000 000' after using main table and termination table. -----------------------------<Table 3> 17PP-32 (1,7; 2,3; 4) Data code 11 * 0 * 10 001 01 010 0011 010 100 0010 010 000 0001 000 100 000011 000 100 100 000010 000 100 000 000001 010 100 100 000000 010 100 000 "110111 001 000 000 (next010) 00001000 000 100 100 100 00000000 010 100 100 100 if xx1 then * 0 * = 000 xx0 then * 0 * = 101 ----------- ------------------ "110111 001 000 000 (next010): When next channel bits are '010', convert '11 01 11 'to' 001 000 000 'after using main table and termination table .-----------------------------

【0022】表3は、最小ランd=1、最大ランk=7
で、変換テーブル内の要素に不確定符号を有する。不確
定符号は、変換するデータ列2ビットが(11)であっ
たとき、その直前の符号語列によって”000”あるい
は”101”が選択される。直前の符号語列の1チャネ
ルビットが”1”であったとき、最小ランを守るため
に、(11)の変換は、”000”となる。また直前の
符号語列の1チャネルビットが”0”であったとき
は、”101”とし、最大ランを守れるようにする。
Table 3 shows that the minimum run d = 1 and the maximum run k = 7.
, The element in the conversion table has an indeterminate code. When the two bits of the data string to be converted are (11), “000” or “101” is selected as the uncertain code according to the code word string immediately before it. When one channel bit of the immediately preceding codeword string is “1”, the conversion of (11) is “000” in order to keep the minimum run. If one channel bit of the immediately preceding code word string is "0", it is set to "101" so that the maximum run can be maintained.

【0023】表3の変換テーブルは、可変長構造のテー
ブルである。すなわち拘束長i=1における変換コード
は、必要数の4つ(2^(m x i) =2^(2 x 1) = 4) よりも
少ない3つで構成されている。すなわちデータ列を変換
する際に、拘束長i=1だけでは変換出来ないデータ列
が存在する。結局、表3の変換テーブルにおいて、全て
のデータ列に対応するため、すなわち変換テーブルとし
て成り立つためには、拘束長i=3までを要する。
The conversion table in Table 3 is a table having a variable length structure. That is, the conversion code for the constraint length i = 1 is composed of three less than the required number of four (2 ^ (mxi) = 2 ^ (2 × 1) = 4). That is, when converting a data string, there is a data string that cannot be converted only by the constraint length i = 1. After all, in the conversion table of Table 3, it is necessary to have a constraint length i = 3 in order to correspond to all data strings, that is, to be satisfied as a conversion table.

【0024】また、表3の変換テーブルは、変換テーブ
ル内に、最小ランの連続を制限する、置き換えコードを
有する。例えば、データ列(110111)は、さらに
後ろに続く符号語列を参照し、それが”010”であっ
たとき、”001 000 000”に置き換えられる。
後ろに続く符号語列が”010”以外であれば”*0*
010 *0*”に変換される。これによって、データ
変換後の符号語列は、最小ランの連続が制限され、最小
ランの繰り返しは、最大でも6回までとなる。
The conversion table shown in Table 3 has a replacement code in the conversion table for limiting the continuation of the minimum run. For example, the data string (110111) refers to a code word string that follows, and when it is "010", it is replaced with "001 000 000".
"* 0 *" if the following code word string is other than "010"
010 * 0 * ". In this way, in the code word string after the data conversion, the continuation of the minimum run is limited, and the minimum run is repeated up to six times at the maximum.

【0025】さらに表3の変換テーブルは、データ列の
要素内の”1”の個数と、変換される符号語列の要素内
の”1”の個数が、それを2で割った時の余りが、どち
らも1あるいは0で同一となるような変換規則を有す
る。例えば、データ列の要素(000001)は”01
0 100 100”の符号語列に対応しているが、それ
ぞれ”1”の個数は、データ列では1個、対応する符号
語列では3個であり、どちらも2で割った余りが1で一
致する。同様にして、データ列の要素(000000)
は、”010 100 000”の符号語列に対応してい
るが、それぞれ”1”の個数は、データ列が0個、対応
する符号語列は2個であり、どちらも2で割った余りが
0で一致する。
Further, the conversion table in Table 3 shows that the number of "1" in the element of the data string and the number of "1" in the element of the code word string to be converted are the remainders when dividing the number by two. However, both have conversion rules such that 1 or 0 is the same. For example, the element (000001) of the data string is "01
0 100 100 "corresponds to the code word string, but the number of" 1 "is 1 in the data string and 3 in the corresponding code word string. Similarly, the element of the data string (000000)
Corresponds to a code word string of “010 100 000”, but the number of “1” is 0 for the data string and 2 for the corresponding code word string. Matches with 0.

【0026】そして、表3の変換テーブルは、最大拘束
長r=4である。i=4の変換コードは、最大ランk=
7を実現するための、置き換えコードを有する。
In the conversion table of Table 3, the maximum constraint length is r = 4. The conversion code for i = 4 is the maximum run k =
No. 7 has a replacement code.

【0027】表3の変換テーブルに従ってデータ列を変
調し、変調後のチャネルビット列を、所定の間隔で、こ
れまでと同様にDSV制御することができるが、データ列
と、変換される符号語列の関係を生かして、さらに効率
良くDSV制御を行うことができる。
The data sequence is modulated according to the conversion table of Table 3, and the modulated channel bit sequence can be DSV-controlled at predetermined intervals as before, but the data sequence and the code word sequence to be converted are controlled. The DSV control can be performed more efficiently by making use of the relationship.

【0028】すなわち、変換テーブルが、データ列の要
素内の”1”の個数と、変換される符号語列の要素内
の”1”の個数が、それを2で割った時の余りが、どち
らも1あるいは0で同一となるような変換規則を有する
とき、チャネルビットで、「反転」を表す”1”、ある
いは「非反転」を表す”0”のDSV制御ビットを挿入す
ることは、データビット列内に、「反転」するならば”
1”を挾み、「非反転」ならば”0”のDSV制御ビット
を挿入することと等価になる。
That is, in the conversion table, the number of "1" in the element of the data string and the number of "1" in the element of the code word string to be converted are the remainder when dividing the number by two. When both have a conversion rule of being equal to 1 or 0, inserting a DSV control bit of “1” representing “inversion” or “0” representing “non-inversion” in a channel bit is as follows: "Invert" in the data bit string
Inserting "1" and "non-inverting" is equivalent to inserting a DSV control bit of "0".

【0029】たとえば表3において、データ変換する3
ビットが”001”と続いたとき、その後ろにおいてDS
V制御ビットを挾むとすると、データ変換は、(001
−x)(xは1ビットで、0または1)となる。ここで
xに”0”を与えれば、表3の変換テーブルは、 データ 符号 0010 010 000 となり、また、”1”を与えれば、 データ 符号 0011 010 100 となる。符号語列をNRZI化してレベル符号化したとき、
これらは データ 符号 レベル符号 0010 010 000 011111 0011 010 100 011000 となり、レベル符号列の最後の3ビットが相互に反転し
ている。すなわち、DSV制御ビットxの、”1”と”
0”を選択することによって、データ列内においても、
DSV制御を行うことができる。
For example, in Table 3, 3
When the bit continues to "001", DS
Assuming that the V control bit is interposed, the data conversion is (001)
-X) (x is 1 bit, 0 or 1). Here, if “0” is given to x, the conversion table in Table 3 becomes data code 0010 010 000, and if “1” is given, it becomes data code 0011 010 100. When the codeword string is NRZIed and level-encoded,
These are data code level codes 0010 010 000 011111 0011 010 100 011000, and the last three bits of the level code sequence are mutually inverted. That is, the DSV control bit x “1” and “1”
By selecting "0", even in the data string,
DSV control can be performed.

【0030】DSV制御による冗長度を考えると、データ
列内において1ビットのDSV制御を行うことは、チャネ
ルビット列で表現すれば、表3では変換率m=2、n=
3であるから、1.5チャネルビットでDSV制御を行う
ことに相当する。ここで例えば表1のようなRLL(1−
7)テーブルにおいてDSV制御をおこなうためには、チ
ャネルビット列においてDSV制御を行うことになり、最
小ランを守るためには、前述の通り、少なくとも2チャ
ネルビットが必要であり、冗長度は、より大きくなる。
Considering the redundancy by DSV control, performing 1-bit DSV control in a data string is represented by a conversion rate m = 2, n =
3, which is equivalent to performing DSV control with 1.5 channel bits. Here, for example, RLL (1-
7) To perform the DSV control in the table, the DSV control must be performed in the channel bit string, and in order to keep the minimum run, at least two channel bits are required as described above, and the redundancy is larger. Become.

【0031】表3の変換テーブルは、データ列内でDSV
制御が行えるので、効率の良いDSV制御が行えると共
に、最小ランの繰り返しが制限されているので、高線密
度記録再生に適している符号を生成する。
The conversion table shown in Table 3 has a DSV
Since the control can be performed, efficient DSV control can be performed, and the repetition of the minimum run is limited, so that a code suitable for high linear density recording and reproduction is generated.

【0032】今、上記の方法でDSV制御を行うとき、デ
ータ列内においてDSV制御ビットの1ビットが挿入され
る。ここで表3のような17PP符号は変換率はm=
2、n=3であり、変換の基本単位は2ビットである。
すなわち、表3にもとづくデータ変換は、2ビット単位
でデータを進めて行われる。このときデータ列内にDSV
制御ビットとして1ビットが入ったとき、本来2ビット
単位であった部分が1つずれてしまう。これはデータ変
換時には影響がないが、復調時にビットシフトによるエ
ラーが発生すると、これを復調したとき、長いエラー伝
搬を起こしやすくなる。
When the DSV control is performed by the above method, one DSV control bit is inserted in the data string. Here, the conversion rate of the 17PP code as shown in Table 3 is m =
2, n = 3, and the basic unit of conversion is 2 bits.
That is, data conversion based on Table 3 is performed by advancing data in units of 2 bits. At this time, DSV
When one bit is entered as a control bit, one part that was originally a two-bit unit is shifted by one. This has no effect during data conversion, but if an error due to a bit shift occurs during demodulation, long error propagation is likely to occur when demodulating this.

【0033】[0033]

【発明が解決しようとする課題】以上のように、磁気デ
ィスクや光磁気ディスク、光ディスク等の記録媒体を高
密度化し、変調符号として、記録・再生時の歪みを少な
くすることでエラーの発生を抑え、より高密度記録再生
に適した符号である、17PP符号を選択した場合、DS
V制御の方法として Parity Preserveを生かして効率の
良い制御を行うとき、データ列内に挿入される1ビット
は、復調時において、長いバイトエラー伝搬を起こしや
すくなるという欠点が生じる。
As described above, the occurrence of errors can be reduced by increasing the density of recording media such as magnetic disks, magneto-optical disks, optical disks, etc., and reducing distortion during recording / reproduction as a modulation code. If you select 17PP code, which is a code suitable for higher density recording and reproduction, DS
When performing efficient control by utilizing Parity Preserve as a V control method, one bit inserted into a data string has a disadvantage that a long byte error is likely to occur during demodulation.

【0034】本発明はこのような状況に鑑みてなされた
ものであり、復調時の長いエラー伝搬を減らし、より確
実なデータの再生ができるようにすることを目的とす
る。
The present invention has been made in view of such circumstances, and has as its object to reduce long error propagation during demodulation and to enable more reliable data reproduction.

【0035】[0035]

【課題を解決するための手段】請求項1に記載の変調装
置は、データ列に1ブロック当たり1ビットのDSV制御
ビットを挿入するDSV制御ビット挿入手段と、データ列
の、同一のバイト単位に属するデータが、同一の変調単
位となるようDSV制御ビットが挿入されたデータ列を並
び替える並替手段とを備えることを特徴とする。
According to a first aspect of the present invention, there is provided a modulation apparatus comprising: a DSV control bit inserting unit for inserting one DSV control bit per block into a data sequence; And a rearranging means for rearranging the data sequence in which the DSV control bits are inserted so that the data belonging to the same modulation unit is provided.

【0036】請求項5に記載の変調方法は、データ列に
1ブロック当たり1ビットのDSV制御ビットを挿入するD
SV制御ビット挿入ステップと、データ列の、同一のバイ
ト単位に属するデータが、同一の変調単位となるようDS
V制御ビットが挿入されたデータ列を並び替える並替ス
テップとを含むことを特徴とする。
According to a fifth aspect of the present invention, there is provided a modulation method for inserting one DSV control bit per block into a data sequence.
The step of inserting the SV control bit and the DS so that the data belonging to the same byte unit of the data string become the same modulation unit.
And rearranging the data sequence in which the V control bits have been inserted.

【0037】請求項6に記載の提供媒体は、変調装置
に、データ列に1ブロック当たり1ビットのDSV制御ビ
ットを挿入するDSV制御ビット挿入ステップと、データ
列の、同一のバイト単位に属するデータが、同一の変調
単位となるようDSV制御ビットが挿入されたデータ列を
並び替える並替ステップとを含む処理を実行させるコン
ピュータが読み取り可能なプログラムを提供することを
特徴とする。
The providing medium according to claim 6, wherein a DSV control bit inserting step of inserting one DSV control bit per block into the data string in the modulation device, and data belonging to the same byte unit of the data string. However, the present invention provides a computer-readable program for executing a process including a rearrangement step of rearranging a data sequence in which DSV control bits are inserted so as to be in the same modulation unit.

【0038】請求項7に記載の復調装置は、変調時のデ
ータ列の並び替えに対応して、復調されたデータ列を並
び替える並替手段を備えることを特徴とする。
According to a seventh aspect of the present invention, there is provided a demodulating apparatus comprising a rearranging means for rearranging the demodulated data sequence in response to the rearrangement of the data sequence at the time of modulation.

【0039】請求項8に記載の復調方法は、変調時のデ
ータ列の並び替えに対応して、復調されたデータ列を並
び替える並替ステップを含むことを特徴とする。
The demodulation method according to claim 8 includes a rearrangement step of rearranging the demodulated data sequence in response to the rearrangement of the data sequence at the time of modulation.

【0040】請求項9に記載の提供媒体は、復調装置
に、変調時のデータ列の並び替えに対応して、復調され
たデータ列を並び替える並替ステップを含む処理を実行
させるコンピュータが読み取り可能なプログラムを提供
することを特徴とする。
According to the ninth aspect of the present invention, there is provided a computer-readable medium that causes a demodulation device to execute a process including a rearrangement step of rearranging a demodulated data sequence in response to rearrangement of a data sequence during modulation. It is characterized by providing a possible program.

【0041】請求項1に記載の変調装置、請求項5に記
載の変調方法、および請求項6に記載の提供媒体におい
ては、データ列に1ブロック当たり1ビットのDSV制御
ビットを挿入し、データ列の、同一のバイト単位に属す
るデータが、同一の変調単位となるようDSV制御ビット
が挿入されたデータ列を並び替える。
In the modulation device according to the first aspect, the modulation method according to the fifth aspect, and the providing medium according to the sixth aspect, one DSV control bit per block is inserted into a data sequence, and The data sequence in which the DSV control bits are inserted is rearranged so that the data belonging to the same byte unit of the sequence becomes the same modulation unit.

【0042】請求項7に記載の復調装置、請求項8に記
載の復調方法、および請求項9に記載の提供媒体におい
ては、変調時のデータ列の並び替えに対応して、復調さ
れたデータ列を並び替える。
In the demodulation device according to the seventh aspect, the demodulation method according to the eighth aspect, and the providing medium according to the ninth aspect, the demodulated data is corresponding to the rearrangement of the data sequence at the time of modulation. Rearrange columns.

【0043】[0043]

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態(但し一例)を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below. In order to clarify the correspondence between each means of the invention described in the claims and the following embodiments, each means is described. When the features of the present invention are described by adding the corresponding embodiment (however, an example) in parentheses after the parentheses, the result is as follows. However, of course, this description does not mean that each means is limited to those described.

【0044】すなわち、請求項1に記載の変調装置は、
データ列に1ブロック当たり1ビットのDSV制御ビット
を挿入するDSV制御ビット挿入手段(例えば、図4のDSV
ビット決定・挿入部11)と、データ列の、同一のバイ
ト単位に属するデータが、同一の変調単位となるようDS
V制御ビットが挿入されたデータ列を並び替える並替手
段(例えば、図4のデータ配列変換部12)とを備える
ことを特徴とする。
That is, the modulator according to claim 1 is
DSV control bit insertion means for inserting one DSV control bit per block into a data string (for example, the DSV control bit insertion unit shown in FIG. 4)
The bit determination / insertion unit 11) and the data string have the same modulation unit so that the data belonging to the same byte unit has the same modulation unit.
And a rearranging means (for example, the data array conversion unit 12 in FIG. 4) for rearranging the data sequence in which the V control bits have been inserted.

【0045】請求項7に記載の復調装置は、変調時のデ
ータ列の並び替えに対応して、復調されたデータ列を並
び替える並替手段(例えば、図6のデータ配列変換部3
5)を備えることを特徴とする。
The demodulating device according to claim 7 is a reordering means for rearranging the demodulated data sequence in response to the rearrangement of the data sequence at the time of modulation (for example, the data array converting unit 3 shown in FIG. 6).
5) is provided.

【0046】図1は、例えば、表3の変換テーブルを用
いて変調したときの、記録符号列フォーマットの一例を
表す図である。図1の処理では、17PP方式の特性を
利用して、データ列内に1ビットのDSV制御ビット(DC-b
it)を挿入することでDSV制御を行っている。また、デー
タ変換した後、同期信号とIDを含めたチャネルビット
列に、一定の間隔でDSV制御が行われるようになってい
る。DSV制御の間隔は、データ語で45データである。
これは符号語で言えば、69符号語((45+1)x1.5=69)
間隔になる。69符号語となるようにデータを挟むと、
これに合わせて同期信号部分のデータ列は、25データ
(69 = (20 + 25) x 1.5)となる。そして45データを
27cell、これに(同期信号+25データ)の1cellと
を合わせて、1Sync当たり、1240データで、1つの
フレームを構成している。同期信号は、例えば、後述の
表4にあるパターンとし、最初の2ビットが接続用のビ
ットで、続く2T−9T−9Tが同期信号検出のための
パターンとなる。そしてこれら24ビットに続く6ビッ
トは、複数種類の同期信号を持った場合のSync-ID用の
ビットとして与えられている。
FIG. 1 is a diagram showing an example of a recording code string format when modulated using the conversion table of Table 3, for example. In the process of FIG. 1, one bit of the DSV control bit (DC-b
DSV control is performed by inserting it). After the data conversion, DSV control is performed on the channel bit string including the synchronization signal and the ID at regular intervals. The DSV control interval is 45 data words.
This is, in terms of code words, 69 code words ((45 + 1) x1.5 = 69)
Interval. When the data is sandwiched to be 69 code words,
In accordance with this, the data sequence of the synchronization signal portion is 25 data (69 = (20 + 25) × 1.5). A total of 1240 data per 1 Sync is composed of 27 cells of 45 data and 1 cell of (sync signal + 25 data). The synchronization signal is, for example, a pattern shown in Table 4 described later. The first two bits are connection bits, and the following 2T-9T-9T is a pattern for synchronization signal detection. Six bits following these 24 bits are provided as Sync-ID bits when a plurality of types of synchronization signals are provided.

【0047】表3における、複数種類の同期信号パター
ンの例を示す。決定する同期信号パターンは、最小ラン
が守られるとともに、最小ランの繰り返しが表3の変換
テーブルにあるように、6回までに制限されるように選
択する。また、最大ランは、同期信号検出パターン以外
では発生しないように選択する。
Table 3 shows examples of a plurality of types of synchronization signal patterns. The synchronization signal pattern to be determined is selected so that the minimum run is maintained and the minimum run repetition is limited to six times as shown in the conversion table of Table 3. Also, the maximum run is selected so as not to occur except for the synchronization signal detection pattern.

【0048】各同期信号パターン同士の距離が2以上に
なるように同期信号パターンを選択したとき、変換テー
ブルは、例えば、表4のようになる。ここで、距離が2
以上とは、それぞれの同期信号パターンにおいて、検出
されたとき(再生データはレベル符号)に、同期信号の
30チャネルビット中で少なくとも2ヶ所以上が異なっ
ていることを言う。表4の場合、同期信号パターンは、
後ろ6ビットでこのような条件を満たすようにパターン
を選択する。
When the synchronizing signal patterns are selected so that the distance between the synchronizing signal patterns is two or more, the conversion table is as shown in Table 4, for example. Where the distance is 2
The above means that in each of the synchronization signal patterns, at the time of detection (reproduction data is a level code), at least two or more locations are different in 30 channel bits of the synchronization signal. In the case of Table 4, the synchronization signal pattern is
A pattern is selected so that the last 6 bits satisfy such a condition.

【0049】 [0049]

【0050】表4の同期信号パターンの先頭の24ビッ
トである同期信号検出部分”#01010 000 00
0 010 000 000 010”について説明する。
先頭の”#”は接続用のビットで、0か1のどちらかを
与える。2チャネルビット目は、最小ランを守るため
に”0”を与える。3チャネルビット目と4チャネルビ
ット目で2Tを与える。そして5チャネルビット目か
ら、同期信号パターンとして、k=8となる9Tを2回
連続して与える。すなわち”1”と”1”の間に、”
0”が8つ並ぶ。これを2回続ける。同期信号パターン
の最後のチャネルビットの”1”は、最大ランを決定す
る。ここまでで23チャネルビットである。さらに、最
後に1ビット”0”を付加する。これによって、以降の
ビットに関わらず、最小ランd=1を守ることができ
る。
The sync signal detection portion "# 01010 000 00" which is the first 24 bits of the sync signal pattern in Table 4
0 010 000 000 010 ″ will be described.
The leading "#" is a connection bit, and gives either 0 or 1. The second channel bit gives “0” to keep the minimum run. 2T is given by the third channel bit and the fourth channel bit. Then, from the fifth channel bit, 9T where k = 8 is given twice consecutively as a synchronization signal pattern. That is, between “1” and “1”, “
The last two channel bits of the sync signal pattern determine the maximum run, which is 23 channel bits, and the last one bit is "0". , So that the minimum run d = 1 can be maintained regardless of the subsequent bits.

【0051】ここで終端用テーブルと、同期信号パター
ンの接続用ビット”#”の説明をする。終端用テーブル
は、表4にあるように、 00 000 0000 010 100 となる。終端用テーブルが必要となるのは、最小ランの
連続を制限するなどのための置き換えコードでない変換
コードの存在する拘束長rのそれぞれにおいて、変換コ
ードが4つよりも小さいようなときである。すなわち表
3では、拘束長i=1における変換コードは3つである
から終端用テーブルが必要となる。また拘束長i=2に
おける変換コードも3つであるから終端用テーブルが必
要となる。拘束長i=3における変換コードは5つあ
り、そのうち1つが置き換えコードで、4つが変換コー
ドであり、必要数を持っているので終端される。拘束長
i=4における変換コードはいずれも置き換えコードで
あるため、終端を考慮しなくてよい。従って、終端用テ
ーブルには、拘束長i=1の(00)とi=2の(00
00)を与える。
Here, the termination table and the connection bit “#” of the synchronization signal pattern will be described. The termination table is 00 000 0000 010 100 as shown in Table 4. The terminating table is required when the conversion code is smaller than four in each of the constraint lengths r in which the conversion code that is not the replacement code for limiting the continuation of the minimum run exists. That is, in Table 3, since there are three conversion codes at the constraint length i = 1, a termination table is required. Also, since there are three conversion codes for the constraint length i = 2, a termination table is required. There are five conversion codes at the constraint length i = 3, one of which is the replacement code, and four are the conversion codes, which are terminated because they have the required number. Since the conversion codes at the constraint length i = 4 are all replacement codes, it is not necessary to consider the termination. Therefore, in the termination table, (00) of the constraint length i = 1 and (00) of the constraint length i = 2 are stored.
00).

【0052】同期信号パターンの接続用ビット”#”
は、終端用のテーブルを用いる場合と用いない場合を区
別するために与える。すなわち同期信号として与えられ
た、先頭の1チャネルビット目の”#”は、終端コード
を用いたときは「1」を与え、そうでないときは「0」
を与える。こうすることによって、復調時において、間
違いなく終端用のテーブルを用いる場合と用いない場合
を識別することができる。
Connection bit "#" of the synchronization signal pattern
Is given to distinguish between a case where a terminal table is used and a case where it is not used. That is, “#” of the first channel bit provided as a synchronization signal is “1” when the termination code is used, and “0” otherwise.
give. This makes it possible to discriminate between the case where the termination table is used and the case where the table for termination is not used at the time of demodulation.

【0053】そして、同期信号として複数種類が必要な
場合、(23+1)チャネルビットに加えて、さらに6
ビットを追加し、30チャネルビットを与える。6ビッ
トのID部分は、距離が2以上とれるように選ばれ、7
種類が得られる。表4は、以上のように構成されてい
る。
When a plurality of types of synchronization signals are required, in addition to the (23 + 1) channel bits, 6
Add bits to give 30 channel bits. The 6-bit ID part is selected so that the distance can be set to 2 or more.
The kind is obtained. Table 4 is configured as described above.

【0054】ところで、表3の変換テーブルにより生成
される17PP(Parity Preserve)符号は、変換率m=
2、n=3であることより、変換の最小実行単位は、2
ビットである。これはさらに、バイト単位でみた場合
は、8ビットが実行単位である。
By the way, the 17PP (Parity Preserve) code generated by the conversion table of Table 3 has a conversion rate m =
2. Since n = 3, the minimum execution unit of the conversion is 2
Is a bit. In addition, when viewed in byte units, 8 bits are execution units.

【0055】図2は、ビット配列の変換例を示した図で
ある。DSV制御単位を(19+1)ビットとし、これを
「#0、cell」、および「#1 cell」などと表す。ま
たデータ列をバイト単位ごとにまとめたものを「0」、
「1」、および「2」などと表し、「0」の対応ビット
を「00, 01, 02, …, 07」、「1」の対応ビットを「1
0, 11,…,17」、および「2」の対応ビットを「20, 21,
…, 26, 27」と表す。またDSV制御ビットを「d0」、「d
1」と表し、この他の「ID」は同期信号ID用ビットを
表している。
FIG. 2 is a diagram showing a conversion example of the bit arrangement. The DSV control unit is (19 + 1) bits, which are represented as “# 0, cell”, “# 1 cell”, and the like. In addition, the data string that is grouped in byte units is "0",
The corresponding bits of “0” are represented by “00, 01, 02,…, 07”, and the corresponding bits of “1” are represented by “1” and “2”.
0, 11,…, 17 ”and“ 2 ”are changed to“ 20, 21,
…, 26, 27 ”. Also, set the DSV control bits to “d0”, “d
"1", and the other "ID" indicates a synchronization signal ID bit.

【0056】図2(A)は、図1の場合のビット配列を
示す図であり、19データごとにDSV制御ビットが1ビ
ットが挟まれている。このとき、「#1 cell」は、例
えば2バイト目最後と3バイト目先頭の境目である、
「27-30」という2ビット単位の組合せを含む。ここ
で、仮に復調時にシフトエラーが発生し、またその結
果、2ビット単位の復調エラーが発生したとする。図2
(A)の「#0 cell」の各2ビット単位のように、通
常1ヶ所の2ビット単位エラーは、1バイトのエラーと
なるが、図2(A)「#1 cell」のバイトの境目「27-
30」で発生したケースでは、1ヶ所の2ビット単位エラ
ーが、2バイト連続のエラーとなる。図2(A)は、ま
た同様に、「#1 cell」内の3バイト目と4バイト目
の境目である「37-40」でも、1ヶ所の2ビット単位エ
ラーが、2バイト連続のエラーとなる。このように、最
小の2ビット単位の中に、隣り合うバイトの境目が存在
する場合、この2ビット単位で発生したエラーは、長い
バイトエラーの伝搬を発生させる。
FIG. 2A is a diagram showing the bit arrangement in the case of FIG. 1, in which one DSV control bit is interposed every 19 data. At this time, “# 1 cell” is a boundary between the end of the second byte and the start of the third byte, for example.
Includes a 2-bit combination of "27-30". Here, it is assumed that a shift error occurs during demodulation, and as a result, a 2-bit unit demodulation error occurs. FIG.
As in the case of the 2-bit unit of “# 0 cell” in FIG. 2A, one 2-bit unit error usually results in a 1-byte error, but the boundary between the bytes of “# 1 cell” in FIG. "27-
In the case where "30" has occurred, one 2-bit unit error becomes a 2-byte continuous error. Similarly, FIG. 2 (A) shows that, even at “37-40” at the boundary between the third byte and the fourth byte in “# 1 cell”, one 2-bit unit error is an error of two consecutive bytes. Becomes As described above, when a boundary between adjacent bytes exists in the minimum 2-bit unit, an error generated in the 2-bit unit causes propagation of a long byte error.

【0057】そして、図2(A)のような、1ヶ所の2
ビット単位エラーから長いバイトエラーを引き起こすこ
との無いようにしたのが、図2(B)、図2(C)、お
よび図2(D)に示すビット配列である。
Then, as shown in FIG.
The bit arrangement shown in FIGS. 2B, 2C, and 2D prevents the occurrence of a long byte error from the bit unit error.

【0058】図2(B)に示すビット配列は、「#0 c
ell」と「#1 cell」の2つを単位とし、「#0 cel
l」の最後にDSV制御ビットを挟まず、代わりにそこに置
かれる20番目のデータ「23」を反転する/しないによ
ってDSV制御を行うものである。そして「#1 cell」の
最後の2ビットは、DSV制御ビットとして与えられ、先
ほどの「23」の反転する/しないの情報が「d0」に、
「#1 cell」のDSV制御結果が、「d1」に与えるられ
る。図2(B)のような形式にしたとき、2ビット単位
でのずれは発生をしないので(2バイトにまたがる変換
の最小実行単位は存在しないので)、1ヶ所の2ビット
単位エラーが2バイトのエラーとなる恐れがない。
The bit array shown in FIG. 2B is “# 0 c
ell "and"# 1 cell "as a unit, and"# 0 cel "
The DSV control is performed by not inverting the DSV control bit at the end of "l" and instead inverting / not inverting the twentieth data "23" placed there. The last two bits of “# 1 cell” are given as DSV control bits, and the information of inversion / non-inversion of “23” is replaced with “d0”.
The DSV control result of “# 1 cell” is given to “d1”. When the format is as shown in FIG. 2 (B), no shift occurs in 2-bit units (since there is no minimum execution unit for conversion over 2 bytes), one 2-bit error in one location is 2 bytes. There is no risk of error.

【0059】図2(B)を、図1にあるフォーマットの
ように書き直したものが、図3である。すなわち、1Sy
ncを1240データとした場合である。
FIG. 3 is a rewritten version of FIG. 2B as in the format shown in FIG. That is, 1Sy
This is the case where nc is 1240 data.

【0060】この他に、図2(C)に示すデータ配列
は、「#1 cell」、「#3 cell」、および「#5 cel
l」、などと、1つおきの「cell」において、データの
列を最後から逆に配列したものである。すなわち、その
ままではビットずれが含まれてしまう「cell」に対して
のみ、逆に配列されている。これは実質的に、「#0 c
ell」と「#1 cell」の2つのセルが1単位の構成とな
る。図2(C)に示すように、「#1 cell」は、先頭
が4バイト目に相当の「45-44」の組合せから始まり、
「43-42」、「41-40」と続き、「#1 cell」の最後
は、2バイト目相当の「25-24」の組合せに続いて、「2
3-d1」の組合せで終了する。DSV制御ビット「d0」、「d
1」の位置は、図2(A)のデータ配列と同様である。
図2(C)のような形式にしたとき、2ビット単位での
ずれは発生をしないので、1ヶ所の2ビット単位エラー
が2バイトのエラーとなる恐れがなくなる。
In addition, the data array shown in FIG. 2C includes “# 1 cell”, “# 3 cell”, and “# 5 cell”.
l ”, etc., in every other“ cell ”, data columns are arranged in reverse order from the end. In other words, the arrangement is reversed only for “cells” that contain bit shifts as they are. This is essentially “# 0 c
The two cells “ell” and “# 1 cell” form a unit. As shown in FIG. 2 (C), “# 1 cell” starts with the combination of “45-44” corresponding to the fourth byte,
Following "43-42" and "41-40", the end of "# 1 cell" is followed by the combination of "25-24" corresponding to the second byte and "2
It ends with the combination of "3-d1". DSV control bits `` d0 '', `` d
The position of “1” is the same as the data array in FIG.
In the case of the format as shown in FIG. 2C, no shift occurs in units of 2 bits, so that there is no possibility that one 2-bit unit error becomes a 2-byte error.

【0061】さらに、図2(D)に示すデータ配列は、
各「cell」の最後にDSV制御の1ビットと、さらに同期
信号ID用の1ビットを与え、2ビットを各「cell」に
与えることで、2ビット単位を守るようにしたものであ
る。図2(D)のような形式にしたとき、2ビット単位
でのずれは発生をしないので、1ヶ所の2ビット単位エ
ラーが2バイトのエラーとなる恐れがなくなる。
Further, the data array shown in FIG.
At the end of each “cell”, one bit for DSV control and one bit for a synchronization signal ID are further provided, and two bits are provided to each “cell” so as to protect the two-bit unit. In the case of the format as shown in FIG. 2D, no shift occurs in units of 2 bits, so that there is no possibility that a single 2-bit error will result in a 2-byte error.

【0062】実際のビットシフト等による復調エラー伝
搬は、2ビット単位だけではなく、数ビット単位に渡る
場合がある。図2(A)に示すデータ配列では、復調の
とき、2ビットのエラーのみであっても、バイトエラー
の増加を招く箇所がある。例えば、図2(A)の「#1
cell」の「27-30」および「37-40」で発生したエラー
は、それぞれ、2バイト連続エラーを引き起こす。ま
た、2ビットより多い復調エラー伝搬では、同様に、
「#1 cell」の「27-30」および「37-40」において、
より3バイト連続エラーを引き起こしやすくする。
A demodulation error propagation due to an actual bit shift or the like may occur not only in units of 2 bits but also in units of several bits. In the data array shown in FIG. 2A, there are places where byte errors increase even if only a 2-bit error occurs during demodulation. For example, “# 1” in FIG.
The errors generated in "27-30" and "37-40" of "cell" respectively cause a 2-byte continuous error. Also, for demodulation error propagation with more than 2 bits,
In “# 1 cell” “27-30” and “37-40”
It is more likely to cause 3-byte consecutive errors.

【0063】これに対し、図2(B)乃至(D)では、
データフォーマットにおける、2ビット単位を守るよう
にしたため、上のような連続エラーを引き起こさないよ
うにすることが出来る。しかし、その一方では、それぞ
れ次のような特性を持つことになる。
On the other hand, in FIGS. 2B to 2D,
Since the 2-bit unit in the data format is kept, it is possible to prevent the above continuous error from occurring. However, on the other hand, each has the following characteristics.

【0064】図2(B)は、「#1 cell」の最後の、
「d0」付近で長い復調エラー伝搬が発生したときに、
「#0 cell」の最後のデータ「23」に伝搬するので、
2バイト目と4バイト目に分散してエラーが発生する可
能性を有する。
FIG. 2 (B) shows the last “# 1 cell”.
When a long demodulation error propagation occurs near "d0",
Since it propagates to the last data “23” of “# 0 cell”,
There is a possibility that an error will occur in the second and fourth bytes.

【0065】図2(C)は、「#0 cell」の最後の、
「d0」付近で長い復調エラー伝搬が発生したときに、
「#0 cell」の最後付近のデータの前後「22」や「4
5」の、2バイト目と4バイト目に分散してエラーが発
生する可能性を有する。
FIG. 2C shows the last of “# 0 cell”.
When a long demodulation error propagation occurs near "d0",
"22" and "4" before and after the data near the end of "# 0 cell"
There is a possibility that an error will occur in the second byte and the fourth byte of "5".

【0066】図2(D)は、各「cell」で単独なので、
上のような、長い復調エラー伝搬により複数バイトへエ
ラーの影響は及ぼさないが、各「cell」に2ビットの冗
長を入れることより、「cell」の数が多いほど冗長にな
る。例えば、表4の変換テーブルでは、6ビットの同期
信号IDが与えられるので、1つのSync当たり、「cel
l」の数が6個よりも大きいと、図2(D)のデータ配
列は、図2の他の方式に較べて、さらに冗長となる。図
1に示したデータ配列は、その冗長となる一例となる。
また、ID情報が各「cell」の最後に分散されるため、
同期信号識別箇所が増加する。
In FIG. 2D, since each “cell” is single,
Although long demodulation error propagation does not affect an error in a plurality of bytes due to long demodulation error propagation as described above, by adding 2-bit redundancy to each “cell”, the redundancy becomes larger as the number of “cells” increases. For example, in the conversion table of Table 4, since a 6-bit synchronization signal ID is given, "cel"
If the number of "l" is greater than 6, the data array of FIG. 2D becomes more redundant than the other schemes of FIG. The data array shown in FIG. 1 is an example of such redundancy.
Also, since the ID information is distributed at the end of each "cell",
The number of synchronization signal identification locations increases.

【0067】これらについては、後述するシミュレーシ
ョンにて検討を行っている。
These are examined by a simulation described later.

【0068】本発明に係る変調装置の一実施の形態を図
面を参照しながら説明する。この実施の形態は、データ
列を表3の可変長符号(d、k;m,n;r)=(1,
7;2,3;4)に変換する変調装置に本発明を適用し
たものである。
One embodiment of the modulation device according to the present invention will be described with reference to the drawings. In this embodiment, the data sequence is represented by a variable length code (d, k; m, n; r) = (1,
7; 2, 3; 4).

【0069】図4は、この変調装置の構成を示すブロッ
ク図である。DSVビット決定・挿入部11は、データ列
より、所定の間隔でDSV制御を行い、DSV制御ビットの”
1”あるいは”0”を決定し、データ列に所定の間隔で
挿入し、データ配列変換部12に出力する。データ配列
変換部12は、DSV制御されたデータ列を所定の「cel
l」の間隔で、所定の配列変換を行い、変調部13およ
びSYNC/SyncID決定部14に出力する。変調部13は、
DSV制御ビットが挿入され、配列変換されたデータ列を
変調する。SYNC/SyncID決定部14は、所定の間隔で挿
入される同期信号(Sync)のパターンを決定する。SYNC
ビット挿入部15は、変調された信号に同期信号を挿入
する。NRZI化部16は、同期信号が挿入された信号をNR
ZI変調し、記録波形列に変換する。タイミング管理部1
7は、タイミング信号を生成し、DSVビット決定・挿入
部11、データ配列変換部12、変調部13、SYNC/Sy
ncID決定部14、SYNCビット挿入部15、およびNRZI化
部16に供給し、タイミングを管理する。
FIG. 4 is a block diagram showing the configuration of this modulation device. The DSV bit determination / insertion unit 11 performs DSV control at a predetermined interval from the data string,
1 ”or“ 0 ”is determined, inserted into the data string at a predetermined interval, and output to the data array conversion unit 12. The data array conversion unit 12 converts the DSV-controlled data string into a predetermined“ cel ”.
A predetermined array conversion is performed at intervals of “l” and output to the modulator 13 and the SYNC / SyncID determiner 14. The modulation unit 13
The DSV control bits are inserted to modulate the array-converted data sequence. The SYNC / SyncID determination unit 14 determines a pattern of a synchronization signal (Sync) inserted at a predetermined interval. SYNC
Bit inserting section 15 inserts a synchronization signal into the modulated signal. The NRZI conversion section 16 converts the signal with the inserted synchronization signal into an NR
ZI modulation and conversion to recording waveform sequence. Timing management unit 1
7 generates a timing signal, a DSV bit determination / insertion unit 11, a data array conversion unit 12, a modulation unit 13, a SYNC / Sy
The information is supplied to the ncID determination unit 14, the SYNC bit insertion unit 15, and the NRZI conversion unit 16 to manage timing.

【0070】図4におけるデータ配列変換部12は、図
2(B)乃至図2(D)に示した形式でデータ配列の変
換を行う。図4におけるSYNC/SyncID決定部14は、
表4に示した30ビットの同期信号パターンから、挿入
する同期信号のパターンを決定する。SYNCビット挿入部
15は、上に説明したようにして決定された、SYNC/Sy
ncID決定部14から供給された同期信号を挿入する。
同期信号が挿入された後の次の変換テーブルは、先頭か
らスタートするようになっており、すなわち同期信号の
挿入により変調は終端される。
The data array conversion unit 12 in FIG. 4 converts the data array in the format shown in FIGS. 2B to 2D. The SYNC / SyncID determination unit 14 in FIG.
The pattern of the synchronization signal to be inserted is determined from the 30-bit synchronization signal pattern shown in Table 4. The SYNC bit insertion unit 15 outputs the SYNC / Sy determined as described above.
The synchronization signal supplied from the ncID determination unit 14 is inserted.
The next conversion table after the synchronization signal is inserted starts from the beginning, that is, the modulation is terminated by the insertion of the synchronization signal.

【0071】次に、この変調装置の動作について説明す
る。
Next, the operation of this modulator will be described.

【0072】データ列は、所定の間隔でDSV制御が行わ
れ、さらにまた、所定の間隔で同期信号が挿入される。
DSVビット決定・挿入部11は、ある位置までの積算DSV
と、次の所定の間隔の区間DSVを計算し、これらを合わ
せたDSV値が小さくなる方のDSV制御ビットの”1”ある
いは”0”を決定し、これをデータ列に挿入する。DSV
値は、データ列だけでは判定できないので、データ列よ
り変換テーブルを用いて符号語列を発生させ、これより
DSV値を求める。なおデータ列は、本発明にあるような
データ配列変換を行った後の、確定したデータの並びを
元にDSV計算が行われている。
The data stream is subjected to DSV control at a predetermined interval, and a synchronization signal is inserted at a predetermined interval.
The DSV bit determination / insertion unit 11 calculates the integrated DSV up to a certain position.
Then, a section DSV at the next predetermined interval is calculated, and the DSV control bit “1” or “0” of which the combined DSV value becomes smaller is determined and inserted into the data string. DSV
Since the value cannot be determined only from the data string, a codeword string is generated from the data string using a conversion table.
Find the DSV value. Note that the data sequence is subjected to DSV calculation based on the determined data arrangement after data array conversion as in the present invention.

【0073】例えば図2(B)のような場合、データ配
列変換の処理は、「#0 cell」の最後のDSV制御で、次
の「#1 cell」の区間DSVが計算され、区間DSVおよび
積算DSV値により、図2(B)中の「23」のデータを、D
SV制御ビットの代わりとして反転させるか否かが決定さ
れ、その情報を「#1 cell」の後方にある「d0」に挿
入する。例えば反転したとき「d0」に”1”が設定さ
れ、反転しないとき「d0」に”0”が設定される。あら
かじめ決定しておけば、その逆でもかまわない。それ以
外でもかまわない。一方、「#1 cell」の最後にDSV制
御ビットを入れるとき、次の「#2 cell」の区間DSVが
計算され、また積算DSV値より、図2(B)中の「d1」
においてDSV制御ビットが設定される。もちろんこのと
き、「d0」のビットは決定された後であるから、値に変
動はない。
For example, in the case of FIG. 2B, in the data array conversion processing, the section DSV of the next “# 1 cell” is calculated by the last DSV control of “# 0 cell”. Based on the integrated DSV value, the data of “23” in FIG.
It is determined whether or not to invert as an alternative to the SV control bit, and that information is inserted into “d0” behind “# 1 cell”. For example, when inverted, “d0” is set to “1”, and when not inverted, “d0” is set to “0”. If it is determined in advance, the reverse is acceptable. Other than that is fine. On the other hand, when the DSV control bit is inserted at the end of “# 1 cell”, the section DSV of the next “# 2 cell” is calculated, and “d1” in FIG.
The DSV control bit is set. Of course, at this time, since the bit of “d0” has been determined, the value does not change.

【0074】例えば図2(C)のような場合、データ配
列変換の処理は、「#0 cell」の最後にDSV制御ビット
を入れるとき、次の「#1 cell」のデータ列を先頭か
ら最後まで逆に入れ替え、その後区間DSVを計算し、ま
た積算DSV値より、図2(C)中の「d0」のDSV制御ビッ
トを決定する。このときの「#1 cell」の区間DSVは、
図2(C)に示したように、データ配列を逆に変換した
ものを変調し、計算される。一方、「#1 cell」の最
後へのDSV制御ビットの挿入では、次の「#2 cell」の
データ列の変換(入れ替え)は行わず、区間DSVが計算
される。そして積算DSV値より、図2(C)中の「d1」
のDSV制御ビットが決定される。
For example, in the case of FIG. 2C, when the DSV control bit is inserted at the end of “# 0 cell”, the data sequence of the next “# 1 cell” is changed from the beginning to the end. Then, the section DSV is calculated, and the DSV control bit of “d0” in FIG. 2C is determined from the integrated DSV value. The section DSV of “# 1 cell” at this time is
As shown in FIG. 2C, the data array obtained by inversely converting the data array is modulated and calculated. On the other hand, when the DSV control bit is inserted at the end of “# 1 cell”, the section DSV is calculated without performing conversion (replacement) of the data string of the next “# 2 cell”. Then, from the integrated DSV value, “d1” in FIG.
DSV control bits are determined.

【0075】例えば図2(D)のような場合、データ配
列変換は、各「cell」の最後に、IDビットとDSV制御ビ
ットを挟む。IDビットは、その「cell」の先頭同期信号
が複数種類あるときの、識別用の情報ビットであり、各
「cell」の最後においてDSV制御ビットを挟むように、
その前に配置される。この方式の場合は、SYNCビット挿
入部15は、同期信号(24ビット)のみを挿入し、ま
たSyncIDの決定は、実質的には、データ配列変換部12
において行われることになる。
For example, in the case of FIG. 2D, the data array conversion includes an ID bit and a DSV control bit at the end of each “cell”. The ID bit is an information bit for identification when there are a plurality of types of head synchronization signals of the "cell", and sandwiches the DSV control bit at the end of each "cell".
It is placed before that. In the case of this method, the SYNC bit insertion unit 15 inserts only the synchronization signal (24 bits), and the SyncID is determined substantially by the data array conversion unit 12.
It will be performed in.

【0076】DSV値の挿入、およびデータ配列変換が行
われたビット列は、次の変調部13において、変換テー
ブルによって変調され、SYNCビット挿入部15に供給さ
れる。また変調部13は、同期信号の間隔を記憶し、同
期信号付近まで変調を行うが、通常の変換テーブルで変
換できない場合、すなわち表4の終端テーブルを用いる
必要がある場合、その情報をSYNC/SyncID決定部14に
供給する。
The bit string subjected to the insertion of the DSV value and the data array conversion is modulated by a conversion table in the next modulation section 13 and supplied to a SYNC bit insertion section 15. Further, the modulation unit 13 stores the interval of the synchronization signal and modulates the signal to the vicinity of the synchronization signal. It is supplied to the SyncID determination unit 14.

【0077】SYNC/SyncID決定部14は、同様に同期信
号の間隔を記憶し、同期信号の挿入される直前の状態に
よって、同期信号の先頭の接続ビットを決定する。通常
の変換テーブルでデータ変換を行った場合、先頭の接続
ビットには”0”が設定される。通常の変換テーブルで
行うことができず、終端テーブルを用いる必要があると
き、内蔵する終端テーブルが参照され、データ列は、変
換される。このとき、先頭の接続ビットには”1”が設
定される。
The SYNC / SyncID determination unit 14 similarly stores the interval between the synchronization signals, and determines the first connection bit of the synchronization signal according to the state immediately before the insertion of the synchronization signal. When data conversion is performed using a normal conversion table, “0” is set to the first connection bit. When a normal conversion table cannot be used and an end table needs to be used, a built-in end table is referred to and the data string is converted. At this time, “1” is set in the first connection bit.

【0078】このように同期信号のうち前の24ビット
までが決定される。そしてさらに、後の6ビットは、複
数種類の同期信号のSyncIDビットとして決定される。Sy
ncIDビットには、例えば、表4のように、それぞれがお
互いに距離2を持った、7種類の同期信号パターンが与
えられる。
Thus, up to the previous 24 bits of the synchronization signal are determined. Further, the last six bits are determined as SyncID bits of a plurality of types of synchronization signals. Sy
For example, as shown in Table 4, seven types of synchronization signal patterns each having a distance 2 from each other are given to the ncID bit.

【0079】このようにして同期信号は決定され、以上
のように決定された同期信号ビットは、SYNCビット挿入
部15において、変調された信号に挿入される。SYNC/
SyncID決定部14に内蔵された終端テーブルを用いて同
期信号が決定された場合、SYNCビット挿入部15は、終
端テーブルの参照を反映した同期信号を挿入すれば良
い。
The synchronization signal is determined in this way, and the synchronization signal bit determined as described above is inserted into the modulated signal by the SYNC bit insertion unit 15. SYNC /
When the synchronization signal is determined using the termination table built in the SyncID determination unit 14, the SYNC bit insertion unit 15 may insert the synchronization signal reflecting the reference to the termination table.

【0080】最後に、NRZI化部16は、これらDSV制御
が行われ、さらに同期信号が挿入されたチャネルビット
列を記録符号に変換する。
Finally, the NRZI conversion section 16 performs the DSV control, and further converts the channel bit string into which the synchronization signal is inserted into a recording code.

【0081】図5は、変調装置の他の実施の形態の構成
を示すブロック図である。図4を用いて説明したよう
に、DSV制御ビットの決定は、DSV値計算のために、変調
およびNRZI化を行う必要がある。さらに同期信号も、DS
V制御されるので、やはりNRZI化される必要がある。従
って、変調装置は、図5のように構成できる。
FIG. 5 is a block diagram showing a configuration of another embodiment of the modulation device. As described with reference to FIG. 4, in determining the DSV control bits, it is necessary to perform modulation and NRZI conversion for DSV value calculation. In addition, the synchronization signal
Since V control is performed, it is necessary to be NRZI. Therefore, the modulation device can be configured as shown in FIG.

【0082】コントロールビット挿入部21は、所定の
ビット数単位でDSV制御を行うビットを与えて、データ
配列変換部12へ出力する。このビット数単位は、Sync
ビットをも含んで考慮されるので、必ずしも一種類限り
のビット数でなくてもよい。データ配列変換部12は、
所定のデータ配列変換を行い、これを変調部13へ出力
する。変調部13は、データ配列変換部12より得られ
た、データ列をデータ変換し、チャネルビット列を作成
する。変調部13において、Syncの直前においてデータ
変換が出来なかったとき、終端テーブルが用いられる。
The control bit inserting section 21 gives a bit for performing DSV control in a predetermined number of bits and outputs the bit to the data array converting section 12. The unit of this bit number is Sync
Since the number of bits is considered including the number of bits, the number of bits is not necessarily limited to one. The data array conversion unit 12
A predetermined data array conversion is performed, and this is output to the modulator 13. The modulator 13 performs data conversion on the data sequence obtained from the data array converter 12 to create a channel bit sequence. When data cannot be converted immediately before Sync in the modulator 13, the termination table is used.

【0083】SYNC/SyncID挿入部22は、同期信号
を、変調された符号語の所定の間隔で挿入する。SYNC/
SyncID挿入部22はまた、終端テーブルを有し、必要
に応じて終端テーブルを用いて変調し、30ビットの同
期信号パターンを挿入する。同期信号、およびDSV制御
ビットを含んだ符号語列は、NRZI化部16でレベル符号
化される。そしてDSVビットSYNC決定部23は、送られ
てきたレベル符号化列をもとにDSV値を計算し、最終的
にDSV値を決定する。DSVビットSYNC決定部23の出力値
は、記録符号列であり、図4の変調装置の最終出力値と
同じ結果である。タイミング管理部17は、タイミング
信号を生成し、コントロールビット挿入部21、データ
配列変換部12、変調部13、SYNC/SyncID挿入部2
2、NRZI化部16、およびDSVビットSYNC決定部23に
供給し、タイミングを管理する。
The SYNC / SyncID insertion unit 22 inserts a synchronization signal at a predetermined interval between modulated codewords. SYNC /
The SyncID insertion unit 22 also has a termination table, modulates using the termination table as needed, and inserts a 30-bit synchronization signal pattern. The code word string including the synchronization signal and the DSV control bits is level-coded by the NRZI conversion unit 16. Then, the DSV bit SYNC determining unit 23 calculates a DSV value based on the level coding sequence sent, and finally determines the DSV value. The output value of the DSV bit SYNC deciding unit 23 is a recording code string, which is the same result as the final output value of the modulation device in FIG. The timing management unit 17 generates a timing signal, and outputs a control bit insertion unit 21, a data array conversion unit 12, a modulation unit 13, and a SYNC / SyncID insertion unit 2.
2. The timing is supplied to the NRZI conversion unit 16 and the DSV bit SYNC determination unit 23 to manage the timing.

【0084】次に、その動作を説明する。コントロール
ビット挿入部21は、入力されたデータ列より、所定の
間隔で挿入されるDSV制御ビットに”1”を設定したビ
ット列、およびDSV制御ビットに”0”を設定したビッ
ト列を作成する。この2種類のデータ列は、次のデータ
配列変換部12で、例えば図2(B)乃至図2(D)の
形式のように、配列が変換される。
Next, the operation will be described. The control bit insertion unit 21 creates a bit string in which the DSV control bits inserted at predetermined intervals are set to “1” and a bit string in which the DSV control bits are set to “0”, from the input data string. These two types of data strings are converted by the next data array conversion unit 12 into an array, for example, in the format shown in FIGS. 2B to 2D.

【0085】例えば図2(B)のような場合、データ配
列変換部12の配列変換は、「#0cell」の最後のDSV
制御で、次の「#1 cell」 の区間DSVが計算され、区
間DSVおよび積算DSV値によって、図2(B)中の「23」
のデータを、DSV制御ビットの代わりとして反転させる
か否かが決定され、その情報を「#1 cell」の後方に
ある「d0」に挿入する。例えば反転したとき「d0」に”
1”が設定され、反転しないとき「d0」に”0”が設定
される。あらかじめ決定しておけば、その逆でもかまわ
ない。一方、「#1 cell」の最後にDSV制御ビットを入
れるとき、次の「#2 cell」の区間DSVが計算され、ま
た積算DSV値より、図2(B)中の「d1」においてDSV制
御ビットが設定される。もちろんこのとき「d0」のビッ
トは決定された後であるから、値に変動はない。そして
図2(B)の形式では、コントロールビット挿入部21
により、挿入される”1”又は”0”は、図2(B)の
「#0 cell」の「23」では挿入されず、「23」データ
自身の(1)と(0)の2種類のデータ列が作成され
る。また「#1 cell」の最後のビットは、通常のDS
V制御ビット挿入の方法で挿入される。
For example, in the case of FIG. 2B, the array conversion of the data array converter 12 is performed in the last DSV of “# 0cell”.
In the control, the section DSV of the next “# 1 cell” is calculated, and “23” in FIG. 2B is calculated based on the section DSV and the integrated DSV value.
Is determined as a substitute for the DSV control bit, and that information is inserted into “d0” located after “# 1 cell”. For example, when it is inverted, it becomes "d0"
"1" is set, and "0" is set to "d0" when not inverted. If it is determined in advance, the reverse is acceptable. On the other hand, when the DSV control bit is inserted at the end of “# 1 cell”, the section DSV of the next “# 2 cell” is calculated, and the DSV control is performed at “d1” in FIG. Bit is set. Of course, at this time, since the bit of “d0” has been determined, the value does not change. In the format of FIG. 2B, the control bit insertion unit 21
Therefore, “1” or “0” to be inserted is not inserted in “23” of “# 0 cell” in FIG. 2B, and two types of (1) and (0) of “23” data itself are used. Is created. The last bit of “# 1 cell” is a normal DS
It is inserted by the method of V control bit insertion.

【0086】例えば図2(C)のような場合、「#0
cell」の最後にDSV制御ビットを入れるとき、次の
「#1 cell」のデータ列を先頭から最後まで逆に入れ
替え、その後区間DSVを計算し、また積算DSV値より、図
2(C)中の「d0」のDSV制御ビットを決定する。この
ときの「#1 cell」の区間DSVは、図2(C)に示した
ように、データ配列を逆に変換したものを変調し、計算
される。一方、「#1 cell」の最後へのDSV制御ビット
の挿入では、次の「#2 cell」のデータ列の変換(入
れ替え)は行わず、区間DSVが計算される。そして積算D
SV値より、図2(C)中の「d1」のDSV制御ビットが決
定される。
For example, in the case of FIG. 2C, “# 0
When the DSV control bit is inserted at the end of the "cell", the data string of the next "# 1 cell" is reversed from the beginning to the end, and then the section DSV is calculated. Of the “d0” DSV control bit. At this time, the section DSV of “# 1 cell” is calculated by modulating the inverse of the data array, as shown in FIG. 2C. On the other hand, when the DSV control bit is inserted at the end of “# 1 cell”, the section DSV is calculated without performing conversion (replacement) of the data string of the next “# 2 cell”. And integration D
The DSV control bit “d1” in FIG. 2C is determined from the SV value.

【0087】例えば図2(D)のような場合、データ配
列変換は、各「cell」の最後に、IDビットとDSV制御ビ
ットを挟む。IDビットは、その「cell」の先頭同期信号
が複数種類あるときの、識別用の情報ビットであり、各
「cell」の最後においてDSV制御ビットを挟むように、
その前に配置される。この方式の場合は、SYNC/SyncID
挿入部22は、同期信号(24ビット)のみを挿入し、
またSyncIDの決定は、実質的には、データ配列変換部1
2において行われることになる。
For example, in the case of FIG. 2 (D), the data array conversion includes an ID bit and a DSV control bit at the end of each “cell”. The ID bit is an information bit for identification when there are a plurality of types of head synchronization signals of the "cell", and sandwiches the DSV control bit at the end of each "cell".
It is placed before that. In this case, SYNC / SyncID
The insertion unit 22 inserts only the synchronization signal (24 bits),
The determination of the SyncID is substantially performed by the data array conversion unit 1.
2 will be performed.

【0088】以上のようなデータ配列変換を行った2種
類のデータ列の変調は、次の変調部13で行われる。変
調部23は、変換テーブルを内蔵している。さらにSYNC
/SyncID挿入部22は、それぞれ所定の間隔で変調され
た信号に同期信号を挟む。SYNC/SyncID挿入部22は、
終端テーブルを内蔵し、同期信号を挟むために終端され
たデータ列を、符号語列に変換する。その符号語列は、
NRZI化部16でレベル符号化される。この時点で、チャ
ネルビット列は、まだそのDSV制御ビットが決定されて
おらず、2種類のレベル符号列が存在する。そしてDSV
ビットSYNC決定部23は、それぞれDSV値を計算し、積
算されたDSVが抑制される方のどちらかのチャネルビッ
ト列を選択し、これを決定する。ここで同時に同期信号
のパターンが決定されることになる。決定された符号語
列(チャネルビット列)は、DSV制御が行われたデータ
列として出力される。
The modulation of the two types of data strings that have undergone the data array conversion as described above is performed by the following modulator 13. The modulation unit 23 has a built-in conversion table. Further SYNC
The / SyncID insertion unit 22 inserts a synchronization signal between signals modulated at predetermined intervals. The SYNC / SyncID insertion unit 22
A terminating table is built in, and a data sequence terminated to sandwich a synchronization signal is converted into a code word sequence. The code word sequence is
The signal is level-coded by the NRZI conversion unit 16. At this point, the DSV control bits of the channel bit string have not yet been determined, and there are two types of level code strings. And DSV
The bit SYNC determining unit 23 calculates the DSV value, selects one of the channel bit strings in which the integrated DSV is suppressed, and determines this. Here, the pattern of the synchronization signal is determined at the same time. The determined code word sequence (channel bit sequence) is output as a data sequence subjected to DSV control.

【0089】続いて、本発明に係る復調装置の一実施の
形態を図面を参照しながら説明する。この実施の形態
は、データ列を表3の可変長符号(d、k;m,n;
r)=(1,7;2,3;4)に変換した変調符号語列
を復調する復調装置に適用したものである。
Next, an embodiment of the demodulation device according to the present invention will be described with reference to the drawings. In this embodiment, the data string is represented by a variable length code (d, k; m, n;
r) = (1,7; 2,3; 4) is applied to a demodulation device for demodulating the modulated codeword string converted.

【0090】図6は同期信号を含み、またデータ配列変
換が行われた記録符号列の再生データを復調する復調装
置の構成を示すブロック図である。コンパレート/逆NR
ZI化部31は、伝送路より伝送されてきた信号、また
は、記録媒体より再生された信号をコンパレートし、逆
NRZI化し(エッジ符号にし)、その結果を、復調部32
およびSYNC/SyncID識別部33に供給する。復調部32
は、エッジ符号化されたデジタル信号を復調テーブル
(逆変換テーブル)に基づいて復調し、SYNCビット取出
部34に出力する。SYNC/SyncID識別部33は、所定の
間隔で挿入されている同期信号(Sync)を識別し、同期
信号部分の直前において終端テーブルの逆変換終端テー
ブルが用いられている場合、その情報を復調部32に送
り、また、同期信号の後ろの6ビットよりSyncIDを識別
する。
FIG. 6 is a block diagram showing the configuration of a demodulation device for demodulating the reproduced data of the recording code string that has undergone data array conversion and that includes a synchronization signal. Compare / Reverse NR
The ZI conversion unit 31 compares the signal transmitted from the transmission path or the signal reproduced from the recording medium, and
NRZI (to an edge code), and the result is
And SYNC / SyncID identification unit 33. Demodulation unit 32
Demodulates the edge-encoded digital signal based on the demodulation table (inverse conversion table), and outputs the demodulated signal to the SYNC bit extracting unit. The SYNC / SyncID identification unit 33 identifies a synchronization signal (Sync) inserted at a predetermined interval, and when an inverse conversion termination table of the termination table is used immediately before the synchronization signal portion, the information is demodulated. 32, and the SyncID is identified from the last 6 bits of the synchronization signal.

【0091】SYNCビット取出部34は、同期信号を取り
出す。データ配列変換部35は、データ列の配列変換が
行われた部分を逆変換して元に戻す。DSVビット取出部
36は、復調されたデータ列より、任意の間隔で挿入さ
れているデータ列内のDSV制御ビットを取り除き、元の
データ列を出力する。バッファ37は、DSVビット取出
部36から入力されたシリアルデータを一旦記憶し、所
定の転送レートで読み出し、出力する。タイミング管理
部38は、タイミング信号を生成し、コンパレート/逆
NRZI化部31、復調部32、SYNC/SyncID識別部33、
SYNCビット取出部34、データ配列変換部35、DSVビ
ット取出部36、およびバッファ37に供給し、タイミ
ングを管理する。
The SYNC bit extracting section 34 extracts a synchronization signal. The data array conversion unit 35 performs an inverse conversion on the portion where the array conversion of the data sequence has been performed, and restores the original portion. The DSV bit extracting unit 36 removes the DSV control bits in the data sequence inserted at an arbitrary interval from the demodulated data sequence, and outputs the original data sequence. The buffer 37 temporarily stores the serial data input from the DSV bit extracting unit 36, reads out the serial data at a predetermined transfer rate, and outputs the read data. The timing management unit 38 generates a timing signal,
NRZI conversion section 31, demodulation section 32, SYNC / SyncID identification section 33,
The data is supplied to a SYNC bit extracting unit 34, a data array converting unit 35, a DSV bit extracting unit 36, and a buffer 37 to manage timing.

【0092】SYNC/SyncID識別部33は、固有のパター
ンによって同期信号の位置を決定すると共に、所定の間
隔で同期信号が入っているのをカウントすることによっ
てもその位置を定めることが出来る。同期信号の位置が
判明したとき、その直前付近の復調は、終端テーブルを
含めて行われる。一方、同期信号の直後において、終端
テーブルは不要であり、表3の通常テーブルで復調がで
きる。
The SYNC / SyncID identification section 33 can determine the position of the synchronization signal by a unique pattern, and can also determine the position by counting the presence of the synchronization signal at a predetermined interval. When the position of the synchronization signal is determined, the demodulation immediately before the synchronization signal is performed including the termination table. On the other hand, immediately after the synchronization signal, the termination table is unnecessary, and demodulation can be performed with the normal table in Table 3.

【0093】SYNCビット取出部34は、上に説明したよ
うにして直前の復調が行われた後、所定の同期信号のビ
ット数だけ取り除き、復調部32と整合性を取る。
After the immediately preceding demodulation is performed as described above, the SYNC bit extraction unit 34 removes a predetermined number of bits of the synchronization signal, thereby obtaining consistency with the demodulation unit 32.

【0094】データ配列変換部35は、図2(B)乃至
図2(D)に示す形式のように、変調時にデータ配列変
換されたものを逆変換する。
The data array conversion unit 35 reversely converts the data array converted at the time of modulation, as shown in FIGS. 2B to 2D.

【0095】次に図6の復調装置の動作について説明す
る。
Next, the operation of the demodulator of FIG. 6 will be described.

【0096】伝送路より伝送されてきた信号、または記
憶媒体より再生された信号は、コンパレート/逆NRZI化
部31に入力され、コンパレートされるとともに、逆NR
ZI符号(”1”がエッジを示す符号)のデジタル信号に
変換され、復調部32およびSYNC/SyncID識別部33に
入力される。
The signal transmitted from the transmission line or the signal reproduced from the storage medium is input to a comparator / inverse NRZI conversion section 31, where it is compared and inverted.
The digital signal is converted into a digital signal of a ZI code (“1” indicates an edge) and input to the demodulation unit 32 and the SYNC / SyncID identification unit 33.

【0097】このデジタル信号は、復調部32におい
て、表3の逆変換テーブルに基づいて復調される。復調
部32は、表3の逆変換テーブルを有するが、終端用の
逆変換テーブルは必ずしも持たなくてもよい。その場
合、同期信号が挿入された直前部分で逆変換が不可能と
なるときがあるが、このときはSYNC/SyncID識別部33
において、これを補う。SYNC/SyncID識別部33は、同
期信号の検出情報を送り、復調部32は、これに同期し
て復調を開始する。
This digital signal is demodulated in the demodulation section 32 based on the inverse conversion table shown in Table 3. The demodulation unit 32 has the inverse conversion table of Table 3, but need not necessarily have the inverse conversion table for termination. In this case, the reverse conversion may not be possible immediately before the synchronization signal is inserted. In this case, the SYNC / SyncID identification unit 33
Will supplement this. The SYNC / SyncID identification section 33 sends detection information of the synchronization signal, and the demodulation section 32 starts demodulation in synchronization with the information.

【0098】SYNC/SyncID識別部33は、同期信号のパ
ターンとして与えられた部分の、2T−9T−9Tの部
分を示す、”x01 010 000 000 010 0
00000 010”を検出する。この同期信号のパタ
ーンは固有なパターンである9Tを含むので、他の情報
符号語列内からは、検出されることはない。またSYNC/
SyncID識別部33は、一度同期信号のパターンが検出さ
れたら、それ以降は内部カウンタ等によって、所定の間
隔の同期信号のパターンを検出することが出来る。
The SYNC / SyncID discriminating section 33 indicates “2T-9T-9T” of the part given as the pattern of the synchronizing signal, “x01 110 000 000 010 00”.
0000 010 "is detected. Since the pattern of the synchronization signal includes the unique pattern 9T, it is not detected from other information code word strings.
Once the pattern of the synchronization signal is detected, the SyncID identification unit 33 can thereafter detect the pattern of the synchronization signal at a predetermined interval by using an internal counter or the like.

【0099】SYNC/SyncID識別部33は、また、終端テ
ーブルの逆変換テーブルも有し、同期信号の直前におい
て、終端のために用いられた終端テーブルによって作ら
れた符号語を復調し、その結果を復調部32に送る。結
局、終端の逆変換テーブルは、復調部32またはSYNC/
SyncID識別部33のいずれかが持てばよい。
The SYNC / SyncID identification unit 33 also has a reverse conversion table of the termination table, and demodulates the code word created by the termination table used for termination immediately before the synchronization signal. To the demodulation unit 32. After all, the reverse conversion table at the end is stored in the demodulation unit 32 or the SYNC /
Any of the SyncID identification units 33 may have it.

【0100】SYNC/SyncID識別部33は、さらに、同期
信号のパターンである2T−9T−9Tの後ろに続く、
複数種類の同期信号を識別する。それぞれの同期信号
は、例えば検出能力が強くされたパターンが選択されて
いる。
[0100] The SYNC / SyncID discriminating section 33 further follows 2T-9T-9T which is the pattern of the synchronization signal.
Identify multiple types of synchronization signals. For each of the synchronization signals, for example, a pattern with enhanced detection capability is selected.

【0101】同期信号の30ビットは、SYNCビット取出
部34において取り除かれる。データ配列変換部35
は、図2(B)または、図2(C)に示す形式のよう
に、変調時のデータ配列変換の逆変換を実行する。すな
わち図2(B)の場合、データ配列変換部35は、「#
1 cell」の最後でDSV制御ビット「d0」を検出し、その
結果、「#0 cell」の最後のデータ「23」の反転/非
反転を決定し、実行する。また、図2(C)の場合、デ
ータ配列変換部35は、「#1 cell」の先頭と最後の
データ「45」乃至「23」を逆に並べ替える。このような
動作が繰り返される。
The 30 bits of the synchronization signal are removed by the SYNC bit extraction section 34. Data array converter 35
Performs the inverse conversion of the data array conversion at the time of modulation, as in the format shown in FIG. 2B or FIG. 2C. That is, in the case of FIG. 2B, the data array conversion unit 35 outputs “#
The DSV control bit “d0” is detected at the end of “1 cell”, and as a result, inversion / non-inversion of the last data “23” of “# 0 cell” is determined and executed. In the case of FIG. 2C, the data array conversion unit 35 rearranges the head and last data “45” to “23” of “# 1 cell” in reverse. Such an operation is repeated.

【0102】データの配列が図2(D)に示す形式の場
合、同期信号ビットは24ビットであり、またSyncIDビ
ットは各「cell」の後方に挿入されているところが異な
るが、その他は同様に処理される。
When the data arrangement is in the format shown in FIG. 2D, the synchronization signal bits are 24 bits, and the SyncID bit is inserted after each "cell", but the rest is the same. It is processed.

【0103】そして、DSVビット取出部36は、さら
に、所定の間隔で挿入されているDSV制御ビットを取り
除く。
Then, the DSV bit extracting section 36 further removes the DSV control bits inserted at a predetermined interval.

【0104】表3の変換テーブルを使用した処理で得ら
れた符号列を復調するときに使用する逆変換テーブル
は、例えば、次の表5のようになる。また終端の逆変換
テーブルは、例えば、次の表6のようになる。
An inverse conversion table used when demodulating the code string obtained by the processing using the conversion table in Table 3 is as shown in Table 5 below, for example. In addition, the end reverse conversion table is, for example, as shown in Table 6 below.

【0105】 [0105]

【0106】<表6> 逆変換テーブル ----------------------------- Termination table 000 00 010 100 0000 -----------------------------<Table 6> Inversion table ----------------------------- Termination table 000 00 010 100 0000 ---- -------------------------

【0107】本発明の効果をシミュレーションにより示
す。シミュレーションは、図2(A)に示した符号列に
対する、図2(B)および(C)に示した符号列の比較
である。図2(D)については、冗長度の差があるため
にシミュレーションは省略したが、2ビット単位の規則
の関係は図2(B)および(C)と同様にずれが存在し
ないことより、図2(D)の符号列のシミュレーション
結果は、図2(B)および(C)に示した符号列と同等
であると考えられる。
The effect of the present invention will be shown by simulation. The simulation is a comparison of the code string shown in FIGS. 2B and 2C with the code string shown in FIG. 2D, the simulation is omitted because there is a difference in redundancy, but the relationship between the rules in 2-bit units is similar to FIGS. 2B and 2C because there is no deviation. The simulation result of the code string of 2 (D) is considered to be equivalent to the code strings shown in FIGS. 2 (B) and 2 (C).

【0108】まず、シミュレーションによるエラーレー
トの測定方法について説明する。表3の変換テーブルに
よる変調の後、チャネルビット列の所定個目の"1"毎
に、その"1"を前後に1ビットずらしてシフトエラーを起
こさせた符号列を復調し、これを変調前のデータ列と比
較して何バイトエラーになるかを調べた。エラーとエラ
ーの間隔は、隣同士に発生させたエラーが干渉し合わな
いように選択した。エラー発生回数は、それぞれ同数と
してある。
First, a method of measuring an error rate by simulation will be described. After the modulation by the conversion table of Table 3, for each predetermined "1" of the channel bit string, a code string in which the "1" is shifted forward and backward by one bit to cause a shift error is demodulated, and this is demodulated before modulation. The number of byte errors compared to the data string of the above was examined. The interval between errors was selected so that errors generated between adjacent ones did not interfere with each other. The number of error occurrences is the same.

【0109】 <表7> <<Byte エラーレートシミュレーション結果>> | 図2(A) | 図2(B) | 図2(C) | ============================================================= 付加エラー数 | 100000 | 100000 | 100000 | 1Byte連続エラー | 64489 | 68857 | 70133 | 2Byte連続エラー | 19482 | 16424 | 15857 | 3Byte連続エラー | 35 | 21 | 17 | 4Byte連続エラー | 0 | 0 | 0 | totalエラー箇所 | 84006 | 85302 | 86007 | totalエラー数 | 103558 | 101768
| 101898 | 平均Byte−er.prop.| 1.0356 Byte| 1.0
177 Byte | 1.0190 Byte | ===================================
==========================
<Table 7><< Result of Byte Error Rate Simulation >> | FIG. 2 (A) | FIG. 2 (B) | FIG. 2 (C) | ================ ============================================== Number of Additional Errors | 100000 | 100000 | 1Byte continuous error | 64489 | 68857 | 70133 | 2Byte continuous error | 19482 | 16424 | 15857 | 3Byte continuous error | 35 | 21 | 17 | 4Byte continuous error | 0 | 0 | 0 | 84006 | 85302 | 86007 | Total number of errors | 103558 | 101768
| 101898 | Average Byte-er. prop. | 1.0356 Byte | 1.0
177 Byte | 1.0190 Byte | =========================================
==========================

【0110】totalエラー箇所が、付加エラー数と等し
くならないのは、Sync・IDに含まれるエラーや、あるい
は復調の結果、エラーを起こさないでデータ復調が出来
たことを示している。図2(B)および、図2(C)の
符号列の復調では、2Byte連続エラー、3Byte連続エラー
は減少し、1Byteエラーが増加した。totalエラー数は、
図2(B)の符号列が少なく、次が図2(C)の符号列
であり、図2(A)の符号列が最も多かった。2Byte連
続エラーについて、図2(B)の方が15%程度エラーが
少なくなるが、totalエラー箇所は図2(A)に較べ、
1.5%程度増加する。この中には、図2(B)および図2
(c)の符号列の特徴である、長いバイトエラーが分散
して、1ヶ所の1ビットシフトエラーが離れた2ヶ所に
エラーとして出てしまうことが影響しているのではない
かと考えられる。すなわち、変復調前後(ディスクへの
記録再生前後)にビットの入れ替えをするということ
は、インターリーブ等と同じように、2ビット以上のエ
ラーは分散させる方向になるので、エラー箇所は増えて
しまうと考えられる。
The fact that the total error location is not equal to the number of additional errors indicates that the data included in the Sync ID or the demodulation has been performed without any error as a result of the demodulation. In the demodulation of the code strings in FIG. 2B and FIG. 2C, the 2-byte continuous error and the 3-byte continuous error decreased and the 1-byte error increased. The total number of errors is
The code sequence of FIG. 2B is small, the code sequence of FIG. 2C is next, and the code sequence of FIG. 2A is the most. As for 2Byte continuous errors, the error in FIG. 2 (B) is reduced by about 15%, but the total error location is smaller than that in FIG. 2 (A).
Increase by about 1.5%. 2 (B) and FIG.
It is considered that the characteristic of the code string of (c) is that a long byte error is dispersed and one 1-bit shift error appears as an error in two separate places. That is, replacing bits before and after modulation / demodulation (before recording / reproducing on a disk) means that errors of 2 bits or more are dispersed, as in the case of interleaving, so that error locations increase. Can be

【0111】表3の変調テーブルより、 10<->001 01<->010 というように、1ビットシフトのエラーが、di-bitの2
ビット共を反転させてしまう変復調があり、このdi-bit
がバイトとバイトの間にまたがってると2バイトエラー
になってしまうので、このdi-bitをバイト間にまたがら
せないようにして2バイトエラーを減らした。その結
果、図2(B)、および図2(C)の2バイト、3バイ
トエラーは減っているが、一方でエラーを発生した箇所
は増加した。
According to the modulation table of Table 3, the error of 1-bit shift is 2 bits of di-bit, such as 10 <-> 001 01 <-> 010.
There is modulation and demodulation that inverts both bits.
Since a two-byte error would occur if a string straddled between bytes, the 2-byte error was reduced by preventing the di-bit from straddling between bytes. As a result, the two-byte and three-byte errors in FIG. 2B and FIG. 2C have decreased, but the number of locations where errors have occurred has increased.

【0112】まとめると、データ配列変換を行うことに
よって、シフトエラー時のエラー伝搬のうち、2バイト
や3バイトといった長いエラー伝搬を減らすことができ
ることがわかった。さらに、totalエラー数も減らし、
平均Byte-error伝搬も減らすことが出来ることがわかっ
た。
In summary, it has been found that by performing the data array conversion, it is possible to reduce long error propagation such as 2 bytes or 3 bytes among error propagation at the time of shift error. In addition, the total error count has been reduced,
It turned out that average Byte-error propagation can also be reduced.

【0113】ゆえに、データ配列変換によって、シフト
エラー時の長いエラー伝搬の発生を少なくし、平均バイ
トエラー伝搬を少なくすることができるので、より安定
な復調が可能になる。
Therefore, the occurrence of long error propagation at the time of shift error can be reduced and the average byte error propagation can be reduced by data array conversion, so that more stable demodulation becomes possible.

【0114】なお、本明細書において、システムとは、
複数の装置により構成される装置全体を表すものとす
る。
In this specification, the system is defined as
It is assumed that the device as a whole is constituted by a plurality of devices.

【0115】なお、上記したような処理を行うコンピュ
ータプログラムをユーザに提供する提供媒体としては、
磁気ディスク、CD-ROM、固体メモリなどの記録媒体の
他、ネットワーク、衛星などの通信媒体を利用すること
ができる。
[0115] Note that a providing medium for providing a user with a computer program for performing the above-described processing includes:
In addition to recording media such as magnetic disks, CD-ROMs, and solid-state memories, communication media such as networks and satellites can be used.

【0116】[0116]

【発明の効果】請求項1に記載の変調装置、請求項5に
記載の変調方法、および請求項6に記載の提供媒体によ
れば、データ列に1ブロック当たり1ビットのDSV制御
ビットを挿入し、データ列の、同一のバイト単位に属す
るデータが、同一の変調単位となるようDSV制御ビット
が挿入されたデータ列を並び替えるようにしたので、復
調時の長いエラー伝搬を減らし、より確実なデータの再
生ができるようにすることができる。
According to the modulation device of the first aspect, the modulation method of the fifth aspect, and the providing medium of the sixth aspect, one DSV control bit per block is inserted into a data sequence. However, since the data sequence in which the DSV control bit is inserted is rearranged so that the data belonging to the same byte unit of the data sequence has the same modulation unit, long error propagation during demodulation is reduced, and Data can be reproduced.

【0117】請求項7に記載の復調装置、請求項8に記
載の復調方法、および請求項9に記載の提供媒体によれ
ば、変調時のデータ列の並び替えに対応して、復調され
たデータ列を並び替えるにしたので、復調時の長いエラ
ー伝搬を減らし、より確実なデータの再生ができるよう
にすることができる。
According to the demodulation device of the seventh aspect, the demodulation method of the eighth aspect, and the providing medium of the ninth aspect, the demodulation is performed in accordance with the rearrangement of the data sequence at the time of modulation. Since the data sequence is rearranged, long error propagation during demodulation can be reduced, and more reliable data reproduction can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】記録符号列フォーマットの一例を表す図であ
る。
FIG. 1 is a diagram illustrating an example of a recording code string format.

【図2】ビット配列の変換例を示した図である。FIG. 2 is a diagram illustrating a conversion example of a bit array.

【図3】記録符号列フォーマットの一例を表す図であ
る。
FIG. 3 is a diagram illustrating an example of a recording code string format.

【図4】変調装置の一実施の形態の構成を示すブロック
図である。
FIG. 4 is a block diagram illustrating a configuration of an embodiment of a modulation device.

【図5】変調装置の他の実施の形態の構成を示すブロッ
ク図である。
FIG. 5 is a block diagram showing a configuration of another embodiment of the modulation device.

【図6】復調装置の一実施の形態の構成を示すブロック
図である。
FIG. 6 is a block diagram illustrating a configuration of an embodiment of a demodulation device.

【符号の説明】[Explanation of symbols]

11 DSVビット決定・挿入部, 12 データ配列変
換部, 13 変調部, 14 SYNC/SyncID決定部,
15 SYNCビット挿入部, 16 NRZI化部, 21
コントロールビット挿入部, 22 SYNC/SyncID挿
入部, 23DSVビットSYNC決定部, 31 コンパレ
ート/逆NRZI化部, 32 復調部,33 SYNC/Sync
ID識別部, 34 SYNCビット取出部, 35 データ
配列変換部, 36 DSVビット取出部
11 DSV bit determination / insertion unit, 12 data array conversion unit, 13 modulation unit, 14 SYNC / SyncID determination unit,
15 SYNC bit insertion unit, 16 NRZI conversion unit, 21
Control bit insertion unit, 22 SYNC / Sync ID insertion unit, 23 DSV bit SYNC determination unit, 31 comparator / inverse NRZI conversion unit, 32 demodulation unit, 33 SYNC / Sync
ID identification part, 34 SYNC bit extraction part, 35 data array conversion part, 36 DSV bit extraction part

───────────────────────────────────────────────────── フロントページの続き (72)発明者 楢原 立也 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 (72)発明者 中村 耕介 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Tatsuya Narahara, 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation (72) Kosuke Nakamura 6-35, Kita-Shinagawa, Shinagawa-ku, Tokyo No. Sony Corporation

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 基本データ長が2ビットのデータを、最
小ランが1で、基本符号長が3ビットの可変長符号(d,
k;m,n;r)に変調する変調装置において、 データ列に1ブロック当たり1ビットのDSV制御ビット
を挿入するDSV制御ビット挿入手段と、 前記データ列の、同一のバイト単位に属するデータが、
同一の変調単位となるよう前記DSV制御ビットが挿入さ
れたデータ列を並び替える並替手段とを備えることを特
徴とする変調装置。
1. A variable length code (d, d) having a basic data length of 2 bits and a minimum run of 1 and a basic code length of 3 bits.
k; m, n; r); a DSV control bit insertion means for inserting one DSV control bit per block into a data sequence; and data belonging to the same byte unit of the data sequence. ,
A modulation device, comprising: a rearrangement unit that rearranges a data sequence in which the DSV control bits are inserted so as to have the same modulation unit.
【請求項2】 前記DSV制御ビット挿入手段は、1ブロ
ックおきにDSV制御ビットを2ビットまとめて挿入する
ことを特徴とする請求項1に記載の変調装置。
2. The modulation apparatus according to claim 1, wherein said DSV control bit insertion means inserts two DSV control bits at every other block.
【請求項3】 前記並替手段は、1ブロックおきに、1
ブロックの前記データ列を反転することを特徴とする請
求項1に記載の変調装置。
3. The rearranging means is provided for every other block.
The modulation device according to claim 1, wherein the data sequence of the block is inverted.
【請求項4】 前記DSV制御ビットの値は、変調の後に
決定されることを特徴とする請求項1に記載の変調装
置。
4. The modulation apparatus according to claim 1, wherein the value of the DSV control bit is determined after modulation.
【請求項5】 基本データ長が2ビットのデータを、最
小ランが1で、基本符号長が3ビットの可変長符号(d,
k;m,n;r)に変調する変調方法において、データ列に1ブ
ロック当たり1ビットのDSV制御ビットを挿入するDSV制
御ビット挿入ステップと、 前記データ列の、同一のバイト単位に属するデータが、
同一の変調単位となるよう前記DSV制御ビットが挿入さ
れたデータ列を並び替える並替ステップとを含むことを
特徴とする変調方法。
5. A variable length code (d, d) having a basic data length of 2 bits and a minimum run of 1 and a basic code length of 3 bits.
k; m, n; r), a DSV control bit inserting step of inserting one DSV control bit per block into a data string; and data belonging to the same byte unit of the data string. ,
Rearranging the data sequence in which the DSV control bits are inserted so as to be in the same modulation unit.
【請求項6】 基本データ長が2ビットのデータを、最
小ランが1で、基本符号長が3ビットの可変長符号(d,
k;m,n;r)に変調する変調装置に、 データ列に1ブロック当たり1ビットのDSV制御ビット
を挿入するDSV制御ビット挿入ステップと、 前記データ列の、同一のバイト単位に属するデータが、
同一の変調単位となるよう前記DSV制御ビットが挿入さ
れたデータ列を並び替える並替ステップとを含む処理を
実行させるコンピュータが読み取り可能なプログラムを
提供することを特徴とする提供媒体。
6. A variable length code (d, d) having a basic data length of 2 bits and a minimum run of 1 and a basic code length of 3 bits.
k; m, n; r), a DSV control bit insertion step of inserting one DSV control bit per block into the data sequence, and data belonging to the same byte unit of the data sequence. ,
A providing medium which provides a computer-readable program for executing a process including a rearranging step of rearranging a data string in which the DSV control bits are inserted so as to be in the same modulation unit.
【請求項7】 最小ランが1で、基本符号長が3ビット
の可変長符号(d,k;m,n;r)を、基本データ長が2ビット
のデータに復調する復調装置において、 変調時のデータ列の並び替えに対応して、復調されたデ
ータ列を並び替える並替手段を備えることを特徴とする
復調装置。
7. A demodulator for demodulating a variable length code (d, k; m, n; r) having a minimum run of 1 and a basic code length of 3 bits into data having a basic data length of 2 bits. A demodulation device comprising a rearranging means for rearranging a demodulated data sequence in response to rearrangement of a data sequence at the time.
【請求項8】 最小ランが1で、基本符号長が3ビット
の可変長符号(d,k;m,n;r)を、基本データ長が2ビット
のデータに復調する復調方法において、 変調時のデータ列の並び替えに対応して、復調されたデ
ータ列を並び替える並替ステップを含むことを特徴とす
る復調方法。
8. A demodulation method for demodulating a variable length code (d, k; m, n; r) having a minimum run of 1 and a basic code length of 3 bits into data having a basic data length of 2 bits. A demodulation method comprising a rearrangement step of rearranging a demodulated data sequence in response to a rearrangement of a data sequence at the time.
【請求項9】 最小ランが1で、基本符号長が3ビット
の可変長符号(d,k;m,n;r)を、基本データ長が2ビット
のデータに復調する復調装置に、 変調時のデータ列の並び替えに対応して、復調されたデ
ータ列を並び替える並替ステップを含む処理を実行させ
るコンピュータが読み取り可能なプログラムを提供する
ことを特徴とする提供媒体。
9. A demodulator for demodulating a variable length code (d, k; m, n; r) having a minimum run of 1 and a basic code length of 3 bits into data having a basic data length of 2 bits. A providing medium for providing a computer-readable program for executing a process including a rearrangement step of rearranging a demodulated data sequence in response to rearrangement of a data sequence at the time.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003063163A1 (en) * 2002-01-23 2003-07-31 Sony Corporation Modulation apparatus and method, and dsv control bit generation method
WO2005022756A1 (en) * 2003-08-28 2005-03-10 Sony Corporation Decoding device and method, program recording medium, and program

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003063163A1 (en) * 2002-01-23 2003-07-31 Sony Corporation Modulation apparatus and method, and dsv control bit generation method
CN1301595C (en) * 2002-01-23 2007-02-21 索尼株式会社 Modulation apparatus and method and DSV control bit generation method
WO2005022756A1 (en) * 2003-08-28 2005-03-10 Sony Corporation Decoding device and method, program recording medium, and program
US7388525B2 (en) 2003-08-28 2008-06-17 Sony Corporation Decoding device and method, program recording medium, and program using modulation code encoded in accordance with a variable length table

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