[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

HU176777B - Device for reducing instruction execution time in computer of indirect addressed data memory - Google Patents

Device for reducing instruction execution time in computer of indirect addressed data memory Download PDF

Info

Publication number
HU176777B
HU176777B HU78EI782A HUEI000782A HU176777B HU 176777 B HU176777 B HU 176777B HU 78EI782 A HU78EI782 A HU 78EI782A HU EI000782 A HUEI000782 A HU EI000782A HU 176777 B HU176777 B HU 176777B
Authority
HU
Hungary
Prior art keywords
memory
address
instruction
register
data memory
Prior art date
Application number
HU78EI782A
Other languages
English (en)
Inventor
Karl-Johan V Carlsson
Hans O Kjoller
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Publication of HU176777B publication Critical patent/HU176777B/hu

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802Instruction prefetching
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q3/00Selecting arrangements
    • H04Q3/42Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)
  • Communication Control (AREA)
  • Advance Control (AREA)

Description

A találmány tárgya berendezés utasítások végrehajtási idejének csökkentésére olyan számítógépben, melynek adatmemóriája indirekt címzésű, és ahol az adatmemória abszolút címének meghatározása egy címképző egységben történik egy bemeneti címnek megfelelően egy referencia memóriából kiolvasott alapcím és legalább egy címparaméter segítségével, amely címparaméternek elhelyezése egy regiszterben előzőleg, már az utasításmemóriából kiolvasott és a címparamétert tároló regiszterhez a cjmkiszámítást megelőzően továbbított utasítás hatására megtörtént.
A 365 093 sz. svéd szabadalmi leírásban egy számítógép rendszert ismertetnek, amelyben a különböző feladatok ún. funkció-blokkokba vannak elosztva, melyek mindegyike saját funkcióját egy önálló vezérlőprogramnak megfelelően tölti be. Egy adott feladatnak megfelelő utasítássorozat tartalmazhat egy másik funkció-blokk vezérlőprogramjában levő kiindulási pontra történő ugrást, hogy abban a funkcióblokkban egy feladat végrehajtását — pl. egy adatregiszter tartalmának kiolvasását — indítsa, majd egy ugrás következhet egy harmadik funkció-blokkhoz, hogy végbemenjen a kiolvasott adatnak egy olvasható közegre történő kiírása. Ez az adatblokkok közötti kommunikáció megköveteli, hogy a megfelelő vezérlőprogramok megcímezhessék a másik programban levő, éppen szükséges kiindulási pontokat, ami a hagyományos technikának megfelelően azt jelenti, hogy m/ndep egyes vezérlőprogrampt annak a környezetnek megfelelően írnak meg, amelyben annak működnie kell. Annak érdekében, hogy a rendszer-konfigurá2 ció változtathatóságának, új funkció-blokk bevezetésének és a meglevő funkció-blokkok változtatásának lehetőségét biztosítsák, és a lehető legnagyobb rugalmasságot érjék el, az említett szabadalmi leírásban olyan speciális címzési technikát ajánlanak, mely lehetővé teszi a változtatásokat anélkül, hogy azok befolyásolnák az ugrási címeknek megfelelően, indirekt úton érintett vezérlőprogramokat. Egy adott funkció-blokkhoz tartozó adatmemórián vagy adatmemória területen történő olvasást vagy írást magába foglaló program utasítás végrehajtása kapcsán meglehetősen hosszú idő szükséges a címképzéshez, mivel ez az idő mindig magába foglalja egy bemeneti címnek megfelelően végbemenő és a program utasítás által definiált referencia memóriából történő alapcím olvasását, amelyet aztán címképző egységben egy vagy több, valamely regiszter memóriától egy paraméter regiszterhez átvitt címparaméterrel kombinálnak. A címparaméterek olyan változók, melyeknek a regiszter memóriában történő elhelyezése egy, az utasításmemóriából származó korábbi utasítás végrehajtása kapcsán ment végbe, és melyeknek feladatuk, hogy meghatározzák a memória egy olyan területének adott részét, melyet egy, a referencia memóriából érkező alapcím választ ki. Egy olyan rendszerben, ahol sok ilyen írási és olvasási művelet megy végbe, nagy arányú hatékonyságnövekedés érhető el, ha a címképzési művelet által okozott várakozási időt sikerül csökkenteni.
A találmány szerinti megoldás lejtővé teszi, hogy a címképzés jóval a szóban forgó program utasítás végrehajtása előtt kezdődjék, miáltal a várakozási idő a leg több esetben megszűnik. A találmány tehát berendezés indirekt címzéses adatmemóriájú számítógépben az utasítások végrehajtási idejének csökkentésére, amely berendezésnek jelfeldolgozó egységeken át feldolgozó buszra csatlakoztatott indirekt címzéses adatmemóriája, alapcím tároló referencia memóriája és utasításmemóriája, továbbá a referencia memóriához és egy címparamétereket tároló memóriához csatlakoztatott címképző egysége van. A berendezést az jellemzi, hogy a referencia memóriához tartozó jelfeldolgozó egységben elhelyezett címképző egység a referencia memóriához bemeneti vezérlőáramkörön és sorbakapcsolt fokozatokból álló alapcím regiszteren keresztül van csatlakoztatva, az utasítás memória a feldolgozó buszhoz az utasítás memóriához tartozó jelfeldolgozóegységben elhelyezett, sorbakapcsolt tárolórekeszeket tartalmazó puffer memórián keresztül van csatlakoztatva, amely puffer memóriának első típusú utasítást jelző tárolóelemei és második típusú utasítást jelző tárolóelemei vannak, a második típusú utasítást jelző sorbakapcsolt tárolóelemekhez logikai áramkör van csatlakoztatva, és a bemeneti vezérlőáramkör csatlakozási vonalakon át a logikai áramkörhöz és a puffer memóriához van csatlakoztatva.
Egy előnyös kiviteli alakban az alapcím regiszter a sorba kapcsolt fokozatok számának megfelelő számú jelző tárolóelemet tartalmaz, amely fokozatok a bemeneti vezérlőáramkörhöz vannak csatlakoztatva, és az alapcím regiszter egyik kimenete a címképző egység címszámító áramkörének aktiváló bemenetére van csatlakoztatva. Célszerűen a címképző egységnek címparamétert tároló regisztere van.
A találmányt a továbbiakban egy kiviteli alakja segítségével, a mellékelt ábrák alapján ismertetjük, ahol az 1. ábra egy olyan számítógéppel vezérelt rendszer tömbvázlata, melyben a találmányt alkalmaztuk, a 2. ábra egy olyan tömbvázlat, amely az 1. ábra szerinti rendszer számítógépes központi feldolgozó egységében levő funkcionális egységeket mutatja, a 3. ábra a találmány szerinti berendezés egy kiviteli alakjának tömbvázlata.
Az 1. ábra egy főleg elektromechanikus elemekből álló TSH telefonrészt, OPE operátori készülékeket és IOE perifériákat csatlakoztató IOC illesztőegységet is magába foglaló I/O részt, és CPU központi feldolgozó egységből, DS adatmemóriából, RS referencia memóriából valamint PS utasításmemóriából álló CPS központi feldolgozó rendszert tartalmazó távközlési rendszert mutat. Egy ilyen típusú rendszer leírása az Ericsson Review 1976. évi 2. számában található.
A 2. ábra a CPU központi feldolgozó egységben levő központi CPB feldolgozó buszra csatlakozó funkcionális egységek közül mutat néhányat. A DS adatmemória DSB buszon és DSH jelfeldolgozó egységen át, a RS referencia memória RSB buszon és RSH jelfeldolgozó egységen át, a PS utasításmemória pedig PSB buszon és PSH jelfeldolgozó egységen át csatlakozik a CPB feldolgozó buszra. A IOC ilíesztőegység IOB buszon és IOH jelfeldolgozó egységen át, a MÍG mikroutasítás generátor pedig, melynek segítségével a különböző egységek közötti kommunikáció vezérlése történik, közvetlenül csatlakozik a CPB feldolgozó buszra. A találmány szerint bizonyos önálló funkciók végrehajtása érdekében az RSH és PSH jelfeldolgozó egységek között az alább részletesen ismertetett közvetlen összeköttetések is vannak.
A MÍG mikroutasítás generátor tartalmaz egy PROM memóriát, mely a PSH jelfeldolgozó egység által kibocsátható utasításoknak megfelelő mikroprogram sorozatokat tárolja. A mikroprogram sorozatok különböző számú mikroutasításból állnak, melyek mind tartalmaznak címet és adó ill. vevő funkcionális egységhez irányuló parancsot. Minden egyes sorozat magába foglal egy utasítást, mely elrendeli a következő utasításnak a PSH jelfeldolgozó egységtől a MÍG mikroutasítás generátorhoz történő átvitelét, mégpedig a sorozat befejeződése előtt. A PSH jelfeldolgozó egység segítségével a PS utasításmemóriából kiolvasott utasítások közül némelyik tartalmaz egy vagy több címparamétert. Egy címparaméter lehet olyan, hogy explicite kiválaszt egy bizonyos memória cellát vagy egy bizonyos regisztert a funkcionális egységek valamelyikében. Egy olyan utasítás esetén azonban, mely egy, a DS adatmemóriában történő írással vagy olvasással kapcsolatos, normális esetben szükség van az RS referencia memóriából kiolvasott alapcím segítségével meghatározott abszolút cím, valamint egy vagy több — a DSH jelfeldolgozó egységben levő címparamétereket tároló memóriából kiolvasott — cimparaméter meghatározására. A különböző utasítás sorozatok végrehajtása kapcsán ezeket a címparamétereket az említett memóriában helyezzük el — mint pl. az adatmemóriából történő olvasás esetén is —, és ezek különböző hosszúságú időtartamokra ott is maradnak, amíg egy későbbi utasítás sorozat végrehajtása meg nem változtatja ezeket a címparamétereket. Időközben a címparamétereket a korábbiaknak megfelelően az abszolút címek meghatározására használjuk. A találmány lehetővé teszi, hogy egy ilyen utasítás végrehajtásához szükséges abszolút cím meghatározása azelőtt megtörténjen, mielőtt az utasítás végrehajtására sor kerülne, és így nagyobb végrehajtási sebesség érhető el.
A találmány alapelve a 3. ábra szerinti kiviteli alak alapján érthető meg, ahol a DSH, RSH, PSH jelfeldolgozó egységek azon funkcionális elemei láthatók, melyek a leíráshoz szükségesek. A DSH, RSH és PSH jelfeldolgozó egységek a központi CPB központi feldolgozó buszra csatlakoznak HB1, HB2 ill. HB3 kommunikációs egységen keresztül, melyek segítségével a jelfeldolgozó egységek a MÍG mikroutasítás generátor révén egymástól függetlenül hívhatók. A megfelelő DS adatmemóriával, RS referencia memóriával és PS utasításmemóriával történő információcsere a HD, HR ill. HP illesztőegységek segítségével megy végbe. A PSH és RSH jelfeldolgozó egységek továbbá közvetlenül össze vannak kötve egymással a PR, RE és IA vonalak segítségével. Mint korábban említettük, a DSH jelfeldolgozó egység tartalmaz címparamétereket tároló RM memóriát, melyet a DS adatmemória abszolút címének meghatározásához használunk. Az RSH jelfeldolgozó egység tartalmaz egy címparamétert tároló PR' regisztert, mely a cím meghatározását megelőzően veszi az RM memóriától érkező címparamétereket, és egy BR alapcím regisztert, mely tartalmaz adott számú sorba kapcsolt RÍ, ... Ri fokozatot az alapcímek tárolására, és ugyanennyi számú, szintén sorbakapcsolt FI, ... Fi tárolóelemet jelzőbitek tárolására, ahol az RS referencia memóriától érkező alapcímek BA vonalon, egy jelzőbit pedig AG1 ÉS-kapun át érkezők, amely AG1 ÉS-kapu a HR illesztőegységgel együtt a BR alapcím regiszter bemeneti D vezérlőáramkörét alkotja. Az RSH jelfel dolgozó egység tartalmaz továbbá egy AC címszámító áramkört, melyben a DS adatmemória abszolút címének meghatározása adott algoritmusnak megfelelően történik, A AC címszámító áramkör és a PR' regiszter C címképző egységet képeznek. Az alapcím RS referen- 5 cia memóriából való kiolvasása az IA vonalon érkező bemeneti címnek megfelelően megy végbe, és a kiolvasást egy — az RE vonalon érkező — aktiváló jel indítja. A PSH jelfeldolgozó egységnek BM puffer memóriája van, mely tartalmaz a PS utasításmemóriából kiolvasott utasítások egymást követő, sorrendi tárolását biztosító sorbakapcsolt Wl, ... Wn tárolórekeszt, továbbá az utasításokat kísérő jelzések tárolására Al, Bl, ... An, Bn tárolóelemeket. A BM puffer memória és az RSH jelfeldolgozó egységben levő BR alapcím regiszter először be/először ki típusú, ami azt jelenti, hogy a bemenetre érkező információ ugyanolyan sorrendben kerül a kimenetre, amilyen sorrendben a beírás történt. A PSH jelfeldolgozó egység tartalmaz még BO regisztert, AG2 ÉS-kaput, OG VAGY-kaput és WO kódgenerátort. Az utóbbi feladata, hogy biztosítsa azokat az utasításokat, melyek a címparamétereknek az RM memóriától a PR' regiszterhez történő átvitelét indítják.
A program utasítás PS utasításmemóriából való kiolvasását a HP illesztőegység önállóan vezérli, ami azt jelenti, hogy az új utasítások Wn tárolórekeszbe történő továbbítása azonnal bekövetkezik, amint a megelőző utasítás Wm tárolórekeszbe való átírása megtörtént. Az átvitellel egyidejűleg a HP illesztőegység az utasítást két szempontból megvizsgálja: a) az utasítás a DS adatmemóriában írást vagy olvasást rendel-e el ? b) az utasítás olyan típusú-e, mely címparamétereket helyez el az RM memóriában? Ha az a) kérdésre adott válasz igen, akkor az An tárolóelembe „egyes” beírása következik, ha a b) kérdésre adott válasz is igen, akkor a Bn tárolóelembe is „egyes” íródik be. Amint az előző tárolórekeszek szabaddá válnak, az utasítások, a segédinformációikkal együtt, továbbléptethetők a BM puffer memóriában egészen addig a pozícióig, amíg azok el nem érik a Wl tárolórekeszt és az Al, Bl tárolóelemeket. Amikor a MÍG mikroutasítás generátorhoz egy végrehajtandó utasítás átjut az IO vonalon keresztül, akkor amennyiben a Bl tárolóelemben „egyes” tartalom található, az átkerül a BO regiszterbe, hogy jelezze, hogy a legutóbb végrehajtott utasítás olyan típusú volt, mely címparamétert helyez az RM memóriába.
Az An tárolóelemben levő információt az RE vonalon át az RSH jelfeldolgozó egységnek továbbítjuk annak érdekében, hogy jelezze az RS referencia memóriából való kiolvasásra vonatkozó igényt. Ha a BR alapcím regiszterben levő Ri fokozat szabad, akkor a BM puffer memória Wn tárolórekeszéből az IA vonalon keresztül kiolvasott bemeneti címnek megfelelő alapcím továbbítása BA vonalon megy végbe. Ha a PR vonalon az OG VAGY-kapu és a BO regiszter által kiképzett E logikai áramkörből egy „egyes” érkezik, akkor az AG1 ÉS-kapu aktív lesz és az Fi tárolóelembe egy jelzőbitet írunk be. Ez a jelzőbit feltétele az Ri fokozatban és az Fi tárolóelemben levő információ BR alapcím regiszterben való továbbításának. Amikor az információ eléri az RÍ fokozatot és az FI tárolóelemet, a jelzőbit a SCbemeneten keresztül aktiválja az AC címszámító áramkört és a cím kiszámítása a BR alapcím regiszter RÍ fokozatában tárolt alapcím és a PR' regiszterben tárolt címparaméter segítségével végbemegy. Az így kiszámí6 tott cím az AA kimenetre kerül, és a MÍG mikroutasítás generátor ennek segítségével hajtja végre a megfelelő utasítást, ha az elérte a BM puffer memória Wl tárolórekeszét. A PR vonalon érkező fent említett „egyes” feltétel jel csak abban az esetben kerül továbbításra a PSH jelfeldolgozó egység OG VAGY-kapujától, ha sem a Bl, ... Bm tárolóelemek, sem a BO regiszter nem tartalmaz „egyest”, ami azt jelenti, hogy a Wn tárolórekeszben tárolt utasítás címének kiszámítása érdekében nincs szükség címparaméter átvitelre. Ha az ábrázolt kivitelben a PR vonalon egy „nulla” érkezik, akkor az RS referencia memóriából a BR regiszterhez nem szabad több alapcímet kiolvasni, és egy időre a PS utasításmemóriából történő kiolvasást is le kell tiltani. A gyakorlatban ez úgy érhető el, hogy a Wn tárolórekesz tartalmának a Wm tárolórekeszbe való átírása és az An, Bn tárolóelemek tartalmának az Am, Bm tárolóelemekbe való átírása mindaddig nem történhet meg, amíg az RSH jelfeldolgozó egységtől egy visszajelzés nem érkezik, amely jelzi, hogy az RE vonalon indított kiolvasási művelet végrehajtható.
Címparaméter átvitel csak akkor történik, ha a PR' regiszterhez történő megelőző címparaméter átvitel óta az RM memória címparamétereiben változás léphet fel, és ezt az átvitelt — a kiviteli alaknak megfelelően csak akkor hajtjuk végre, ha az éppen végrehajtandó utasítás olyan típusú, mely a DS adatmemóriában történő írást vagy olvasást ír elő. Ennek az előfeltételnek megfelelően „egyes” található mind a BO regiszterben, mind az Al tárolóelemben, és ennélfogva az AG2 ÉS-kapu egy aktiváló jelet küld a HB3 kommunikációs egységhez. Ekkor ún. megszakítást hajtunk végre akkor, amikor a MÍG mikroutasítás generátor be akarja kérni a PSH jelfeldolgozó egységtől a következő utasítást, azért hogy kiolvasási művelet következzék a Wl tárolórekesz helyett a WO kódgenerátorból. A WO kódgenerátorból kiolvasott utasítás a MÍG mikroutasítás generátorban arra az utasítás sorozatra mutat rá, mely kiváltja az éppen aktuális — az abszolút cím kiszámításához szükséges — címparamétereknek az RM memóriától a központi CPB feldolgozó buszon keresztül a PR' regiszterhez való átvitelét. A mikroprogram sorozat hatására RR vonalon keresztül megtörténik a BO regiszter nullázása is, amely BO regiszter állapota a fentieknek megfelelően az egyik olyan feltétele annak, hogy a PR vonalon „egyest” kapjunk.

Claims (3)

1. Berendezés indirekt címzéses adatmemóriájú számítógépben az utasítások végrehajtási idejének csökkentésére, amely berendezésnek jelfeldolgozó egységeken át feldolgozó buszra csatlakoztatott indirekt címzéses adatmemóriája, alapcím tároló referencia memóriája és utasításmemóriája, továbbá a referencia memóriához és egy címparamétereket tároló memóriához csatlakoztatott címképző egysége van, azzal jellemezve, hogy a referencia memóriához (RS) tartozó jelfeldolgozó egységben (RSH) elhelyezett címképző egység (C) a referencia memóriához (RS) bemeneti vezérlőáramkörön (D) és sorbakapcsolt fokozatokból (Ri,___RÍ) álló alapcím regisz- teren (BR) keresztül van csatlakoztatva, az utasítás memória (PS) a feldolgozó buszhoz (CPB) az utasítás memóriához (PS) tartozó jelfeldolgozó egységben (PSH) elhelyezett, sorbakapcsolt tárolórekeszeket (An, Bn, Wn, ... Al, Bl, Wl) tartalmazó pufier memórián(BM) keresztül van csatlakoztatva, amely pufier memóriának (BM) első típusú utasítást jelző tárolóelemei (An, ... Al) és második típusú utasítást jelző tárolóelemei (Bn, 5 ... Bl) vannak, a második típusú utasítást jelző sorba kapcsolt tárolóelemekhez (Bn, ... Bl) logikai áramkör (E) van csatlakoztatva, és a bemeneti vezérlőáramkör (D) csatlakozási vonalakon (IA, RE, PR) át a logikai áramkörhöz (E) és a puffer memóriához (BM) van csat- 10 lakoztatva.
2. Az 1. igénypont szerinti berendezés kiviteli alakja, azzal jellemezve, hogy az alapcim regiszter (BR) a sorbakapcsolt fokozatok (Ri, ... RÍ) számának megfelelő számú jelző tárolóelemet (Fi, ... FI ) tartalmaz, amely fokozatok (Ri, ... RÍ) a bemeneti vezérlöáramkörhöz (D) vannak csatlakoztatva, és az alapcim regiszter (BR) egyik kimenete a címképző egység (C) cimszámitó áramkörének (AC) aktiváló bemenetére (SC) van csatlakoztatva.
3. Az i. vagy 2. igénypont szerinti berendezés kiviteli alakja, azzal jellemezve, hogy a címképző egységnek (C) címparamétert tároló regisztere (PR') van.
HU78EI782A 1977-02-28 1978-02-27 Device for reducing instruction execution time in computer of indirect addressed data memory HU176777B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE7702207A SE403322B (sv) 1977-02-28 1977-02-28 Anordning i en styrdator for forkortning av exekveringstiden for instruktioner vid indirekt adressering av ett dataminne

Publications (1)

Publication Number Publication Date
HU176777B true HU176777B (en) 1981-05-28

Family

ID=20330580

Family Applications (1)

Application Number Title Priority Date Filing Date
HU78EI782A HU176777B (en) 1977-02-28 1978-02-27 Device for reducing instruction execution time in computer of indirect addressed data memory

Country Status (25)

Country Link
US (1) US4354231A (hu)
JP (1) JPS53107249A (hu)
AR (1) AR227613A1 (hu)
AU (1) AU511261B2 (hu)
BE (1) BE864060A (hu)
BR (1) BR7801183A (hu)
CA (1) CA1113189A (hu)
CH (1) CH625895A5 (hu)
DD (1) DD135652A5 (hu)
DE (1) DE2806409A1 (hu)
DK (1) DK87778A (hu)
EG (1) EG13239A (hu)
ES (1) ES467294A1 (hu)
FI (1) FI63498C (hu)
FR (1) FR2382051B1 (hu)
GB (1) GB1548150A (hu)
HU (1) HU176777B (hu)
IN (1) IN148280B (hu)
IT (1) IT1093129B (hu)
MX (1) MX144371A (hu)
NL (1) NL7802171A (hu)
NO (1) NO147086C (hu)
PL (1) PL112164B1 (hu)
SE (1) SE403322B (hu)
YU (1) YU39411B (hu)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5725069A (en) * 1980-07-21 1982-02-09 Hitachi Ltd Vector data processing equipment
US4459659A (en) * 1981-02-04 1984-07-10 Burroughs Corporation Subroutine control circuitry for providing subroutine operations in a data processing system in which tasks are executed on a microprogrammed level
JPS57166241U (hu) * 1981-04-13 1982-10-20
US4837681A (en) * 1986-03-13 1989-06-06 Tandem Computers Incorporated Instruction sequencer branch mechanism
JPH06100968B2 (ja) * 1986-03-25 1994-12-12 日本電気株式会社 情報処理装置
EP0264077A3 (en) * 1986-10-14 1991-01-30 Honeywell Bull Inc. Buffer address register
US5031096A (en) * 1988-06-30 1991-07-09 International Business Machines Corporation Method and apparatus for compressing the execution time of an instruction stream executing in a pipelined processor
JPH0264839A (ja) * 1988-08-31 1990-03-05 Toshiba Corp チャネル装置
US5016160A (en) * 1988-12-15 1991-05-14 International Business Machines Corporation Computer system having efficient data transfer operations
US5072372A (en) * 1989-03-03 1991-12-10 Sanders Associates Indirect literal expansion for computer instruction sets
US5363486A (en) * 1989-11-13 1994-11-08 Zenith Data Systems Corporation Variable size queue circuit for buffering data transfers from a processor to a memory
SE503506C2 (sv) * 1994-10-17 1996-06-24 Ericsson Telefon Ab L M System och förfarande för behandling av data samt kommunikationssystem med dylikt system
US5860155A (en) * 1995-11-16 1999-01-12 Utek Semiconductor Corporation Instruction decoding mechanism for reducing execution time by earlier detection and replacement of indirect addresses with direct addresses
US6108761A (en) * 1998-02-20 2000-08-22 Unisys Corporation Method of and apparatus for saving time performing certain transfer instructions

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3401376A (en) * 1965-11-26 1968-09-10 Burroughs Corp Central processor
US3490005A (en) * 1966-09-21 1970-01-13 Ibm Instruction handling unit for program loops
US3644900A (en) * 1968-11-30 1972-02-22 Tokyo Shibaura Electric Co Data-processing device
BE789583A (fr) * 1971-10-01 1973-02-01 Sanders Associates Inc Appareil de controle de programme pour machine de traitement del'information
SE365093B (hu) * 1973-04-09 1974-03-11 Ellemtel Utvecklings Ab
GB1443777A (en) * 1973-07-19 1976-07-28 Int Computers Ltd Data processing apparatus
US3916385A (en) * 1973-12-12 1975-10-28 Honeywell Inf Systems Ring checking hardware
US4042911A (en) * 1976-04-30 1977-08-16 International Business Machines Corporation Outer and asynchronous storage extension system

Also Published As

Publication number Publication date
IN148280B (hu) 1981-01-03
YU45578A (en) 1982-06-30
IT7820707A0 (it) 1978-02-28
NO147086B (no) 1982-10-18
ES467294A1 (es) 1978-10-16
EG13239A (en) 1980-10-31
SE403322B (sv) 1978-08-07
BR7801183A (pt) 1978-10-31
JPS53107249A (en) 1978-09-19
NL7802171A (nl) 1978-08-30
AU511261B2 (en) 1980-08-07
PL112164B1 (en) 1980-09-30
DE2806409A1 (de) 1978-08-31
YU39411B (en) 1984-12-31
FI780479A (fi) 1978-08-29
DD135652A5 (de) 1979-05-16
US4354231A (en) 1982-10-12
GB1548150A (en) 1979-07-04
FI63498B (fi) 1983-02-28
AR227613A1 (es) 1982-11-30
NO780669L (no) 1978-08-29
FR2382051A1 (fr) 1978-09-22
MX144371A (es) 1981-10-05
AU3328378A (en) 1979-08-23
PL204927A1 (pl) 1978-12-18
DK87778A (da) 1978-08-29
FR2382051B1 (fr) 1985-11-15
NO147086C (no) 1983-01-26
IT1093129B (it) 1985-07-19
CH625895A5 (hu) 1981-10-15
CA1113189A (en) 1981-11-24
BE864060A (fr) 1978-06-16
FI63498C (fi) 1983-06-10

Similar Documents

Publication Publication Date Title
US4214305A (en) Multi-processor data processing system
US4685076A (en) Vector processor for processing one vector instruction with a plurality of vector processing units
US4181936A (en) Data exchange processor for distributed computing system
US4651274A (en) Vector data processor
US6272596B1 (en) Data processor
HU176777B (en) Device for reducing instruction execution time in computer of indirect addressed data memory
JPH0332818B2 (hu)
US4307448A (en) Method and a circuit arrangement for expanding the addressing capacity of a central unit, in particular of a microprocessor
US4047245A (en) Indirect memory addressing
JPS58178464A (ja) 並列演算処理装置
US5619714A (en) Microcomputer having an instruction decoder with a fixed area and a rewritable area
US5161217A (en) Buffered address stack register with parallel input registers and overflow protection
EP0607487B1 (en) Arrangement and method of controlling issue timing of an instruction in a vector processor
JPS6239792B2 (hu)
JP2961754B2 (ja) 情報処理装置の並列処理装置
JP2727947B2 (ja) アドレストレース方式
JPH0833869B2 (ja) データ処理装置
JPS6014435B2 (ja) 記憶装置
EP1050818A1 (en) Computer memory access
JPH07319753A (ja) バスサイクルのマルチプレクス方式
JPH0282339A (ja) スタック方式
JPH1063577A (ja) メモリ制御方法及び装置
JPS6015741A (ja) デジタルデ−タ変換回路
JPH10326186A (ja) プログラム記憶装置およびその記憶方法
JPH0298751A (ja) トレーサ制御回路