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FR3048103A1 - Procede de detection d'un amincissement du substrat semi-conducteur d'un circuit integre depuis sa face arriere et circuit integre correspondant - Google Patents

Procede de detection d'un amincissement du substrat semi-conducteur d'un circuit integre depuis sa face arriere et circuit integre correspondant Download PDF

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FR3048103A1
FR3048103A1 FR1651424A FR1651424A FR3048103A1 FR 3048103 A1 FR3048103 A1 FR 3048103A1 FR 1651424 A FR1651424 A FR 1651424A FR 1651424 A FR1651424 A FR 1651424A FR 3048103 A1 FR3048103 A1 FR 3048103A1
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integrated circuit
etching
insulating region
substrate
electrically conductive
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FR1651424A
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Pascal Fornara
Christian Rivero
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STMicroelectronics Rousset SAS
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STMicroelectronics Rousset SAS
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Abstract

Procédé de détection d'un amincissement du substrat semi-conducteur d'un circuit intégré depuis sa face arrière, comprenant une mesure d'une grandeur physique représentative de la résistance entre les extrémités (EX11, EX21) de deux contacts électriquement conducteurs (C1, C2) situées à l'interface entre une région isolante (RIS) et une région de substrat sous-jacente (CS), les deux contacts électriquement conducteurs (C1, C2) s'au moins partiellement dans ladite région isolante (RIS).

Description

Procédé de détection d’un amincissement du substrat semi-conducteur d’un circuit intégré depuis sa face arrière et circuit intégré correspondant L’invention concerne les circuits intégrés, et plus particulièrement la détection d’un éventuel amincissement du substrat d’un circuit intégré depuis sa face arrière.
Les circuits intégrés, en particulier ceux équipés de mémoires contenant des informations sensibles, doivent être autant que possible protégés contre des attaques, en particulier destinées à découvrir des données stockées.
Une attaque possible peut être effectuée par un faisceau d’ions focalisés (FIB Focus Ion Beam), par exemple au moyen d’un faisceau laser. L’efficacité d’une telle attaque augmente lorsque le substrat du circuit intégré est aminci par l’attaquant, depuis sa face arrière de façon à se rapprocher le plus possible des composants du circuit intégré, réalisé au niveau de sa face avant.
Selon un mode de mise en œuvre et de réalisation, il est par conséquent proposé une détection d’un éventuel amincissement du substrat d’un circuit intégré depuis sa face arrière, qui soit simple à mettre en œuvre et particulièrement compact en termes d’encombrement surfacique.
Ainsi, il est avantageusement proposé d’utiliser l’espace occupé par les régions isolantes, par exemple du type « tranchée peu profonde » (STI : Shallow Trench Isolation), du circuit intégré pour y réaliser des contacts électriquement conducteur dont les extrémités vont déboucher dans la région de substrat sous-jacente de façon à pouvoir mesurer une grandeur représentative de la résistance entre ces deux extrémités.
La formation de ces deux contacts s’étendant dans une région isolante n’a pas d’incidence sur l’encombrement surfacique du circuit intégré. Et, un amincissement du substrat jusqu’à se rapprocher fortement de, voire atteindre, la région isolante va conduire à une augmentation de la résistance entre ces deux contacts qui va pouvoir être aisément mesurée.
Il est également avantageusement proposé de réaliser de tels contacts par un procédé parfaitement compatible avec les procédés classiques de fabrication de circuits intégrés.
Selon un aspect, il est proposé un procédé de détection d’un amincissement du substrat semi-conducteur d’un circuit intégré depuis sa face arrière, comprenant une mesure d’une grandeur physique représentative de la résistance entre les extrémités de deux contacts électriquement conducteurs situées à l’interface entre une région isolante, par exemple une tranchée peu profonde, et une région de substrat sous-jacente, les deux contacts électriquement conducteurs s’étendant au moins partiellement dans ladite région isolante.
Selon un autre aspect, il est proposé un circuit intégré, comprenant un substrat semi-conducteur, au moins une région isolante, par exemple du type tranchée peu profonde, ménagée dans le substrat, et un détecteur comportant deux contacts électriquement conducteurs s’étendant au moins partiellement dans ladite région isolante, possédant chacun une première extrémité située à l’interface entre la région isolante et une région de substrat sous-jacente, et une deuxième extrémité ; les deux deuxièmes extrémités sont destinées à être connectées à un circuit électrique, de préférence incorporé dans le circuit intégré, configuré pour délivrer un signal électrique représentatif d’une valeur de la résistance entre les deux premières extrémités.
Selon un mode de réalisation, le circuit intégré comprend généralement une couche diélectrique (connue par l’homme du métier sous l’acronyme anglo-saxon PMD « Pre Métal Dielectric »), située au-dessus du substrat, et au moins un premier niveau de métallisation situé au-dessus de la couche diélectrique. Les deux contacts électriquement conducteurs s’étendent alors également dans la couche diélectrique, leur deuxième extrémité débouchant sur le premier niveau de métallisation. Généralement, un circuit intégré comprend plusieurs composants saillants au-dessus du substrat. C’est le cas par exemple pour les régions de grille de transistor. Ces transistors peuvent être des transistors à simple grille avec des épaisseurs d’oxyde de grille plus ou moins importantes, ou bien des transistors à double grille tels que ceux utilisés dans des mémoires non volatiles (mémoire FLASH ou EEPROM).
Le circuit intégré comprend alors généralement une couche d’arrêt de gravure (dite couche CESL : « Contact Etch Stop Layer ») recouvrant notamment les parties saillantes des composants et située entre d’une part ladite couche diélectrique et d’autre part le substrat et ladite région isolante. Des contacts électriquement conducteurs additionnels viennent alors contacter certaines des parties saillantes des composants et des zones siliciurées (zones comportant un siliciure de métal) du substrat à travers la couche d’arrêt de gravure.
Et, lesdits deux contacts électriquement conducteurs utilisés pour repérer un éventuel amincissement du substrat, traversent également ladite couche d’arrêt de gravure.
Selon un autre aspect, il est proposé un procédé de réalisation des deux contacts électriquement conducteurs du circuit intégré tel que défini ci-avant, dans lequel les opérations de gravure utilisées pour réaliser ces deux contacts sont identiques à celles utilisées pour réaliser lesdits contacts additionnels.
Plus précisément, selon un mode de mise en œuvre dans lequel le substrat semi-conducteur comporte du silicium, lesdites opérations de gravure comportent une gravure finale, sélective par rapport au silicium et au siliciure de métal des régions siliciurées, et destinée à graver la couche d’arrêt de gravure, cette gravure finale étant une gravure en temps permettant également de graver le matériau de la région isolante, le temps de gravure étant déterminé en fonction de la profondeur de ladite région isolante.
Les inventeurs ont en effet observé que cette gravure finale permettant de graver la couche d’arrêt de gravure pour permettre aux futurs contacts de venir contacter les régions siliciurées, permettait également sans modification quelconque, de graver la région isolante de façon à former les orifices destinés à recevoir les futurs contacts permettant de détecter un éventuel amincissement du substrat. A cet égard, il suffit de déterminer le temps de gravure en fonction de la profondeur de la région isolante de façon à faire aboutir les orifices à l’interface avec la région de substrat sous-jacente. Et, comme cette gravure est sélective vis-à-vis du silicium et du siliciure de métal, les régions siliciurées notamment ne seront que très peu impactées par le temps additionnel de gravure.
On remarque donc ici que la réalisation de ces contacts dans la région isolante est parfaitement compatible avec les opérations de gravure classique existantes dans un circuit intégré et ne nécessitent qu’une modification du masque « contacts ». D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 et 2 illustrent schématiquement différents modes de mise en œuvre et de réalisation de l’invention.
Sur la figure 1, la référence CI désigne un circuit intégré comportant un substrat semi-conducteur SB, par exemple de type de conductivité P, comportant au moins une région isolante RIS, par exemple du type tranchée peu profonde (STI) qui, dans l’exemple illustré ici, se situe au-dessus d’un caisson CS de type de conductivité N.
La face supérieure (ou face avant) FS du substrat est recouverte par une couche d’arrêt de gravure 1 (couche CESL) généralement en nitrure de silicium SiN. Cette couche 1 est recouverte par une couche diélectrique 2, communément désignée par l’homme du métier sous l’acronyme anglo-saxon PMD, et sépare la couche d’arrêt de gravure 1 du premier niveau de métallisation Ml de la partie d’interconnexion du circuit intégré communément désignée par l’homme du métier sous l’acronyme anglo-saxon BEOL (« Back End Of Line »).
De façon à pouvoir détecter un éventuel amincissement du substrat SB depuis sa face arrière FA, opposée à sa face supérieure ou face avant FS, le circuit intégré CI comporte un détecteur DT comportant ici deux contacts électriquement conducteurs Cl, C2 s’étendant à travers la couche diélectrique 2, la couche d’arrêt de gravure 1 et la région isolante RIS.
Les deux contacts Cl et C2 possèdent respectivement deux premières extrémités EX11 et EX21 situées au niveau de l’interface entre la région isolante RIS et la région de substrat sous-jacente, ici le caisson CS.
Les deux contacts Cl et C2 comportent également respectivement deux deuxièmes extrémités EX12 et EX22, opposées aux premières extrémités, et situées au niveau de l’interface entre la couche diélectrique 2 et le premier niveau de métallisation Ml.
Ces deux deuxièmes extrémités EX12 et EX22 sont en contact avec deux pistes métalliques PST1 et PST2 du niveau de métallisation Ml qui sont connectées à un circuit électrique 3.
Ce circuit électrique 3 est, bien que cela ne soit pas indispensable, de préférence incorporé au sein du circuit intégré CI.
Le circuit électrique 3 comporte, ici à titre d’exemple non limitatif, un comparateur 31 dont l’entrée non inverseuse est reliée à un pont diviseur de tension 30 et dont l’entrée inverseuse est reliée à la piste métallique PST2 et donc au contact C2. L’autre piste métallique PST1, et donc l’autre contact Cl, est relié à une tension d’alimentation, ici la masse GND.
Le comparateur 31 compare la tension présente sur la piste métallique PST2 avec la tension de référence fournie par le diviseur de tension 30 et délivre un signal S dont la valeur est représentative du fait que la tension présente à la piste métallique PST2 soit inférieure ou non à la tension de référence.
Et, la tension PST2 est une grandeur représentative du courant circulant dans le chemin résistif formé par les deux contacts Cl et C2 et la région de substrat sous-jacente CS, et notamment de la résistance de cette région de substrat sous-jacente.
Si le substrat n’est pas aminci, la résistance entre les deux premières extrémités EX11 et EX21 est faible, par exemple de l’ordre de 10 kQ, pour, par exemple une distance L entre les deux contacts de l’ordre de 0,8 microns et une largeur W égale à 0.8 pm (pour une technologie 90 nanomètres).
Par contre, si un attaquant amincit le substrat SB pour s’approcher au plus près de, voire atteindre, la région isolante RIS, alors la résistance entre les deux premières extrémités EX11 et EX21 augmente fortement pour atteindre par exemple une valeur de 20 kQ), ce qui provoque alors une augmentation de la tension sur la piste PST2 et le basculement du comparateur 31, le signal S étant alors représentatif d’un amincissement du substrat.
Bien entendu dans ce cas, des moyens de traitement, par exemple une logique, non représentée ici, peut inhiber le fonctionnement du circuit intégré.
On se réfère maintenant plus particulièrement à la figure 2 pour décrire un mode de réalisation des contacts Cl et C2.
Sur la figure 2, on a représenté schématiquement d’autres composants du circuit intégré comme par exemple mais non limitativement, deux transistors Tl et T2.
Le transistor Tl est un transistor à double région de grille PI et P2, tel que celui utilisé dans les mémoires non volatiles par exemple du type FLASH ou EEPROM.
La première région de grille PI est isolée du substrat par un premier oxyde de grille OX1 et les deux régions de grille PI et P2 sont mutuellement isolées par un deuxième oxyde de grille OX2.
Le transistor T2 est un transistor classique dont la région de grille PI est séparée du substrat par un oxyde de grille 0X3.
Les régions de source, de drain et de grille de ces transistors comportent classiquement au voisinage de leur surface, des zones de siliciure de métal (zones siliciurées) ZS1, ZS2, ZS3, ZS4 et ZS5.
Certaines de ces zones siliciurées sont destinées à être contactées par des contacts additionnels électriquement conducteurs, par exemple les zones siliciurées ZS3, ZS4 et ZS5.
Sur la figure 2, on a représenté les orifices ORD1, ORD2 et ORD3 destinés à être remplis par un ou plusieurs matériaux électriquement conducteurs, par exemple du tungstène, de façon à former les trois contacts additionnels électriquement conducteurs précédemment mentionnés, ainsi que les deux orifices OR1 et OR2 destinés également à être remplis par le même métal électriquement conducteur, de façon à former les deux contacts électriquement conducteurs Cl et C2.
Ces différents orifices résultent d’étapes de gravure comportant ici quatre opérations de gravure plasma, GV1, GV2, GV3 et GV4 ayant des caractéristiques classiques en termes de gaz employé notamment.
Classiquement, la couche diélectrique 2 est recouverte d’une couche antireflet, généralement connue par l’homme du métier sous l’acronyme anglo-saxon BARC. Cette couche antireflet est surmontée d’une couche de résine qui subit une étape de photolithographie et d’insolation de façon à définir les emplacements des différents orifices ORD 1-ORD3 et OR1-OR2.
On procède ensuite après développement de la résine, à la première gravure GV1, qui est classiquement une gravure plasma, de façon à enlever la portion de couche antireflet située dans les trous de la résine. A titre d’exemple non limitatif, dans une technologie 90 nanomètres, on peut utiliser comme gaz du CF4 à une pression de l’ordre de 80 millitorr.
On procède ensuite à une deuxième gravure GV2 qui va permettre de graver une première partie de la couche diélectrique 2.
Cette deuxième gravure GV2 est une gravure plasma assez agressive qui utilise par exemple comme gaz du CH2F2 à une pression de 100 millitorr.
Cela étant, cette gravure agressive produit un effet « tonneau » pour les orifices, c’est-à-dire que plus on va graver plus le diamètre de l’orifice va s’agrandir. C’est la raison pour laquelle on interrompt cette deuxième gravure GV2 au bout d’un temps choisi pour la remplacer par une troisième gravure GV3 qui va non seulement graver le reste de la couche diélectrique 2 mais également polymériser les flancs de l’orifice de façon à obtenir in fine un orifice quasiment cylindrique. A titre d’exemple non limitatif, on pourra choisir pour une telle troisième gravure plasma GV3 du C4F6 à une pression de l’ordre de 45 millitorr. A l’issue de ces opérations de gravure, les différents orifices viennent déboucher sur la couche d’arrêt de gravure 1.
On procède alors à une quatrième gravure plasma GV4 de façon à graver la couche 1 pour déboucher sur les zones siliciurées ZS4, ZS5 et ZS3. A titre d’exemple non limitatif, on peut utiliser cette fois-ci comme gaz du CHF3 à une pression de l’ordre de 120 millitorr.
Cette quatrième gravure GV4 est une gravure en temps qui permet également comme illustré sur la figure 2, de graver le matériau isolant, par exemple du siliciure de silicium, de la région isolante RIS.
Le temps de gravure dépend de la hauteur h de la région isolante et l’homme du métier saura ajuster le temps de gravure en fonction des caractéristiques de la gravure de façon à ce que les orifices OR1 et OR2 atteignent la région de substrat sous-jacente CS.
Et, cet allongement du temps de gravure n’a quasiment aucun impact sur les régions siliciurées ZS3, ZS4 et ZS5 car cette chimie de gravure est sélective par rapport au siliciure de métal et au silicium.
De ce fait, la réalisation des deux contacts Cl et C2 n’aura nécessité qu’une modification locale du masque « contacts » et une augmentation du temps de la gravure GV4 par rapport à une gravure GV4 classique.

Claims (8)

  1. REVENDICATIONS
    1. Procédé de détection d’un amincissement du substrat semi-conducteur d’un circuit intégré depuis sa face arrière, comprenant une mesure d’une grandeur physique représentative de la résistance entre les extrémités (EX11, EX21) de deux contacts électriquement conducteurs (Cl, C2) situées à l’interface entre une région isolante (RIS) et une région de substrat sous-jacente (CS), les deux contacts électriquement conducteurs (Cl, C2) s’étendant au moins partiellement dans ladite région isolante (RIS).
  2. 2. Circuit intégré, comprenant un substrat semi-conducteur (SB), au moins une région isolante (RIS) ménagée dans le substrat et un détecteur (DT) comportant deux contacts électriquement conducteurs (Cl, C2) s’étendant au moins partiellement dans ladite région isolante, possédant chacun une première extrémité (EX11, EX21) située à l’interface entre la région isolante (RIS) et une région de substrat sous-jacente (CS), et une deuxième extrémité (EX12, EX22), les deux deuxièmes extrémités (EX11, EX21) étant destinées à être connectées à un circuit électrique (3) configuré pour délivrer un signal électrique (S) représentatif d’une valeur de la résistance entre les deux premières extrémités (EX11, EX21).
  3. 3. Circuit intégré selon la revendication 2, comprenant en outre une couche diélectrique (2) située au-dessus du substrat et au moins un premier niveau de métallisation (Ml) situé au-dessus de la couche diélectrique, et les deux contacts électriquement conducteurs (Cl, C2) s’étendent également dans la couche diélectrique, leur deuxième extrémité débouchant sur le premier niveau de métallisation.
  4. 4. Circuit intégré selon la revendication 3, comprenant en outre plusieurs composants (Tl, T2) saillant au-dessus du substrat, une couche d’arrêt de gravure (1) recouvrant les parties saillantes des composants et située entre d’une part ladite couche diélectrique (2) et d’autre part le substrat (SB) et ladite région isolante (RIS), des contacts électriquement conducteurs additionnels venant contacter lesdites parties saillantes des composants et des zones siliciurées (ZS3, ZS4, ZS5) du substrat à travers ladite couche d’arrêt de gravure (1), et lesdits deux contacts électriquement conducteurs (Cl, C2) traversent également ladite couche d’arrêt de gravure (1).
  5. 5. Circuit intégré selon l’une des revendications 2 à 4, dans lequel ladite au moins une région isolante (RIS) est une tranchée peu profonde.
  6. 6. Circuit intégré selon l’une des revendications 2 à 5, dans lequel ledit circuit électrique (3) est incorporé dans le circuit intégré.
  7. 7. Procédé de réalisation des deux contacts électriquement conducteurs du circuit intégré selon la revendication 4 ou 5, dans lequel les opérations de gravures (GV1, GV2, GV3, GV4) utilisées pour réaliser ces deux contacts sont identiques à celles utilisées pour réaliser lesdits contacts additionnels.
  8. 8. Procédé selon la revendication 7, dans lequel ledit substrat semi-conducteur comporte du silicium, lesdites opérations de gravures comportent une gravure finale (GY4), sélective par rapport au silicium et au siliciure de métal des régions siliciurées, et destinée à graver la couche d’arrêt de gravure (1), cette gravure finale étant une gravure en temps permettant également de graver le matériau de la région isolante, le temps de gravure étant déterminé en fonction de la hauteur (h) de ladite région isolante.
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