FR2953067A1

FR2953067A1 - High voltage power stage for high voltage switch application in inexpensive complementary metal oxide semiconductor technology, has generator delivering voltage relative to power supply and proportional to input reference voltage

Info

Publication number: FR2953067A1
Application number: FR0905647A
Authority: FR
Inventors: Hafid Amrani; Hubert Cordonnier
Original assignee: CDDIC SAS
Current assignee: CDDIC SAS
Priority date: 2009-11-25
Filing date: 2009-11-25
Publication date: 2011-05-27
Anticipated expiration: 2029-11-25
Also published as: FR2953067B1

Abstract

The power stage has a reference voltage generator delivering differential voltage relative to a high voltage power supply (VDDHV) and proportional to the input reference voltage. Drain-range type P and N metal oxide semiconductor (PMOS, NMOS) power transistors i.e. P and N type FET transistors (7, 8), are respectively connected in series with standard type PMOS and NMOS power transistors. The transistors have gate voltages controlled by PMOS and NMOS drivers (5, 6), respectively.

Description

-1- Étage de puissance haute tension dans une technologie CMOS à oxyde fin et avec option drain étendu DESCRIPTION DE L'INVENTION 5 ABREGE Ces circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS peu coûteuses , à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et 10 source, ce qui exige des techniques de conception spéciales afin d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des 15 tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, et la capacité du terminal de grille sont des facteurs clé pour les 20 applications de puissance). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) 25 CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des convertisseurs de puissance de type dc-dc) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type class-d), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. 30 Cette invention se rapporte généralement aux étages de puissance, et plus particulièrement aux étages de puissance à haute tension. Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise classiquement deux transistors de puissance (1 pFET en série avec 1 nFET), reliés en série entre l'alimentation et la masse, la charge étant reliée à la jonction entre ces 35 deux transistors : cette structure est communément appelée demi-pont ou half-bridge). Un problème majeur rencontré en concevant de tels circuits demi-pont (ou half-bridge) concerne la commande de la grille du pFET de puissance. Le pFET du demi-pont agit comme un intérupteur de puissance, connecté entre l'alimentation et la charge. Le nFET du demi-pont agit comme un intérupteur de puissance, connecté entre la masse et la charge. Ainsi, ces deux transistors du demi-pont doivent supporter des tensions élevées sur leur terminal de 40 drain, qui est connecté à la sortie du demi-pont et à la charge. 2953067 -2- En conséquence, un circuit dédié (dit driver) doit piloter de manière commutée, les deux transistors du demi-pont, et doit satisfaire aux exigences suivantes : Supporter des tensions élevées à la fois sur les terminaux connectés à l'alimentation et à la sortie du demi-pont (la charge) Délivrer des courants pics importants, afin de supporter des commutations rapides des transistors de puissance du demi-pont, afin d'avoir des rendements de puissance élevés Minimiser les courants pics de grille, afin de réduire les phénomènes d'interférence électromagnétiques (dits EMI) Assurer des zones mortes (dites dead-time) entre les temps de conduction des deux transistors de puissance du demi-pont, afin d'éviter des courts-circuits temporaires sur l'alimentation (dits shoot-through) Garantir une bonne réponse du circuit à haute fréquence (par exemple à 1MHz) Réduire les consommations de courant, afin d'optimiser le rendement de puissance du circuit ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs du type dc-dc, amplificateurs audio de puissance de type class-d, etc. Ces circuits sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1' « embedded power management and audio » . High Voltage Power Stage in CMOS Fine-Oxide Technology with Extended Drain Option DESCRIPTION OF THE INVENTION ABBREVIATE These circuits are intended for switched high-voltage applications in inexpensive, single-oxide thin CMOS technologies. grid, using the extended drain option (DMOS, DEMOS, LDMOS). These extended drain transistors are made of a thin gate oxide, but with a special drain terminal. Accordingly, such transistors can withstand a low differential voltage between their gate and source terminals, which requires special design techniques to avoid stress and breakdown of these components. But on the other hand, these components can support high differential voltage between their drain and source terminals, making them suitable for high voltage applications. These transistors require little additional masks for their manufacture, and are thus inexpensive compared to technologies that use thick grid oxides. Indeed, these thick gate oxide transistors support high differential voltages, both between its gate and source terminals, and between its drain and source terminals. Unfortunately, these technologies are very expensive. In addition, such thick gate oxide MOS transistors are larger in terms of silicon surface, compared to gate-oxide extended drain MOS transistors with equivalent electrical characteristics (for example: the resistance between the drain and source terminals, and the capacity of the gate terminal are key factors for the power applications). TECHNICAL FIELD OF THE INVENTION With this invention, the circuits presented generally relate to circuits implemented on a single chip (so-called Embedded) of mixed circuits (digital and analog), in new technologies (nano technologies) 25 CMOS, and in older (and inexpensive) CMOS technologies. More specifically but not exclusively, the current revelation relates to power management on a single chip (so-called embedded power management - for example dc-dc type power converters) and to audio circuits on a single chip (so-called Embedded audio ù for example class-d) power amplifiers, and the following description refers to these fields of application for ease of illustration only. This invention relates generally to power stages, and more particularly to high voltage power stages. Since many applications require high power efficiencies, and require minimizing the size and cost of the necessary components, the power stages are preferably designed in switched mode. A conventional architecture conventionally uses two power transistors (1 pFET in series with 1 nFET), connected in series between the power supply and the ground, the load being connected to the junction between these two transistors: this structure is commonly called half-wave. bridge or half bridge). A major problem encountered in designing such half-bridge circuits (or half-bridge) concerns the control of the power pFET gate. The half-bridge pFET acts as a power interrupter, connected between the power supply and the load. The half-bridge nFET acts as a power interrupter, connected between the ground and the load. Thus, these two transistors of the half-bridge must withstand high voltages on their drain terminal, which is connected to the output of the half-bridge and to the load. As a consequence, a dedicated circuit (called driver) must switch the two transistors of the half-bridge in a switched manner, and must satisfy the following requirements: Support high voltages at the same time on the terminals connected to the power supply and at the output of the half-bridge (the load) Deliver significant peak currents, in order to support fast switching of half-bridge power transistors, in order to have high power efficiencies Minimize grid peak currents, so to reduce the electromagnetic interference phenomena (so-called EMI) Ensure dead zones (called dead-time) between the conduction times of the two half-bridge power transistors, in order to avoid temporary short-circuits on the power supply (called shoot-through) Guarantee a good response of the high-frequency circuit (for example at 1MHz) Reduce current consumption, in order to optimize the power output of the circuit STATE OF THE BACKGROUND Certain types of circuits require relatively high voltages. An example is for all portable circuits that are directly powered by the battery (5.5 volts maximum voltage): dc-dc type converters, class-d type power amplifiers, etc. These circuits are generally designed in "generic" CMOS technologies, using thick gate oxides, which is very expensive in terms of manufacturing cost, and silicon surface: for example, using MOS 5V transistors (pFETs). and nFETs that support a maximum differential voltage of 5.5V between its gate and source terminals, and a maximum differential voltage of 5.5V between its drain and source terminals). Using this invention, these circuits can be developed, for example, in an inexpensive 1.5 volt CMOS technology using the extended drain (5V) option (pFETs and nFETs) that support a maximum differential voltage of 1.5V between its gate and source terminals, but a maximum differential voltage of 5.5V between its drain and source terminals). This leads to a reduction in cost in terms of manufacturing and silicon surface. This invention is thus suitable for new nanotechnologies (submicron technologies), using the inexpensive extended drain option, and allows the integration of such circuits inside large digital circuits (microcontrollers for example): this concept refers to what is commonly referred to as embedded power management and audio.

DESCRIPTION BREVE DE L'INVENTION Des circuits sont développés pour des applications commutées à haute tension, dans des technologies CMOS (signifiant : Complementary Metal Oxyde Semiconductor) peu coûteuses, à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). BRIEF DESCRIPTION OF THE INVENTION Circuits are developed for switched high-voltage applications in inexpensive, single gate oxide oxide (CMOS) technologies using the extended drain option (DMOS, DEMOS). , LDMOS).

Au premier abord de cette invention, un circuit commuté pour fournir un signal de sortie de forte puissance commuté à haute tension, à partir d'un signal digital d'entrée de faible tension, doit inclure : un étage de sortie de puissance (par exemple un demi-pont ou half-bridge), un driver de grille du pFET de cet étage de sortie de puissance, un driver de grille du nFET de cet étage de sortie de puissance, et un générateur de référence de tension. Dans cette invention, il y a deux types de composants utilisés: Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de 2953067 -3- source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de 5 drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum ù comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles entre leurs terminaux de drain et de source (par exemple 5.5V au maximum) Dans les circuits inventés et décrit plus loin, les composants standard nFET et pFET sont connectés en séries 10 avec des composants drain étendu nFET et pFET, afin de réduire les stress de tension que les différents composants du circuit voient, et de permettre ainsi au circuit de fournir un signal commuté de sortie sous une haute tension, en réponse à un signal d'entrée digital de faible tension. Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite 15 ainsi pas la portée des champs d'application et d'implémentation de cette invention. Un objet principal de la présente invention est de réaliser (sur une seule puce par exemple - dit embedded) un étage de puissance haute tension dans une technologie CMOS à oxyde fin et avec option drain étendu, qui a aussi une consommation dynamique minimale de courant (afin d'optimiser le rendement en puissance du circuit), et peut tolérer des hautes tensions d'alimentation. 20 BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: 25 La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances RI (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stresse et claquage des composants de faible tension. Une capacité Cl (4) est 30 utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique spikes sur cette tension différentielle de référence (VDDHV-VREFP), d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (5) sert à fournir le courant pour la résistance R1 (1). 35 La figure 2 (FIG. 2) est un schéma électrique d'étage de puissance haute tension, qui définit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (5) fait référence au circuit de la figure 4 (FIG4) ou de la figure 5 (FIG5). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement 40 pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique des 2 entrées digitales P et N. Le circuit dénommé "Driver NMOS" (6) est alimenté par l'alimentation de -4- faible tension VDDLV, est constitué de transistors standard, et est réalisé par des architectures classiques qui ne fon pas l'objet de cette invention. Le transistor pFET MP2 (7) et le transistor nFET MN2 (8) sont des transistors drain étendu, dont leur tension différentielle grille source est contrôlée respectivement par le circuit « Driver PMOS » (5) et le circuit « Driver NMOS » (6). Ce contrôle des deux sorties de ces circuits (5) et (6) (respectivement NETP1 et NETN1) est faite de manière à éviter tout stress et claquage des composants CMOS, en évitant de dépasser les tensions différentielles maximales autorisées entre leurs terminaux de grille et de source. Par example, étant donné que le circuit "Driver NMOS" (6) n'est alimenté que par la faible tension VDDLV, la tension différentielle maximale entre les terminaux de grille et de source du nFET MN2 (8) est de VDDLV, ce qui élimine tout risque de stress et de claquage de ce transistor. At first glance, a circuit switched to provide a high power switched high power output signal from a low voltage digital input signal must include: a power output stage (e.g. a half-bridge or half-bridge), a pFET gate driver of this power output stage, a nFET gate driver of this power output stage, and a voltage reference generator. In this invention, there are two types of components used: Standard components that are low voltage MOS transistors and thin gate oxide. These transistors can only support low differential voltages between their gate and source terminals (for example 1.5V maximum), as well as low differential voltages between their drain and source terminals (for example 1.5V maximum) The so-called extended drain components which are also thin gate oxide MOS transistors (the same gate thickness as the standard components), but with special drain terminals. These transistors can only withstand small differential voltages between their gate and source terminals (for example 1.5V at most - as for standard components), but can withstand high differential voltages between their drain and source terminals (eg maximum 5.5V example) In the invented circuits and described later, the nFET and pFET standard components are connected in series with extended drain components nFET and pFET, in order to reduce the voltage stresses that the various components of the circuit see, and thereby enabling the circuit to provide a switched output signal at a high voltage in response to a low voltage digital input signal. The constituent elements and advantages of these circuits of this invention will become apparent from the description and figures which follow. This description contains several exemplary embodiments given as an indication, and thus does not limit the scope of the fields of application and implementation of this invention. A main object of the present invention is to realize (on a single chip for example - said embedded) a high voltage power stage in a thin oxide CMOS technology with extended drain option, which also has a minimum dynamic current consumption ( in order to optimize the power output of the circuit), and can tolerate high supply voltages. BRIEF DESCRIPTION OF THE FIGURES The accompanying figures, which are incorporated in this patent, illustrate one or more implementations of the present invention and, together with the detailed description, serve to explain the principles and embodiments of the invention. In the attached figures: Fig. 1 (Fig. 1) is a circuit diagram of a reference voltage generator. The two resistors RI (1) and R2 (2) and the differential amplifier (3) generate a reference differential voltage between the two terminals VDDHV and VREFP (VDDHV-VREFP). This reference differential voltage (VDDHV-VREFP) is used by the other circuits, in order to avoid stress and breakdown of the low voltage components. A capacitance Cl (4) is used as a low-pass filter of this reference differential voltage (VDDHV-VREFP), in order to avoid any dynamic overvoltage spikes on this reference differential voltage (VDDHV-VREFP), thereby having a reference of clean tension. This circuit has two power supplies: VDDLV is a low voltage power supply, and VDDHV is a high voltage power supply. A VREF reference is used as input. The extended nFET drain transistor MN1 (5) serves to supply the current for the resistor R1 (1). Figure 2 (FIG 2) is a high voltage power stage electrical schematic, which defines a half-bridge architecture. The circuit referred to as "PMOS Driver" (5) refers to the circuit of FIG. 4 (FIG. 4) or FIG. 5 (FIG. 5). This circuit has two power supplies: VDDLV is a low voltage power supply, and VDDHV is a high voltage power supply. The low voltage supply VDDLV is directly usable for standard transistors (i.e., thin gate oxide, and not extended drain), and also serves as the logic level of the two digital inputs P and N. The circuit called "NMOS Driver" (6) is powered by the low-voltage power supply VDDLV, consists of standard transistors, and is realized by conventional architectures that are not the subject of this invention. The pFET transistor MP2 (7) and the nFET transistor MN2 (8) are extended drain transistors, whose source gate differential voltage is controlled respectively by the "PMOS driver" circuit (5) and the "NMOS driver" circuit (6). . This control of the two outputs of these circuits (5) and (6) (respectively NETP1 and NETN1) is made in such a way as to avoid any stress and breakdown of the CMOS components, while avoiding exceeding the maximum allowed differential voltages between their gate terminals and of source. For example, since the "NMOS driver" circuit (6) is powered only by the low voltage VDDLV, the maximum differential voltage between the gate and source terminals of the nFET MN2 (8) is VDDLV, which Eliminates any risk of stress and breakdown of this transistor.

La figure 3 (FIG. 3) est un circuit amélioré de la figure 2(FIG.2), en terme de courants de fuite sur l'alimentation haute tension VDDHV. En effet, les transistors FET drain étendu sont connus pour avoir des courants de fuite (lorsque ces transistors sont éteints) important entre leurs terminaux de drain et de source (dit courant de fuite du canal), comparé aux transistors FET dits standard. Dans cette invention présentée en figure 3 (Fig3), un pFET standard MP1 (9) est ajouté en série sur le pFET drain étendu MP 2 (7), et un nFET standard MN1 (10) est ajouté en série sur le nFET drain étendu MN2 (8) Selon ce circuit, les deux transistors FET standard voient de faibles tensions différentielles entre leurs terminaux drain et source (écrits Vds ou Vsd), et ne sont ainsi pas stressés: Vsd(MP1)=Vsg(MP1)-Vsg(MP2); Vds(MN1)=Vgs(MN 1 )-Vgs(MN2). Figure 3 (FIG 3) is an improved circuit of Figure 2 (FIG.2), in terms of leakage currents on the high voltage power supply VDDHV. Indeed, extended drain FET transistors are known to have leakage currents (when these transistors are off) important between their drain terminals and source (said channel leakage current), compared to so-called standard FET transistors. In this invention shown in FIG. 3 (FIG. 3), a standard pFET MP1 (9) is added in series on the extended pFET drain MP 2 (7), and a standard nFET MN1 (10) is added in series on the extended drain nFET. MN2 (8) According to this circuit, the two standard FET transistors see low differential voltages between their drain and source terminals (written Vds or Vsd), and are thus not stressed: Vsd (MP1) = Vsg (MP1) -Vsg ( MP2); Vds (MN1) = Vgs (MN 1) -Vgs (MN2).

Les rapports de taille entre les transistors MP1 (9) et MP2 (7), et entre les transistors MN1 (10) et MN2 (8), sont choisis selon les paramètres électriques de la technologie choisie. L'avantage de cette solution est d'avoir un courant de fuite sur l'alimentation haute VDDHV, lorsque les quatre transistors MP1 (9), MP2 (7), MN1 (10) et MN2 (8) sont éteints, est défini par le courant de fuite maximal entre les transistors standard et les transistors drain entendu. (Et les transistors FET standard ont des courants de fuite moins importants que les transistors drain étendu). The size ratios between the transistors MP1 (9) and MP2 (7), and between the transistors MN1 (10) and MN2 (8), are chosen according to the electrical parameters of the chosen technology. The advantage of this solution is to have a leakage current on the high power supply VDDHV, when the four transistors MP1 (9), MP2 (7), MN1 (10) and MN2 (8) are off, is defined by the maximum leakage current between the standard transistors and the drain transistors heard. (And standard FET transistors have lower leakage currents than extended drain transistors).

La figure 4 (FIG. 4) est un schéma électrique du driver (5) de la grille du pFET de puissance (7) (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de controller la tension de la grille du pFET de puissance (7) (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (7) (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) et MP9 (21) sont des pFET standard. 2953067 -5- Les FET MN2 (25), MN4 (26) et MN6 (27) sont des nFET standard. Les FET MP1 (17), MP4 (18) et MP7 (20) sont des pFET drain étendu. Les FET MN1 (22), MN3 (23) et MN5 (24) sont des nFET drain étendu. Figure 4 (FIG 4) is a circuit diagram of the driver (5) of the power pFET gate (7) (9). This circuit has two power supplies: VDDLV is a low voltage power supply, and VDDHV is a high voltage power supply. The low voltage supply VDDLV is directly usable for standard transistors (i.e., thin gate oxide, and not extended drain), and also serves as a logic level for the digital input IN. The purpose of this circuit is to control the gate voltage of the power pFET (7) (9), with an appropriate voltage level: the VDDLV level IN input digital signal is transformed into a level OUT output signal. VDDHV (operation says level shirting). Control of the power pFET gate voltage (7) (9) is also done with a low output impedance on OUT, so as to have appropriate rise and fall times on this output signal OUT. This invented structure makes it possible to achieve these performances without increasing the consumption current of the circuit, and thus optimizing the circuit in terms of power efficiency (for example, the power efficiency of a dc-dc type converter, or a class-d audio amplifier). The circuits (11) and (12) are two digital inverters powered by the low supply voltage VDDLV, and consist of standard FET transistors. MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) and MP9 (21) FETs are standard pFETs. The FETs MN2 (25), MN4 (26) and MN6 (27) are standard nFETs. FET MP1 (17), MP4 (18) and MP7 (20) are extended pFET drain. FETs MN1 (22), MN3 (23) and MN5 (24) are extended nFET drain.

5 La figure 5 (FIG. 5) est un circuit amélioré de la figure 4 (FIG.4), en terme de courants de fuite sur l'alimentation haute tension VDDHV. En effet, les transistors FET drain étendu sont connus pour avoir des courants de fuite (lorsque ces transistors sont éteints) important entre leurs terminaux de drain et de source (dit courant de fuite du canal), comparé aux transistors FET dits standard. En effet, lorsque les transistors drain étendu MN1 (22), MN3 (23) and MN5 (24) sont éteints, les courants de fuite 10 de ces trois transistors drain étendu font monter leurs tensions de drain respectifs (NET1, NET2 et NET3) vers l'alimentation haute tension VDDHV, ce qui cause du stress sur les transistors de ce circuit. L'idée est de remplacer les nFET MN2 (25), MN4 (26) et MN6 (27) par trois inverseurs digitaux (28), (29) et (30). Ainsi, les transistors ne suffissent par de stress dans ce circuit. Fig. 5 (Fig. 5) is an improved circuit of Fig. 4 (FIG. 4), in terms of leakage currents on the high voltage power supply VDDHV. Indeed, extended drain FET transistors are known to have leakage currents (when these transistors are off) important between their drain terminals and source (said channel leakage current), compared to so-called standard FET transistors. Indeed, when the extended drain transistors MN1 (22), MN3 (23) and MN5 (24) are off, the leakage currents 10 of these three extended drain transistors cause their respective drain voltages (NET1, NET2 and NET3) to rise. to the high voltage power supply VDDHV, which causes stress on the transistors of this circuit. The idea is to replace nFETs MN2 (25), MN4 (26) and MN6 (27) with three digital inverters (28), (29) and (30). Thus, the transistors are not enough stress in this circuit.

15 La figure 6 (FIG. 6) est un schéma électrique d'application de l'invention dans un amplificateur audio de type class-D. Le circuit dénommé "voltage reference" (31) fait référence au circuit de la figure FIG1. Le circuit dénommé "power stage" (33) fait référence au circuit de la figure FIG2 ou de sa version améliorée de la figure FIG3. L'élément nommé "speaker" (34) est la charge de l'amplificateur (par exemple, un haut-parleur d'impédance 4 ohm ou 8 ohm). 20 Le circuit dénommé "control" (32) est la partie contrôleur de l'amplificateur de type class-D, qui dépend de l'architecture du class-D, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. Ce circuit dénommé "control" (32) n'est alimenté que par l'alimentation de faible tension VDDLV, et donc, ne contient pas de risque pour ses composants en 25 termes de stress ou de claquage. Fig. 6 (Fig. 6) is an electrical circuit diagram of the invention in a class-D audio amplifier. The circuit referred to as "voltage reference" (31) refers to the circuit of FIG. The circuit referred to as "power stage" (33) refers to the circuit of FIG. 2 or its improved version of FIG. The element named "speaker" (34) is the load of the amplifier (for example, a 4 ohm or 8 ohm impedance speaker). The circuit referred to as "control" (32) is the controller part of the class-D amplifier, which depends on the architecture of the class-D, and may include, for example and among others, a signal generator in form. ramps (for PWM architectures), integrators (continuous, or switched capabilities type for sigma delta architectures), comparators, and digital control. This circuit called "control" (32) is powered only by the low voltage supply VDDLV, and therefore, does not contain a risk for its components in terms of stress or breakdown.

La figure 7 (FIG. 7) est un schéma électrique d'application de l'invention dans un régulateur commuté de type dc-dc buck. Le circuit dénommé "voltage reference" (31) fait référence au circuit de la figure FIG1. Le circuit dénommé "power stage" (33) fait référence au circuit de la figure FIG2 ou de sa version améliorée de la figure FIG3. 30 L'élément nommé "load" (36) est la charge du régulateur. Le circuit dénommé "control" (35) est la partie contrôleur de du régulateur, qui dépend de l'architecture du régulateur commuté de type dc-dc buck, et peut inclure par exemple et entres autres, un générateur de signal en forme de rampe (pour les architectures de type PWM), des intégrateurs (continus, ou de type capacités commutés pour les architectures de type sigma delta), des comparateurs, et un contrôle digital. Ce circuit dénommé "control" (35) n'est alimenté que par l'alimentation de faible tension VDDLV, 35 et donc, ne contient pas de risque pour ses composants en termes de stress ou de claquage. DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à des applications commutées à haute tension, dans des technologies CMOS peu coûteuses , à unique oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). 40 Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de -6- réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : Fig. 7 (Fig. 7) is an electrical circuit diagram of the invention in a dc-dc buck switched regulator. The circuit referred to as "voltage reference" (31) refers to the circuit of FIG. The circuit referred to as "power stage" (33) refers to the circuit of FIG. 2 or its improved version of FIG. The element named "load" (36) is the load of the regulator. The circuit referred to as "control" (35) is the controller part of the regulator, which depends on the architecture of the dc-dc type switched-type regulator, and may include, for example and among others, a ramp-shaped signal generator. (for PWM architectures), integrators (continuous, or of type switched capabilities for sigma delta type architectures), comparators, and a digital control. This circuit called "control" (35) is powered only by the low voltage supply VDDLV, and therefore, does not contain a risk for its components in terms of stress or breakdown. DETAILED DESCRIPTION OF THE INVENTION These circuits are intended for high-voltage switched applications, in low-cost, single gate SMO technologies, using the extended drain option (DMOS, DEMOS, LDMOS). Those of skill in the art will realize that the following detailed description of the present invention is illustrative only and not in any way limiting. Other embodiments of the present invention will be readily apparent to such persons benefiting from the advantages of this invention. The references detail embodiments of the present invention, as illustrated in the accompanying drawings. Where appropriate, the same reference indicators will be used in all diagrams and in the detailed description that follows, to refer to the same or similar parts. For the sake of clarity, all current devices of the embodiments described above are not shown and described. Of course, in the development of such implementations, many specific decisions will have to be made depending on the application and market-related constraints, as these specific goals will vary from run to run and from developer to project. 'other. Moreover, such a development effort could be complex and time-consuming, but nevertheless would be a common undertaking of those with state-of-the-art expertise in this field. Turning now to the figures:

• La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances R1 (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afin d'éviter tout stresse et claquage des composants de faible tension. Une capacité Cl (4) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afin d'éviter toute surtension dynamique spikes sur cette tension différentielle de référence (VDDHV-VREFP), d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence VREF est utilisée en entrée. Le transistor nFET drain étendu MNI (5) sert à fournir le courant pour la résistance RI (1). La tension différentielle de reference ainsi définie peut être calculée selon l'équation suivante : VDDHV - VREFP = VREF * (Rl/R2) Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V dans des technologies standard). Il faut donc ainsi respecter l'équation suivante : VREF * (Rl/R2) < VDDLV L'amplificateur différentiel (3) est constitué de transistors FETs standard, et est alimenté par l'alimentation de faible tension VDDLV. Ainsi, la grille de MN1 (5) et les composants à l'intérieur de l'amplificateur différentiel (3) ne subissent pas de stress ni de claquage. • Figure 1 (Figure 1) is a circuit diagram of a reference voltage generator. The two resistors R1 (1) and R2 (2) and the differential amplifier (3) generate a reference differential voltage between the two terminals VDDHV and VREFP (VDDHV-VREFP). This reference differential voltage (VDDHV-VREFP) is used by the other circuits, in order to avoid stress and breakdown of the low voltage components. A capacitance Cl (4) is used as low-pass filter of this reference differential voltage (VDDHV-VREFP), in order to avoid any dynamic overvoltage spikes on this reference differential voltage (VDDHV-VREFP), thus having a clean voltage reference. This circuit has two power supplies: VDDLV is a low voltage power supply, and VDDHV is a high voltage power supply. A VREF reference is used as input. The nFET extended drain transistor MNI (5) serves to supply the current for the resistor RI (1). The reference differential voltage thus defined can be calculated according to the following equation: VDDHV - VREFP = VREF * (R1 / R2) This voltage can thus be adjusted according to the maximum technological value of the differential voltage between the gate and source terminals. transistors (eg 1.5V, 1.8V, 3.3V in standard technologies). It is thus necessary to respect the following equation: VREF * (R1 / R2) <VDDLV The differential amplifier (3) consists of standard FET transistors, and is powered by the low voltage supply VDDLV. Thus, the MN1 grid (5) and the components inside the differential amplifier (3) do not undergo stress or breakdown.

La figure 4 (FIG. 4) est un schéma électrique du driver (5) de la grille du pFET de puissance (7) (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de controller la tension de la grille du pFET de puissance (7) (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (7) (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. -7- Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Les circuits (11) et (12) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) et MP9 (21) sont des pFET standard. Les FET MN2 (25), MN4 (26) et MN6 (27) sont des nFET standard. Les FET MP1 (17), MP4 (18) et MP7 (20) sont des pFET drain étendu. Les FET MN1 (22), MN3 (23) et MN5 (24) sont des nFET drain étendu. Figure 4 (FIG 4) is a circuit diagram of the driver (5) of the power pFET gate (7) (9). This circuit has two power supplies: VDDLV is a low voltage power supply, and VDDHV is a high voltage power supply. The low voltage supply VDDLV is directly usable for standard transistors (i.e., thin gate oxide, and not extended drain), and also serves as a logic level for the digital input IN. The purpose of this circuit is to control the gate voltage of the power pFET (7) (9), with an appropriate voltage level: the VDDLV level IN input digital signal is transformed into a level OUT output signal. VDDHV (operation says level shirting). Control of the power pFET gate voltage (7) (9) is also done with a low output impedance on OUT, so as to have appropriate rise and fall times on this output signal OUT. This invented structure makes it possible to achieve these performances without increasing the consumption current of the circuit, and thus optimizing the circuit in terms of power efficiency (for example, the power efficiency of a dc-type converter). -dc, or class-d audio amplifier). The circuits (11) and (12) are two digital inverters powered by the low supply voltage VDDLV, and consist of standard FET transistors. MP3 (13), MP2 (14), MP5 (15), MP8 (16), MP6 (19) and MP9 (21) FETs are standard pFETs. FETs MN2 (25), MN4 (26) and MN6 (27) are standard nFETs. FET MP1 (17), MP4 (18) and MP7 (20) are extended pFET drain. FETs MN1 (22), MN3 (23) and MN5 (24) are extended nFET drain.

Dans les équations qui suivent, VTp et VTn sont les tensions de seuil de conduction (dit threshold voltage) de respectivement les transistors pFEt et nFET ; Vgs et Vsg désignent les tensions différentielles entre les terminaux grille et source des FET ; Vds et Vsd désignent les tensions différentielles entre les terminaux drain et source des FET. La sortie du driver OUT a un niveau haut égal à l'alimentation haute tension VDDHV, et un niveau bas égal à (VREFP+Vtp) (à cause de MP7 (20)), ce qui fait que la tension différentielle grille source des pFET de puissance MP2 (7) et MP1 (9) peut aller de zéro volt (ce qui permet de pouvoir couper ces transistors de puissance), et ne dépasse jamais la valeur maximale suivante: Vsg(MP1) = Vsg(MP2) < VDDHV-[VREFP+Vtp] = VREF*(Rl/R2) û Vtp < VDDLV û Vtp < VDDLV Les 3 pFETs MP3 (13), MP6 (19) et MP9 (21) sont montés en diodes (l'anode de la diode étant la source, et la cathode de la diode étant le drain et le substrat). Leur rôle est de limiter (dit clamp) les tensions des noeuds internes du driver auxquels ils sont connectés. Le rote des transistors drain étendu est de protéger les tensions différentielles drain source des transistors standard, avec lesquels ils sont connectés en série. Les équations suivantes montrent ainsi que tous les transistors (drain étendu et ou standard) ne subissent pas de stress ni de claquage dans ce circuit : 25 Vds(MN2) < VDDLV û Vtn < VDDLV : à cause de MN1 (22) Vds(MN4) < VDDLV û Vtn < VDDLV : à cause de MN3 (23) Vds(MN6) < VDDLV û Vtn < VDDLV : à cause de MN5 (24) Vsd(MP2)=Vsg(MP5) < VDDHV û [VREFP + Vtp] = VREF*(RI/R2) û Vtp < VDDLV : à cause de MP1 (17) Vsd(MP5)=Vsg(MP2)=Vsg(MP8) < VDDHV û [VREFP + Vtp] = VREF*(Rl/R2) û Vtp < VDDLV : à cause de 30 MP4 (18) Vsd(MP8) < VDDHV û [VREFP + Vtp] = VREF*(Rl/R2) û Vtp < VDDLV : à cause de MP7 (20) Vgs(MN2) < VDDLV : à cause de l'inverseur (12) Vgs(MN4) < VDDLV : à cause de l'inverseur (11) Vgs(MN6) < VDDLV : à cause de l'inverseur (12) 35 Vgs(MN1) < VDDLV : parce que la grille de MN1 (22) est connectée à VDDLV Vgs(MN3) < VDDLV : parce que la grille de MN3 (23) est connectée à VDDLV Vgs(MN5) < VDDLV : parce que la grille de MN5 (24) est connectée à VDDLV Vsg(MP1) < VDDHV û VREFP = VREF*(Rl/R2) < VDDLV Vsg(MP4) < VDDHV û VREFP = VREF*(Rl/R2) < VDDLV 40 Vsg(MP7) < VDDHV û VREFP = VREF*(Rl/R2) < VDDLV In the following equations, VTp and VTn are the threshold voltage voltages of respectively the transistors pFEt and nFET; Vgs and Vsg denote the differential voltages between the gate and source terminals of the FETs; Vds and Vsd denote the differential voltages between the drain and source terminals of the FETs. The output of the OUT driver has a high level equal to the high voltage power supply VDDHV, and a low level equal to (VREFP + Vtp) (because of MP7 (20)), so that the differential gate source voltage of the pFETs power MP2 (7) and MP1 (9) can go from zero volts (which allows to be able to cut these power transistors), and never exceeds the maximum value: Vsg (MP1) = Vsg (MP2) <VDDHV- [VREFP + Vtp] = VREF * (R1 / R2) û Vtp <VDDLV û Vtp <VDDLV The 3 pFETs MP3 (13), MP6 (19) and MP9 (21) are diode-mounted (the anode of the diode being the source, and the cathode of the diode being the drain and the substrate). Their role is to limit (say clamp) the voltages of the internal nodes of the driver to which they are connected. The rote of the extended drain transistors is to protect the source drain differential voltages of standard transistors, with which they are connected in series. The following equations thus show that all the transistors (extended drain and or standard) do not undergo any stress or breakdown in this circuit: 25 Vds (MN2) <VDDLV - Vtn <VDDLV: because of MN1 (22) Vds (MN4 ) <VDDLV û Vtn <VDDLV: because of MN3 (23) Vds (MN6) <VDDLV - Vtn <VDDLV: because of MN5 (24) Vsd (MP2) = Vsg (MP5) <VDDHV - [VREFP + Vtp] = VREF * (RI / R2) - Vtp <VDDLV: because of MP1 (17) Vsd (MP5) = Vsg (MP2) = Vsg (MP8) <VDDHV - [VREFP + Vtp] = VREF * (R1 / R2) Vtp <VDDLV: because of 30 MP4 (18) Vsd (MP8) <VDDHV - [VREFP + Vtp] = VREF * (R1 / R2) - Vtp <VDDLV: because of MP7 (20) Vgs (MN2) < VDDLV: because of the inverter (12) Vgs (MN4) <VDDLV: because of the inverter (11) Vgs (MN6) <VDDLV: because of the inverter (12) 35 Vgs (MN1) <VDDLV : because the MN1 grid (22) is connected to VDDLV Vgs (MN3) <VDDLV: because the MN3 grid (23) is connected to VDDLV Vgs (MN5) <VDDLV: because the MN5 grid (24) is connected to VDDLV Vsg (MP1) <VD DHV - VREFP = VREF * (R1 / R2) <VDDLV Vsg (MP4) <VDDHV - VREFP = VREF * (R1 / R2) <VDDLV 40 Vsg (MP7) <VDDHV - VREFP = VREF * (R1 / R2) <VDDLV

Claims

REVENDICATIONS1. High voltage power stage (33), characterized in that it is implemented in a thin oxide CMOS technology and with the extended drain option, and in that it comprises: - MOS gate oxide thin-film transistors, without extended drain option and low breakdown voltage, said transistors being said to be of standard type. Gate-type MOS transistors with an extended drain option of the DMOS, DEMOS, LDMOS type, said transistors being said to be of drain-extended type. - An output stage of the half-bridge type. - A driver (5) of the gate of the output PMOS transistor (7). - A driver (6) of the gate of the output NMOS transistor (8). - A reference voltage generator (31) (VREFP).

2. high voltage power stage (33) according to claim 1, characterized in that said reference voltage generator (31) (VREFP) delivers a differential voltage relative to the high voltage power supply (VDDHV) and proportional to a input reference voltage (VREF), and consists of: - two resistors (1) and (2). - A capacitor (4) connected in parallel with the resistor (1) which filters the transient peaks of this reference voltage. A voltage differential amplifier (3), whose positive input is connected to an input reference voltage (VREF), and whose negative input is connected to the resistor (2), making the current flowing through the resistor (2) proportional to this input reference voltage, said amplifier (3) consists only of standard type transistors, and is powered by a low voltage power supply (VDDLV). An extended drain type NMOS transistor (5) whose gate is driven by the differential voltage amplifier (3), the source of which is connected to the resistor (2), and whose drain is connected to the resistor; (1).

3. high voltage power stage (33) according to claim 1, characterized in that said output stage is constituted: - Either of a drain-extended PMOS power transistor (7) whose gate voltage is controlled by the PMOS driver (5), and a drain-extended NMOS power transistor (8) whose gate voltage is controlled by the NMOS driver (6). - Either a drain-extended type PMOS power transistor (7) connected in series with a standard type PMOS power transistor (9) whose gates are controlled by the PMOS driver (5), and a transistor NMOS power supply unit of drain-extended type (8) connected in series with a standard type NMOS power transistor (10) whose gates are controlled by the NMOS driver (6), said drain-extended PMOS transistor (7) limits the maximum value of the differential voltage between the drain and source terminals of the PMOS power transistor of standard type (9), said drain-extended NMOS transistor (8) limits the maximum value of the differential voltage between the drain terminals and source of the standard type NMOS power transistor (10).

4. high voltage power stage (33) according to any one of claims 1 to 3, characterized in that said driver (5) of the gate of the output PMOS transistor (7) consists of: -9- - D a so-called level shifter circuit, which transforms the digital low voltage level input signal (VDDLV) into a high voltage level output signal (VDDHV), and which consists of two inverters (11) and (12) ), two standard type PMOS transistors (14) and (15), and either two standard type NMOS transistors (25) and (26), or two inverters (28) and (29), said inverters (11). ) (12) (28) and (29) consist only of standard type transistors, and are powered by a low voltage power supply (VDDLV). - Expanded drain type PMOS transistors (17), (18) and (20) whose gates are connected to the output of the constant voltage generator (31) (VREFP) and respectively connected in series with the standard transistors (14) , (15) and (16). Extended-drain NMOS transistors (22), (23) and (24) whose gates are connected to the low voltage supply (VDDLV) and respectively connected in series with the standard transistors (25), (26) and (27). - PMOS transistors of standard type (13) and (19) diode mounted relative to the constant voltage generator (31) (VREFP). An output stage, which controls the gate of the output PMOS transistor (9) and which consists of a standard type PMOS transistor (16), and a standard type output NMOS transistor (27) or an inverter (30), said inverter (30) consists only of standard type transistors, and is powered by a low voltage power supply (VDDLV). - An extended drain type PMOS transistor (20), an extended drain type NMOS transistor (24), and a diode-mounted standard type PMOS transistor (21) which limit the maximum value of the voltages. differential between the drain and source terminals of the standard type transistors of the output stage (16) (27) (30).

5. high voltage power stage (33), according to any one of claims 1 to 4, characterized in that said driver (6) of the gate of the output NMOS transistor (8) consists only of standard type transistors, and is powered by a low voltage power supply (VDDLV).