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FR2758004A1 - Transistor bipolaire a isolement dielectrique - Google Patents

Transistor bipolaire a isolement dielectrique Download PDF

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FR2758004A1
FR2758004A1 FR9616337A FR9616337A FR2758004A1 FR 2758004 A1 FR2758004 A1 FR 2758004A1 FR 9616337 A FR9616337 A FR 9616337A FR 9616337 A FR9616337 A FR 9616337A FR 2758004 A1 FR2758004 A1 FR 2758004A1
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FR
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silicon
opening
polycrystalline silicon
oxide
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FR9616337A
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Yvon Gris
Jocelyne Mourier
Germaine Troillard
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STMicroelectronics SA
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SGS Thomson Microelectronics SA
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Publication date
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Abstract

L'invention concerne un procédé de formation de tranchées profondes dans un circuit intégré de type BICMOS dans lequel la formation d'un transistor bipolaire comprend les étapes consistant à déposer une couche de silicium polycristallin de base (23), déposer une couche d'oxyde de protection (24), former une ouverture d'émetteur-base, et graver la couche d'oxyde de silicium de protection (24) et la couche de silicium polycristallin de base (23) en-dehors des zones du transistor bipolaire. La formation des tranchées comprend les étapes consistant à ouvrir l'ensemble des couches d'oxyde de protection et de silicium polycristallin de base au-dessus d'une zone d'oxyde épais en même temps que l'on réalise l'ouverture d'émetteur-base, graver la couche d'oxyde épais en même temps que l'on grave la couche d'oxyde de protection, et graver le silicium sous l'oxyde épais en même temps que l'on grave le silicium polycristallin de base.

Description

TRANSISTOR BIPOLAIRE À ISOLEMENT DIELECTRIQUE
La présente invention concerne une filière de fabrica-
tion de circuits intégrés susceptibles de contenir notamment des composants bipolaires et MOS complémentaires (CMOS). Ce type de
filière est habituellement appelé filière BICMOS.
Un objet de la présente invention est de prévoir une telle filière dans laquelle les dimensions d'un élément dessiné sur un masque peuvent être inférieures ou égales à 0,4 Mm, par
exemple 0,2 à 0,35 nm.
Un objet plus particulier de la présente invention est
de prévoir une telle filière dans laquelle des composants élémen-
taires peuvent être isolés les uns des autres par des tranchées
remplies de diélectrique.
Pour atteindre ces objets, la présente invention pré-
voit un procédé de formation de tranchées profondes dans un circuit intégré de type BICMOS dans lequel la formation d'un transistor bipolaire comprend notamment les étapes consistant à déposer une couche de silicium polycristallin de base; déposer une couche d'oxyde de protection; former une ouverture d'émetteur-base; déposer une couche de silicium polycristallin d'émetteur et la graver; graver la couche d'oxyde de silicium de protection et la couche de silicium polycristallin de base en dehors des zones du transistor bipolaire. Pour la formation des tranchées, ce procédé comprend les étapes consistant à ouvrir
l'ensemble des couches d'oxyde de protection et de silicium poly-
cristallin de base au-dessus d'une zone d'oxyde épais en même temps que l'on réalise l'ouverture d'émetteur-base; graver la couche d'oxyde épais en même temps que l'on grave la couche d'oxyde de protection; et graver le silicium sous l'oxyde épais
en même temps que l'on grave le silicium polycristallin de base.
Selon un mode de réalisation de la présente invention, le plus petit des masques de définition de la tranchée est celui qui correspond à l'ouverture de l'ensemble des couches d'oxyde de
protection et de silicium polycristallin de base.
Selon un mode de réalisation de la présente invention, le procédé comprend, préalablement à l'ouverture de l'ensemble des couches d'oxyde de protection et de silicium polycristallin
de base, une étape d'élimination des régions de nitrure de sili-
cium apparentes.
Selon un mode de réalisation de la présente invention,
la tranchée a une profondeur de l'ordre de 1 à 1,5 gm.
Selon un mode de réalisation de la présente invention,
la tranchée a une largeur de 0,25 à 0,50 im.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans
la description suivante de modes de réalisation particuliers
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: les figures 1 à 11 sont des vues en coupe schématique illustrant des étapes successives de fabrication d'un mode de réalisation d'un transistor MOS à canal N, d'un transistor MOS à canal P et d'un transistor bipolaire de type NPN;
la figure 12 est une vue agrandie d'un transistor bipo-
laire de type NPN obtenu par le procédé illustré en figures 1 à 11; et
les figures 13 à 21 représentent des étapes de fabri-
cation d'une tranchée d'isolement selon la présente invention.
Comme cela est usuel dans le domaine de la représenta-
tion des composants semiconducteurs, les diverses vues en coupe ne sont pas tracées à l'échelle. Les dimensions latérales et transversales des diverses couches et régions sont arbitrairement dilatées ou rétrécies pour faciliter le tracé des figures.
De façon générale dans la suite de la description, on
désignera le côté gauche des figures 1 à 11 dans lequel est formé un composant CMOS par l'appellation côté CMOS et le côté droit de ces figures dans lequel est formé un transistor bipolaire de type NPN par l'appellation côté bipolaire. Dans ce qui suit, on décrit la fabrication d'un transistor MOS à canal N, d'un transistor MOS à canal P et d'un transistor bipolaire de type NPN. Bien entendu,
dans une réalisation pratique, on formera simultanément de nom-
breux composants identiques, ainsi qu'éventuellement d'autres
types de composants élémentaires.
Selon un aspect de la présente invention, les étapes initiales correspondent à des étapes connues de fabrication de circuits intégrés CMOS de très petites dimensions (dimension
minimum, ou dimension de grille, inférieure à 0,35 gm).
Conmme le représente la figure 1, on part d'un substrat 1 de type P sur lequel est formée une couche épitaxiale 2 de type N. Cette couche épitaxiale est relativement mince, par exemple
d'une épaisseur de l'ordre de 1 à 1,2 gm.
Avant la croissance de la couche épitaxiale, on prévoit si on le souhaite des couches enterrées de types appropriés dans
les zones o doivent être formés des caissons N ou P de transis-
tors CMOS et l'on forme une couche enterrée 3 de type N+ du côté bipolaire.
Comme le représente la figure 2, du côté CMOS, on déli-
mite les régions des transistors MOS par des ouvertures dans une couche d'oxyde épais 5 formée par toute technique connue. On implante, à travers l'oxyde épais ou une région d'oxyde mince 6
formée dans les ouvertures, des caissons 8 de type N et des cais-
sons 9 de type P, de façon classique. Ces caissons sont par exem-
ple formés par une succession de trois implantations dont l'une
traverse l'oxyde épais 5 dans des régions non-masquées. Ces cais-
sons N et P sont destinés respectivement à des transistors MOS à canal P et à des transistors MOS à canal N. Le niveau de dopage en surface (quelques 1016 at./cm3) détermine la tension de seuil des transistors. Dans le cas général, les caissons P (associés à
une couche enterrée P+) sont en contact électrique avec le subs-
trat P. On pourra toutefois prévoir de former certains au moins des caissons P sur une couche enterrée de type N. Les caissons N sont complètement isolés puisqu'ils débouchent dans le substrat P et ils sont isolés latéralement par des régions P formées comme les caissons P. Simultanément, côté bipolaire, on délimite dans l'oxyde
épais 5 une région dans laquelle sera formée une diffusion pro-
fonde de reprise de contact de collecteur ou puits collecteur 10 rejoignant la couche enterrée 3. Ce puits collecteur est formé par au moins certaines des implantations réalisées pour former le caisson 8 de type N, ou bien par une implantation spécifique de type N+. Ce puits collecteur peut aussi être formé ultérieurement en même temps que les sources et drains des transistors MOS à canal N. Egalement, on délimite dans l'oxyde épais une zone 11 dans laquelle seront formés la base et l'émetteur d'un transistor bipolaire de type NPN. Pendant les diverses implantations de
caissons N et P, cette zone 11 est masquée.
Commne le représente la figure 3, du côté MOS, on forme de façon classique des grilles isolées 13 et 14 des transistors MOS; on réalise des premières implantations (LDD); on forme des espaceurs 15 et 16; et on réalise des implantations de drains et de sources. Dans le caisson 8, les implantations sont de type P et, dans le caisson 9, les implantations sont de type N. En même temps que l'on fait les implantations de sources et de drains des
transistors à canal N dans les caissons P. on réalise une diffu-
sion de type N fortement dopée 18 à la surface du puits collec-
teur 10 pour améliorer la prise de contact ultérieure.
On effectue ensuite un recuit thermique rapide
(1025 C).
Après cette étape, à la fin de laquelle l'essentiel des
transistors MOS a été réalisé (sauf les éventuelles siliciura-
tions de prise de contact et les métallisations), on procède à la
réalisation du transistor bipolaire de type NPN.
A l'étape illustrée en figure 4, on dépose sur l'ensem-
ble de la structure, par voie chimique en phase vapeur, une dou-
ble couche de protection comprenant une couche d'oxyde de sili-
cium 21 ayant par exemple une épaisseur de l'ordre de 20 nm suivie d'une couche de nitrure de silicium 22 ayant par exemple une épaisseur de l'ordre de 30 nm. Cette couche 21-22 est ouverte dans la zone 11 o l'on souhaite former la région émetteur-base d'un transistor bipolaire. On notera que cette ouverture n'est
pas critique puisqu'elle s'arrête sur des régions d'oxyde épais.
A l'étape illustrée en figure 5, on dépose sur l'ensem-
ble de la structure une couche de silicium 23 ayant par exemple une épaisseur de l'ordre de 200 nm suivie d'une couche d'oxyde d'encapsulation 24 ayant par exemple une épaisseur de l'ordre de
300 rnm.
La couche de silicium 23 doit être dopée de type P puisqu'elle servira comme on le verra ci-après de source de dopage pour la base extrinsèque du transistor NPN et sera appelée silicium polycristallin de base. Bien qu'elle soit désignée sous l'appellation silicium polycristallin, il pourra aussi s'agir de tout type de couche de silicium déposé, par exemple du silicium amorphe. De préférence, selon un aspect de la présente invention,
on procède d'abord au dépôt d'une couche 23 de silicium polycris-
tallin ou amorphe non dopé et l'on procède ensuite à une implan-
tation d'un dopant de type P dans cette couche. De préférence, on implante du bore sous forme de BF2 à très forte dose (1015 à 1016 at. /cm2) et à faible énergie de sorte que le bore implanté se concentre dans la partie supérieure de la couche en évitant toute implantation de bore dans le substrat de silicium sous-jacent
dans la région 11.
A l'étape illustrée en figure 6, on procède à une ouverture des couches 24 et 23 dans la partie centrale de la région 11. Cette ouverture a par exemple une largeur comprise entre 0,4 et 0,8 gm et pénètre dans le silicium monocristallin de moins de 50 nm. On procède ensuite à une implantation d'un dopant de type N pour définir le collecteur 30 du transistor NPN. Ce collecteur est donc auto-aligné sur l'ouverture. L'implantation N est réalisée à dose moyenne et forte énergie (par exemple, 1012 à 1014 at./cm2 sous 500 keV). On obtient ainsi une région effective de collecteur d'étendue latérale limitée, sensiblement égale à
celle de la base intrinsèque qui est formée ensuite. Ceci contri-
bue à l'obtention d'un transistor NPN de faible capacité parasite
entre collecteur et base extrinsèque. L'implantation est opti-
misée (par exemple, par implantations successives) pour que le profil du collecteur fournisse le meilleur compromis possible entre, d'une part, la résistance de collecteur et le temps de transit dans ce collecteur et, d'autre part, l'obtention de tensions de claquage suffisamment élevées émetteur-collecteur (typiquement 4 volts) et base- collecteur et d'une faible capacité base-collecteur. On notera aussi que cette implantation de collecteur permet de choisir au préalable une couche épitaxiée 2 de dopage et d'épaisseur propres à optimiser les transistors CMOS et d'optimiser ensuite indépendamment les caractéristiques des transistors NPN. Notamment, cette couche épitaxiée pourra être plus épaisse que si elle devait servir directement de couche de
collecteur du transistor NPN.
Comme le représente la figure 7, après élimination de
la résine de masquage, on procède à une oxydation thermique pen-
dant laquelle il se forme une mince couche d'oxyde thermique 31 d'une épaisseur de l'ordre de 5 à 10 nm et pendant laquelle le bore contenu dans la couche de silicium polycristallin 23 commence à diffuser dans la couche épitaxiée sous-jacente pour former une région de base extrinsèque 32 ayant par exemple une profondeur de jonction de l'ordre de 100 nm. Cette diffusion est
ensuite complétée par le recuit final de la structure bipolaire.
On procède alors à une implantation de type P à travers l'oxyde 31 pour former une région de base intrinsèque 33 au centre de l'ouverture dans les couches 23 et 24. Cette base intrinsèque est de préférence implantée au bore à faible énergie (par exemple,
1013 at./cm2 sous 5 keV). Le contact avec le silicium polycris-
tallin 23 résulte de la diffusion latérale du bore du silicium polycristallin. On procède alors à un dépôt uniforme d'une couche mince de nitrure de silicium (30 nm) revêtue d'une couche de silicium polycristallin (100 nm). La couche de silicium polycristallin est ensuite gravée de façon anisotrope de façon qu'il n'en demeure que des espaceurs 43 sur les flancs de l'ouverture ménagée dans les couches 23 et 24. On procède ensuite à une gravure uniforme du nitrure de silicium, de sorte que ce nitrure de silicium reste en place seulement dans les régions 44 o il est protégé de la gravure (chimique ou plasma) par les espaceurs 43 de silicium polycristallin. L'ensemble du nitrure 44 et des espaceurs 43
définit donc une ouverture plus petite que l'ouverture initiale-
ment formée dans les couches 23 et 24 pour la définition de la base intrinsèque. Cette ouverture plus petite est l'ouverture d'émetteur. Si les espaceurs ont une largeur de l'ordre de 150 nm chacun, cette petite ouverture a une largeur de l'ordre de
0,5 gm.
A l'étape illustrée en figure 8, la couche mince d'oxyde 31 au fond de l'ouverture, qui avait servi de protection pendant l'implantation d'émetteur (bore) et d'arrêt de gravure de la couche de nitrure de silicium, est soigneusement nettoyée, par exemple dans un bain d'acide fluorhydrique dilué. On dépose une couche de silicium polycristallin fortement dopé de type N qui est ensuite gravée pour laisser en place une région 46. Des régions de la couche de silicium polycristallin dopé 46 peuvent être maintenues en place en des endroits choisis pour former par
exemple des condensateurs entre des régions de ce silicium poly-
cristallin 46 et des régions du silicium polycristallin de base 23. A l'étape illustrée en figure 9, on élimine les couches d'oxyde 24 et de silicium polycristallin de base 23 en dehors de la région d'émetteur- base du transistor bipolaire et d'autres
régions éventuelles comportant des dispositifs utilisant des por-
tions de la couche de silicium polycristallin de base 23 (résistances, capacités...). Puis l'on dépose une couche d'oxyde de silicium d'encapsulation 47. Après cela, on procède à un recuit de pénétration du dopant contenu dans la couche de silicium polycristallin 46 au
centre de la région de base du transistor pour former son émet-
teur 49 de type N. Les recuits associés au transistor bipolaire assurent une réactivation électrique des dopants et conduisent à des profondeurs de jonction de l'ordre de 60 nm. Les recuits sont du type recuit thermique rapide et/ou au four. Le traitement thermique (30 s, 1000 C) est plus léger que pour les transistors
MOS qui ne sont donc pas affectés.
A l'étape illustrée en figure 10, on élimine les
couches d'oxyde de silicium d'encapsulation 47, de nitrure de si-
licium 22 et d'oxyde de silicium de protection 21 au-dessus des zones actives et/ou de silicium polycristallin que l'on souhaite siliciurer, par exemple le transistor MOS à canal P et le puits collecteur du transistor bipolaire. Un siliciure métallique 50
est formé sélectivement au-dessus des régions exposées de sili-
cium mono et polycristallin.
A l'étape illustrée en figure 11, on procède au dépôt d'une couche isolante de planarisation 51 par tout procédé connu, par exemple par dépôt d'une couche de verre dopé au bore et au
phosphore (BPSG) et recuit, puis on ouvre cette couche et d'éven-
tuelles couches sous-jacentes aux emplacements o l'on veut pren-
dre des contacts. Seuls certains contacts ont été représentés
car, comme cela est bien connu, les contacts ne sont pas néces-
sairement pris directement au-dessus des zones utiles mais éven-
tuellement sur des prolongements transverses de régions conduc-
trices s'étendant à partir de ces zones utiles. Ainsi, en figure
11, on a seulement représenté un contact de drain 53 d'un tran-
sistor MOS à canal P, un contact de collecteur 54, un contact
d'émetteur 55 et un contact de base 56 du transistor bipolaire.
La figure 12 correspond au côté bipolaire de la figure
11 et représente la région d'émetteur-base du transistor bipo-
laire à plus grande échelle.
Dans un mode de réalisation particulier, et pour donner un exemple d'ordres de grandeur, on pourra choisir de réaliser une structure avec les données numériques suivantes (o e désigne une épaisseur, et Cs une concentration superficielle ou une concentration moyenne pour une couche homogène): substrat 1: Cs = 1015 at./cm3, couche épi 2: Cs = 1016 at./cm3, e = 0,8 à 1,4 gm, couche enterrée 3: Cs = 1020 at./cm3, oxyde 5: e = 0,5 jm,
sources et drains N ou P: Cs = 1020 at./cm3, e = 0,15 Àm.
Le procédé de fabrication décrit ci-dessus, tout en étant parfaitement compatible avec les filières existantes de fabrication de transistors CMOS à haute définition, permet de réaliser un transistor bipolaire dont les régions de collecteur,
de base intrinsèque et d'émetteur sont auto-alignées.
Ce transistor bipolaire présente de nombreux avantages.
Ses performances ne souffrent pas de la présence des transistors CMOS. Il peut en particulier être utilisé aux radiofréquences
(fréquence de coupure supérieure à 40 GHz). La très forte trans-
conductance et le faible bruit du transistor bipolaire le rendent apte à des applications analogiques. En particulier, le contact
de base (en silicium polycristallin P+) permet une forte réduc-
tion de la résistance de base d'o un facteur de bruit RF inté-
ressant. Ainsi, le transistor bipolaire peut être utilisé en lieu et place de certains transistors AsGa avec un coût moindre et la possibilité de l'associer sur une même puce à un circuit CMOS
très performant.
De façon générale, il est connu que, pour obtenir un isolement optimum des divers composants élémentaires d'un circuit
intégré, il est souhaitable d'isoler ces composants par des tran-
chées remplies de diélectrique traversant toute la couche épi-
taxiale du circuit intégré. Ceci est particulièrement utile dans les circuits de type BICMOS comprenant d'une part des transistors fonctionnant à très haute fréquence, d'autre part des circuits
analogiques susceptibles d'être affectés par des porteurs para-
sites émis par les transistors haute fréquence. De tels circuits
se rencontrent partout o l'on mélange ainsi des fonctions diffé-
rentes, par exemple dans des systèmes de téléphonie mobile. Néan-
moins, en pratique, on renonce généralement à réaliser cet isole-
ment par tranchées car il est extrêmement délicat à mettre en oeuvre et on en arrive à réaliser les composants susceptibles
d'être parasités dans des puces séparées.
La présente invention propose un procédé de réalisation
d'un isolement par tranchées compatible avec le procédé de fabri-
cation de circuit intégré BICMOS décrit précédermment. En particu-
lier, on va montrer que l'on peut réaliser des tranchées par ce procédé en n'utilisant aucune étape supplémentaire par rapport aux étapes précédemment décrites. De plus le procédé décrit
permet de localiser la tranchée de façon très précise par auto-
alignement à partir d'un masque décrit précédemment.
Les étapes initiales du procédé sont celles décrites précédemment en relation avec les figures 1 à 3, c'est-à-dire que l'on se place à un stade de fabrication auquel les transistors
MOS sont pratiquement achevés.
La figure 13 correspond à la figure 4 décrite précédem-
ment. En plus de l'ouverture de la double couche d'oxyde de sili-
cium et de nitrure de silicium 21, 22 aux emplacements d'émetteur-
base des transistors bipolaires, on réalise également une ouver-
ture de cette double couche à des emplacements 101 au-dessus
d'une région d'oxyde épais 5.
L'étape de la figure 14 correspond à celle de la figure , c'est-à-dire que l'on dépose successivement une couche de silicium polycristallin de base 23 d'une épaisseur de par exemple nm et une couche d'oxyde de silicium 24 d'une épaisseur de
par exemple 300 nm.
A l'étape illustrée en figure 15, qui correspond à la
figure 6, en même temps que l'on ouvre les couches 23, 24 au-
dessus des régions d'émetteur-base, on ouvre aussi ces couches au-dessus de l'ouverture 101 de sorte que l'ouverture 103 formée à l'étape de la figure 15 soit plus petite que l'ouverture 101 formée à l'étape de la figure 13. On verra que, au moins dans un
mode de réalisation de la présente invention, c'est cette ouver-
ture 103 qui détermine la position et la largeur de la tranchée qui va être formée. Cette position est donc définie avec une grande précision par rapport à celle des autres éléments du circuit intégré. En effet la gravure des couches 23 et 24 était
une étape clef du procédé décrit précédenmment et le masque cor-
respondant était défini et positionné avec une haute précision.
L'étape illustrée en figure 16 correspond à celle illustrée précédenment en figure 7. A cette étape, on forme dans l'ouverture 101, une couche d'oxyde thermique 131 sur les flancs de la couche de silicium polycristallin 23, et des espaceurs en silicium polycristallin 143 enfermant une portion de couche de
nitrure 144.
A l'étape de la figure 8, on avait décrit les étapes successives de gravure de l'oxyde thermique 31 au fond de
l'ouverture d'émetteur, de dépôt d'une couche de silicium poly-
cristallin d'émetteur 46, et d'élimination par masquage et gra-
vure de cette zone de silicium polycristallin d'émetteur en
dehors des zones utiles.
Ces mêmes opérations se répètent dans la zone 103, conme le représente la figure 17. Toutefois, on prolonge de préférence la gravure pour graver entièrement le silicium 46 et en même temps les espaceurs de silicium polycristallin 143 dans
cette zone 103.
A l'étape décrite en relation avec la figure 9, on avait procédé à la gravure des couches d'oxyde de protection 24 et de silicium polycristallin de base 23 en dehors d'une zone utile. Selon la présente invention, comme l'illustre la figure 18, on ouvre dans une couche de résine servant de masque pour cette opération une ouverture 105 qui correspond à l'ouverture 103. L'ouverture 105 peut être légèrement plus petite que l'ouverture 103 pour définir la dimension de la tranchée à former. Toutefois selon un mode de réalisation préféré de la présente invention, illustré en figure 18, l'ouverture 105 déborde par rapport à l'ouverture 103 qui définit la dimension de
la tranchée à former.
A une étape dont le résultat est illustré en figure 19, on procède à une gravure plasma isotrope du nitrure de silicium pour éliminer le nitrure 144. Ensuite, en même temps que l'on grave de façon anisotrope la couche d'oxyde de protection 24, on
grave, sous l'ouverture 103, la couche d'oxyde épais 5.
A une étape dont le résultat est illustré en figure 20, en même temps que l'on grave la couche de silicium polycristallin 23, on grave la couche épitaxiée 2 formée sur le substrat de silicium, jusqu'à atteindre l'interface entre le substrat de
silicium 1 et la couche épitaxiée 2. On réalise ainsi une tran-
chée profonde d'isolement 150 d'une profondeur de 1 à 1,5 lm et d'une largeur de 0,25 à 0,5 ym ou plus. Les dimensions sont choisies selon le résultat souhaité. Par exemple la tranchée peut
s'étendre plus profondément que le fond de la couche enterrée 3.
On notera que les gravures anisotropes susmentionnées de la couche d'oxyde de protection 24 et de la couche de silicium
polycristallin 23 peuvent être réalisées sans difficultés parti-
culières. En effet, l'honnmme de l'art connaît des procédés de gra-
vure sous plasma assurant une bonne sélectivité de gravure entre
l'oxyde de silicium et le silicium ou le silicium polycristallin.
Il n'y a donc pas de difficultés à prolonger la gravure de la couche d'oxyde 23 pour graver toute l'épaisseur de la couche d'oxyde épais 5. On rappellera que cette couche d'oxyde épais a une épaisseur de l'ordre de 0,5 gm tandis que la couche d'oxyde de protection 23 a une épaisseur de l'ordre de 0,3 gm. De même, quand on grave la couche de silicium polycristallin 23, d'une épaisseur de l'ordre de 0,2 Im, on peut graver sans difficultés simultanément la couche épitaxiée qui a une épaisseur de l'ordre de 1 gm (ou plus), étant donné au surplus que, en dehors de la zone oû l'on forme la tranchée, pour la gravure de la couche de silicium polycristallin 23, on a un arrêt de gravure franc sur
des régions de nitrure de silicium.
La tranchée profonde 150 ainsi formée pourra être remplie ensuite par de l'oxyde lors du dépôt de la couche d'oxyde de silicium de protection 47 déposée par le processus classique,
comme cela est représenté en figure 21.
Après l'étape illustrée en figure 21, le procédé se poursuit par les étapes décrites précédemment en relation avec
les figures 10 à 12, sans aucune modification.
On a ainsi formé une tranchée profonde dans la couche
épitaxiée du circuit intégré en n'ajoutant aucune étape de fabri-
cation supplémentaire par rapport à celles nécessaires à la formation du circuit intégré décrit précédemment, les seules modifications consistant en une modification des formes des masques et éventuellement en une étape de gravure isotrope de
nitrure de silicium.
L'honme de l'art notera que d'autres composants peuvent être imaginés en utilisant la filière selon la présente invention
et que celle-ci est susceptible de diverses variantes et modifi-
cations. Notamment, les diverses valeurs numériques indiquées l'ont été uniquement à titre d'exemple et chaque matériau indiqué à titre d'exemple pourra être remplacé par un autre matériau ayant la même fonction (par exemple sélectivité de gravure par
rapport à d'autres matériaux). De plus, divers composants élémen-
taires pourront être réalisés avec ou sans couche enterrée de
l'un ou l'autre type de conductivité.

Claims (5)

REVENDICATIONS
1. Procédé de formation de tranchées profondes dans un circuit intégré de type BICMOS dans lequel la formation d'un transistor bipolaire comprend notarmment les étapes suivantes: déposer une couche de silicium polycristallin de base
(23);
déposer une couche d'oxyde de protection (24); former une ouverture d'émetteur-base;
déposer une couche de silicium polycristallin d'émet-
teur (46) et la graver; graver la couche d'oxyde de silicium de protection (24) et la couche de silicium polycristallin de base (23) en dehors des zones du transistor bipolaire; caractérisé en ce que, pour la formation des tranchées, il comprend les étapes suivantes: ouvrir l'ensemble des couches d'oxyde de protection et de silicium polycristallin de base au-dessus d'une zone d'oxyde
épais (15) en même temps que l'on réalise l'ouverture d'émetteur-
base; graver la couche d'oxyde épais (5) en même temps que l'on grave la couche d'oxyde de protection; et graver le silicium (2) sous l'oxyde épais en même temps
que l'on grave le silicium polycristallin de base.
2. Procédé selon la revendication 1, caractérisé en ce que le plus petit des masques de définition de la tranchée est celui qui correspond à l'ouverture de l'ensemble des couches
d'oxyde de protection et de silicium polycristallin de base.
3. Procédé selon la revendication 1, caractérisé en ce que, préalablement à l'ouverture de l'ensemble des couches d'oxyde de protection et de silicium polycristallin de base, il
comprend une étape d'élimination des régions de nitrure de sili-
cium apparentes (144).
4. Procédé selon la revendication 1, caractérisé en ce que ladite tranchée (150) est gravée sur une profondeur de
l'ordre de 1 à 1,5 Hm.
5. Procédé selon la revendication 4, caractérisé en ce
que ladite tranchée (150) a une largeur de 0,25 à 0,5 gm.
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