DE69331170T2

DE69331170T2 - Multi-mode analog / digital converter and method

Info

Publication number: DE69331170T2
Application number: DE69331170T
Authority: DE
Inventors: James R. Hochschild; William A. Severin; Henry Tin-Hang Yung
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-03-31
Filing date: 1993-03-22
Publication date: 2002-06-20
Anticipated expiration: 2013-03-23
Also published as: EP0564143B1; EP0564143A3; JPH0629846A; DE69331170D1; US5369407A; EP0564143A2

Description

TECHNICAL FIELD OF THE INVENTION

Diese Erfindung bezieht sich allgemein auf das Gebiet elektronischer Systeme und insbesondere auf einen Mehrmoden-Analog/Digital-Umsetzer und das entsprechende Verfahren.This invention relates generally to the field of electronic systems and more particularly to a multimode analog-to-digital converter and the corresponding method.

BACKGROUND OF THE INVENTION

Analog/Digital-Umsetzer ("ADCs") sind elektronische Vorrichtungen, die aus einer analogen Eingabe ein digitales Signal erzeugen. ADCs dienen auf vielen Gebieten einschließlich der Computer-E/A-Schnittstellen, der Labor-Testeinrichtung und der Verbrauchsgüter wie etwa der digitalen Magnetbandgeräte zum Schließen der Lücke zwischen Einrichtungen zur digitalen Signalverarbeitung und Einrichtungen zur analogen Signalverarbeitung.Analog-to-digital converters ("ADCs") are electronic devices that produce a digital signal from an analog input. ADCs are used in many areas, including computer I/O interfaces, laboratory test equipment, and consumer products such as digital tape recorders, to bridge the gap between digital signal processing equipment and analog signal processing equipment.

ADCs setzen ihr analoges Eingangssignal nach einer mathematischen Übertragungsfunktion in ein digitales Eingangssignal um. Linear, A-Gesetz-kompandierend und u-Gesetz-kompandierend sind drei in der Technik bekannte Übertragungsfunktionen, die eine weite Verbreitung gefunden haben. Bisher setzten ADCs Daten gemäß entweder (1) einer linearen Übertragungsfunktion, (2) einer der Kompandierungsfunktionen oder gemäß (3) einer vom Anwender gewählten Kompandierungsfunktion um. Kein bekannter ADC ließ zu, daß ein Anwender eine analoge Eingabe alternativ durch eine lineare oder durch eine kompandierende Übertragungsfunktion in eine digitale Ausgabe umsetzte. Wenigstens zwei Bausteine waren erforderlich, um alle drei Umsetzungsmodi auszuführen.ADCs convert their analog input signal into a digital input signal according to a mathematical transfer function. Linear, A-law companding and u-law companding are three transfer functions well known in the art that have found widespread use. Previously, ADCs converted data according to either (1) a linear transfer function, (2) one of the companding functions or (3) a user-selected companding function. No known ADC allowed a user to convert an analog input into a digital output using either a linear or a companding transfer function. At least two devices were required to perform all three conversion modes.

Deshalb bestand ein Bedarf an einem ADC, der so betrieben werden kann, daß er eine analoge Eingabe entweder nach einer linearen, einer A-Gesetzkompandierenden oder einer u-Gesetz-kompandierenden Übertragungsfunktion in eine digitale Ausgabe umsetzt.Therefore, there was a need for an ADC that could be operated to convert an analog input into a digital output according to either a linear, A-law companding or u-law companding transfer function.

US-A-4.764.753 offenbart einen Analog/Digital-Umsetzer, der für die Herstellung auf einer integrierten Schaltung geeignet ist. Der Umsetzer ist von jenem Typ, bei dem die von einem D/A-Umsetzer erzeugte Spannung sukzessive von einem analogen Eingangssignal subtrahiert wird und der Digitalcode des integrierten D/A-Umsetzers als digitale Ausgangsgröße abgeleitet wird, wobei die Übereinstimmung zwischen der vom D/A-Umsetzer erzeugten Spannung und dem analogen Eingangssignal durch einen Komparator erfaßt wird. Das Ausgangssignal des Komparators wird zurückgeführt und dem subtrahierten Ergebnis überlagert sowie zur Steuerung des D/A-Umsetzers verwendet. In einem Beispiel enthält eine Matrixschaltung Kondensatoren, deren Kapazitätswerte sequentiell durch einen Faktor 2 gewichtet werden. Die ersten Anschlüsse dieser Kondensatoren werden gemeinsam an einen invertierenden Eingang eines Operationsverstärkers angeschlossen, der einen Integrator bildet. Die anderen Anschlüsse der Kondensatoren werden gemeinsam mit Elektroden von Schaltern verbunden, die drei Zustände einnehmen. Ein Aufwärts-/Abwärtszähler besitzt 6-bit-Ausgänge, die zur Steuerung der Schalter verwendet werden. Eine analoge Addierschaltung enthält einen Kondensator und einen Schalter.US-A-4,764,753 discloses an analog-to-digital converter suitable for manufacture on an integrated circuit. The converter is of the type in which the voltage generated by a D/A converter is successively subtracted from an analog input signal and the digital code of the integrated D/A converter is derived as a digital output, the correspondence between the voltage generated by the D/A converter and the analog input signal being detected by a comparator. The output of the comparator is fed back and superimposed on the subtracted result and used to control the D/A converter. In one example, a matrix circuit contains capacitors whose capacitance values are sequentially weighted by a factor of 2. The first terminals of these capacitors are connected together to an inverting input of an operational amplifier forming an integrator. The other terminals of the capacitors are connected together to electrodes of switches that have three states. An up/down counter has 6-bit outputs that are used to control the switches. An analog adder circuit contains a capacitor and a switch.

US-A-4.982.194 offenbart einen Analog/Digital-Umsetzer mit Rückwärtsabtastung und Ladungs-Neuverteilung. In einem Beispiel schaltet ein erster Schalter entweder ein analoges Eingangssignal oder ein Referenzsignal an den Eingangsanschluß einer Kondensatoranordnung. Die Kondensatoranordnung besteht aus binär gewichteten Kondensatoren sowie einem zusätzlichen Kondensator mit einem Gewicht, das dem niedrigstwertigen Bit der Kondensatoranordnung entspricht. Ein erster Anschluß jedes Kondensators ist über einzeln steuerbare Schalter mit dem Eingangsanschluß der Anordnung oder mit analoger Erde verbunden. Die zweiten Anschlüsse der Kondensatoren sind jeweils mit einem Ausgangsanschluß der Anordnung verbunden, der als Eingang mit dem Komparator verbunden ist. Der Ausgangsanschluß der Anordnung und die zweiten Anschlüsse der einzelnen Kondensatoren sind über einen Schalter mit analoger Erde verbunden. Ein Rückkopplungsschalter verbindet den Ausgang des Komparators mit seinem Eingang. Nach Abschluß einer Sukzessiv-Approximations-Routine oder Konversion wird ein endgültiger digitaler Wert des Analogeingangs durch einen Signalspeicher gespeichert und, falls erwünscht, ausgegeben.US-A-4,982,194 discloses a reverse sampling analog-to-digital converter with charge redistribution. In one example, a first switch switches either an analog input signal or a reference signal to the input terminal of a capacitor array. The capacitor array consists of binary weighted capacitors and an additional capacitor with a weight corresponding to the least significant bit of the capacitor array. A first terminal of each capacitor is connected to the input terminal of the array or to analog ground via individually controllable switches. The second terminals of the capacitors are each connected to an output terminal of the array which is connected as an input to the comparator. The output terminal of the array and the second terminals of the individual capacitors are connected to analog ground via a switch. A feedback switch connects the output of the comparator to its input. After completion of a successive approximation routine or Conversion, a final digital value of the analog input is stored by a signal buffer and, if desired, output.

Die vorliegende Erfindung schafft einen Analog/Digital-Umsetzer, wie er in Anspruch 1 beansprucht ist.The present invention provides an analog-to-digital converter as claimed in claim 1.

Gemäß der vorliegenden Erfindung wird ein Analog/Digital-Umsetzer geschaffen, der die Nachteile und Probleme, die mit den herkömmlichen Analog/Digital-Umsetzern verbunden sind, im wesentlichen beseitigt oder verringert.According to the present invention, an analog-to-digital converter is provided which substantially eliminates or reduces the disadvantages and problems associated with the conventional analog-to-digital converters.

Es wird ein Multimoden-Analog/Digital-Umsetzer beschrieben, der eine analoge Eingabe gemäß einer linearen oder einer kompandierenden Übertragungsfunktion in einen digitalen Wert umsetzt. Der Umsetzer enthält einen Komparator, ein Sukzessiv-Approximations-Register und eine Ladungs- Neuverteilungsvorrichtung. Der Komparator vergleicht die Eingangsspannung mit einer generierten Spannung. Das Sukzessiv-Approximations-Register erzeugt in Antwort auf das Ausgangssignal des Komparators ein vorläufiges Binärwort. Die Ladungs-Neuverteilungsvorrichtung erzeugt die generierte Spannung gemäß dem vorläufigen Binärwort und einer gewählten Übertragungsfunktion. Die Übertragungsfunktion wird aus einer Gruppe, bestehend aus linear und kompandierend, gewählt.A multimode analog-to-digital converter is described that converts an analog input to a digital value according to a linear or a companding transfer function. The converter includes a comparator, a successive approximation register and a charge redistribution device. The comparator compares the input voltage with a generated voltage. The successive approximation register generates a preliminary binary word in response to the output of the comparator. The charge redistribution device generates the generated voltage according to the preliminary binary word and a selected transfer function. The transfer function is selected from a group consisting of linear and companding.

Ein erster technischer Vorteil der offenbarten Erfindung ist ihre Flexibilität. Ein Anwender kann eine analoge Eingabe in eine digitale Ausgabe übertragen gemäß einer von drei Übertragungsfunktionen: linear, A-Gesetz-kompandierend oder u-Gesetz-kompandierend.A first technical advantage of the disclosed invention is its flexibility. A user can translate an analog input into a digital output according to one of three transfer functions: linear, A-law companding or u-law companding.

Ein zweiter technischer Vorteil der offenbarten Erfindung ist ihre Kompaktheit. Alle drei Betriebsmodi werden durch eine Vorrichtung vollzogen, die im wesentlichen dieselbe Größe wie die ADCs im Stand der Technik besitzt.A second technical advantage of the disclosed invention is its compactness. All three modes of operation are accomplished by a device that is essentially the same size as prior art ADCs.

Ein dritter technischer Vorteil des offenbarten Systems ist seine Genauigkeit. Die ADCs verwenden Kondensatoranordnungen nach dem Ladungs- Neuverteilungsverfahren. Herkömmliche Photolithographie-Techniken sind geeignet, um abgestimmte Kondensatorgruppen zu schaffen, die die Genauigkeit der resultierenden Ausgabe erhöhen.A third technical advantage of the disclosed system is its accuracy. The ADCs use capacitor arrays based on the charge redistribution method. Conventional photolithography techniques are suitable, to create matched capacitor groups that increase the accuracy of the resulting output.

SHORT DESCRIPTION OF THE DRAWING

Zum besseren Verständnis der vorliegenden Erfindung und deren Vorteile sei nun auf die folgenden Beschreibungen verwiesen, die im Zusammenhang mit der begleitenden Zeichnung zu sehen sind, worin:For a better understanding of the present invention and its advantages, reference is now made to the following descriptions, taken in conjunction with the accompanying drawings, in which:

Fig. 1a und 2b eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch darstellen;Fig. 1a and 2b graphically represent a linear and a companding transfer function, respectively;

Fig. 2 einen übergeordneten Schaltplan des offenbarten Mehrmoden- Analog/Digital-Umsetzers zeigt;Fig. 2 shows a high level circuit diagram of the disclosed multimode analog-to-digital converter;

Fig. 3a und 3b einen Sukzessiv-Approximations-Entscheidungsbaum für eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch darstellen;Fig. 3a and 3b graphically represent a successive approximation decision tree for a linear and a companding transfer function, respectively;

Fig. 4a und 4b einen übergeordneten Schaltplan der analogen Hälfte des offenbarten Analog/Digital-Umsetzers zeigen;Fig. 4a and 4b show a high level circuit diagram of the analog half of the disclosed analog-to-digital converter;

Fig. 5 einen übergeordneten Schaltplan der digitalen Hälfte des offenbarten Analog/Digital-Umsetzers zeigt;Fig. 5 shows a high level circuit diagram of the digital half of the disclosed analog-to-digital converter;

Fig. 6 einen Schaltplan des in Fig. 4a gezeigten STARRAY-Blocks zeigt;Fig. 6 shows a circuit diagram of the STARRAY block shown in Fig. 4a;

Fig. 7 einen Schaltplan des in Fig. 4b gezeigten SEGARRAY-Blocks zeigt;Fig. 7 shows a circuit diagram of the SEGARRAY block shown in Fig. 4b;

Fig. 8 einen Schaltplan der in Fig. 4a gezeigten STPSW-Zelle zeigt;Fig. 8 shows a circuit diagram of the STPSW cell shown in Fig. 4a;

Fig. 9 einen Schaltplan der in Fig. 4b gezeigten SEGSW-Zelle zeigt;Fig. 9 shows a circuit diagram of the SEGSW cell shown in Fig. 4b;

Fig. 10 einen Schaltplan des in Fig. 4a gezeigten ADN-Blocks zeigt;Fig. 10 shows a circuit diagram of the ADN block shown in Fig. 4a;

Fig. 11 einen übergeordneten Schaltplan des in Fig. 5 gezeigten STPDEC- Blocks zeigt;Fig. 11 shows a high level circuit diagram of the STPDEC block shown in Fig. 5;

Fig. 12 einen Schaltplan der in Fig. 11 gezeigten SSWCON-Zelle zeigt;Fig. 12 shows a circuit diagram of the SSWCON cell shown in Fig. 11;

Fig. 13 einen Schaltplan des in Fig. 11 gezeigten AUCON-Blocks zeigt;Fig. 13 shows a circuit diagram of the AUCON block shown in Fig. 11;

Fig. 14a und 14b einen übergeordneten Schaltplan des in Fig. 5 gezeigten SEGDEC-Blocks zeigt;Fig. 14a and 14b show a high level circuit diagram of the SEGDEC block shown in Fig. 5;

Fig. 15 einen Schaltplan des in Fig. 14a gezeigten DASWCONA-Blocks zeigt;Fig. 15 shows a circuit diagram of the DASWCONA block shown in Fig. 14a;

Fig. 16 einen Schaltplan des in Fig. 14a gezeigten DASWCONB-Blocks zeigt;Fig. 16 shows a circuit diagram of the DASWCONB block shown in Fig. 14a;

Fig. 17 einen Schaltplan des in Fig. 14a gezeigten DASWCONC-Blocks zeigt;Fig. 17 shows a circuit diagram of the DASWCONC block shown in Fig. 14a;

Fig. 18 einen Schaltplan der in den Fig. 14a und 14b gezeigten DASWCOND- Zelle zeigt;Fig. 18 shows a circuit diagram of the DASWCOND cell shown in Figs. 14a and 14b;

Fig. 19 einen Schaltplan des in Fig. 14b gezeigten DASWCONE-Blocks zeigt;Fig. 19 shows a circuit diagram of the DASWCONE block shown in Fig. 14b;

Fig. 20 einen Schaltplan des in Fig. 14b gezeigten DASWCONF-Blocks zeigt;Fig. 20 shows a circuit diagram of the DASWCONF block shown in Fig. 14b;

Fig. 21 einen übergeordneten Schaltplan des in Fig. 5 gezeigten Blocks ADSAR zeigt;Fig. 21 shows a high-level circuit diagram of the block shown in Fig. 5 ADSAR;

Fig. 22 einen Schaltplan des in Fig. 21 gezeigten SIGL-Blocks SGNL zeigt; undFig. 22 shows a circuit diagram of the SIGL block SGNL shown in Fig. 21; and

Fig. 23 einen Schaltplan der in Fig. 21 gezeigten BITL-Zelle zeigtFig. 23 shows a circuit diagram of the BITL cell shown in Fig. 21

DETAILED DESCRIPTION OF THE INVENTION

Die bevorzugte Ausführungsform der vorliegenden Erfindung und deren Vorteile werden verständlicher durch Bezugnahme auf die Fig. 1 bis 23 der Zeichnung, wobei für gleiche und sich entsprechende Teile in den verschiedenen Figuren gleiche Bezugszeichen verwendet werden.The preferred embodiment of the present invention and its advantages will be better understood by referring to Figures 1 to 23 of the drawings, wherein like reference numerals are used for like and corresponding parts in the various figures.

Die offenbarte Erfindung wird in Verbindung mit dem folgenden Inhaltsverzeichnis beschrieben:The disclosed invention is described in conjunction with the following table of contents:

I. Mathematical background

A. LinearA. Linear

B. KompandierendB. Companding

1. A-Gesetz-kompandierend1. A-law companding

2. u-Gesetz-kompandierend2. u-law companding

II. ADC, Overview

A. ImplementierungA. Implementation

B. ArbeitsweiseB. Working method

III. Electronic implementation

A. SignalbeschreibungA. Signal description

B. Analog, ÜbersichtB. Analog, Overview

C. Digital, ÜbersichtC. Digital, Overview

D. StufenkondensatormatrixD. Step capacitor matrix

E. SegmentkondensatormatrixE. Segment capacitor matrix

F. StufenschalterF. Step switch

G. SegmentschalterG. Segment switch

H. Segmentmatrix-EingangsschalterH. Segment matrix input switch

I. StufendecodiererI. Stage decoder

1. Stufenschalter-Controller1. Step switch controller

2. Kompandierungs-Controller2. Companding controller

J. Segmentmatrix-DecodiererJ. Segment matrix decoder

1. Segmentschalter-Controller A1. Segment switch controller A

2. Segmentschalter-Controller B2. Segment switch controller B

3. Segmentschalter-Controller C3. Segment switch controller C

4. Segmentschalter-Controller D4. Segment switch controller D

5. Segmentschalter-Controller E5. Segment switch controller E

6. Segmentschalter-Controller F6. Segment switch controller F

K. Sukzessiv-Approximations-RegisterK. Successive approximation register

1. Vorzeichenbit-Signalspeicher1. Sign bit latch

2. Bit-Signalspeicher2. Bit latch

I. MATHEMATICAL BACKGROUND

Die Fig. 1a und 1b stellen eine lineare bzw. eine kompandierende Übertragungsfunktion graphisch dar.Fig. 1a and 1b graphically represent a linear and a companding transfer function, respectively.

A. Linear

In Fig. 1a kann ein digitaler Wert auf der horizontalen Achse über die folgende einfache Beziehung mit einem analogen Wert auf der vertikalen Achse verknüpft sein:In Fig. 1a, a digital value on the horizontal axis can be linked to an analog value on the vertical axis via the following simple relationship:

y = 1/m x/xmaxy = 1/m x/xmax

wobei y der digitale Wert ist, x der analoge Wert ist, xmax der analoge Maximalwert ist und m die Steigung der dargestellten Linie ist. Eine lineare Übertragungsfunktion ist vor allem dort angebracht, wo die erwarteten Eingangswerte gleichmäßig verteilt sind.where y is the digital value, x is the analog value, xmax is the analog maximum value and m is the slope of the line shown. A linear transfer function is particularly appropriate where the expected input values are evenly distributed.

In der gezeigten Ausführungsform besitzt ein lineares Datenwort eine Länge von 13 Bits. Das erste Bit ist ein Vorzeichenbit, das angibt, ob die analoge Ausgangsgröße über oder unter einem gewählten Referenzwert liegt.In the embodiment shown, a linear data word has a length of 13 bits. The first bit is a sign bit that indicates whether the analog output is above or below a selected reference value.

B. Companding

Kompandierende ("komprimierende + expandierende") Übertragungsfunktionen werden verwendet, wenn Genauigkeit und Auflösung um einen bestimmten Punkt wichtiger als Linearität sind. In Fig. 1b sind die wichtigsten Werte jene in der Nähe des Nullpunkts des zugrundeliegenden Koordinatensystems. Ein größerer Anteil von digitalen Werten als von analogen Werten, die vom Nullpunkt entfernt sind, ist analogen Werten in der Nähe des Nullpunkts zugeordnet. Zur Beschreibung der gezeigten Kurve kann eine logarithmische Funktion verwendet werden. Zur Implementierung in digitaler Elektronik wird die logarithmische Kurve jedoch durch sechzehn lineare Segmente angenähert. Der Endpunkt jedes Segments ist in der Figur durch einen fetten Punkt angegeben. Die A-Gesetzkompandierenden und u-Gesetz-kompandierenden Übertragungsfunktionen unterscheiden sich in der Nähe des Nullpunkts etwas voneinander.Companding ("compressing + expanding") transfer functions are used when accuracy and resolution around a given point are more important than linearity. In Fig. 1b, the most important values are those near the zero point of the underlying coordinate system. A larger proportion of digital values than of analog values away from the zero point are allocated to analog values near the zero point. A logarithmic function can be used to describe the curve shown. However, for implementation in digital electronics, the logarithmic curve is approximated by sixteen linear segments. The end point of each segment is indicated in the figure by a bold dot. The A-law companding and u-law companding transfer functions differ slightly from each other near the zero point.

In der gezeigten Ausführungsform besitzt das kompandierende Datenwort eine Länge von acht Bits. Das erste Bit ist ein Vorzeichenbit, das angibt, ob die analoge Ausgangsgröße über oder unter einem gewählten Referenzwert liegt.In the embodiment shown, the companding data word has a length of eight bits. The first bit is a sign bit that indicates whether the analog output is above or below a selected reference value.

1. A-law companding

Die A-Gesetz-kompandierende Übertragungsfunktion ist gegeben durch die Gleichung: The A-law companding transfer function is given by the equation:

2. u-law companding

Die u-Gesetz-kompandierende Übertragungsfunktion ist gegeben durch die Beziehung: The u-law companding transfer function is given by the relationship:

wobei u = 255.where u = 255.

II. ADC, OVERVIEW A. Implementation

Fig. 2 zeigt einen übergeordneten Schaltplan des offenbarten Multimoden- Analog/Digital-Umsetzers, der allgemein mit 10 angegeben ist. Der ADC 10 enthält eine erste Kondensatoranordnung, die allgemein mit 12 bezeichnet ist und die Kondensatoren C1 bis C5 umfaßt. Der ADC 10 enthält eine zweite Kondensatoranordnung, die allgemein mit 14 bezeichnet ist und die Kondensatoren C7 bis C16 umfaßt. Wie gezeigt ist, sind die ersten Anschlüsse aller Kondensatoren in der Anordnung 12 miteinander verbunden, so daß sie einen Schaltpunkt 16 bilden. Der zweite Anschluß jedes Kondensators in der Anordnung 12 ist mit einem Block 18 verbunden, der mit STUFENMATRIXSCHALTER bezeichnet ist. Die ersten Anschlüsse aller Kondensatoren in der Anordnung 14 sind miteinander verbunden, so daß sie einen Schaltpunkt 20 bilden. Der zweite Anschluß jedes Kondensators in der Anordnung 14 ist mit einem Block 22 verbunden, der als SEGMENTMATRIXSCHALTER bezeichnet wird.Fig. 2 shows a high level circuit diagram of the disclosed multimode analog-to-digital converter, indicated generally at 10. The ADC 10 includes a first capacitor array, indicated generally at 12, and comprising capacitors C1 through C5. The ADC 10 includes a second capacitor array, indicated generally at 14, and comprising capacitors C7 through C16. As shown, the first terminals of all of the capacitors in the array 12 are connected together to form a switching point 16. The second terminal of each capacitor in the array 12 is connected to a block 18, indicated STAGE MATRIX SWITCH. The first terminals of all of the capacitors in the array 14 are connected together to form a switching point 20. The second terminal of each capacitor in the array 14 is connected to a block 22 called a SEGMENT MATRIX SWITCH.

Die Kondensatoren C1 bis C5 und C7 bis C16 sind so gefertigt, daß ihre relativen Kapazitätswerte genau bekannt sind. Wie gezeigt ist, besitzen die Kondensatoren C1 bis C5 einen Kapazitätswert von 1C, 2C, 4C, 8C bzw. 16C, wobei C ein Einheitskapazitätswert ist. Die Kondensatoren C7 bis C16 besitzen einen Kapazitätswert von 1C, 1C, (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C bzw. 128C. In der weiter unten beschriebenen elektronischen Implementierung beträgt C = 0,2 pF.Capacitors C1 to C5 and C7 to C16 are manufactured so that their relative capacitance values are precisely known. As shown, capacitors C1 to C5 have a capacitance value of 1C, 2C, 4C, 8C, and 16C, respectively, where C is a unit capacitance value. Capacitors C7 to C16 have a capacitance value of 1C, 1C, (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C, and 128C, respectively. In the electronic implementation described below, C = 0.2 pF.

Der Schaltpunkt 16 ist mit dem invertierenden Eingang eines Operationsverstärkers 24 verbunden. Der nichtinvertierende Eingang des Operationsverstärkers 24 ist mit einem Spannungsreferenzwert VMID verbunden, während der Ausgang mit einem Schaltpunkt 26 verbunden ist. Die Schaltpunkte 16 und 26 sind über zwei parallele Schaltungspfade miteinander verbunden. Der erste Schaltungspfad enthält einen Schalter 28. Der zweite Schaltungspfad enthält einen Kondensator C6. Der Kondensator C6 ist ebenfalls so gefertigt, daß sein relativer Kapazitätswert genau bekannt ist. Wie gezeigt ist, besitzt der Kondensator C6 einen Kapazitätswert von 32C. Der Schaltpunkt 26 kann über einen Schalter 30 alternativ mit SEGMENTMATRIXSCHALTER 22 verbunden oder von diesen getrennt werden.Switching point 16 is connected to the inverting input of an operational amplifier 24. The non-inverting input of operational amplifier 24 is connected to a voltage reference VMID while the output is connected to switching point 26. Switching points 16 and 26 are connected to each other via two parallel circuit paths. The first circuit path contains a switch 28. The second circuit path contains a capacitor C6. Capacitor C6 is also manufactured so that its relative capacitance value is precisely known. As shown, capacitor C6 has a capacitance value of 32C. Switching point 26 can be alternatively connected to or disconnected from SEGMENT MATRIX SWITCH 22 via a switch 30.

Der Schaltpunkt 20 ist mit dem invertierenden Eingang eines Komparators 32 verbunden. Der nichtinvertierende Eingang des Komparators 32 ist mit dem Spannungswert VMID verbunden. Der Ausgang des Komparators 32 erzeugt das Digitalsignal CONIPO. Der Schaltpunkt 20 ist über einen Schalter 34 mit der Referenzspannung VMID verbunden. ANALOGE EINGABE kann über einen Schalter 36 an den Block 22 geschaltet werden.The switching point 20 is connected to the inverting input of a comparator 32. The non-inverting input of the comparator 32 is connected to the voltage value VMID. The output of the comparator 32 generates the digital signal CONIPO. The switching point 20 is connected to the reference voltage VMID via a switch 34. ANALOG INPUT can be switched to the block 22 via a switch 36.

STUFENMATRIXSCHALTER 18 und SEGMENTMATRIXSCHALTER 22 werden durch einen Block 38, der mit DIGITALE DECODIERUNG bezeichnet ist, über einen Steuerbus 40 gesteuert. STUFENMATRIXSCHALTER 18 und SEGMENTMATRIXSCHALTER 22 schalten die Kondensatoren C1 bis C5 und C7 bis C16 an eine von mehreren Spannungen. STUFENMATRIXSCHALTER 18 schaltet jeden der Kondensatoren C1 bis C5 an eine von drei Referenzspannungen: DAVRM, DAGND oder DAVRP. SEGMENTMATRIXSCHALTER 22 schaltet jeden der Kondensatoren C7 bis C16 an einen von vier Spannungswerten: DAVRM, VMID, DAVRP oder die Spannung am Schaltpunkt 26. SEGMENTMATRIXSCHALTER 22 kann außerdem ANALOGE EINGABE an die Kondensatoren C7 bis C16 schalten.STEP MATRIX SWITCH 18 and SEGMENT MATRIX SWITCH 22 are controlled by a block 38 labeled DIGITAL DECODING via a control bus 40. STEP MATRIX SWITCH 18 and SEGMENT MATRIX SWITCH 22 switch capacitors C1 through C5 and C7 through C16 to one of several voltages. STEP MATRIX SWITCH 18 switches each of capacitors C1 through C5 to one of three reference voltages: DAVRM, DAGND or DAVRP. SEGMENT MATRIX SWITCH 22 switches each of the capacitors C7 through C16 to one of four voltage values: DAVRM, VMID, DAVRP, or the voltage at switch point 26. SEGMENT MATRIX SWITCH 22 can also switch ANALOG INPUT to the capacitors C7 through C16.

Der Block 38 (DIGITALE DECODIERUNG) empfängt zwei Eingaben, COMPO und MODUSWAHL, und erzeugt ein einzige Ausgabe DIGITALE AUSGABE. MODUSWAHL gibt an, welche der drei Übertragungsfunktionen vom ADC 10 bei seiner Umsetzung von ANALOGE EINGABE zu verwenden ist. Der ADC 10 kann eine lineare, A-Gesetz-kompandierende oder u-Gesetzkompandierende Übertragungsfunktion verwenden. DIGITALE AUSGABE repräsentiert den digitalen Wert der umgesetzten ANALOGE EINGABE. Die Arbeitsweise des Blocks 38 (DIGITALE DECODIERUNG) ändert sich in Abhängigkeit von der Moduswahleingabe und wird weiter unten genauer beschrieben.Block 38 (DIGITAL DECODING) receives two inputs, COMPO and MODE SELECTION, and produces a single output DIGITAL OUTPUT. MODE SELECTION indicates which of three transfer functions is to be used by the ADC 10 in its conversion of ANALOG INPUT. The ADC 10 can use a linear, A-law companding or u-law companding transfer function. DIGITAL OUTPUT represents the digital value of the converted ANALOG INPUT. The operation of block 38 (DIGITAL DECODING) changes depending on the mode selection input and is described in more detail below.

B. Working method

In allen Betriebsmodi arbeitet der ADC 10 als Ladungs- Neuverteilungsvorrichtung und setzt den analogen Spannungswert durch das Sukzessiv-Approximations-Verfahren in einen digitalen Wert um.In all operating modes, the ADC 10 operates as a charge redistribution device and converts the analog voltage value into a digital value using the successive approximation method.

In einer Ladungs-Neuverteilungsvorrichtung wird auf einen Schaltungspunkt eine anfängliche Ladung aufgebracht, indem der Schaltungspunkt mit einer bekannten Referenzspannung verbunden wird. Hier werden die Schaltpunkte 16 und 20 mit VMID verbunden. Der Schaltpunkt wird dann durch Vorrichtungen mit einer hohen Impedanz isoliert, so daß die gesamte Ladung auf dem Schaltpunkt während der Betriebszeit der Vorrichtung konstant bleibt. Hier halten die Kondensatoren C1 bis C5, die Kondensatoren C7 bis C16 und der Operationsverstärker 24 sowie der Komparator 32 die anfängliche Ladung auf den Schaltpunkten 16 und 20 aufrecht.In a charge redistribution device, an initial charge is applied to a switching point by connecting the switching point to a known reference voltage. Here, switching points 16 and 20 are connected to VMID. The switching point is then isolated by high impedance devices so that the total charge on the switching point remains constant during the operating time of the device. Here, capacitors C1 to C5, capacitors C7 to C16, and operational amplifier 24 and comparator 32 maintain the initial charge on switching points 16 and 20.

Die anfängliche Spannung am Schaltpunkt oder an den Schaltpunkten wird durch selektives Schalten einer unterschiedlichen Referenzspannung an den zweiten Anschluß jeden Kondensators verändert. Die an den ausgewählten Kondensatoren hervorgerufene Potentialdifferenz zieht einen Teil der anfänglichen Ladung auf den Schaltpunkten an bzw. stößt diesen ab. Ob die Potentialdifferenz die anfängliche Ladung anzieht oder abstößt, hängt davon ab, ob die Differenz zwischen der ersten und der zweiten Referenzspannung positiv oder negativ ist. Die Ladungsänderung auf dem Anschluß des ausgewählten Kondensators und auf dem Schaltpunkt ruft eine Änderung der Spannung am Schaltpunkt, Vout, hervor. The initial voltage at the switching point or points is changed by selectively switching a different reference voltage to the second terminal of each capacitor. The potential difference induced across the selected capacitors attracts or repels some of the initial charge on the switching points. Whether the potential difference attracts or repels the initial charge depends on whether the difference between the first and second reference voltages is positive or negative. The change in charge on the terminal of the selected capacitor and on the switching point causes a change in the voltage at the switching point, Vout.

wobei Ci der Kapazitätswert des i-ten Kondensators ist und ΔVi der durch die gewählte Referenzspannung hervorgerufene Spannungsabfall am i-ten Kondensators ist. Diese Spannung kann als Zwischenwert (Schaltpunkt 16) oder als Eingabe in einen Komparator (Schaltpunkt 20) durch Zwischenspeichern des Signals mit Vorrichtungen mit einer hohen Eingangsimpedanz verwendet werden. Hier dienen der Operationsverstärker 24 und der Komparator 32 als Vorrichtungen mit einer hohen Eingangsimpedanz.where Ci is the capacitance value of the i-th capacitor and ΔVi is the voltage drop across the i-th capacitor caused by the selected reference voltage. This voltage can be used as an intermediate value (switching point 16) or as an input to a comparator (switching point 20) by latching the signal with high input impedance devices. Here, the operational amplifier 24 and comparator 32 serve as high input impedance devices.

Ein ADC setzt eine analoge Spannung unter Anwendung des Sukzessiv- Approximations-Verfahrens in einen digitalen Wert um, indem die analoge Spannung mittels eines Komparators mit einer Folge bekannter Spannungswerte verglichen wird. Jeder Spannungswert wird durch den ADC aus einem vorläufigen Binärwort erzeugt. Wenn der Komparator angibt, daß der bekannte Spannungswert größer als der analoge Spannungswert ist, wird das Binärwort um ein bestimmtes Maß verkleinert. Wenn der bekannte Spannungswert kleiner als der analoge Spannungswert ist, wird das Binärwort um ein bestimmtes Maß vergrößert. Der durch das neue Binärwort angegebene neue Spannungswert wird dann durch einen Komparator mit dem analogen Spannungswert verglichen und das Binärwort entsprechend modifiziert. Dieser Prozeß wird wiederholt, bis das vorläufige Binärwort der analogen Eingangsspannung entspricht. Folglich sind für einen ADC mit n Bits n Umsetzungsschritte erforderlich.An ADC converts an analog voltage into a digital value using the successive approximation method by comparing the analog voltage with a sequence of known voltage values using a comparator. Each voltage value is generated by the ADC from a preliminary binary word. If the comparator indicates that the known voltage value is greater than the analog voltage value, the binary word is reduced by a certain amount. If the known voltage value is less than the analog voltage value, the binary word is increased by a certain amount. The new voltage value indicated by the new binary word is then compared with the analog voltage value by a comparator and the binary word is modified accordingly. This process is repeated until the preliminary binary word corresponds to the analog input voltage. Consequently, an ADC with n bits requires n conversion steps.

Die Fig. 3a und 3b zeigen graphisch einen Sukzessiv-Approximations- Entscheidungsbaum für eine lineare bzw. eine u-Gesetz-kompandierende Übertragungsfunktion. Die Unterschiede zwischen den zwei Bäumen entstehen aus der unterschiedlichen Weise, in der das vorläufige Binärwort im jeweiligen Modus decodiert wird. Außerdem ist im linearen Modus der Ausgang des Operationsverstärkers 24 stets mit dem Kondensator C7 verbunden. In den kompandierenden Modi ist der Ausgang des Operationsverstärkers 24 mit einem Kondensator in der Anordnung 14 entsprechend den decodierten drei höchstwertigen Bits ("MSB") verbunden: höchstwertiges Bit bis niedrigstwertiges Bit = 000, Kondensator C7; 001, Kondensator C10; 010, Kondensator C11; 011, Kondensator C12; ...; und... Kondensator C16.Fig. 3a and 3b graphically show a successive approximation decision tree for a linear and a u-law companding transfer function, respectively. The differences between the two trees arise from the different way in which the preliminary binary word is decoded in each mode. Furthermore, in the linear mode, the output of the operational amplifier 24 is always connected to the capacitor C7. In the companding modes modes, the output of operational amplifier 24 is connected to a capacitor in array 14 corresponding to the decoded three most significant bits ("MSB"): most significant bit to least significant bit = 000, capacitor C7; 001, capacitor C10; 010, capacitor C11; 011, capacitor C12; ...; and ... capacitor C16.

In beiden Betriebsmodi wird das Vorzeichenbit oder AD 13 anfänglich bestimmt, indem der analoge Eingangswert mit VMID verglichen wird. Wenn der analoge Wert größer als VMID ist, wird anschließend die Referenzspannung DAVRP an die ausgewählten Kondensatoren C7 bis C16 angelegt. Wenn der analoge Wert Meiner als VMID ist, wird anschließend die Referenzspannung DAVRM an die ausgewählten Kondensatoren C7 bis C16 angelegt. Die der an die Anordnung 14 angelegten Referenzspannung entgegengesetzte Referenzspannung wird als Vr an ausgewählte Kondensatoren in der Anordnung 12 angelegt. Das Ausgangssignal der Anordnung 12 wird durch den invertierenden Operationsverstärker 24 geleitet, bevor es von der Anordnung 14 verarbeitet wird. Das Ausgangssignal des Operationsverstärkers 24 ist dann mit der Anordnung 14 vorzeichenkompatibel.In both modes of operation, the sign bit or AD 13 is initially determined by comparing the analog input value to VMID. If the analog value is greater than VMID, the reference voltage DAVRP is then applied to selected capacitors C7 through C16. If the analog value is less than VMID, the reference voltage DAVRM is then applied to selected capacitors C7 through C16. The reference voltage opposite the reference voltage applied to array 14 is applied as Vr to selected capacitors in array 12. The output of array 12 is passed through inverting operational amplifier 24 before being processed by array 14. The output of operational amplifier 24 is then sign compatible with array 14.

Die analoge Eingangsspannung wird dann abgegriffen, indem alle unteren Anschlüsse der Kondensatoren in der Anordnung 14 mit Ausnahme des Kondensators C9 an die analoge Eingangsspannung Vin geschaltet werden. Die Anordnungen 12 und 14 werden voneinander getrennt, indem der Schalter 30 geöffnet wird. Der untere Anschluß des Kondensators C9 und der obere Anschluß der Anordnung 14 werden durch Schließen des Schalters 34 an VMID geschaltet. Als Ergebnis wird am oberen Anschluß der Anordnung 14 eine Ladung gespeichert, die zur analogen Eingangsspannung proportional ist. Gleichzeitig werden die unteren Anschlüsse der Kondensatoren C1 bis C5 an einen Spannungswert DAVGND geschaltet. Der Schalter 28 wird geschlossen, so daß der obere Anschluß der Anordnung 12 über den Ausgang des Operationsverstärkers 24 entladen wird. (VMID und DAVGND sind zu diesem Zweck äquivalent.)The analog input voltage is then tapped by switching all the lower terminals of the capacitors in array 14, except capacitor C9, to the analog input voltage Vin. Arrays 12 and 14 are disconnected from each other by opening switch 30. The lower terminal of capacitor C9 and the upper terminal of array 14 are switched to VMID by closing switch 34. As a result, a charge proportional to the analog input voltage is stored at the upper terminal of array 14. At the same time, the lower terminals of capacitors C1 through C5 are switched to a voltage value DAVGND. Switch 28 is closed so that the upper terminal of array 12 is discharged through the output of operational amplifier 24. (VMID and DAVGND are equivalent for this purpose.)

Beide Schalter 28 und 34 werden geöffnet. Alle unteren Anschlüsse der Kondensatoren in der Anordnung 14 werden dann auf DAVGND geschaltet. Das Vorzeichenbit der analogen Eingangsspannung wird durch das Ausgangssignal des Komparators bestimmt. Zur Vereinfachung wird in der folgenden Abhandlung angenommen, daß das Vorzeichenbit positiv ist.Both switches 28 and 34 are opened. All lower terminals of the capacitors in the array 14 are then switched to DAVGND. The sign bit of the analog input voltage is determined by the output signal of the comparator. For simplicity, in the following discussion it is assumed that the sign bit is positive.

1. Linear

In Fig. 3a ist Vr gleich der gewählten Referenzspannung DAVRP oder DAVRM, was durch das Vorzeichenbit bestimmt wird. Im linearen Modus bei positivem Vorzeichen ist der untere Anschluß des Kondensators C16 mit der positiven Referenz Vr verbunden. Dies führt zu einer Umsetzungsspannung, die zu -(Vin - Vr/2) proportional ist und an den Eingängen des Komparators auftritt, wobei Vin ANALOGSPANNUNG ist. Dies ist der Umsetzungsschritt 1. Wenn die Spannung negativ ist, wird eine 1 als höchstwertiges Bit (MSB) aufgezeichnet. Dann wird der durch den oberen Arm von Schritt 2 repräsentierte Test ausgeführt. Andernfalls wird eine 0 aufgezeichnet, wobei der untere Anschluß des Kondensators C16 auf DAVGND zurückwechselt.In Fig. 3a, Vr is equal to the selected reference voltage DAVRP or DAVRM, which is determined by the sign bit. In linear mode with positive sign, the lower terminal of capacitor C16 is connected to the positive reference Vr. This results in a conversion voltage proportional to -(Vin - Vr/2) appearing at the inputs of the comparator, where Vin is ANALOG VOLTAGE. This is conversion step 1. If the voltage is negative, a 1 is recorded as the most significant bit (MSB). Then the test represented by the upper arm of step 2 is performed. Otherwise a 0 is recorded, with the lower terminal of capacitor C16 changing back to DAVGND.

Das zweite MSB wird dann bestimmt, indem der untere Anschluß des Kondensators C15 an Vr geschaltet wird. Dies ist der Umsetzungsschritt 2. Unter der Annahme, daß das MSB eine 1 ist, tritt an den Eingängen des Komparators eine Spannung auf, die zu The second MSB is then determined by connecting the lower terminal of capacitor C15 to Vr. This is implementation step 2. Assuming that the MSB is a 1, a voltage appears at the inputs of the comparator which corresponds to

proportional ist. Dies entspricht dem durch den oberen Arm des Umsetzungsschritts 2 repräsentierten Test. Wenn die Spannung negativ ist, wird als zweites MSB eine 1 aufgezeichnet. Danach wird der Test ausgeführt, der dem oberen Zweig von Schritt 3 im Entscheidungsbaum von Fig. 3a entspricht. Andernfalls wird der Test ausgeführt, der den zweithöchsten Arm im Schritt 3 entspricht. In ähnlicher Weise können die Bits 10 bis Sbestimmt werden.This corresponds to the test represented by the upper arm of conversion step 2. If the voltage is negative, a 1 is recorded as the second MSB. After that, the test corresponding to the upper branch of step 3 in the decision tree of Fig. 3a is performed. Otherwise, the test corresponding to the second highest arm in step 3 is performed. Bits 10 to S can be determined in a similar way.

Der Ausgang des Operationsverstärkers 24 ist mit dem unteren Anschluß des Kondensators C7 in der Anordnung 14 verbunden. Die gleiche Vorgehensweise der sukzessiven Approximation wie in der Anordnung 14 wird für die vier niedrigstwertigen Bits in der Anordnung 12 fortgesetzt. Der Kondensator C1 ist stets mit DAVGND verbunden. Der in Fig. 3a gezeigte Entscheidungsbaum setzt sich deshalb für acht weitere Schritte fort. Der Kondensator C1 wird an die positive Referenzspannung geschaltet, wenn das Vorzeichenbit H (Hochpegel) ist. Der Kondensator Cl wird an die negative Referenzspannung geschaltet, wenn das Vorzeichenbit L (Tiefpegel) ist.The output of the operational amplifier 24 is connected to the lower terminal of the capacitor C7 in the array 14. The same successive approximation procedure as in the array 14 is continued for the four least significant bits in the array 12. The capacitor C1 is always connected to DAVGND. The decision tree shown in Fig. 3a therefore continues for eight more steps. The capacitor C1 is connected to the positive reference voltage when the sign bit is H (high level). The capacitor C1 is connected to the negative reference voltage when the sign bit is L (low level).

2. Companding

In Fig. 3b ist Vr gleich der gewählten Referenzspannung DAVRP oder DAVRM, was durch das Vorzeichenbit bestimmt wird. In den u-Gesetz- und A- Gesetz-kompandierenden Modi werden die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz), C10, C11 und C12 zur Bestimmung des MSB an Vr geschaltet. Dies entspricht dem Umsetzungsschritt 1. Die spezielle Reihenfolge des Schaltens der Kondensatoren C7 bis C16 wird durch die drei MSB des durch den Block 38 (DIGITALE DECODIERUNG) decodierten vorläufigen Binärworts bestimmt. Wie im linearen Modus ist das anfängliche Binärwort eine Eins gefolgt von Nullen. Im linearen Wort gibt es elf Nullen. Im kompandierenden Wort gibt es nur sechs Nullen (wenn die vier niedrigstwertigen Bits gezählt werden). Im kompandierenden Modus wird der Ausgang des Operationsverstärkers 24 an denjenigen Kondensator geschaltet, der dem decodierten Segment entspricht. Vr wird an alle Kondensatoren unterhalb dem decodierten Segment geschaltet, während DAVGND an alle Kondensatoren über dem decodierten Segment geschaltet wird. Durch dieses Schema können die kompandierenden Modi die von den kompandierenden Übertragungsfunktionen verlangte variable Schrittweite haben.In Fig. 3b, Vr is equal to the selected reference voltage DAVRP or DAVRM, which is determined by the sign bit. In the u-law and A-law companding modes, the lower terminals of capacitors C9 (capacitors C7 and C8 in A-law), C10, C11 and C12 are connected to Vr to determine the MSB. This corresponds to implementation step 1. The specific order of switching capacitors C7 through C16 is determined by the three MSBs of the preliminary binary word decoded by block 38 (DIGITAL DECODING). As in linear mode, the initial binary word is a one followed by zeros. In the linear word there are eleven zeros. In the companding word there are only six zeros (when counting the four least significant bits). In companding mode, the output of op-amp 24 is connected to the capacitor corresponding to the decoded segment. Vr is connected to all capacitors below the decoded segment, while DAVGND is connected to all capacitors above the decoded segment. This scheme allows the companding modes to have the variable step size required by the companding transfer functions.

Das betreffende decodierte Segment wird durch das folgende Schema bestimmt: (bit&sub7; = 0 bit&sub6; = 0 bit&sub5; = 0) entspricht dem Segment 1,001 entspricht dem Segment 2,010 entspricht dem Segment 3, ... und 111 entspricht dem Segment 8.The decoded segment in question is determined by the following scheme: (bit₇ = 0 bit₆ = 0 bit₅ = 0) corresponds to segment 1,001 corresponds to segment 2,010 corresponds to segment 3, ... and 111 corresponds to segment 8.

Die Segmente 1 bis 8 entsprechen den Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz) bis C16. Ein Kondensator befindet sich über einem anderen, wenn sein Bezeichner kleiner als der Bezeichner des anderen ist. Ein Kondensator ist unter einem anderen, wenn sein Bezeichner größer als der Bezeichner des anderen ist. Beispielsweise sind die Kondensatoren C9, C11 und C12 unter dem Kondensator 13. Die Kondensatoren C14, C15 und C16 liegen über dem Kondensator 13.Segments 1 through 8 correspond to capacitors C9 (capacitors C7 and C8 in A-law) through C16. A capacitor is above another if its designator is less than the other's designator. A capacitor is below another if its designator is greater than the other's designator. For example, capacitors C9, C11, and C12 are below capacitor 13. Capacitors C14, C15, and C16 are above capacitor 13.

Wenn das MSB eine 1 ist, wird das zweite MSB bestimmt, indem die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz), C10, C11, C12, C13 und C14 an Vr geschaltet werden, während die übrigen unteren Anschlüsse in der Anordnung 14 mit DAVGND verbunden werden. Dies entspricht dem oberen Arm im Umsetzungsschritt 2. Andernfalls werden die unteren Anschlüsse der Kondensatoren C9 (Kondensatoren C7 und C8 bei A-Gesetz) und C10 an Vr geschaltet. Dies entspricht dem unteren Arm im Umsetzungsschritt 2.If the MSB is a 1, the second MSB is determined by connecting the lower terminals of capacitors C9 (capacitors C7 and C8 in A-law), C10, C11, C12, C13 and C14 to Vr, while the remaining lower terminals in the array 14 are connected to DAVGND. This corresponds to the upper arm in conversion step 2. Otherwise, the lower terminals of capacitors C9 (capacitors C7 and C8 in A-law) and C10 are connected to Vr. This corresponds to the lower arm in conversion step 2.

Zur Bestimmung des dritten MSB, unter der Annahme, daß sowohl das MSB als auch das zweite MSB 0 sind, wird der untere Anschluß des Kondensators C9 (Kondensatoren C7 und C8 bei A-Gesetz) an Vr geschaltet. Dies entspricht dem untersten Arm im Umsetzungsschritt 3. Wenn das dritte MSB eine 1 ist, wird der untere Anschluß des Kondensators C10 an den Ausgang des Operationsverstärkers 24 geschaltet. Dies entspricht dem zweituntersten Arm im Umsetzungsschritt 4. Andernfalls, bei u-Gesetz, wird der untere Anschluß des Kondensators C9 wieder an DAVGND gelegt, während der Kondensator C7 mit dem Ausgang des Schaltpunkts 26 verbunden wird. Dies entspricht dem untersten Arm im Umsetzungsschritt 4. (Bei A-Gesetz werden die unteren Anschlüsse der Kondensatoren C7 und C8 an den Ausgang des Schaltpunkts 26 geschaltet.)To determine the third MSB, assuming that both the MSB and the second MSB are 0, the lower terminal of capacitor C9 (capacitors C7 and C8 in A-law) is connected to Vr. This corresponds to the lowest arm in conversion step 3. If the third MSB is a 1, the lower terminal of capacitor C10 is connected to the output of op-amp 24. This corresponds to the second lowest arm in conversion step 4. Otherwise, in u-law, the lower terminal of capacitor C9 is again connected to DAVGND while capacitor C7 is connected to the output of switching point 26. This corresponds to the lowest arm in conversion step 4. (In A-law, the lower terminals of capacitors C7 and C8 are connected to the output of switching point 26.)

Die Anordnung 12 fährt dann ähnlich wie die oben im Zusammenhang mit dem linearen Modus beschriebene Prozedur mit dem Sukzessiv-Approximations- Verfahren fort. Wenn die drei MSB gleich 0 sind, wird bei der u-Gesetz- Kompandierung der Kondensator C1 an die positive Referenzspannung geschaltet, wenn das Vorzeichenbit H ist. Der Kondensator C1 wird an die negative Referenzspannung geschaltet, wenn das Vorzeichenbit L ist und alle MSB gleich 0 sind. Wenn die MSB nicht alle 0 sind, wird der Kondensator C1 an DAVGND geschaltet. Bei der A-Gesetz-Kompandierung wird der Kondensator C1 an DAVGND geschaltet.The arrangement 12 then proceeds with the successive approximation method similar to the procedure described above in connection with the linear mode. If the three MSBs are equal to 0, in u-law companding the capacitor C1 is connected to the positive reference voltage when the sign bit is H. The capacitor C1 is connected to the negative reference voltage switched when the sign bit is L and all MSBs are 0. If the MSBs are not all 0, the capacitor C1 is switched to DAVGND. In A-law companding, the capacitor C1 is switched to DAVGND.

III. ELECTRONIC IMPLEMENTATION A. Signal description

Die folgenden, nacheinander beschriebenen Signale werden vom ADC verwendet:The following signals, described one after the other, are used by the ADC:

AD1 bis AD13 sind die dreizehn Ausgangsbits des ADC.AD1 ist das niedrigstwertige Bit, während AD13 das Vorzeichenbit ist. In beiden kompandierenden Modi werden die Bits 5 bis neun 9 nicht verwendet. Während der Umsetzung bilden diese das vorläufige Binärwort oder die "Versuchsbits".AD1 through AD13 are the thirteen output bits of the ADC. AD1 is the least significant bit while AD13 is the sign bit. In both companding modes, bits 5 through 9 are not used. During conversion, these form the preliminary binary word or "try bits".

ADBUF ist das Ausgangssignal des Blocks ADIN. Es ist entweder ANALOGE EINGABE oder BUF.ADBUF is the output signal of the ADIN block. It is either ANALOG INPUT or BUF.

ADLD ist ein digitales Freigabesignal, das eine Analog/Digital-Decodierungsoperation auslöst.ADLD is a digital enable signal that initiates an analog/digital decoding operation.

ADNRS ist die Negation von ADSMD. Es wird von den Stufenschaltern verwendet, um die drei Leitungssteuerbusse zu erzeugen.ADNRS is the negation of ADSMD. It is used by the tap changers to generate the three line control buses.

ADRS ist das digitale Signal ADSMD, das jedoch verzögert ist.ADRS is the digital signal ADSMD, but delayed.

ADSM ist das verzögerte Eingangssignal ADLD.ADSM is the delayed input signal ADLD.

ADSMD ist das Signal ADSM, das jedoch verzögert ist.ADSMD is the ADSM signal, but delayed.

ANALOGE EINGABE ist die analoge Spannung, die in einen digitalen Wert umzusetzen ist.ANALOG INPUT is the analog voltage that is to be converted into a digital value.

AU ist ein digitales Eingangssignal für den ADC. Es wird im Zusammenhang mit LINEAR verwendet. Wenn LINEAR L ist und AU H ist, setzt der ADC digitale Daten gemäß einer A-Gesetz-kompandierenden Übertragungsfunktion um. Wenn beide L sind, setzt der ADC digitale Daten gemäß einer u-Gesetzkompandierenden Übertragungsfunktion um.AU is a digital input signal for the ADC. It is used in conjunction with LINEAR. If LINEAR is L and AU is H, the ADC sets digital data according to an A-law companding transfer function. When both are L, the ADC converts digital data according to a u-law companding transfer function.

B1A, B1B, B2 und C bis I sind die analogen Spannungspegel, die am jeweils unteren Anschluß der Kondensatoren C7 bis C16 anliegen werden. Sie werden durch SEGSW-Zellen erzeugt. (B2 wird durch eine STPSW-Zelle erzeugt.)B1A, B1B, B2 and C to I are the analog voltage levels that will be present at the lower terminal of capacitors C7 to C16. They are generated by SEGSW cells. (B2 is generated by an STPSW cell.)

B1A(0,3), B1B(0,3), B2(0,2) und C(0,3) bis I(0,3) sind Steuerbusse mit vier Leitungen, die die SEGSW-Zellen steuern. (der Bus B2(0,2) ist ein Steuerbus mit drei Leitungen. Er steuert eine STPSW-Zelle.)B1A(0,3), B1B(0,3), B2(0,2) and C(0,3) to I(0,3) are four-line control buses that control the SEGSW cells. (The B2(0,2) bus is a three-line control bus. It controls one STPSW cell.)

B5Q bis B9Q entsprechen dem fünften bis neunten Ausgangsbit bzw. dem 13- bit-Ausgang des Blocks ADSAR.B5Q to B9Q correspond to the fifth to ninth output bits or the 13-bit output of the ADSAR block.

BIT ist ein digitales Eingangssignal für den Block SSWCON und die Blöcke DASWCONB, DASWCOND, DASWCONE und DASWCONR. Es entspricht einem Bit des 13-bit-Ausgangs des Blocks ADSAR.BIT is a digital input signal for the SSWCON block and the DASWCONB, DASWCOND, DASWCONE and DASWCONR blocks. It corresponds to one bit of the 13-bit output of the ADSAR block.

BSW ist die vierte Leitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn H, schaltet dieses Bit ADBUF an den n-ten Kondensator des Blocks SEGARRAY.BSW is the fourth line in the four-line control buses B1A(0,3), B1B(0,3) and C(0,3) to I(0,3). When high, this bit switches ADBUF to the nth capacitor of the SEGARRAY block.

BUF ist das zwischengespeicherte Ausgangssignal des Blocks STARRAY.BUF is the buffered output signal of the STARRAY block.

CLK ist ein Taktsignal im Block SGNL und in der Zelle BITL.CLK is a clock signal in the block SGNL and in the cell BITL.

CLR ist ein Signalspeicher-Löschsignal im Block SGNL und in der Zelle BITL.CLR is a latch clear signal in block SGNL and cell BITL.

COMPO ist das Ausgangssignal des Komparators SEGARRAY.COMPO is the output signal of the comparator SEGARRAY.

DAVGND ist eine Referenzspannung von 2,5 V.DAVGND is a reference voltage of 2.5 V.

DAVRM ist eine genaue, negative Referenzspannung für niedrige Impedanz von 1 V (VMID -1,5 V).DAVRM is an accurate, negative low impedance reference voltage of 1 V (VMID -1.5 V).

DAVRP ist eine genaue, positive Referenzspannung für niedrige Impedanz von 4 V (VMID + 1,5 V).DAVRP is an accurate, positive low impedance reference voltage of 4 V (VMID + 1.5 V).

EOC ist ein digitales Signal, das durch den Block ADSAR erzeugt wird. Es gibt den Abschluß einer Analog/Digital-Umsetzung an.EOC is a digital signal generated by the ADSAR block. It indicates the completion of an analog-to-digital conversion.

ESAU ist ein digitales Signal, das durch den Block SEGDEC erzeugt wird. Es wird verwendet, um das Signal auf der ersten und der zweiten Leitung des Steuerbusses mit drei Leitungen ST1(0,2) zu erzeugen.ESAU is a digital signal generated by the SEGDEC block. It is used to generate the signal on the first and second lines of the three-line control bus ST1(0,2).

GCON ist die erste Datenleitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn L, schaltet dieses Bit DAVGND an den n-ten Kondensator im Block STARRAY.GCON is the first data line in the three-line control buses ST1(0,2) to ST5(0,2) and B2(0,2). When L, this bit switches DAVGND to the n-th capacitor in the STARRAY block.

GSW ist die erste Datenleitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn L, schaltet dieses Bit VMID an den n-ten Kondensator des Blocks SEGARRAY.GSW is the first data line in the four-line control buses B1A(0,3), B1B(0,3) and C(0,3) to I(0,3). If L, this bit switches VMID to the nth capacitor of the SEGARRAY block.

IBIAS1 ist ein 18-uA-B1As-Strom für den Operationsverstärker im Block STARRAY.IBIAS1 is an 18 uA B1As current for the op-amp in the STARRAY block.

IBIAS2 ist ein 30-uA-B1As-Strom für den Komparator im Block SEGARRAY.IBIAS2 is a 30 uA B1As current for the comparator in the SEGARRAY block.

LINEAR ist ein digitales Eingangssignal für den ADC. Wenn H, decodiert der ADC ANALOGE EINGABE gemäß einer linearen Übertragungsfunktion. Wenn L, decodiert der ADC die analoge Eingabe gemäß der durch AU angegebenen kompandierenden Übertragungsfunktion.LINEAR is a digital input signal to the ADC. If H, the ADC decodes ANALOG INPUT according to a linear transfer function. If L, the ADC decodes the analog input according to the companding transfer function specified by AU.

M1Q bis M3Q entsprechen dem zwölften, elften bzw. zehnten Ausgangsbit des 13-bit-Ausgangs des Blocks ADSAR.M1Q to M3Q correspond to the twelfth, eleventh and tenth output bits, respectively, of the 13-bit output of the ADSAR block.

MCOMP ist eine digitale Ausgangsgröße des Blocks SIGNL. Sie wird in die BITL-Zellen eingegeben. Im n-ten Umsetzungsschritt entspricht sie dem (13 - n)- ten Bit des vorläufigen Binärworts.MCOMP is a digital output value of the SIGNL block. It is entered into the BITL cells. In the nth conversion step, it corresponds to the (13 - n)th bit of the preliminary binary word.

MMN ist ein digitales Löschsignal für den Block ADSAR.MMN is a digital cancellation signal for the ADSAR block.

NAU ist die Negation von AU.NAU is the negation of AU.

NBIT ist die Negation von BIT.NBIT is the negation of BIT.

NCON ist die dritte Leitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn H, schaltet dieses Bit DAVRM an den n-ten Kondensator im Block STARRAY.NCON is the third line in the three-line control buses ST1(0,2) to ST5(0,2) and B2(0,2). When high, this bit switches DAVRM to the nth capacitor in the STARRAY block.

NLINEAR ist die Negation von LINEAR.NLINEAR is the negation of LINEAR.

NSW ist die dritte Leitung in den Steuerbussen mit vier Leitungen B 1 A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn L, schaltet dieses Bit DAVRM an den n-ten Kondensator des Blocks SEGARRAY.NSW is the third line in the four-line control buses B 1 A(0,3), B1B(0,3) and C(0,3) to I(0,3). When low, this bit switches DAVRM to the nth capacitor of the SEGARRAY block.

OADB ist eine Gruppe von digitalen Signalen. Ein Signal wird in jeden Segmentschalter-Controller, der sich von DASWCONC unterscheidet, eingegeben. Sie werden im Block SEGDEC erzeugt.OADB is a group of digital signals. One signal is input to each segment switch controller other than DASWCONC. They are generated in the SEGDEC block.

OPIN ist eine Gruppe von digitalen Signalen. Ein Signal wird in jeden Segmentschalter-Controller, der sich von DASWCONF unterscheidet, eingegeben. Sie werden im Block SEGDEC erzeugt.OPIN is a group of digital signals. One signal is input to each segment switch controller other than DASWCONF. They are generated in the SEGDEC block.

PCON ist die zweite Leitung in den Steuerbussen mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Wenn H, schaltet dieses Bit DAVRP an den n-ten Kondensator im Block STARRAY.PCON is the second line in the three-line control buses ST1(0,2) to ST5(0,2) and B2(0,2). When high, this bit switches DAVRP to the nth capacitor in the STARRAY block.

PSW ist die zweite Leitung in den Steuerbussen mit vier Leitungen B1A(0,3), B1B(0,3) und C(0,3) bis I(0,3). Wenn H, schaltet dieses Bit DAVRM an den n-ten Kondensator des Blocks SEGARRAY.PSW is the second line in the four-line control buses B1A(0,3), B1B(0,3) and C(0,3) to I(0,3). When high, this bit switches DAVRM to the nth capacitor of the SEGARRAY block.

PWDN ist ein digitales Signal, das den Komparator in SEGARRAY ausschaltet. Es ist bei L aktiv.PWDN is a digital signal that turns off the comparator in SEGARRAY. It is active at L.

SARCK ist ein Haupt-Taktsignal, das außerhalb des AOC erzeugt wird.SARCK is a main clock signal generated outside the AOC.

SARDIN ist das durch eine BITL-Zelle empfangene SARDOUT.SARDIN is the SARDOUT received by a BITL cell.

SARDOUT ist ein von dem Block SGNL erzeugtes Ausgangssignal. Dieses ist ein Übergang von L nach H, der durch die BITL-Zellen wandert.SARDOUT is an output signal generated by the SGNL block. This is a low to high transition that travels through the BITL cells.

SARNCK ist die Negation von SARCK. Sie wird im Block ADSAR erzeugt und verwendet.SARNCK is the negation of SARCK. It is created and used in the ADSAR block.

SGNQ ist die Negation von SGQ.SGNQ is the negation of SGQ.

SGQ entspricht dem dreizehnten Bit des 13-bit-Ausgangs von Block ADSAR.SGQ corresponds to the thirteenth bit of the 13-bit output of block ADSAR.

ST1 bis ST5 sind analoge Spannungen, die an den unteren Anschluß der Kondensatoren C1 bis C5 angelegt werden. Sie werden durch die STPSW-Zellen erzeugt.ST1 to ST5 are analog voltages applied to the lower terminal of capacitors C1 to C5. They are generated by the STPSW cells.

ST1(0,2) bis ST5(0,2) sind Busse mit drei Leitungen, die die STPSW-Zellen steuern.ST1(0,2) to ST5(0,2) are three-line buses that control the STPSW cells.

VMID ist eine genaue Referenz-Mittenspannung für niedrige Impedanz von 2,5 V.VMID is an accurate low impedance center voltage reference of 2.5 V.

ZOUT ist ein digitales Signal, das von DASWCONC, GASWCOND und DASWCONE erzeugt wird. Es bewirkt, daß bei beiden kompandierenden Modi der nächsthöhere Kondensator an DAVGND geschaltet wird.ZOUT is a digital signal generated by DASWCONC, GASWCOND and DASWCONE. It causes the next higher capacitor to be switched to DAVGND in both companding modes.

ZIN ist ein vom nächsthöheren Segmentschalter-Controller empfangenes Eingangssignal ZOUT.ZIN is an input signal ZOUT received from the next higher segment switch controller.

B. Analog, Overview

Die Fig. 4a und 4b zeigen einen übergeordneten Schaltplan der analogen Hälfte des offenbarten Analog/Digital-Umsetzers, der allgemein durch 42 gekennzeichnet und mit ADANA bezeichnet ist. Der ADANA-Block 42 enthält einen Stufenkondensatormatrix-Block 44, der mit STARRAY bezeichnet ist, einen Segmentkondensatormatrix-Block 46, der mit SEGARRAY bezeichnet ist, sechs Stufenschalterzellen 48, die mit STPSW bezeichnet sind, neun Segmentschalterzellen 50, die mit SEGSW bezeichnet sind, und einen Segmentmatrix- Eingangsschalter-Block 52, der mit ADIN bezeichnet ist.Figures 4a and 4b show a high level circuit diagram of the analog half of the disclosed analog-to-digital converter, generally indicated by 42 and denoted ADANA. The ADANA block 42 includes a step capacitor array block 44 denoted STARRAY, a segment capacitor array block 46 denoted SEGARRAY, six step switch cells 48 denoted STPSW, nine segment switch cells 50, designated SEGSW, and a segment matrix input switch block 52, designated ADIN.

Der STARRAY-Block 44 erzeugt ein zwischengespeichertes analoges Ausgangssignal BUF, das den vier niedrigstwertigen Bit des provisorischen Binärworts entspricht. Der STARRAY-Block 44 besitzt die Eingänge IBIAS1, VMID, ADSM und ST1 bis ST5. Er wird im Zusammenhang mit Fig. 6 näher beschrieben.The STARRAY block 44 generates a buffered analog output signal BUF that corresponds to the four least significant bits of the provisional binary word. The STARRAY block 44 has the inputs IBIAS1, VMID, ADSM and ST1 to ST5. It is described in more detail in connection with Fig. 6.

Der SEGARRAY-Block 46 erzeugt die digitale Ausgabe COMPO. Der SEGARRAY-Block 46 besitzt die Eingänge ADSM, IBIAS2, B1A, B1B, B2, C bis I und VMID. Er wird in Zusammenhang mit Fig. 7 näher beschrieben.The SEGARRAY block 46 generates the digital output COMPO. The SEGARRAY block 46 has the inputs ADSM, IBIAS2, B1A, B1B, B2, C to I and VMID. It is described in more detail in connection with Fig. 7.

Die STPSW-Zellen 48 schalten eine der drei Referenzspannungen über ST1 bis ST5 an einen bestimmten Kondensator im STARRAY-Block 44 und über B2 an einen Kondensator im SEGARRAY-Block 46. Der bestimmte Kondensator, den jede STPSW-Zelle steuert, hängt von der betreffenden Verbindung der Zelle mit dem STARRAY-Block 44 und dem SEGARRAY-Block 46 ab. Jede STPSW- Zelle 48 hat einen einzigen Ausgang, entweder ST1, ST2, ST3, ST4, ST5 oder B2. Jede Zelle besitzt Eingänge DAVRP, DAVGND, DAVRM und einen Steuerbus mit drei Leitungen, entweder ST1(0,2), ST2(0,2), ST3(0,2), ST4(0,2), ST5(0,2) oder B2(0,2). Die STPSW-Zelle 48 wird im Zusammenhang mit Fig. 8 näher beschrieben.The STPSW cells 48 switch one of the three reference voltages through ST1 through ST5 to a specific capacitor in the STARRAY block 44 and through B2 to a capacitor in the SEGARRAY block 46. The specific capacitor that each STPSW cell controls depends on the cell's particular connection to the STARRAY block 44 and the SEGARRAY block 46. Each STPSW cell 48 has a single output, either ST1, ST2, ST3, ST4, ST5 or B2. Each cell has inputs DAVRP, DAVGND, DAVRM and a three-line control bus, either ST1(0,2), ST2(0,2), ST3(0,2), ST4(0,2), ST5(0,2) or B2(0,2). The STPSW cell 48 is further described in connection with Fig. 8.

Die SEGSW-Zellen schalten einen von vier Spannungspegeln über B1A, B1B, B2 und C bis I an einen bestimmten Kondensator im SEGARRAY-Block 46. Der bestimmte Kondensator, den jede SEGSW-Zelle steuert, hängt von der betreffenden Verbindung der Zellen mit dem SEGARRAY-Block 46ab. Jede SEGSW- Zelle 50 besitzt einen einzigen Ausgang, entweder B1A, B1B, B2, C, D, E, F, G, H oder I. Jede Zelle besitzt Eingänge DAVRM, DAVRP, DAVGND, ADBUF und einen Steuerbus mit vier Leitungen, B1A(0,3), B1B(0,3), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3) oder I(0,3). Die SEGSW-Zelle 50 wird im Zusammenhang mit Fig. 9 näher beschrieben.The SEGSW cells switch one of four voltage levels through B1A, B1B, B2 and C through I to a specific capacitor in the SEGARRAY block 46. The specific capacitor that each SEGSW cell controls depends on the cells' connection to the SEGARRAY block 46. Each SEGSW cell 50 has a single output, either B1A, B1B, B2, C, D, E, F, G, H or I. Each cell has inputs DAVRM, DAVRP, DAVGND, ADBUF and a four-line control bus, B1A(0.3), B1B(0.3), C(0.3), D(0.3), E(0.3), F(0.3), G(0.3), H(0.3) or I(0.3). The SEGSW cell 50 is further described in connection with Figure 9.

Der ADN-Block 52 schaltet in Abhängigkeit vom Logikpegel von ADSMD entweder ANALOGE EINGABE oder BUF an den Ausgang ADBUF. Er wird im Zusammenhang in Fig. 10 näher beschrieben.The ADN block 52 switches either ANALOG INPUT or BUF to the output ADBUF depending on the logic level of ADSMD. It is described in more detail in the context in Fig. 10.

Außerdem erzeugt der ADANA-Block 42 aus dem Eingangssignal ADLD über die Kette von Invertern, die die Inverter 54, 58, 60, 62, 64, 66, 68, 70 umfassen, die Signale ADSMD und ADSM. Das Signal ADSMD wird vom Ausgang des letzten Inverters 70 erzeugt. Das Signal ADSM wird vom Ausgang des zweiten Inverters, dem Inverter 58, erzeugt.In addition, the ADANA block 42 generates the signals ADSMD and ADSM from the input signal ADLD via the chain of inverters comprising inverters 54, 58, 60, 62, 64, 66, 68, 70. The signal ADSMD is generated from the output of the last inverter 70. The signal ADSM is generated from the output of the second inverter, inverter 58.

C. Digital, Overview

Fig. 5 zeigt einen übergeordneten Schaltplan der digitalen Hälfte des offenbarten Analog/Digital-Umsetzers, die allgemein mit 72 gekennzeichnet und mit ADDIG bezeichnet wird. Der ADDIG-Block 72 enthält einen Stufendecodierer- Block 74, der mit STPDEC bezeichnet ist, einen Segmentmatrix-Decodierer- Block 76, der mit SEGDEC bezeichnet ist, und ein Sukzessiv-Approximations- Register 78, das mit ADSAR bezeichnet ist. Der ADDIG-Block 72 erzeugt die Steuerbusse ST1(0,2) bis ST5(0,2) und B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3), I(0,3), das Signal EOC (Ende der Umsetzung) und das DIGITALE AUSGABE mit den dreizehn Bits AD1 bis AD13.Fig. 5 shows a high level circuit diagram of the digital half of the disclosed analog-to-digital converter, generally designated 72 and denoted ADDIG. The ADDIG block 72 includes a stage decoder block 74 denoted STPDEC, a segment matrix decoder block 76 denoted SEGDEC, and a successive approximation register 78 denoted ADSAR. The ADDIG block 72 generates the control buses ST1(0,2) to ST5(0,2) and B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3), I(0,3), the EOC (end of conversion) signal and the DIGITAL OUTPUT with the thirteen bits AD1 to AD13.

Der STPDEC-Block 74 erzeugt die fünf Steuerbusse mit drei Leitungen ST1 (0,2) bis ST5(0,2). Er besitzt die Eingänge ESAU, AD1 bis AD4, SGNQ und ADSMD. Er wird im Zusammenhang mit Fig. 11 näher beschrieben.The STPDEC block 74 generates the five three-line control buses ST1 (0,2) to ST5 (0,2). It has the inputs ESAU, AD1 to AD4, SGNQ and ADSMD. It is described in more detail in connection with Fig. 11.

Der SEGDEC-Block 76 erzeugt die zehn Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,30), G(0,3), H(0,3) und I(0,3), (B2(0,2) ist ein Steuerbus mit drei Leitungen.) Er besitzt die Eingänge LINEAR, SGNQ, SGQ, M1Q bis M3Q, B5Q bis B9Q, AU und ADSMD. Er wird im Zusammenhang mit den Fig. 14a und 14b näher beschrieben.The SEGDEC block 76 generates the ten four-line control buses B1A(0,3), B1B(0,3), B2(0,2), C(0,3), D(0,3), E(0,3), F(0,30), G(0,3), H(0,3) and I(0,3), (B2(0,2) is a three-line control bus.) It has the inputs LINEAR, SGNQ, SGQ, M1Q to M3Q, B5Q to B9Q, AU and ADSMD. It is described in more detail in connection with Figs. 14a and 14b.

Der ADSAR-Block 78 erzeugt das DIGITALE AUSGABE mit den dreizehn Bits AD1 bis AD13 und das Signal EOC (Ende der Umsetzung). Er besitzt die Eingänge COMPO, SARCK und MMN. Er wird im Zusammenhang mit Fig. 21 näher beschrieben.The ADSAR block 78 generates the DIGITAL OUTPUT with the thirteen bits AD1 to AD13 and the signal EOC (end of conversion). It has the Inputs COMPO, SARCK and MMN. It is described in more detail in connection with Fig. 21.

D. Step capacitor matrix

Fig. 6 zeigt einen Schaltplan des in Fig. 4a gezeigten STARRAY-Blocks 44. Der STARRAY-Block 44 enthält einen Operationsverstärker 24 mit einer hohen Impedanz. Der nichtinvertierende Eingang des Operationsverstärkers 24 ist mit der Referenzspannung VMID verbunden. Der invertierende Eingang des Operationsverstärkers 24 ist mit dem Schaltpunkt 16 verbunden. Der Ausgang des Operationsverstärkers 24 ist mit dem Schaltpunkt 26 verbunden. Der Operationsverstärker 24 ist über den Eingang IBIAS1 mit einer Vorspannung belegt. Der Schaltpunkt 16 ist mit dem ersten Anschluß jedes der fünf Kondensatoren C1 bis C6 verbunden. Der zweite Anschluß der Kondensatoren C1 bis C5 ist mit einem der Eingänge ST1 bis ST5 verbunden. Die Kondensatoren C1 bis C5 besitzen die Kapazitätswerte 1C, 2C, 4C, 8C bzw. 16C. Der Schaltpunkt 26 erzeugt das Ausgangssignal BUF.Fig. 6 shows a circuit diagram of the STARRAY block 44 shown in Fig. 4a. The STARRAY block 44 contains an operational amplifier 24 with a high impedance. The non-inverting input of the operational amplifier 24 is connected to the reference voltage VMID. The inverting input of the operational amplifier 24 is connected to the switching point 16. The output of the operational amplifier 24 is connected to the switching point 26. The operational amplifier 24 is biased via the input IBIAS1. The switching point 16 is connected to the first terminal of each of the five capacitors C1 to C6. The second terminal of the capacitors C1 to C5 is connected to one of the inputs ST1 to ST5. The capacitors C1 to C5 have the capacitance values 1C, 2C, 4C, 8C and 16C, respectively. The switching point 26 generates the output signal BUF.

Zwei parallele Schaltungspfade verbinden die Schaltpunkte 16 und 26. Der erste Schaltungspfad verbindet den Schaltpunkt 16 über den CMOS-Schalter 28 mit dem Schaltpunkt 26. Der CMOS-Schalter 28 wird durch das Eingangssignal ADSM gesteuert, nachdem dieses, wie gezeigt ist, durch die Inverter 80 und 82 invertiert wurde. Der zweite Strompfad verbindet den Schaltungspunkt 16 über den Kondensator C6 mit dem Schaltungspunkt 26. Der Kondensator C6 besitzt einen Kapazitätswert von 32C.Two parallel circuit paths connect switching points 16 and 26. The first circuit path connects switching point 16 to switching point 26 via CMOS switch 28. CMOS switch 28 is controlled by the input signal ADSM after it has been inverted by inverters 80 and 82 as shown. The second current path connects switching point 16 to switching point 26 via capacitor C6. Capacitor C6 has a capacitance value of 32C.

In the embodiment shown, C = 0.2 pF. E. Segment capacitor matrix

Fig. 7 zeigt einen Schaltplan des in Fig. 4b gezeigten SEGARRAY-Blocks 46. Der SEGARRAY-Block 46 enthält einen Komparator 32 mit einer hohen Eingangsimpedanz. Der nichtinvertierende Eingang des Komparators 32 ist mit dem Schaltungspunkt 20 verbunden. Sein invertierender Eingang ist mit der Referenzspannung VMID und über den CMOS-Schalter 34 mit dem Schaltungspunkt 20 verbunden. Der CMOS-Schalter 34 wird durch das Signal ADSM gesteuert, nachdem es, wie gezeigt ist, durch die Inverter 84 und 86 invertiert wurde. Der Komparator 32 ist über den Eingang IBIAS2 mit einer Vorspannung belegt und kann, um Strom zu sparen, über das durch einen Inverter 88 invertierte Eingangssignal PWDN ausgeschaltet werden. Der Ausgang des Komparators 32 erzeugt COMPO.Fig. 7 shows a circuit diagram of the SEGARRAY block 46 shown in Fig. 4b. The SEGARRAY block 46 contains a comparator 32 with a high input impedance. The non-inverting input of the comparator 32 is connected to the circuit point 20. Its inverting input is connected to the reference voltage VMID and connected to node 20 via CMOS switch 34. CMOS switch 34 is controlled by signal ADSM after it has been inverted by inverters 84 and 86 as shown. Comparator 32 is biased via input IBIAS2 and can be turned off to save power via input signal PWDN inverted by inverter 88. The output of comparator 32 produces COMPO.

Der Schaltungspunkt 20 ist mit dem ersten Anschluß jedes Kondensators C7 bis C16 verbunden. Der zweite Anschluß jedes Kondensators C7 bis C 16 ist mit einem der Eingangssignale BIN B1B, B2 und C bis I verbunden. Die Kondensatoren C7 bis C16 besitzen einen Kapazitätswert von 1C, 1C (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C bzw. 128C.The circuit point 20 is connected to the first terminal of each capacitor C7 to C16. The second terminal of each capacitor C7 to C16 is connected to one of the input signals BIN B1B, B2 and C to I. The capacitors C7 to C16 have a capacitance value of 1C, 1C (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C and 128C respectively.

F. Step switch

Fig. 8 zeigt einen Schaltplan der in Fig. 4a gezeigten STPSW-Zelle 48. Die STPSW-Zelle 48 enthält die n-Kanal-Transistoren 90 und 92 und den p-Kanal- Transistor 94. Die Drains der Transistoren 90 bis 94 sind mit einem Schaltungspunkt 96 verbunden. Der Schaltungspunkt 96 dient als Ausgang der STPSW-Zelle 48 und erzeugt eines der Signale ST1 bis ST5.Fig. 8 shows a circuit diagram of the STPSW cell 48 shown in Fig. 4a. The STPSW cell 48 contains the n-channel transistors 90 and 92 and the p-channel transistor 94. The drains of the transistors 90 to 94 are connected to a node 96. The node 96 serves as the output of the STPSW cell 48 and generates one of the signals ST1 to ST5.

Das Gate des Transistors 90 ist über einen Inverter 98 mit dem Eingang GCON verbunden. Die Source des Transistors 90 ist mit der Referenzspannung DAVGND verbunden. Das Gate des Transistors 94 ist über einen Inverter 100 mit dem Eingang PCON verbunden. Die Source des Transistors 94 ist mit der Referenzspannung DAVRP verbunden. Das Gate des Transistors 92 ist über einen Inverter 102 mit dem Eingang NCON verbunden. Die Source des Transistors 92 ist mit der Referenzspannung DAVRM verbunden.The gate of transistor 90 is connected to the input GCON via an inverter 98. The source of transistor 90 is connected to the reference voltage DAVGND. The gate of transistor 94 is connected to the input PCON via an inverter 100. The source of transistor 94 is connected to the reference voltage DAVRP. The gate of transistor 92 is connected to the input NCON via an inverter 102. The source of transistor 92 is connected to the reference voltage DAVRM.

Die Eingänge der STPSW-Zelle 48, GCON, PCON und NCON, bilden einen der Steuerbusse mit drei Leitungen ST1(0,2) bis ST5(0,2) und B2(0,2). Der Ausgang der STPSW-Zelle 48 durch den Schaltungspunkt 96 erzeugt eines der Steuersignale ST1 bis ST5 und B2. Der betreffende Steuerbus und die betreffende Steuerleitung werden durch die Lage der STPSW-Zelle 48 in Fig. 4a bestimmt.The inputs of the STPSW cell 48, GCON, PCON and NCON, form one of the control buses with three lines ST1(0,2) to ST5(0,2) and B2(0,2). The output of the STPSW cell 48 through the circuit point 96 generates one of the control signals ST1 to ST5 and B2. The respective control bus and control line are determined by the position of the STPSW cell 48 in Fig. 4a.

G. Segment switch

Fig. 9 zeigt einen Schaltplan der in Fig. 4b gezeigten SEGSW-Zelle 50. Die SEGSW-Zelle enthält die n-Kanal-Transistoren 104, 106, 108 und 110 und die p- Kanal-Transistoren 112 und 114. Die Drains der Transistoren 104 bis 114 sind mit einem Schaltungspunkt 116 verbunden. Der Schaltungspunkt 116 dient als Ausgang der SEGSW-Zelle 50. Die Gates der Transistoren 104 und 106 sind über einen Inverter 118 mit dem Eingang GSW verbunden. Die Sources der Transistoren 104 und 106 sind mit einer Referenzspannung DAVGND verbunden. Das Gate des Transistors 112 ist über einen Inverter 120 mit dem Eingang PSW verbunden. Die Source des Transistors 112 ist mit einer Referenzspannung DAVRP verbunden. Das Gate des Transistors 108 ist über einen Inverter 122 mit dem Eingang NSW verbunden. Die Source des Transistors 108 ist mit einer Referenzspannung DAVRM verbunden. Das Gate des Transistors 110 ist über einen Inverter 124 mit dem Eingang BSW verbunden. Das Gate des Transistors 114 ist über einen Inverter 126 und einen Inverter 124 ebenfalls mit dem Eingang BSW verbunden. Die Sources der Transistoren 110 und 114 sind mit dem Eingang ADBUF verbunden.Fig. 9 shows a circuit diagram of the SEGSW cell 50 shown in Fig. 4b. The SEGSW cell contains the n-channel transistors 104, 106, 108 and 110 and the p-channel transistors 112 and 114. The drains of the transistors 104 to 114 are connected to a circuit point 116. The circuit point 116 serves as the output of the SEGSW cell 50. The gates of the transistors 104 and 106 are connected to the input GSW via an inverter 118. The sources of the transistors 104 and 106 are connected to a reference voltage DAVGND. The gate of the transistor 112 is connected to the input PSW via an inverter 120. The source of transistor 112 is connected to a reference voltage DAVRP. The gate of transistor 108 is connected to the input NSW via an inverter 122. The source of transistor 108 is connected to a reference voltage DAVRM. The gate of transistor 110 is connected to the input BSW via an inverter 124. The gate of transistor 114 is also connected to the input BSW via an inverter 126 and an inverter 124. The sources of transistors 110 and 114 are connected to the input ADBUF.

Die Eingänge der SEGSW-Zelle 50, GSW, PSW, NSW und BSW bilden einen der zehn Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), C(0,3), D(0,3), E(0,3), F(0,3), G(0,3), H(0,3) und I(0,3). Der Ausgang der SEGSW-Zelle 50 bildet eines der Steuersignale B1A, B1B, C, D, E, F, G, H oder I. Der betreffende Steuerbus und die betreffende Steuerleitung werden durch die Lage der SEGSW- Zelle 50 in Fig. 4b bestimmt.The inputs of the SEGSW cell 50, GSW, PSW, NSW and BSW form one of the ten control buses with four lines B1A(0.3), B1B(0.3), C(0.3), D(0.3), E(0.3), F(0.3), G(0.3), H(0.3) and I(0.3). The output of the SEGSW cell 50 forms one of the control signals B1A, B1B, C, D, E, F, G, H or I. The respective control bus and the respective control line are determined by the position of the SEGSW cell 50 in Fig. 4b.

H. Segment matrix input switch

Fig. 10 zeigt einen Schaltplan des in Fig. 4a gezeigten ADIN-Blocks 52. Dieser Block schaltet über den Eingang ADSMD abwechselnd die Eingänge ANALOGE EINGABE oder BUF an den Ausgang ADBUF. Der ADIN-Block 52 enthält die CMOS-Schalter 128 und 130. Das Durchschalten des Schalters 128 wird durch das verzögerte und durch die Inverter 132, 134, 136 und 138 invertierte Signal ADSMD gesteuert. Das Durchschalten des CMOS-Schalters 130 wird durch das durch dieselbe Kette von Invertern verzögerte Eingangssignal ADSMD gesteuert. Wie gezeigt ist, sind die CMOS-Schalter 128 und 130 asymmetrisch mit dem Signal ADSMD gekoppelt, so daß einer und nur einer der Schalter gleichzeitig leitet.Fig. 10 shows a circuit diagram of the ADIN block 52 shown in Fig. 4a. This block alternately switches the ANALOG INPUT or BUF inputs to the ADBUF output via the ADSMD input. The ADIN block 52 includes CMOS switches 128 and 130. The turn-on of switch 128 is controlled by the ADSMD signal delayed and inverted by inverters 132, 134, 136 and 138. The turn-on of CMOS switch 130 is controlled by the ADSMD input signal delayed by the same chain of inverters. As shown, CMOS switches 128 and 130 are asymmetrically coupled to the ADSMD signal so that one and only one of the switches conducts at a time.

I. Stage decoder

Fig. 11 zeigt einen Schaltplan des in Fig. 5 gezeigten STPDEC-Blocks 74. Der STPDEC-Block 74 erzeugt die fünf Steuerbusse mit drei Leitungen ST1(0,2) bis 515(0,2). Der STPDEC-Block 74 besitzt die Eingänge ESAU, AD1 bis AD4, SGNQ und ADSMD. Der STPDEC-Block 74 enthält vier Stufenschalter- Controller-Zellen 140, die mit SSWCON bezeichnet sind, und einen einzelnen Kompandierungs-Controller-Block 142, der mit AUCON bezeichnet ist. Jede SSWCON-Zelle 140 erzeugt einen der vier Steuerbusse mit drei Leitungen ST2(0,2) bis ST5(0,2). Jede besitzt die Eingänge ADRS, ADNRS, BIT, NBIT und SGNQ. Die betreffende Eingabe für BIT und NBIT und der betreffende Ausgangssteuerbus werden durch die Lage der SSWCON-Zelle 140 im STPDEC- Block 74 bestimmt. Die SSWCON-Zelle 140 wird im Zusammenhang mit Fig. 12 näher beschrieben.Figure 11 shows a circuit diagram of the STPDEC block 74 shown in Figure 5. The STPDEC block 74 generates the five three-line control buses ST1(0,2) through S15(0,2). The STPDEC block 74 has inputs ESAU, AD1 through AD4, SGNQ and ADSMD. The STPDEC block 74 includes four tap changer controller cells 140 labeled SSWCON and a single companding controller block 142 labeled AUCON. Each SSWCON cell 140 generates one of the four three-line control buses ST2(0,2) through ST5(0,2). Each has inputs ADRS, ADNRS, BIT, NBIT and SGNQ. The respective input for BIT and NBIT and the respective output control bus are determined by the location of the SSWCON cell 140 in the STPDEC block 74. The SSWCON cell 140 is described in more detail in connection with Fig. 12.

Der AUCON-Block 142 erzeugt den Steuerbus mit drei Leitungen ST1(0,2). Er besitzt die Eingänge ESAU und SGNQ. Der AUCON-Block 142 wird im Zusammenhang mit Fig. 13 näher beschrieben.The AUCON block 142 generates the control bus with three lines ST1(0,2). It has the inputs ESAU and SGNQ. The AUCON block 142 is described in more detail in connection with Fig. 13.

Der STPDEC-Block 74 enthält ferner die Inverter 144, 146, 148, 150, 152 und 154. Die Inverter 144 bis 150 erzeugen die Negation der Eingänge AD1 bis AD4. Die Ausgangssignale der Inverter 144 bis 150 werden den NBIT-Eingängen der einzelnen SSWCON-Zellen 140 zugeleitet. Der Inverter 152 erzeugt aus ADSMDG das Signal ADNRS. Der Inverter 154 erzeugt aus dem Signal ADNRS das Eingangssignal ADRS. Diese beiden Signale sind Eingangssignale für jede SSWCON-Zelle 140.The STPDEC block 74 also contains the inverters 144, 146, 148, 150, 152 and 154. The inverters 144 to 150 generate the negation of the inputs AD1 to AD4. The output signals of the inverters 144 to 150 are fed to the NBIT inputs of the individual SSWCON cells 140. The inverter 152 generates the signal ADNRS from ADSMDG. The inverter 154 generates the signal ADNRS from the signal ADNRS the input signal ADRS. These two signals are input signals for each SSWCON cell 140.

1. Step switch controller

Fig. 12 zeigt einen Schaltplan der in Fig. 11 gezeigten SSWCON-Zelle 140. Das Ausgangssignal GCON wird durch den Ausgang eines NOR-Gatters 156 erzeugt. Das Gatter 156 besitzt die Eingänge ADRS und NBIT. Das Ausgangssignal PCON wird durch den durch einen Inverter 160 invertierten Ausgang eines NAND-Gatters 158 erzeugt. Das Gatter 158 besitzt die Eingänge ADNRS, BIT und SGNQ. Das Ausgangssignal NCON wird durch den durch einen Inverter 164 invertierten Ausgang eines NOR-Gatters 162 mit drei Eingängen erzeugt. Das Gatter 162 besitzt die Eingänge ADRS, NBIT und SGNQ.Fig. 12 shows a circuit diagram of the SSWCON cell 140 shown in Fig. 11. The output signal GCON is generated by the output of a NOR gate 156. The gate 156 has the inputs ADRS and NBIT. The output signal PCON is generated by the output of a NAND gate 158 inverted by an inverter 160. The gate 158 has the inputs ADNRS, BIT and SGNQ. The output signal NCON is generated by the output of a three-input NOR gate 162 inverted by an inverter 164. The gate 162 has the inputs ADRS, NBIT and SGNQ.

2. Companding controller

Fig. 13 zeigt einen Schaltplan des in Fig. 11 gezeigten AUCON-Blocks 142. Das Ausgangssignal GCON wird aus dem Eingangssignal ESAU, das durch einen Inverter 166 invertiert wurde, erzeugt. Das Ausgangssignal PCON wird durch den Ausgang eines NOR-Gatters 168 erzeugt. Das Gatter 168 besitzt die Eingänge ESAU und SGNQ. Das Ausgangssignal NCON wird durch den Ausgang eines NAND-Gatters 170 erzeugt. Das Gatter 170 besitzt die Eingänge GCON und SGNQ.Fig. 13 shows a circuit diagram of the AUCON block 142 shown in Fig. 11. The output signal GCON is generated from the input signal ESAU inverted by an inverter 166. The output signal PCON is generated by the output of a NOR gate 168. The gate 168 has the inputs ESAU and SGNQ. The output signal NCON is generated by the output of a NAND gate 170. The gate 170 has the inputs GCON and SGNQ.

J. Segment matrix decoder

Die Fig. 14a und 14b zeigen einen Schaltplan des in Fig. 5 gezeigten SEGDEC-Blocks 76. Der SEGDEC-Block 76 erzeugt die Steuerbusse mit vier Leitungen B1A(0,3), B1B(0,3), B2(0,2), C(0,3) bis I(0,3) und die Signale ESAU und SGNQ. (B2(0,2) ist ein Steuerbus mit drei Leitungen.) Der SEGDEC-Block 76 besitzt die Eingänge AU, ADSMD, M1Q bis M3Q, B5Q bis B9Q, SGQ und LINEAR. Der SEGDEC-Block 76 enthält einen Segmentschalter- Controller-A-Block 172, der mit DASWCONA bezeichnet ist, einen Segmentschalter-Controller-B-Block 174, der mit DASWCONB bezeichnet ist, einen Segmentschalter-Controller-C-Block 176, der mit DASWCONC bezeichnet ist, fünf Segmentschalter-Controller-Blöcke 178, 180, 182, 184 und 186, die mit DASWCOND bezeichnet sind, einen Segmentschalter-Controller-E-Block 188, der mit DASWCONE bezeichnet ist, und einen Segmentschalter-Controller-F- Block 190, der mit DASWCONF bezeichnet ist.Figures 14a and 14b show a circuit diagram of the SEGDEC block 76 shown in Figure 5. The SEGDEC block 76 generates the four-line control buses B1A(0,3), B1B(0,3), B2(0,2), C(0,3) to I(0,3) and the signals ESAU and SGNQ. (B2(0,2) is a three-line control bus.) The SEGDEC block 76 has the inputs AU, ADSMD, M1Q to M3Q, B5Q to B9Q, SGQ and LINEAR. The SEGDEC block 76 includes a segment switch controller A block 172 labeled DASWCONA, a segment switch controller B block 174 labeled DASWCONB, a Segment switch controller C block 176 labeled DASWCONC, five segment switch controller blocks 178, 180, 182, 184 and 186 labeled DASWCOND, a segment switch controller E block 188 labeled DASWCONE, and a segment switch controller F block 190 labeled DASWCONF.

Das Signal ESAU wird durch den Ausgang eines NAND-Gatters 192 erzeugt. Das Gatter 192 besitzt als Eingänge ADNRS und den Ausgang eines NAND- Gatters 194. Das Gatter 194 besitzt als Eingänge NLINEAR und den Ausgang eines ODER-Gatters 196. Das Gatter 196 besitzt als Eingänge AU und den Ausgang eines NAND-Gatters 198 mit drei Eingängen. Das Gatter 198 besitzt als Eingänge M1Q, der durch einen Inverter 200 invertiert wird, M2Q, der durch einen Inverter 202 invertiert wird, und M3Q, der durch einen Inverter 204 invertiert wird. Das Ausgangssignal SGNQ wird vom Ausgang eines NOR-Gatters 206 erzeugt, das mit SGQ verbunden ist.The ESAU signal is generated by the output of a NAND gate 192. The gate 192 has as inputs ADNRS and the output of a NAND gate 194. The gate 194 has as inputs NLINEAR and the output of an OR gate 196. The gate 196 has as inputs AU and the output of a three-input NAND gate 198. The gate 198 has as inputs M1Q, which is inverted by an inverter 200, M2Q, which is inverted by an inverter 202, and M3Q, which is inverted by an inverter 204. The output signal SGNQ is generated by the output of a NOR gate 206, which is connected to SGQ.

Der SEGDEC-Block 76 erzeugt einige Signale zum internen Gebrauch. ADRS wird aus dem durch die Inverter 208 und 210 zwischengespeicherten Eingangssignal ADSMD erzeugt. Das Signal ADNRS wird durch den Ausgang des Inverters 208 erzeugt. Das Signal NAU wird aus dem durch einen Inverter 212 invertierten Eingangssignal AU erzeugt. Das Signal NLINEAR wird aus dem durch einen Inverter 214 invertierten Eingangssignal LINEAR erzeugt.The SEGDEC block 76 generates several signals for internal use. ADRS is generated from the input signal ADSMD latched by inverters 208 and 210. The signal ADNRS is generated by the output of the inverter 208. The signal NAU is generated from the input signal AU inverted by an inverter 212. The signal NLINEAR is generated from the input signal LINEAR inverted by an inverter 214.

Der DASWCONA-Block 172 erzeugt den Steuerbus mit vier Leitungen B1A(0,3). Er besitzt die Eingänge ADRS, ADNRS, AU, NLINEAR, SGNQ, SGQ, OPiN und OADB. OPIN und OADB sind mit dem Ausgang des Gatters 198 verbunden. Der DASWCONA-Block 172 wird im Zusammenhang mit Fig. 15 näher beschrieben.The DASWCONA block 172 generates the control bus with four lines B1A(0,3). It has the inputs ADRS, ADNRS, AU, NLINEAR, SGNQ, SGQ, OPiN and OADB. OPIN and OADB are connected to the output of the gate 198. The DASWCONA block 172 is described in more detail in connection with Fig. 15.

Der DASWCONB-Block 174 erzeugt den Steuerbus mit vier Leitungen B1B(0,3). Er besitzt die Eingänge ADRS, ADNRS, AU, NAU, LINEAR, NLINEAR, SGNQ, SGQ, OPIN, BIT und OADB. OPIN und OADB sind mit dem Ausgang des Gatters 198 verbunden. Der Eingang BIT ist mit B5Q verbunden.The DASWCONB block 174 generates the four-line control bus B1B(0,3). It has the inputs ADRS, ADNRS, AU, NAU, LINEAR, NLINEAR, SGNQ, SGQ, OPIN, BIT and OADB. OPIN and OADB are connected to the output of gate 198. The BIT input is connected to B5Q.

Der DASWCONB-Block 174 wird im Zusammenhang mit Fig. 16 näher beschrieben.The DASWCONB block 174 is described in more detail in connection with Fig. 16.

Der DASWCONC-Block 176 erzeugt den Steuerbus mit drei Leitungen B2(0,2). Er besitzt die Eingänge ADNRS, AU, LINEAR, SGNQ, SGQ und OPIN. OPIN ist mit dem Ausgang des Gatters 198 verbunden. Zusätzlich ist das Ausgangssignal ZOUT mit dem Eingang ZIN des DASWCOND-Blocks 178 verbunden. Der DASWCONC-Block 176 wird im Zusammenhang mit Fig. 17 näher beschrieben.The DASWCONC block 176 generates the control bus with three lines B2(0,2). It has the inputs ADNRS, AU, LINEAR, SGNQ, SGQ and OPIN. OPIN is connected to the output of the gate 198. In addition, the output signal ZOUT is connected to the input ZIN of the DASWCOND block 178. The DASWCONC block 176 is described in more detail in connection with Fig. 17.

Die DASWCOND-Zellen 178 bis 186 erzeugen die Steuerbusse mit vier Leitungen C(0,3) bis G(0,3). Jede Zelle besitzt die Eingänge ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT und OADB. Zusätzlich erzeugt jede Zelle ZOUT, das wie gezeigt ist, der benachbarten Zelle zugeleitet wird. Die DASWCOND-Zellen 178 bis 186 werden unmittelbar folgend und im Zusammenhang mit Fig. 18 näher beschrieben.The DASWCOND cells 178 through 186 generate the four-line control buses C(0,3) through G(0,3). Each cell has the inputs ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT and OADB. In addition, each cell generates ZOUT which is fed to the neighboring cell as shown. The DASWCOND cells 178 through 186 are described in more detail immediately following and in connection with Fig. 18.

In der DASWCOND-Zelle 178 ist der Eingang BIT mit B6Q verbunden. Die Eingangssignale OPEN und OADB werden durch den Ausgang eines NAND- Gatters 216 mit zwei Eingängen bzw. eines NAND-Gatters 218 mit drei Eingängen erzeugt. Das Gatter 216 besitzt als Eingänge die Ausgänge der Inverter 200 und 202. Das Gatter 218 besitzt als Eingänge M3Q und die Ausgänge der Inverter 200 und 202.In the DASWCOND cell 178, the BIT input is connected to B6Q. The input signals OPEN and OADB are generated by the output of a two-input NAND gate 216 and a three-input NAND gate 218, respectively. Gate 216 has as inputs the outputs of inverters 200 and 202. Gate 218 has as inputs M3Q and the outputs of inverters 200 and 202.

In der DASWCOND-Zelle 180 ist der Eingang BIT mit B7Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NAND- Gatters 220 mit zwei Eingängen bzw. eines NAND-Gatters 222 mit drei Eingängen erzeugt. Das Gatter 220 besitzt als Eingänge den Ausgang eines ODER- Gatters 224 und den Ausgang des Inverters 200. Das Gatter 224 besitzt als Eingänge die Ausgänge der Inverter 202 und 204. Das Gatter 222 besitzt als Eingänge M2Q und die Ausgänge der Inverter 200 und 204.In the DASWCOND cell 180, the BIT input is connected to B7Q. The input signals OPIN and OADB are generated by the output of a two-input NAND gate 220 and a three-input NAND gate 222, respectively. The gate 220 has as inputs the output of an OR gate 224 and the output of the inverter 200. The gate 224 has as inputs the outputs of the inverters 202 and 204. The gate 222 has as inputs M2Q and the outputs of the inverters 200 and 204.

In der DASWCOND-Zelle 182 sind die Eingänge OPIN und BIT mit M1Q bzw. mit B8Q verbunden. Das Eingangssignal OADB wird durch den Ausgang eines NAND-Gatters 226 mit drei Eingängen erzeugt. Das Gatter 226 besitzt als Eingänge M3Q, M2Q und den Ausgang des Inverters 200.In the DASWCOND cell 182, the inputs OPIN and BIT are connected to M1Q and B8Q respectively. The input signal OADB is fed through the output a NAND gate 226 with three inputs. The gate 226 has as inputs M3Q, M2Q and the output of the inverter 200.

In der DASWCOND-Zelle 184 ist der Eingang BIT mit B9Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR- Gatters 228 bzw. eines NAND-Gatters 230 mit drei Eingängen erzeugt. Das Gatter 228 besitzt als Eingänge den Ausgang eines UND-Gatters 232 und den Ausgang des Inverters 200. Das Gatter 232 besitzt als Eingänge die Ausgänge der Inverter 202 und 204. Das Gatter 230 besitzt als Eingänge M1Q und die Ausgänge der Inverter 202 und 204.In the DASWCOND cell 184, the BIT input is connected to B9Q. The input signals OPIN and OADB are generated by the output of a NOR gate 228 and a three-input NAND gate 230, respectively. The gate 228 has as inputs the output of an AND gate 232 and the output of the inverter 200. The gate 232 has as inputs the outputs of the inverters 202 and 204. The gate 230 has as inputs M1Q and the outputs of the inverters 202 and 204.

In der DASWCOND-Zelle 186 ist der Eingang BIT mit M3Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR- Gatters 234 bzw. eines NAND-Gatters 236 mit drei Eingängen erzeugt. Das Gatter 234 besitzt als Eingänge die Ausgänge der Inverter 200 und 202. Das Gatter 236 besitzt als Eingänge M3Q, M1Q und den Ausgang des Inverters 202.In the DASWCOND cell 186, the BIT input is connected to M3Q. The input signals OPIN and OADB are generated by the output of a NOR gate 234 and a three-input NAND gate 236, respectively. The gate 234 has as inputs the outputs of inverters 200 and 202. The gate 236 has as inputs M3Q, M1Q and the output of inverter 202.

Der DASWCONE-Block 188 erzeugt den Steuerbus mit vier Leitungen H(0,3). Er besitzt die Eingänge ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT und OADB. Zusätzlich ist das Ausgangssignal ZOUT mit dem Eingang ZIN der DASWCONF-Zelle 190 verbunden. Der Eingang BIT ist mit M2Q verbunden. Die Eingangssignale OPIN und OADB werden durch den Ausgang eines NOR-Gatters 238 mit drei Eingängen bzw. eines NAND-Gatters 240 mit drei Eingängen erzeugt. Das Gatter 238 besitzt als Eingänge die Ausgänge der Inverter 200, 202 und 204. Das Gatter 240 besitzt als Eingänge M2Q, M1Q und den Ausgang des Inverters 204. Der DASWCONE-Block 188 wird im Zusammenhang mit Fig. 19 näher beschrieben.The DASWCONE block 188 generates the control bus with four lines H(0,3). It has the inputs ADRS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, OPIN, BIT and OADB. In addition, the output signal ZOUT is connected to the input ZIN of the DASWCONF cell 190. The input BIT is connected to M2Q. The input signals OPIN and OADB are generated by the output of a three-input NOR gate 238 and a three-input NAND gate 240, respectively. Gate 238 has as inputs the outputs of inverters 200, 202 and 204. Gate 240 has as inputs M2Q, M1Q and the output of inverter 204. DASWCONE block 188 is described in more detail in connection with Fig. 19.

Der DASWCONF-Block 190 erzeugt den Steuerbus mit vier Leitungen I(0,3). Er besitzt die Eingänge ADRNS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, BIT und OADB. Die Eingänge BIT und OADB sind mit M1Q und mit dem Ausgang des Gatters 238 verbunden. Der DASWCONF-Block 190 wird im Zusammenhang mit Fig. 20 näher beschrieben.The DASWCONF block 190 generates the control bus with four lines I(0,3). It has the inputs ADRNS, ADNRS, ZIN, LINEAR, NLINEAR, SGNQ, BIT and OADB. The inputs BIT and OADB are connected to M1Q and to the output of the gate 238. The DASWCONF block 190 is described in more detail in conjunction with Fig. 20.

1. Segment switch controller A

Fig. 15 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONA-Blocks 172. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 242 erzeugt. Das Gatter 242 besitzt als Eingänge ADNRS und den Ausgang eines NOR-Gatters 244. Das NOR-Gatter 244 besitzt als Eingänge AU und den Ausgang eines NAND-Gatters 246. Das NAND-Gatter 246 besitzt die Eingänge NLINEAR und OADB.Fig. 15 shows a circuit diagram of the DASWCONA block 172 shown in Fig. 14a. The output signal GSW is generated by the output of a NAND gate 242. The gate 242 has as inputs ADNRS and the output of a NOR gate 244. The NOR gate 244 has as inputs AU and the output of a NAND gate 246. The NAND gate 246 has the inputs NLINEAR and OADB.

Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 248 erzeugt. Das Gatter 248 besitzt als Eingänge den Ausgang eines NAND-Gatters 250 mit drei Eingängen und den Ausgang eines NAND-Gatters 252 mit zwei Eingängen. Das Gatter 250 besitzt die Eingänge AU, NLINEAR und OPIN. Das Gatter 252 besitzt die Eingänge ADNRS und SGQ.The output signal PSW is generated by the output of a NOR gate 248. Gate 248 has as inputs the output of a NAND gate 250 with three inputs and the output of a NAND gate 252 with two inputs. Gate 250 has the inputs AU, NLINEAR and OPIN. Gate 252 has the inputs ADNRS and SGQ.

Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 254 mit drei Eingängen erzeugt. Das NAND-Gatter 254 besitzt als Eingänge ADNRS, SGNQ und den durch einen Inverter 256 invertierten Ausgang des Gatters 250.The output signal NSW is generated by the output of a NAND gate 254 with three inputs. The NAND gate 254 has as inputs ADNRS, SGNQ and the output of the gate 250 inverted by an inverter 256.

Das Ausgangssignal DSW wird durch den Ausgang eines NOR-Gatters 258 erzeugt. Das Gatter 258 besitzt als Eingänge ADRS und den Ausgang des Gatters 246.The output signal DSW is generated by the output of a NOR gate 258. Gate 258 has ADRS and the output of gate 246 as inputs.

2. Segment switch controller B

Fig. 16 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONB-Blocks 174. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 260 erzeugt. Das Gatter 260 hat als Eingänge ADNRS und den Ausgang eines NOR-Gatters 262. Das Gatter 262 hat als Eingänge den Ausgang eines UND- Gatters 264 und eines UND-Gatters 266. Das Gatter 264 besitzt die Eingänge AU und NLINEAR. Das Gatter 266 besitzt die Eingänge LINEAR und BIT.Fig. 16 shows a circuit diagram of the DASWCONB block 174 shown in Fig. 14a. The output signal GSW is generated by the output of a NAND gate 260. The gate 260 has as inputs ADNRS and the output of a NOR gate 262. The gate 262 has as inputs the output of an AND gate 264 and an AND gate 266. The gate 264 has the inputs AU and NLINEAR. The gate 266 has the inputs LINEAR and BIT.

Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 268 erzeugt. Das Gatter 268 besitzt als Eingänge den Ausgang eines NOR-Gatters 270 und den Ausgang eines NAND-Gatters 272. Das Gatter 270 besitzt als Eingänge den Ausgang eines UND-Gatters 274 mit drei Eingängen und den Ausgang eines UND-Gatters 276. Das Gatter 274 besitzt die Eingänge AU, NLINEAR und OPIN. Das Gatter 276 besitzt die Eingänge BIT und LINEAR.The output signal PSW is generated by the output of a NOR gate 268. The gate 268 has as inputs the output of a NOR gate 270 and the output of a NAND gate 272. The gate 270 has as inputs the output of a three-input AND gate 274 and the output of an AND gate 276. Gate 274 has the inputs AU, NLINEAR and OPIN. Gate 276 has the inputs BIT and LINEAR.

Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 278 mit drei Eingängen erzeugt. Das Gatter 278 besitzt als Eingänge ADNRS, SGNQ und den durch einen Inverter 280 invertierten Ausgang des Gatters 270.The output signal NSW is generated by the output of a NAND gate 278 with three inputs. The gate 278 has as inputs ADNRS, SGNQ and the output of the gate 270 inverted by an inverter 280.

Das Ausgangssignal GSW wird durch den Ausgang eines NOR-Gatters 282 erzeugt. Das Gatter 282 hat als Eingänge ADRS und den Ausgang eines NOR- Gatters 284 mit drei Eingängen. Das Gatter 284 besitzt die Eingänge NAU, LINEAR und OADB.The output signal GSW is generated by the output of a NOR gate 282. The gate 282 has as inputs ADRS and the output of a NOR gate 284 with three inputs. The gate 284 has the inputs NAU, LINEAR and OADB.

3. Segment switch controller C

Fig. 17 zeigt einen Schaltplan des in Fig. 14a gezeigten DASWCONC-Blocks 176. Das Ausgangssignal GCON wird durch den Ausgang eines NOR-Gatters 286 mit drei Eingängen erzeugt. Das Gatter 286 hat als Eingänge LINEAR, AU und den Ausgang eines NAND-Gatters 288. Das Gatter 288 besitzt die Eingänge ADNRS und OPIN.Fig. 17 shows a circuit diagram of the DASWCONC block 176 shown in Fig. 14a. The output signal GCON is generated by the output of a NOR gate 286 with three inputs. The gate 286 has as inputs LINEAR, AU and the output of a NAND gate 288. The gate 288 has the inputs ADNRS and OPIN.

Das Ausgangssignal PCON wird durch den Ausgang eines NOR-Gatters 290 mit vier Eingängen erzeugt. Das Gatter 290 hat als Eingänge SGNQ, AU, LINEAR und den Ausgangs des Gatters 288.The output signal PCON is generated by the output of a NOR gate 290 with four inputs. The gate 290 has as inputs SGNQ, AU, LINEAR and the output of the gate 288.

Das Ausgangssignal NCON wird durch den durch einen Inverter 294 invertierten Ausgang eines NOR-Gatters 292 erzeugt. Der Inverter 292 hat als Eingänge AU, LINEAR, SGQ und den Ausgang des Gatters 288.The output signal NCON is generated by the output of a NOR gate 292 inverted by an inverter 294. The inverter 292 has as inputs AU, LINEAR, SGQ and the output of the gate 288.

Das interne Signal ZOUT wird durch den Ausgang des Gatters 288 erzeugt.The internal signal ZOUT is generated by the output of gate 288.

4. Segment switch controller D

Fig. 18 zeigt einen Schaltplan der in den Fig. 14a und 14b gezeigten DASWCOND-Zelle. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 296 erzeugt. Das Gatter 296 besitzt als Eingänge ADNRS und den durch einen Inverter 300 invertierten Ausgang eines NOR-Gatters 298. Das Gatter 298 besitzt als Eingänge den Ausgang eines UND-Gatters 302 und eines UND- Gatters 304. Das Gatter 302 hat als Eingangssignale BIT, das durch einen Inverter 306 invertiert wird, und LINEAR. Das Gatter 304 besitzt die Eingänge ZIN und NLINEAR.Fig. 18 shows a circuit diagram of the DASWCOND cell shown in Fig. 14a and 14b. The output signal GSW is provided by the output of a NAND gate 296. Gate 296 has as inputs ADNRS and the output of a NOR gate 298, inverted by an inverter 300. Gate 298 has as inputs the output of an AND gate 302 and an AND gate 304. Gate 302 has as input signals BIT, which is inverted by an inverter 306, and LINEAR. Gate 304 has the inputs ZIN and NLINEAR.

Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 308 erzeugt. Das Gatter 308 besitzt als Eingänge SGNQ und den Ausgang eines NAND-Gatters 310. Das Gatter 310 besitzt als Eingänge ADNRS und den durch einen Inverter 314 invertierten Ausgang eines NOR-Gatters 312. Das Gatter 312 besitzt als Eingänge den Ausgang eines UND-Gatters 316 und den Ausgang eines UND-Gatters 318. Das Gatter 316 besitzt die Eingänge NLINEAR und OPIN. Das Gatter 318 besitzt die Eingänge LINEAR und BIT.The output signal PSW is generated by the output of a NOR gate 308. Gate 308 has as inputs SGNQ and the output of a NAND gate 310. Gate 310 has as inputs ADNRS and the output of a NOR gate 312 inverted by an inverter 314. Gate 312 has as inputs the output of an AND gate 316 and the output of an AND gate 318. Gate 316 has the inputs NLINEAR and OPIN. Gate 318 has the inputs LINEAR and BIT.

Das Ausgangssignal NSW wird durch den Ausgang eines NOR-Gatters 320 erzeugt. Das Gatter 320 besitzt als Eingänge SGNQ und den durch einen Inverter 322 invertierten Ausgang des Gatters 310.The output signal NSW is generated by the output of a NOR gate 320. The gate 320 has as inputs SGNQ and the output of the gate 310 inverted by an inverter 322.

Das Ausgangssignal BSW wird durch den Ausgang eines NOR-Gatters 324 erzeugt. Das Gatter 324 hat als Eingänge ADRS und den Ausgang eines NOR- Gatters 326. Das Gatter 326 besitzt die Eingänge LINEAR und OADB.The output signal BSW is generated by the output of a NOR gate 324. The gate 324 has as inputs ADRS and the output of a NOR gate 326. The gate 326 has the inputs LINEAR and OADB.

Das interne Signal ZOUT wird durch den Ausgang des Gatters 310 erzeugt.The internal signal ZOUT is generated by the output of gate 310.

5. Segment switch controller E

Fig. 19 zeigt einen Schaltplan des in Fig. 14b gezeigten DASWCONE-Blocks 188. Das Ausgangssignal GSW wird durch den Ausgang eines NOR-Gatters 328 mit drei Eingängen erzeugt. Das Gatter 328 besitzt als Eingänge ADRS und den Ausgang eines UND-Gatters 330 und den Ausgang eines UND-Gatters 332. Das Gatter 330 hat als Eingangssignale BIT, das durch einen Inverter 334 invertiert wird, und LINEAR. Das Gatter 332 hat die Eingänge ZIN und NLINEAR.Fig. 19 shows a circuit diagram of the DASWCONE block 188 shown in Fig. 14b. The output signal GSW is generated by the output of a NOR gate 328 with three inputs. The gate 328 has as inputs ADRS and the output of an AND gate 330 and the output of an AND gate 332. The gate 330 has as inputs BIT, which is inverted by an inverter 334, and LINEAR. The gate 332 has the inputs ZIN and NLINEAR.

Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 336 erzeugt. Das Gatter 336 hat als Eingänge SGNQ und den Ausgang eines NAND- Gatters 338. Das Gatter 338 hat als Eingänge ADNRS und den durch einen Inverter 342 invertierten Ausgang eines NOR-Gatters 340. Das Gatter 340 hat als Eingänge den Ausgang eines UND-Gatters 344 und den Ausgang eines UND- Gatters 346. Das Gatter 344 besitzt die Eingänge NLINEAR und OPIN. Das Gatter 346 besitzt die Eingänge LINEAR und BIT.The output signal PSW is generated by the output of a NOR gate 336. Gate 336 has as inputs SGNQ and the output of a NAND gate 338. Gate 338 has as inputs ADNRS and the output of a NOR gate 340 inverted by an inverter 342. Gate 340 has as inputs the output of an AND gate 344 and the output of an AND gate 346. Gate 344 has the inputs NLINEAR and OPIN. Gate 346 has the inputs LINEAR and BIT.

Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 348 erzeugt. Das Gatter 348 hat als Eingänge SGNQ und den durch einen Inverter 350 invertierten Ausgang des Gatters 338.The output signal NSW is generated by the output of a NAND gate 348. The gate 348 has as inputs SGNQ and the output of the gate 338 inverted by an inverter 350.

Das Ausgangssignal BSW wird durch den Ausgang eines NAND-Gatters 352 erzeugt. Das Gatter 352 hat als Eingänge ADNRS und den Ausgang eines NOR- Gatters 354. Das Gatter 354 besitzt die Eingänge LINEAR und OADB.The output signal BSW is generated by the output of a NAND gate 352. The gate 352 has as inputs ADNRS and the output of a NOR gate 354. The gate 354 has the inputs LINEAR and OADB.

Das interne Signal ZOUT wird durch den Ausgang des Gatters 338 erzeugt.The internal signal ZOUT is generated by the output of gate 338.

Im Betrieb koppelt DASWCONE den Kondensator C15 nicht an ANALOGE EINGABE. Dies dämpft den Eingangsspannungspegel um etwa 25%, ohne die Auflösung oder Genauigkeit des Umsetzers zu beeinträchtigen.In operation, DASWCONE does not couple capacitor C15 to ANALOG INPUT. This attenuates the input voltage level by about 25% without affecting the resolution or accuracy of the converter.

6. Segment switch controller F

Fig. 20 zeigt einen Schaltplan des in Fig. 14b gezeigten DASWCONF-Blocks 190. Das Ausgangssignal GSW wird durch den Ausgang eines NAND-Gatters 356 erzeugt. Das Gatter 356 besitzt als Eingänge ADNRS und den Ausgang eines NOR-Gatters 358. Das Gatter 358 besitzt als Eingänge den Ausgang eines UND- Gatters 360 und den Ausgang eines UND-Gatters 362. Das Gatter 360 besitzt die Eingangssignale ZIN, das durch einen Inverter 364 invertiert wird, und NLINEAR. Das Gatter 362 besitzt die Eingänge LINEAR und BIT.Fig. 20 shows a circuit diagram of the DASWCONF block 190 shown in Fig. 14b. The output signal GSW is generated by the output of a NAND gate 356. The gate 356 has as inputs ADNRS and the output of a NOR gate 358. The gate 358 has as inputs the output of an AND gate 360 and the output of an AND gate 362. The gate 360 has the input signals ZIN, which is inverted by an inverter 364, and NLINEAR. The gate 362 has the inputs LINEAR and BIT.

Das Ausgangssignal PSW wird durch den Ausgang eines NOR-Gatters 366 erzeugt. Das Gatter 366 besitzt als Eingänge SGNQ und den Ausgang eines NAND-Gatters 368 mit drei Eingängen. Das Gatter 368 besitzt die Eingänge ADNRS, LINEAR und BIT.The output signal PSW is generated by the output of a NOR gate 366. The gate 366 has as inputs SGNQ and the output of a NAND gate 368 with three inputs. Gate 368 has the inputs ADNRS, LINEAR and BIT.

Das Ausgangssignal NSW wird durch den Ausgang eines NAND-Gatters 370 erzeugt. Das Gatter 370 besitzt als Eingänge SGNQ und den durch einen Inverter 372 invertierten Ausgang des Gatters 368.The output signal NSW is generated by the output of a NAND gate 370. The gate 370 has as inputs SGNQ and the output of the gate 368 inverted by an inverter 372.

Das Ausgangssignal BSW wird durch den Ausgang eines NOR-Gatters 374 erzeugt. Das Gatter 374 besitzt als Eingänge ADRS und den Ausgang eines UND- Gatters 376. Das Gatter 376 besitzt die Eingänge NLINEAR und OADB.The output signal BSW is generated by the output of a NOR gate 374. Gate 374 has ADRS as inputs and the output of an AND gate 376. Gate 376 has the inputs NLINEAR and OADB.

K Successive approximation register

Fig. 21 zeigt einen übergeordneten Schaltplan des in Fig. 5 gezeigten ADSAR- Blocks 78. Der ADSAR-Block 78 erzeugt das DIGITALE AUSGABE mit dreizehn Bits AD1 bis AD13 und das Signal EOC (Ende der Umsetzung). AD1 bis AD13 bilden das vorläufige Binärwort vor Abschluß der Analog/Digital- Umsetzung. Der ADSAR-Block 78 besitzt die Eingänge COMPO, MMN, SARCK, ADSMD und LINEAR. Der ADSAR-Block 78 enthält einen Vorzeichen-Signalspeicher 378, der mit SGNL bezeichnet ist, zwölf 1-bit-Signalspeicher 380 bis 402, die mit BITL bezeichnet sind, und einen Logik-Block 404. Das interne Signal CLR wird durch den Ausgang eines NOR-Gatters 406 erzeugt. Das Gatter 406 besitzt als Eingangssignale MMN, das durch den Inverter 408 invertiert wird, und ADSMD. Das interne Signal SARNCK wird durch den Ausgang eines Inverters 410 erzeugt, der mit SARCK verbunden ist. Der Ausgang des Gatters 410 wird ein zweites Mal durch den Inverter 412 invertiert, um das Signal SARCK als das vom Block 378 und den Zellen 380 bis 394 verwendete Signal zu erzeugen.Fig. 21 shows a high-level circuit diagram of the ADSAR block 78 shown in Fig. 5. The ADSAR block 78 generates the DIGITAL OUTPUT with thirteen bits AD1 to AD13 and the signal EOC (end of conversion). AD1 to AD13 form the preliminary binary word before the completion of the analog-to-digital conversion. The ADSAR block 78 has the inputs COMPO, MMN, SARCK, ADSMD and LINEAR. The ADSAR block 78 contains a sign latch 378, which is labeled SGNL, twelve 1-bit latches 380 to 402, which are labeled BITL, and a logic block 404. The internal signal CLR is generated by the output of a NOR gate 406. Gate 406 has as inputs MMN, which is inverted by inverter 408, and ADSMD. Internal signal SARNCK is generated by the output of an inverter 410 connected to SARCK. The output of gate 410 is inverted a second time by inverter 412 to generate signal SARCK as the signal used by block 378 and cells 380 through 394.

Der SGNL-Block 378 erzeugt die Ausgangssignale AD13, MCOMP und ein Taktsignal SARDOUT (in Fig. 22 gezeigt). Er besitzt als Eingänge COMPO, CLR und SARCK. Der SGNL-Block 378 erzeugt das (13 - n)-te Bit des vorläufigen Binärworts während des n-ten Umsetzungsschritts. Der SGNL-Block 378 gibt dieses Signal als MCOMP aus. MCOMP wird durch SARDOUT bei Abschluß des n-ten Umsetzungsschritts in der (13 - n)-ten BITL-Zelle verriegelt. Die erste BITL-Zelle erzeugt AD1, die zweite Zelle erzeugt AD2 usw. SARDOUT ist eine Signalflanke von L nach H, die nacheinander durch die BITL-Zellen 380 bis 402 wandert. MCOMP wird durch COMPO festgelegt. Nach dem Verriegeln von AD 13 durch den Signalspeicher 430 ist MCOIVIIP auch von AD 13 abhängig. Wenn das Vorzeichenbit positiv ist, ist MCOMP gleich COMPO. Wenn das Vorzeichenbit negativ ist, entspricht MCOMP der Negation von COMPO. Der SGNL-Block 378 wird im Zusammenhang mit Fig. 22 näher beschrieben.The SGNL block 378 generates the output signals AD13, MCOMP and a clock signal SARDOUT (shown in Fig. 22). It has as inputs COMPO, CLR and SARCK. The SGNL block 378 generates the (13 - n)-th bit of the preliminary binary word during the n-th conversion step. The SGNL block 378 outputs this signal as MCOMP. MCOMP is replaced by SARDOUT at the completion of of the nth conversion step is latched in the (13 - n)th BITL cell. The first BITL cell produces AD1, the second cell produces AD2, and so on. SARDOUT is a low to high signal edge that travels sequentially through BITL cells 380 through 402. MCOMP is determined by COMPO. After latching AD 13 by latch 430, MCOIVIIP is also dependent on AD 13. If the sign bit is positive, MCOMP is equal to COMPO. If the sign bit is negative, MCOMP is the negation of COMPO. The SGNL block 378 is described in more detail in connection with Fig. 22.

Die Bitzellen 380 bis 402 erzeugen das zwölfte bis erste digitale Ausgangsbit AD12 bis AD1 und das Signal SARDOUT (in Fig. 23 gezeigt). Jede BITL-Zelle besitzt die Eingänge MCOMP, SARDIN und CLR. Die Zellen 380 bis 390 und die Zelle 392 besitzen als Eingang SARCK, während die Zellen 396 bis 492 als Eingang einen Ausgang des Logik-Blocks 404 besitzen, wie weiter unten näher beschrieben wird. Die Zelle 392 besitzt den Eingang SARNCK. Zusätzlich besitzt die Zelle 396 als Eingangssignal SARDIN, das vom Logik-Block 404 erzeugt wird. Jede Zelle 378 bis 402 erzeugt, wie gezeigt ist, ein Bit des provisorischen Binärworts MCOMP. Am Ende des Umsetzungsprozesses erzeugen die BITL- Zellen 378 bis 402 die Ausgangssignale AD12 bis AD1. Das Eingangssignal SARDIN stellt sicher, daß nur eine Zelle der Zellen 380 bis 402 gleichzeitig aktiv ist und daß nur die n-te Zelle während des n-ten Umsetzungsschritts aktiv ist. Die BITL-Zellen 378 bis 402 werden im Zusammenhang mit Fig. 23 näher beschrieben.Bit cells 380 through 402 produce the twelfth through first digital output bits AD12 through AD1 and the SARDOUT signal (shown in Figure 23). Each BITL cell has inputs MCOMP, SARDIN and CLR. Cells 380 through 390 and cell 392 have input SARCK, while cells 396 through 492 have inputs an output of logic block 404, as described in more detail below. Cell 392 has input SARNCK. In addition, cell 396 has input SARDIN, which is produced by logic block 404. Each cell 378 through 402 produces one bit of provisional binary word MCOMP, as shown. At the end of the conversion process, BITL cells 378 through 402 produce outputs AD12 through AD1. The input signal SARDIN ensures that only one of the cells 380 to 402 is active at a time and that only the nth cell is active during the nth conversion step. The BITL cells 378 to 402 are described in more detail in connection with Fig. 23.

Der digitale Block 404 bewirkt, daß die BITL-Zellen 396 bis 402 in beiden kompandierenden Modi fünf Umsetzungsschritte früher verriegeln. Dies stellt sicher, daß durch die Zellen 396 bis 402 die vier niedrigstwertigen Bits verriegelt werden und an AD4 bis AD1 ausgegeben werden. Das Eingangssignal SARDIN für die BITL-Zelle 396 wird am durch den Inverter 416 invertierten Ausgang eines NOR-Gatters 414 erzeugt. Das Gatter 414 besitzt als Eingänge den Ausgang eines UND-Gatters 416 und den Ausgang eines UND-Gatters 418. Das Gatter 416 besitzt als Eingangssignale LINEAR, das durch einen Inverter 420 invertiert wird, und SARDOUT von der BITL-Zelle 384. Das Gatter 418 besitzt als Eingangssignale LINEAR und SARDOUT von der BITL-Zelle 394. Das Eingangssignal CLK für die BITL-Zellen 396 und 400 wird durch den Ausgang eines NOR- Gatters 422 erzeugt. Das Gatter 422 besitzt als Eingänge den Ausgang eines UND-Gatters 424 und den Ausgang eines UND-Gatters 426. Das Gatter 424 besitzt als Eingangssignale SARNCK und das Ausgangssignal des Inverters 420. Das Gatter 426 besitzt als Eingangssignale SARCK und LINEAR. Das Eingangssignal CLK für die BITL-Zellen 398 und 402 wird durch den durch einen Inverter 428 invertierten Ausgang eines Gatters 422 erzeugt.The digital block 404 causes the BITL cells 396 to 402 to latch five conversion steps earlier in both companding modes. This ensures that the four least significant bits are latched by the cells 396 to 402 and output to AD4 to AD1. The input signal SARDIN for the BITL cell 396 is generated at the output of a NOR gate 414 inverted by the inverter 416. The gate 414 has as inputs the output of an AND gate 416 and the output of an AND gate 418. The gate 416 has as inputs LINEAR, which is inverted by an inverter 420, and SARDOUT from BITL cell 384. Gate 418 has as input signals LINEAR and SARDOUT from BITL cell 394. The input signal CLK for BITL cells 396 and 400 is generated by the output of a NOR gate 422. Gate 422 has as inputs the output of an AND gate 424 and the output of an AND gate 426. Gate 424 has as input signals SARNCK and the output signal of inverter 420. Gate 426 has as input signals SARCK and LINEAR. The input signal CLK for BITL cells 398 and 402 is generated by the output of a gate 422 inverted by an inverter 428.

1. Sign bit latch

Fig. 22 zeigt einen Schaltplan des in Fig. 21 gezeigten SGNL-Blocks 378. Der SGNL-Block 378 enthält ein erstes D-Flipflop 430 und ein zweites D-Flipflop 432. Der Eingang des Flipflops 432 ist mit einer positiven Spannungsversorgung DVDD verbunden. Der Takteingang ("CK") und der Löscheingang ("NCL") des Flipflops 432 ist mit dem Eingang CLK bzw. CLR verbunden. Der Eingang des Flipflops 430 ist mit COMPO verbunden. Der Takteingang ("CK") des Flipflops 430 ist mit dem invertierenden Ausgang des Flipflops 432 verbunden.Fig. 22 shows a circuit diagram of the SGNL block 378 shown in Fig. 21. The SGNL block 378 includes a first D flip-flop 430 and a second D flip-flop 432. The input of the flip-flop 432 is connected to a positive voltage supply DVDD. The clock input ("CK") and the clear input ("NCL") of the flip-flop 432 are connected to the CLK input and CLR input, respectively. The input of the flip-flop 430 is connected to COMPO. The clock input ("CK") of the flip-flop 430 is connected to the inverting output of the flip-flop 432.

Das Ausgangssignal AD13 wird durch den durch den Inverter 436 invertierten Ausgang eines NOR-Gatters 434 erzeugt. Das Gatter 434 besitzt als Eingänge den Ausgang eines UND-Gatters 438 und den Ausgang des Flipflops 432.The output signal AD13 is generated by the output of a NOR gate 434 inverted by the inverter 436. The gate 434 has as inputs the output of an AND gate 438 and the output of the flip-flop 432.

Das Ausgangssignal MCOMP wird durch den Ausgang eines NOR-Gatters 440 erzeugt. Das Gatter 440 besitzt als Eingänge den Ausgang eines UND-Gatters 442 und den Ausgang eines UND-Gatters 444. Das Gatter 442 besitzt als Eingänge den Ausgang des Flipflops 430 und das durch einen Inverter 446 invertierte COMPO. Das Gatter 444 besitzt als Eingänge den invertierten Ausgang des Flipflops 430 und COMPO.The output signal MCOMP is generated by the output of a NOR gate 440. The gate 440 has as inputs the output of an AND gate 442 and the output of an AND gate 444. The gate 442 has as inputs the output of the flip-flop 430 and the COMPO inverted by an inverter 446. The gate 444 has as inputs the inverted output of the flip-flop 430 and COMPO.

Das Ausgangssignal SARDOUT wird durch den Ausgang des Flipflops 432 erzeugt.The output signal SARDOUT is generated by the output of the flip-flop 432.

Anfänglich wird der Ausgang des Flipflops 432 durch das Signal CLR zurückgesetzt. Die Umsetzung beginnt, wenn das Flipflop 432 durch den Übergang von CLR auf H freigegeben wird. CLR wird aus ADSMD (ADLD verzögert) erzeugt. Während das Flipflop 432 zurückgesetzt ist, wird ANALOGE EINGABE abgetastet und durch den ADC gehalten. Der Komparator 32 (in Fig. 7 gezeigt) vergleicht ANALOGE EINGABE mit DAVGND und erzeugt COMPO. Das CLK-Eingangssignal am Flipflop 432 erzeugt einen Taktzyklus später einen Übergang von L nach H in SARDOUT. Dieser Übergang verriegelt COMPO im Flipflop 430. Der Übergang von L nach H in SARDOUT wandert dann durch die BITL-Zellen 380 bis 402. Während der restlichen Umsetzung ändert sich der Ausgang des Flipflops 432 nicht, da DVDD auf H liegt. AD13 gibt nach dem ersten Umsetzungsschritt den endgültig verriegelten Wert von COMPO an.Initially, the output of flip-flop 432 is reset by the CLR signal. Conversion begins when flip-flop 432 is enabled by the transition of CLR to high. CLR is generated from ADSMD (ADLD delayed). While flip-flop 432 is reset, ANALOG INPUT is sampled and latched by the ADC. Comparator 32 (shown in Figure 7) compares ANALOG INPUT to DAVGND and generates COMPO. The CLK input to flip-flop 432 one clock cycle later generates a low to high transition in SARDOUT. This transition latches COMPO in flip-flop 430. The low to high transition in SARDOUT then travels through BITL cells 380 through 402. During the remainder of conversion, the output of flip-flop 432 does not change because DVDD is high. AD13 indicates the final locked value of COMPO after the first implementation step.

Das Ausgangssignal MCOMP erzeugt jedes nachfolgende Bit im vorläufigen Binärwort. MCOMP entspricht COMPO, wenn AD13 eine logische 1 ist. MCOMP entspricht die Negation von COMPO, wenn AD13 eine logische 0 ist. COMPO ist eine logische 1, wenn das vorläufige Binärwort eine analoge Spannung erzeugt, die kleiner als ANALOGE EINGABE ist. COMPO ist eine logische 0, wenn das vorläufige Binärwort eine analoge Spannung erzeugt, die größer als ANALOGE EINGABE ist.The output signal MCOMP generates each successive bit in the preliminary binary word. MCOMP is equal to COMPO when AD13 is a logic 1. MCOMP is equal to the negation of COMPO when AD13 is a logic 0. COMPO is a logic 1 when the preliminary binary word produces an analog voltage less than ANALOG INPUT. COMPO is a logic 0 when the preliminary binary word produces an analog voltage greater than ANALOG INPUT.

2. Bit latch

Fig. 23 zeigt einen Schaltplan der in Fig. 21 gezeigten BITL-Zelle. Die BITL- Zelle enthält ein erstes D-Flipflop 448 und ein zweites D-Flipflop 450. Der Eingang des Flipflops 450 ist mit SARDIN verbunden. Der Takteingang ("CK") und der Löscheingang ("NCL") des Flipflops 450 sind mit CLK bzw. CLR verbunden. Der Eingang des Flipflops 448 ist mit MCOMP verbunden, während der Takteingang ("CK") des Flipflops 448 mit dem invertierenden Ausgang des Flipflops verbunden ist.Fig. 23 shows a circuit diagram of the BITL cell shown in Fig. 21. The BITL cell contains a first D flip-flop 448 and a second D flip-flop 450. The input of the flip-flop 450 is connected to SARDIN. The clock input ("CK") and the clear input ("NCL") of the flip-flop 450 are connected to CLK and CLR, respectively. The input of the flip-flop 448 is connected to MCOMP, while the clock input ("CK") of the flip-flop 448 is connected to the inverting output of the flip-flop.

Das Ausgangsbit Q wird durch den durch einen Inverter 454 invertierten Ausgang eines NOR-Gatters 452 erzeugt. Das Gatter 452 besitzt als Eingänge, den Ausgang eines UND-Gatters 456 und den Ausgang eines UND-Gatters 458. Das Gatter 456 besitzt als Eingänge SARDIN und den invertierten Ausgang des Flipflops 450. Das Gatter 458 besitzt als Eingänge die Ausgänge der Flipflops 448 und 450. Das betreffende Bit von DIGITALE AUSGABE, dem Q entspricht, hängt von der Lage der BITL-Zelle im ADSAR-Block 78 ab.The output bit Q is generated by the output of a NOR gate 452 inverted by an inverter 454. The gate 452 has as inputs, the Output of an AND gate 456 and the output of an AND gate 458. Gate 456 has as inputs SARDIN and the inverted output of flip-flop 450. Gate 458 has as inputs the outputs of flip-flops 448 and 450. The particular bit of DIGITAL OUTPUT to which Q corresponds depends on the position of the BITL cell in ADSAR block 78.

Das Ausgangssignal SARDOUT wird durch den Ausgang des Flipflops 450 erzeugt.The output signal SARDOUT is generated by the output of the flip-flop 450.

Anfänglich ist SARDIN null, während der Ausgang des Flipflops 450 durch das Eingangssignal CLR zurückgesetzt wird. Das "wahre" Bit Q des vorläufigen Binärworts ist SARDIN oder eine logische 0. Eventuell geht der Eingang SARDIN auf H, wenn das Ausgangssignal SARDOUT des SGNL-Blocks 478 die n-te BITL-Zelle im n-ten Umsetzungsschritt erreicht. SARDIN bewirkt dann, daß das "wahre" Bit Q auf H geht. Der Komparator vergleicht anschließend ANALOGE EINGABE mit der durch das vorläufige Binärwort erzeugten analogen Spannung. Das Flipflop 448 verriegelt MCOMP durch den Übergang des invertierten Ausgangssignals des Flipflops 450 von L nach H einen Taktzyklus später. Das Flipflop 448 gibt an seinem nichtinvertierenden Ausgang MCOMP aus. Der Ausgang des Flipflops 448 ändert sich während der restlichen Umsetzung nicht, da SARDIN auf H bleibt.Initially, SARDIN is zero while the output of flip-flop 450 is reset by the CLR input. The "true" bit Q of the preliminary binary word is SARDIN or a logic 0. Eventually, the SARDIN input goes high when the SARDOUT output of SGNL block 478 reaches the nth BITL cell in the nth conversion step. SARDIN then causes the "true" bit Q to go high. The comparator then compares ANALOG INPUT with the analog voltage produced by the preliminary binary word. Flip-flop 448 latches MCOMP by the transition of the inverted output of flip-flop 450 from low to high one clock cycle later. Flip-flop 448 outputs MCOMP at its non-inverting output. The output of flip-flop 448 does not change during the rest of the implementation, since SARDIN remains high.

Wie oben beschrieben wurde, gibt MCOMP wieder, ob das vorläufige Binärwort größer oder kleiner als ANALOGE EINGABE ist und ob AD13 größer als L ist.As described above, MCOMP indicates whether the preliminary binary word is greater or less than ANALOG INPUT and whether AD13 is greater than L.

Das Ausgangssignal EOC wird von SARDOUT der BITL-Zelle 402 erzeugt.The output signal EOC is generated by SARDOUT of the BITL cell 402.

Claims

1. Analog/digital converter (10) for comparing an analog input voltage value with a generated voltage value for converting an analog input voltage value into a digital value by the method of successive approximation, the converter comprising:

a successive approximation register (78) for generating a preliminary binary word in dependence on the output signal of a comparator (32) for testing the approximation, and

a charge redistribution device (C7 to C16, 22) for producing the generated voltage in dependence on the preliminary binary word, characterized in that the successive approximation register (78) operates not only in dependence on the output signal of the comparator (32), but also in dependence on a combination of digital input signals (AU, LINEAR) in order to enable the selection of a transfer function from the group consisting of linear and companding.

2. A converter according to claim 1, wherein the charge redistribution device causes the selection of a linear transfer function, an A-function companding transfer function or a u-function companding transfer function.

3. A converter according to claim 1 or 2, wherein the charge redistribution device further includes:

a first group (12) of capacitors (C1 to C5) for generating a first voltage value at a first circuit point (16), wherein a first terminal of each of the capacitors is connected to the first circuit point;

a second group (14) of capacitors (C7 to C16) for generating the voltage at an output circuit point (20), a first terminal of each of the capacitors being connected to the output circuit point ;

a scaling capacitor (C6) having a first and a second connection terminal, the first connection terminal being connected to the first circuit point (16) and the second connection terminal being connected to an intermediate circuit point (26); and

a switching arrangement (18, 22) for selectively coupling some of the first (12) and second (14) groups of capacitors to voltages of first and second groups of voltages, respectively, the second group of voltages comprising the voltage at the intermediate connection point.

4. Converter according to claim 3, wherein the first group (12) of capacitors contains five capacitors (C1 to C5).

5. Converter according to claim 4, wherein the five capacitors (C1 to C5) have a precise relative capacitance of 1C, 2C, 4C, 8C and 16C respectively, where C = 0.2pF.

6. Converter according to one of claims 3 to 5, wherein the second group (14) of capacitors contains ten capacitors (C7 to C16).

7. Converter according to claim 6, in which the capacitors (C7 to C16) each have a precise relative capacitance value of 1C, 1C (31/32)C, 2C, 4C, 8C, 16C, 32C, 64C and 128C, where C = 0.2pE.

8. Converter according to one of claims 3 to 7, wherein the scaling capacitor (C6) has a capacitance of 32C, where C = 0.2pF.

9. A converter according to any preceding claim, further comprising circuitry for attenuating the input voltage magnitude by a predetermined value.