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DE69520281T2 - Hochgeschwindigkeit-MOS-Technologie-Leistungsanordnung in integrierter Struktur mit reduziertem Gatewiderstand - Google Patents

Hochgeschwindigkeit-MOS-Technologie-Leistungsanordnung in integrierter Struktur mit reduziertem Gatewiderstand

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DE69520281T2
DE69520281T2 DE69520281T DE69520281T DE69520281T2 DE 69520281 T2 DE69520281 T2 DE 69520281T2 DE 69520281 T DE69520281 T DE 69520281T DE 69520281 T DE69520281 T DE 69520281T DE 69520281 T2 DE69520281 T2 DE 69520281T2
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DE
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elongated
doped semiconductor
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insulated gate
strip
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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Description

  • Die vorliegende Erfindung betrifft eine Hochgeschwindigkeits-MOS-Technologie- Leistungsvorrichtung mit integrierter Struktur mit reduziertem Gate-Widerstand, und insbesondere einen vertikalen doppelt diffundierten Leistungs-MOS (VDMOS) oder einen Bipolartransistor mit isoliertem Gate (IGBT).
  • MOS-Technologie-Leistungsvorrichtungen sind insbesondere geeignet für Anwendungen, bei welchen hohe Ströme bei hohen Spannungen in Zeiten der Größenordnung von einigen Hunderten von Nanosekunden umgeschaltet werden müssen. Es ist daher nötig, MOS-Technologie-Leistungsvorrichtungen zu haben, die hohe Leistungen in äußerst kurzen Zeiten handhaben können.
  • Herkömmliche MOS-Technologie-Leistungsvorrichtungen haben eine zellulare Struktur mit mehreren Millionen Elementarzellen, die in einem Halbleitersubstrat integriert sind, um eine zweidimensionale Anordnung bzw. Matrix zu bilden; jede Elementarzelle stellt einen elementaren VDMOS dar und ist parallel zu allen anderen Zellen geschaltet, um für einen gegebenen Bruchteil zum Gesamtstrom der Leistungsvorrichtung beizutragen.
  • Jede Zeille weist einen polygonalen P-Typ-Körperbereich (quadratisch oder hexagonal) auf, der in einer leicht dotierten N-Typ-Schicht ausgebildet ist; ein polygonaler Source-Bereich ist innerhalb jedes Körperbereichs vorgesehen; der polygonale Source-Bereich definiert einen polygonalen ringförmigen Teil, der zwischen dem externen Rand des Source-Bereichs und dem Rand des Körperbereichs vorgesehen ist; ein solcher polygonaler ringförmiger Teil, der durch eine dünne Oxidschicht (Gate-Oxid) und eine Polysiliziumschicht (Polysilizium-Gate) bedeckt ist, bildet einen Kanalbereich des elementaren VDMOS.
  • Das Polysilizium-Gate und das darunterliegende Gate-Oxid bilden ein Netz über der Oberfläche der leicht dotierten N-Typ-Schicht, da sie im wesentlichen kontinuierliche Schichten mit Öffnungen über dem Zentrum der Elementarzellen sind. Längliche Bereiche ohne Elementarzellen sind im Gate-Oxid und in den Polysiliziumschichten vorgesehen; bei diesen länglichen Bereichen wird die Polysiliziumschicht durch Gate-Metallfinger kontaktiert, die sich von einem Gate-Metallanschlußflecken aus erstrecken. Die übrige Oberfläche des Chips ist durch eine Source-Metallschicht bedeckt, dis die Source-Bereiche aller Elementarzellen kontaktiert.
  • Die zellulare Struktur läßt zu, hohe Kanallängen pro Einheitsgebiet zu erreichen; dies wiederum begrenzt den Spannungsabfall über der Leistungsvorrichtung, wenn sie im "Ein"-Zustand ist (d. h. den sogenannten "Ein-Zustand-Widerstand" RDSOfl): dies ist ein wichtiger Parameter, weil er auf die Leistungsdissipation der Leistungsvorrichtung im eingeschwungenen Zustand direkt bezogen ist.
  • Jedoch wird aufgrund der Tatsache, daß der spezifische elektrische Widerstand von Polysilizium nicht vernachlässigbar ist, ein parasitärer Widerstand durch die Polysiliziumschicht selbst eingeführt, die zwischen dem Gate-Metallanschlußflecken und dem Gate der Zellen in Reihe geschaltet ist; je weiter eine Zelle von einem Gate- Metallfinger weg ist, um so höher ist ihr Gate-Widerstand. Ein solcher Widerstand bildet zusammen mit den Eingangskapazitäten der Zellen und mit anderen parasitären Kapazitäten (z. B. den parasitären Kapazitäten zwischen dem Polysilizium-Gate und dem Substrat in dem Gebiet zwischen den Zellen) eine RC-Schaltung, die die dynamischen Eigenschaften der Leistungsvorrichtung stark beeinflußt bzw. beeinträchtigt.
  • Obwohl die Polysilizium-Gate-Schicht normalerweise dotiert ist, um ihren spezifischen elektrischen Widerstand zu reduzieren, sind die Effekte auf die dynamischen Eigenschaften der Leistungsvorrichtung beschränkt.
  • Weiterhin kann deshalb, weil es zum Maximieren des Chipgebiets, das zur Stromleitung im Ein-Zustand beiträgt (aktives Gebiet) nun gebräuchlich ist, einen Bondierungs-Anschlußflecken für die Source-Leitung direkt über dem aktiven Gebiet des Chips vorzusehen (eine Technik, die als "Bondieren über aktivem Gebiet" bekannt ist), der Bereich des Chips, wo der Bondierungsanschlußflecken ausgebildet ist, nicht durch Gate-Metallfinger durchquert werden, weil sonst ein Kurzschluß zwischen Source und Gate aufgrund der Bondierung der Source-Leitung verursacht werden würde. Das Gebiet des Bondierungs-Anschlußfleckens ist so, daß der reguläre Abstand zwischen benachbarten Gate-Metallfingern nicht berücksichtigt werden kann. Als Folge ist der Teil eines aktiven Gebiets unter dem Source-Bondierungsanschlußflecken der letzte, der durch das Gate-Signal beeinflußt wird, und die elementaren VDMOS in dem Teil des aktiven Gebiets sind daher die letzten, die ein/aus zu schalten sind, wenn die Leistungsvorrichtung ein/aus getrieben wird. Ein Beispiel eines Feldeffekttransistors mit isoliertem Gate, der als Leistungs-Umschaltelement mit sehr fester Spannung und hohem Strom anwendbar ist, ist in der Patentanmeldung EP 671 769 offenbart.
  • Angesichts des beschriebenen Standes der Technik ist es eine Aufgabe der vorliegenden Erfindung, eine neue MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur zu schaffen, die die oben angegebenen Probleme überwindet.
  • Gemäß der vorliegenden Erfindung wird eine solche Aufgabe mittels einer MOS- Technologie-Leistungsvorrichtung mit integrierter Struktur erreicht, die folgendes aufweist: eine Vielzahl von im wesentlichen parallelen ersten länglichen dotierten Halbleiterstreifen eines zweiten Leitfähigkeitstyps, die in einer Halbleiterschicht eines zweiten Leitfähigkeitstyps ausgebildet sind, wobei jeder der länglichen Streifen einen Source-Bereich des ersten Leitfähigkeitstyps, einen ringförmigen dotierten Halbleiterbereich des ersten Leitfähigkeitstyps, der in der Halbleiterschicht ausgebildet ist und die länglichen Streifen umgibt und mit ihnen vereinigt ist, eine Vielzahl von ersten leitenden isolierten Gate-Streifen, von welchen sich jeder über der Halbleiterschicht zwischen zwei jeweils benachbarten länglichen Streifen erstreckt, wobei sich die ersten leitenden isolierten Gate-Streifen von einem leitenden isolierten Gate-Ring erstrecken der die Vielzahl von ersten leitenden isolierten Gate-Streifen umgibt und mit ihnen vereinigt ist, eine Vielzahl von leitenden Gate-Fingern, von welchen sich jeder über einem jeweiligen ersten leitenden isolierten Gate-Streifen erstreckt und mit ihm elektrisch verbunden ist, und eine Vielzahl von Source-Metallfingern, von welchen sich jeder von einem gemeinsamen Source-Bondierungsanschlußflecken über einem jeweiligen länglichen Streifen erstreckt und den länglichen Streifen und den jeweiligen Source-Bereich kontaktiert, so daß die Source-Metallfinger und die leitenden Gate-Finger ineinandergreifen, wobei sich wenigstens ein zweiter leitender isolierter Gate-Streifen orthogonal zu dem ersten leitenden isolierten Gate-Streifen zwischen zwei gegenüberliegenden Seiten des leitenden isolierten Gate-Rings unter dem gemeinsamen Source-Bondierungsanschlußflecken erstreckt, wobei der zweite leitende isolierte Gate-Streifen vom Source-Bondierungsanschlußflecken elektrisch isoliert ist und mit dem ersten leitenden isolierten Gate-Streifen an ihrem einen Ende und mit dem leitenden isolierten Gate-Ring vereinigt ist. Eine Aufgabe der vorliegenden Erfindung wird auch durch ein Verfahren nach Anspruch 20 erreicht.
  • Eine MOS-Technologie-Leistungsvorrichtungsstruktur gemäß der vorliegenden Erfindung hat keine zellulare Struktur mehr; die "Körperbereiche" sind durch die ersten länglichen dotierten Halbleiterstreifen dargestellt, die mit dem ringförmigen dotierten Halbleiterbereich verbunden sind. Jeder erste isolierte Gate-Streifen, der sich von einem isolierten Gate-Ring zwischen benachbarten ersten isolierten Gate-Streifen erstreckt, ist durch einen jeweiligen leitenden Gate-Finger, wie beispielsweise einen Metallfinger oder einen Metall-Silizid-Finger, kontaktiert. Im Bereich des Chips, wo der Source-Bondierungsanschlußflecken vorzusehen ist, erstreckt sich wenigstens ein isolierter Gate-Streifen, der auch mit dem isolierten Gate-Ring verbunden ist, orthogonal zu den ersten isolierten Gate-Streifen unter dem Source- Bondierungsanschlußflecken, und die ersten isolierten Gate-Streifen sind an ihren Enden mit dem zweiten isolierten Gate-Streifen verbunden. Somit wird selbst dann, wenn der spezifische elektrische Widerstand der isolierten Gate-Schicht (Polysilizium) relativ hoch ist, der parasitäre Gate-Widerstand der Leistungsvorrichtung sehr klein, weil das Gate-Signal auf einfache Weise alle Teile des aktiven Gebiets der Vorrichtung erreichen kann (auch im Bereich des aktiven Gebiets, der durch den Source-Bondierungsanschlußflecken bedeckt ist, wird das Gate-Signal mittels des zweiten isolierten Gate-Streifens zugeführt). Die dynamischen Eigenschaften der Leistungsvorrichtung werden somit verbessert.
  • Bei einem bevorzugten Ausführungsbeispiel ist auch eine zweite Vielzahl von länglichen dotierten Halbleiterstreifen des ersten Leitfähigkeitstyps vorgesehen, wobei diese weiteren länglichen Streifen auch mit dem ringförmigen Bereich vereinigt sind; jeder längliche Streifen dieser zweiten Vielzahl ist unter einem jeweiligen ersten isolierten Gate-Streifen angeordnet, so daß die länglichen Streifen der ersten Vielzahl mit den länglichen Streifen der zweiten Vielzahl verschachtelt sind.
  • Die länglichen Streifen der zweiten Vielzahl, die mit dem ringförmigen Bereich vereinigt sind, sind auf demselben elektrischen Potential wie die länglichen Streifen der ersten Vielzahl, d. h. auf dem Source-Potential. Das Vorhandensein eines dotierten Halbleiterstreifens des ersten Leitfähigkeitstyps unter der isolierten Gate-Schicht hat zwei größere Vorteile. Als erstes läßt es eine Verbesserung in bezug auf die dynamischen Eigenschaften der Leistungsvorrichtung zu. Tatsächlich ist dann, wenn der Streifen auf dem Source-Potential ist, die parasitäre Kapazität, die zur isolierten Gate-Schicht gehört, eine Eingangskapazität (d. h. eine Kapazität zwischen Gate und Source, während dann, wenn der Streifen nicht vorhanden wäre, die parasitäre Kapazität zwischen Gate und Drain wäre (dem Halbleitersubstrat). Aufgrund des Miller- Effekts beeinflußt eine Kapazität zwischen Gate und Drain die dynamischen Eigenschaften mehr zum Negativen als eine Eingangskapazität. Als zweites läßt das Vorhandensein der dotierten Halbleiterstreifen unter den isolierten Gate-Streifen zu, die elektrischen Feldlinien in den Bereichen zwischen den länglichen Streifen abzuflachen, wenn die Vorrichtung stark in Rückwärtsrichtung vorgespannt ist (eine hohe Umkehrspannung zwischen Source und Drain angelegt ist). Ein Anhäufen der elektrischen Feldlinien wird somit vermieden, so daß frühe Durchbrüche an den Rändern der dotierten Halbleiterstreifen verhindert werden; dies führt zu einer Erhöhung der Durchbruchspannung der Leistungsvorrichtung.
  • Diese und andere Merkmale der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung eines bestimmten Ausführungsbeispiels klarer gemacht werden, das als nicht beschränkendes Beispiel unter Bezugnahme auf die beigefügten Zeichnungen beschrieben ist, wobei:
  • Fig. 1 eine schematische Draufsicht auf einen MOS-Technologie- Leistungsvorrichtungschip gemäß der vorliegenden Erfindung ist;
  • Fig. 2 eine vergrößerte Ansicht eines Eckenbereichs des Chips der Fig. 1 ist;
  • Fig. 3 eine vergrößerte Ansicht eines Source-Bondierungsanschlußfleckenbereichs des Chips der Fig. 1 ist;
  • Fig. 4 eine Querschnittsansicht entlang der Linie IV-IV der Fig. 2 ist;
  • Fig. 5 eine Querschnittsansicht entlang der Linie V-V der Fig. 2 ist;
  • Fig. 6 eine Querschnittsansicht entlang der Linie VI-VI der Fig. 2 ist;
  • Fig. 7 eine Querschnittsansicht entlang der Linie VII-VII der Fig. 2 ist;
  • Fig. 8 eine Querschnittsansicht entlang der Linie VIII-VIII der Fig. 3 ist;
  • Fig. 9 eine Querschnittsansicht entlang der Linie IX-IX der Fig. 3 ist;
  • Fig. 10 eine schematische Draufsicht auf die MOS-Technologie- Leistungsvorrichtung der vorliegenden Erfindung auf der Ebene der Siliziumoberfläche ist; und
  • Fig. 11 bis 16 Querschnittsansichten entlang der Linie VII-VII der Fig. 2 sind, die einige Schritte eines Verfahrens zum Herstellen einer MOS-Technologie- Leistungsvorrichtung gemäß der vorliegenden Erfindung zeigen.
  • Fig. 1 zeigt schematisch in einer Draufsicht einen Chip 1 einer MOS-Technologie- Leistungsvorrichtung gemäß der vorliegenden Erfindung. Der Chip 1 ist nahe seiner Peripherie mit einem Gate-Metallanschfußflecken 2 versehen; ein Gate-Metallring 3, der entlang der Peripherie des Chips 1 verläuft, ist an seinen Rändern mit dem Gate- Anschlußflecken 2 verbunden. Metall-Gate-Finger 4 kommen in horizontaler Richtung vom Gate-Metallring und erstrecken sich in Richtung zum Zentrum des Chips 1.
  • Beim Zentrum des Chips 1 ist eine Source-Metallplatte 5 vorgesehen; die Source- Metallplatte 5 hat ein zentrales vergrößertes Anschlußfleckengebiet 6; Source- Metallfinger 7 kommen in horizontaler Richtung von der Source-Metallplatte 5 und erstrecken sich in Richtung zur Peripherie des Chips 1; die Source-Metallfinger 7 sind ineinandergreifend mit den Gate-Metallfingern 4. Die Source-Metallplatte 5 ist nahe der Peripherie des Chips 1 eher schmal und wird nach und nach breiter, während sie sich dem Anschlußfleckengebiet 6 nähert. Dies ist so, weil die Source-Platte 5 einen Strom aushalten muß, der nahe der Peripherie des Chips 1 kleiner ist (wo der Strom die Summe einer kleinen Anzahl von Beiträgen von den einzelnen Source- Fingern 7 ist) und der mit Annäherung zum Source-Anschlußfleckengebiet 6 größer wird.
  • Fig. 2 ist eine vergrößerte Draufsicht auf einen Eckenbereich des Chips 1 der Fig. 1, genauer gesagt auf die obere linke Ecke; der Gate-Metallring 3, die Gate-Finger 4 und die Source-Finger 7 sind der Klarheit halber phantommäßig gezeigt. Ein P-Typ- Ring 8 ist sichtbar, der beim gezeigten Ausführungsbeispiel ein mit P+ stark dotierter Ring ist, der konzentrisch zum Gate-Metallring 3 ist; wie es in den Querschnittsansichten der Fig. 4, 5 und 6 gezeigt ist, ist der P-Typ-Ring 8 in einer N-Halbleiterschicht 9 (typischerweise einer leicht dotierten Epitaxialschicht) ausgebildet. Die N- Schicht 9 ist wiederum einem stark dotierten Halbleitersubstrat 10 überlagert; das Substrat 10 kann entweder vom N-Typ sein, und zwar im Fall eines Leistungs- VDMOS, oder vom P-Typ im Fall eines Bipolartransistors mit isoliertem Gate (IGBT). Alle Leitfähigkeitstypen, die oben angegeben sind, beziehen sich auf N-Kanal- Vorrichtungen; für P-Kanal-Vorrichtungen müssen alle Leitfähigkeitstypen vertauscht werden.
  • Ein P-Ring 50 ist um den gesamten P-Typ-Ring 8 vorgesehen (Fig. 2 und 4-6); der P-Ring 50 bildet auf eine an sich bekannte Weise eine Randstruktur für den P-Typ- Ring 8 und breitet den Verarmungsbereich aus, der zum Übergang zwischen dem P- Typ-Ring 8 und der N-Schicht 9 gehört, wodurch die Durchbruchspannung der Leistungsvorrichtung erhöht wird.
  • Wie es in den Fig. 2 und 4 zu sehen ist, geht eine Vielzahl von P-Typ-Streifen 11 in horizontaler Richtung vom P-Typ-Ring 8 ab. Die Streifen 11 bilden sogenannte "Körperbereiche" der Leistungsvorrichtung; wie es besser in Fig. 7 zu sehen ist (welche ein Querschnitt in einer Richtung transversal zu den Streifen 11 ist), weist jeder Streifen 11 einen zentralen P&spplus;-Teil 12 auf (analog zum sogenannten "tiefen Körperbereich" der zellularen Vorrichtungen des bekannten Standes der Technik), und zwei flachere und leichter dotierte Teile 13 an den Seiten des P&spplus;-Teils 12 und vereinigt mit diesem, was Kanalbereiche bildet. Ebenso sind innerhalb jedes Streifens 11 zwei N&spplus;-Source-Streifen 15 vorgesehen; die N&spplus;-Source-Streifen 15 erstrecken sich um wesentlichen für die gesamte Länge des Streifens 11 (siehe Fig. 4).
  • Wie es auch in den Fig. 2 und 5 gezeigt ist, geht auch eine zweite Vielzahl von P- Typ-Streifen 14 (die beim gezeigten Ausführungsbeispiel stark dotierte P+-Streifen sind) in horizontaler Richtung vom P-Typ-Ring 8 ab. Die Streifen 14 der zweiten Vielzahl sind mit den Streifen 11 der ersten Vielzahl verschachtelt, d. h. zwischen zwei Streifen 11 ist immer ein Streifen 14 vorgesehen.
  • Wie es schematisch in Fig. 10 gezeigt ist, erstreckt sich ein weiterer P-Typ-Streifen 100 orthogonal zu den Streifen 11 und den Streifen 14 im wesentlichen im Mittelteil des Chips unter der Source-Platte 5; der P-Typ-Streifen 100 ist an seinen zwei Enden mit dem P-Typ-Ring 8 vereinigt, und die P-Typ-Streifen 11 und 14 sind auch mit dem P-Typ-Streifen 100 an ihren Enden vereinigt, die nicht mit dem P-Typ-Ring 8 vereinigt sind. Somit sind der P-Typ-Ring 8, die P-Typ-Streifen 11 und 14 und der P- Typ-Streifen 100 alle miteinander vereinigt bzw. verbunden. Innerhalb der P-Typ- Körperstreifen 11 erstrecken sich die N&spplus;-Source-Streifen 15 im wesentlichen vom P- Typ-Ring 8 zum P-Typ-Streifen 100.
  • Wie es in den Fig. 2 und 6 gezeigt ist, erstrecken sich N&spplus;-Streifen 24 in horizontaler Richtung zwischen den Streifen 11 und 14. Die Streifen 24 sind voneinander vollständig isoliert, wobei sie an jeder Seite durch P-Typ-Bereiche umgeben sind.
  • Wie es in Fig. 2 gezeigt ist, erstrecken sich Streifen 16 einer leitenden isolierten Gate-Schicht in horizontaler Richtung über die P-Typ-Streifen 14. Die isolierten Gate- Streifen 16 erstrecken sich von einem isolierten Gate-Ring 104, der entlang der Peripherie des Chips verläuft, über den P-Typ-Ringen 8 und 50. Jeder Streifen 16 erstreckt sich teilweise über die leicht dotierten Teile 13 zweier benachbarter Streifen 11. Ein Streifen 101 aus einer leitenden isolierten Gate-Schicht, an welche die Streifen 16 einer leitenden isolierten Gate-Schicht angeschlossen sind, erstreckt sich in vertikaler Richtung vom leitenden isolierten Gate-Ring 104 über den P-Typ- Streifen 100 (Fig. 3 und 9).
  • Wie es in den Fig. 7 und 8 gezeigt ist, weisen die isolierten Gate-Streifen 16 über den P-Typ-Streifen 14 eine Polysilizium-Gate-Schicht 18 auf, die von den darunterliegenden Siliziumbereichen durch eine Oxidschicht 17 isoliert ist. Die Oxidschicht 17 weist dünne Gate-Oxidteile 19 auf, die sich über den leicht dotierten Teilen 13 der Streifen 11 erstrecken, und dickere Teile 20 direkt über den P-Typ-Streifen 14. Die Verwendung einer dickeren Oxidschicht über den P-Typ-Streifen 14 reduziert die parasitäre Kapazität zwischen der Polysilizium-Gate-Schicht 18 und den P-Typ- Streifen 14, d. h. die parasitäre Kapazität zwischen Gate und Source (Eingangskapazität), wodurch die dynamischen Eigenschaften der Vorrichtung verbessert werden. Ebenso ist es unter dem Gesichtspunkt der Herstellungsergiebigkeit vorteilhaft, da es bekannt ist, daß stark dotierte Halbleiterbereiche, wie beispielsweise die P-Typ-Streifen 14, metallische Kontaminierungen fangen, und dann, wenn eine dünne Oxidschicht über solchen stark dotierten Bereichen ausgebildet ist, die Kontaminierungen in die Oxidschicht wandern, was Defekte induziert.
  • Wie es in Fig. 9 gezeigt ist, ist über dem P-Typ-Streifen 100 die Polysiliziumschicht 18 vom darunterliegenden P-Typ-Streifen 100 durch eine dicke Unterschicht 102 isoliert.
  • Eine dielektrische Schicht 21 ist über den isolierten Gate-Streifen 16 und 101 angeordnet; längliche Fenster 22 und 23 sind in der dielektrischen Schicht 21 jeweils über dem Zentrum der Streifen 11 und über dem Zentrum der Streifen 14 vorgesehen.
  • Jeder Source-Metallfinger 7, der über der dielektrischen Schicht 21 angeordnet ist, kontaktiert die N&spplus;-Source-Streifen 15 und den P&spplus;-Teil 12 eines jeweiligen Streifens 11; jeder Gate-Finger 4, der auch über der dielektrischen Schicht 21 angeordnet ist, kontaktiert einen jeweiligen darunterliegenden Streifen 16 einer isolierten Gate- Schicht. Die Gate-Finger 4 können aus Metall hergestellt sein, genau wie die Source- Finger 7, oder sie können aus einem Silizid hergestellt sein.
  • Der P-Ring 50, der den P-Typ-Ring 8 umgibt, ist durch eine dicke Feldoxidschicht 51 bedeckt; die Polysiliziumschicht 18 erstreckt sich über der Feldoxidschicht 26, wo sie durch den Gate-Ring 3 kontaktiert wird.
  • Wie es in Fig. 3 gezeigt ist, die eine vergrößerte Ansicht eines oberen zentralen Teils des Chips der Fig. 1 ist, haben die Fenster 22 in der dielektrischen Schicht 21 alle im wesentlichen dieselbe Länge und erstrecken sich in horizontaler Richtung von der Peripherie des Chips zum P-Typ-Streifen 100. Beim Zentrum des Chips 1, wo die Source-Metallplatte 5 breiter ist, können der P&spplus;-Teil 12 und die N&spplus;-Source-Streifen 15 jedes Streifens 11 durch die Source-Metallplatte 5 kontaktiert sein. Die Fenster 23 sind nahe der Source-Platte 5 unterbrochen, um zu verhindern, daß die Source- Platte 5 in Kontakt mit der isolierten Gate-Schicht 16 gelangt (Fig. 8); die Länge der Fenster 23 wird von den oberen und unteren Seiten des Chips 1 in Richtung zu seinem Zentrum gehend kürzer, wo die Source-Metallplatte 5 breiter ist.
  • Der gesamte Chip ist durch eine passivierende Schicht 26 bedeckt, wobei Fenster über dem Gate-Metallanschlußflecken 2 und dem Anschlußfleckengebiet 6 der Source-Metallplatte 5 geöffnet sind.
  • Dank des Vorhandenseins des Streifens 101 der isolierten Gate-Schicht unter der Source-Metallplatte 5 ist der Gate-Widerstand der MOS-Leistungsvorrichtung reduziert. Wenn der Streifen 101 einer isolierten Gate-Schicht nicht vorhanden wäre, würden die Teile der Körperstreifen 11 nahe dem Zentrum des Chips, insbesondere diejenigen unter der Source-Metallplatte 5, wo die isolierten Gate-Streifen 16 nicht durch die Gate-Metallfinger 4 kontaktiert werden, einen höheren Gate-Widerstand als die Teile der Körperstreifen 11 nahe der Peripherie des Chips erfahren; anders ausgedrückt würden die Teile der Körperstreifen 11 unter der Source-Metallplatte 5 eine höhere Eingangsimpedanz als die Teile der Körperstreifen 11 nahe der Peripherie des Chips erfahren. Das Vorhandensein des zentralen Streifens 101 einer isolierten Gate-Schicht reduziert dieses Problem stark, weil die Teile der Körperstreifen 11 unter der Source-Metallplatte 5 auf einfache Weise durch das Gate-Signal erreicht werden können.
  • Das Vorhandensein der P-Typ-Streifen 14 und 100 unter der isolierten Gate-Schicht 16 zwischen benachbarten Körperstreifen 11 und unter dem isolierten Gate-Streifen 101 läßt eine Verbesserung in bezug auf die dynamischen Eigenschaften der Leistungsvorrichtung zu: tatsächlich ist dann, wenn die P-Typ-Streifen 14 und 100 auf dem Source-Potential sind (weil sie mit dem P-Typ-Ring 8 verbunden sind), die zur isolierten Gate-Schicht 16 und 101 gehörende parasitäre Kapazität eine Eingangskapazität, d. h. eine Kapazität zwischen Gate und Source, während dann, wenn die Streifen nicht vorhanden wären, die zur isolierten Gate-Schicht gehörende parasitäre Kapazität eine Kapazität zwischen dem Polysilizium-Gate 18 und der N-Schicht 9 sein würde, d. h. eine Gate-Drain-Kapazität. Aufgrund des Miller-Effekts beeinflußt eine Gate-Drain-Kapazität die dynamischen Eigenschaften negativer als eine Eingangskapazität.
  • Die P-Typ-Streifen 14 zwischen benachbarten Körperstreifen 11 lassen zu, die elektrischen Feldlinien in den Bereichen der N-Schicht 9 zwischen den Streifen 11 abzuflachen, 'wenn die Vorrichtung stark in Rückwärtsrichtung vorgespannt ist (eine hohe Umkehrspannung zwischen Source und Drain angelegt ist). Ein Anhäufen der elektrischen Feldlinien wird somit vermieden, so daß frühe Durchbrüche an den Rändern der dotierten Halbleiterstreifen verhindert werden; dies führt zu einer Erhöhung der Durchbruchspannung. Experimentelle Tests haben bewiesen, daß Durchbruchspannungen von bis zu 40 V erreichbar sind.
  • Das Vorhandensein der N&spplus;-Streifen 24 zwischen den P-Typ-Streifen 11 und 14 läßt eine Reduzierung in bezug auf den "Ein-Widerstand" Ron der Leistungsvorrichtung zu.
  • Ein Herstellungsverfahren für eine MOS-Technologie-Leistungsvorrichtung gemäß der vorliegenden Erfindung beginnt mit einem stark dotierten Halbleitersubstrat 10. Eine leicht dotierte Schicht 9 wird über dem Substrat 10 epitaxial aufgewachsen; die leicht dotierte Schicht 9 ist vom N-Typ für eine N-Kanalvorrichtung und vom P-Typ für eine F-Kanalvorrichtung.
  • Eine decke Feldoxidschicht 30 wird über der N--Schicht 9 ausgebildet (Fig. 11). Die Feldoxidschicht 30 wird dann selektiv entfernt, um darin Fenster 31 für die Implantierung eines P-Typ-Dotierungsmittels zu öffnen, um den P-Typ-Ring 8, die stark dotierten PtTeile 12 der Körperstreifen 11, die P-Typ-Streifen 14 und den P-Typ-Streifen 100 zu bilden. Die Implantierungsdosis liegt im Bereich zwischen 10¹&sup5;-10¹&sup6; Atome/cm² (Fig. 12). Nach dieser Implantierung wird die Feldoxidschicht 30 wieder selektiv entfernt, und ein P-Typ-Dotierungsmittel wird in einer Dosis von etwa 1012 Atome/cm² implantiert, um den P-Ring 50 zu bilden.
  • Bei einem anderen Ausführungsbeispiel des Herstellungsverfahrens werden der P- Typ-Ring 8, die P-Typ-Streifen 14 und der P-Typ-Streifen 100 mittels derselben Implantierung ausgebildet, die zum Bilden des P-Rings 50 verwendet wird. Bei diesem Ausführungsbeispiel sind der P-Typ-Ring 8, die P-Typ-Streifen 14 und der P-Typ- Streifen 100 leicht dotierte P-Bereiche anstelle von stark dotierten P+-Typ-Bereichen. Dann wird ein thermischer Diffusionsprozeß unter Aussetzen des Chips einer Temperatur von etwa 1100-1200ºC für dreiundzwanzig Stunden durchgeführt, um das implantierte Dotierungsmittel diffundieren zu lassen. Darauffolgend wird der Chip einer Temperatur von etwa 1000ºC für sechsundfünfzig Stunden ausgesetzt. Eine Oxidschicht 32 mit einer Dicke von etwa 13000 Angström wächst über der gesamten Oberfläche des Chips 1 auf (Fig. 13).
  • Die Oxidschichten 32 und 30 werden dann vollständig entfernt, außer denjenigen nahe den Rändern des Chips (über dem P-Ring 50, siehe Fig. 4-6) und über den P- Typ-Streifen 14 und 100: auf diese Weise wird über den P-Typ-Streifen 14 und über dem P-Typ-Streifen 100 eine Oxidschicht mit einer Dicke von 13000 Angström gelassen.
  • Ein N-Typ-Dotierungsmittel wird implantiert, um die N&spplus;-Streifen 24 zu bilden; die Implantierungsdosis in der Größenordnung von 10¹² Atome/cm² ist ausreichend niedrig, um den Leitfähigkeitstyp der bereits gebildeten Bereiche 12 und 14 nicht umzukehren. Nach der Implantierung wird eine Aushärtungsbehandlung durchgeführt (Fig. 14).
  • Dann wird eine dünne Gate-Oxidschicht 17 über der Oberfläche des Chips ausgebildet; die Oxidschicht 17 hat eine typische Dicke von etwa 1000 Angström.
  • Eine Polysiliziumschicht 18 wird über der Gate-Oxidschicht 17 abgelagert (Fig. 15).
  • Die Polysiliziumschicht 18 und die Oxidschicht 17 werden dann über den Streifen 12 selektiv entfernt, um die isolierten Gate-Streifen 16 und den isolierten Gate-Streifen 101 über dem P-Typ-Streifen 100 zu definieren.
  • Dann wird ein P-Typ-Dotierungsmittel in einer Dosis von etwa 10¹³ Atome/em² implantiert und wird dann veranlaßt, mittels eines thermischen Prozesses bei einer Temperatur von etwa 1100ºC für siebenundsechzig Stunden zu diffundieren, um die leicht dotierten Teile 13 der Streifen 11 an den Seiten der P&spplus;-Teile 12 zu bilden (Fig. 16).
  • Dann wird ein N-Typ-Dotierungsmittel in den Streifen 11 selektiv implantiert, um die N&spplus;-Source-Streifen 15 zu bilden; die N-Typ-Dotierungsmitteldosis ist in der Größenordnung von 10¹&sup5; Atome/cm². Ein kurzer thermischer Diffusionsprozeß läßt zu, daß die Diffusion des N-Typ-Dotierungsmittels die Source-Streifen 15 bildet.
  • Dann wird eine dielektrische Schicht 21 über dem gesamten Chip abgelagert, und dann wird sie selektiv entfernt, um die Kontaktfenster 22 und 23 zu öffnen.
  • Eine Metallschicht wird über der dielektrischen Schicht 21 abgelagert, und sie wird selektiv entfernt, um den Gate-Anschlußflecken 2, den Gate-Ring 3, die Gate-Finger 4, die Source-Platte 5 und die Source-Finger 7 zu definieren.
  • Es wird von Fachleuten auf dem Gebiet erkannt werden, daß die vorliegende Erfindung nicht nur auf diskrete Leistungsvorrichtungen angewendet werden kann, wie diejenigen, die zuvor beschrieben sind, sondern auch auf MOS-Technologie- Leistuncfsvorrichtungen, die in integrierten Schaltungen einer vertikalen intelligenten Leistung ("VIP") und integrierten Schaltungen von BCD integriert sind.

Claims (24)

1. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur, die folgendes aufweist: eine Vielzahl von im wesentlichen parallelen ersten länglichen dotierten Halbleiterstreifen (11) eines zweiten Leitfähigkeitstyps, die in einer Halbleiterschicht (9) eines zweiten Leitfähigkeitstyps ausgebildet sind, wobei jeder der länglichen Streifen (11) einen Source-Bereich (15) des ersten Leitfähigkeitstyps, einen ringförmigen dotierten Halbleiterbereich (8) des ersten Leitfähigkeitstyps, der in der Halbleiterschicht (9) ausgebildet ist und die länglichen Streifen (11) umgibt und mit ihnen vereinigt ist, eine Vielzahl von ersten leitenden isolierten Gate-Streifen (16), von welchen sich jeder über der Halbleiterschicht (9) zwischen zwei jeweils benachbarten länglichen Streifen (11) erstreckt, wobei sich die ersten leitenden isolierten Gate-Streifen (16) von einem leitenden isolierten Gate-Ring (104) erstrecken, der die Vielzahl von ersten leitenden isolierten Gate-Streifen (16) umgibt und mit ihnen vereinigt ist, eine Vielzahl von leitenden Gate-Fingern (4), von welchen sich jeder über einem jeweiligen ersten leitenden isolierten Gate-Streifen (16) erstreckt und mit ihm elektrisch verbunden ist, und eine Vielzahl von Source-Metallfingern (7), von welchen sich jeder von einem gemeinsamen Source- Bondierungsanschfußflecken (5) über einem jeweiligen länglichen Streifen (11) erstreckt und den länglichen Streifen (11) und den jeweiligen Source-Bereich (15) kontaktiert, so daß die Source-Metallfinger (7) und die leitenden Gate- Finger (4) ineinandergreifen, wobei sich wenigstens ein zweiter leitender isolierter Gate-Streifen (101) orthogonal zu den ersten leitenden isolierten Gate- Streifen (16) zwischen zwei gegenüberliegenden Seiten des leitenden isolierten Gate-Rings (104) unter dem gemeinsamen Source- Bondierungsanschlußflecken (5) erstreckt, wobei der zweite leitende isolierte Gate-Streifen (101) vom Source-Bondierungsanschlußflecken (5) elektrisch isoliert ist und mit den ersten leitenden isolierten Gate-Streifen (16) an ihrem einen Ende und mit dem leitenden isolierten Gate-Ring (104) vereinigt ist.
2. MOS-Technologie-Leistungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der wenigstens eine zweite leitende isolierte Gate-Streifen (101) über einem jeweiligen zweiten länglichen dotierten Halbleiterstreifen (100) des ersten Leitfähigkeitstyps isoliert angeordnet ist, der sich orthogonal zu den ersten länglichen dotierten Halbleiterstreifen (11) erstreckt und an seinen Enden mit dem ringförmigen dotierten Halbleiterbereich (8) vereinigt ist.
3. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 2, dadurch gekennzeichnet, daß die leitenden Gate-Finger (4) mit einem leitenden Gate-Ring (3) verbunden sind, der die leitenden Gate-Finger (4) umgibt und den isolierten Gate-Ring (104) kontaktiert, wobei der leitende Gate-Ring (3) wiederum mit einem Gate-Anschlußflecken (2) verbunden ist.
4. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 3, dadurch gekennzeichnet, daß sie eine Vielzahl von dritten länglichen dotierten Halbleiterstreifen (14) des ersten Leitfähigkeitstyps aufweist, die an ihren Enden mit dem ringförmigen dotierten Halbleiterbereich (8) und mit dem zweiten länglichen dotierten Halbleiterstreifen (100) vereinigt sind, wobei jeder dritte längliche dotierte Halbleiterstreifen (14) unter einem jeweiligen ersten isolierten Gate-Streifen (16) angeordnet ist, so daß die ersten länglichen dotierten Halbleiterstreifen (11) durch die zweiten länglichen dotierten Halbleiterstreifen (14) eingeschlossen sind.
5. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 4, dadurch gekennzeichnet, daß sie stark dotierte Halbleiterstreifen (24) des zweiten Leitfähigkeitstyps zwischen den ersten und zweiten länglichen dotierten Halbleiterstreifen (11, 14) aufweist.
6. MOS-Technologie-Leistungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der wenigstens eine zweite isolierte Gate-Streifen (101) vom jeweils darunterliegenden zweiten länglichen dotierten Halbleiterstreifen (100) mittels einer Oxidschicht (102) isoliert ist.
7. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 6, dadurch gekennzeichnet, daß die ersten isolierten Gate-Streifen (16) von der darunterliegenden Halbleiterschicht (9) mittels einer Oxidschicht (17) isoliert sind.
8. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 7, dadurch gekennzeichnet, daß die Oxidschicht (17) dicke Feldoxidbereiche (20) über der Halbleiterschicht (9) zwischen den länglichen Streifen (11) der ersten Vielzahl aufweist, und dünne Gate-Oxidbereiche (19), die sich teilweise über den ersten länglichen Streifen (11) erstrecken.
9. MOS-Technologie-Leistungsvorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Oxidschicht (102), die den wenigstens einen zweiten isolierten Gate-Streifen (101) vom jeweils darunterliegenden dotierten Halbleiterstreifen (100) isoliert, ein Feldoxid ist.
10. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Source-Bereich (15) zwei lateral versetzte längliche Source-Bereiche (15) aufweist.
11. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß jeder erste längliche dotierte Halbleiterstreifen (11) einen stark dotierten länglichen zentralen Teil (12) und zwei laterale leicht dotierte längliche laterale Teile (13) aufweist.
12. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die dritten länglichen dotierten Halbleiterstreifen (14), der zweite längliche dotierte Halbleiterstreifen (100) und der ringförmige dotierte Halbleiterbereich (8) stark dotiert sind.
13. MOS-Technologie-Leistungsvorrichtung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die dritten länglichen dotierten Halbleiterstreifen (14), der zweite längliche dotierte Halbleiterstreifen (100) und der ringförmige dotierte Halbleiterbereich (8) leicht dotiert sind.
14. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterschicht (9) leicht dotiert ist.
15. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleiterschicht (9) über einem stark dotierten Halbleitersubstrat (10) liegt.
16. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitersubstrat (10) vom zweiten Leitfähigkeitstyp ist.
17. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitersubstrat (10) vom ersten Leitfähigkeitstyp ist.
18. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der erste und der zweite Leitfähigkeitstyp jeweils der P- und der N-Typ sind.
19. MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur nach einem der Ansprüche 1-17, dadurch gekennzeichnet, daß der erste und der zweite Leitfähigkeitstyp jeweils der N- und der P-Typ sind.
20. Verfahren zum Herstellen einer MOS-Technologie-Leistungsvorrichtung mit integrierter Struktur, das folgende Schritte aufweist: Ausbilden einer Vielzahl von im wesentlichen parallelen ersten länglichen dotierten Halbleiterstreifen (11) eines ersten Leitfähigkeitstyps und eines ringförmigen dotierten Halbleiterbereichs (8) · des ersten Leitfähigkeitstyps in einer leicht dotierten Halbleiterschicht (9) eines zweiten Leitfähigkeitstyps, wobei der ringförmige dotierte Halbleiterbereich (8) die ersten länglichen dotierten Halbleiterstreifen (11) umgibt und mit ihnen vereinigt ist, Ausbilden von Source-Bereichen (15) des zweiten Leitfähigkeitstyps in den länglichen Streifen (11), Ausbilden eines leitenden isolierten Gate-Rings (104) über der Halbleiterschicht (9), Ausbilden einer Vielzahl von ersten leitenden isolierten Gate-Streifen (16), die sich zwischen den ersten länglichen dotierten Halbleiterstreifen (11) erstrecken und diese teilweise überlagern und durch den isolierten Gate-Ring (104) umgeben sind, Ausbilden von wenigstens einem zweiten isolierten Gate-Streifen (101), der sich orthogonal zu den ersten isolierten Gate-Streifen (16) zwischen zwei gegenüberliegenden Seiten des isolierten Gate-Rings (104) erstreckt und mit dem isolierten Gate-Ring (104) vereinigt ist, wobei die ersten isolierten Gate- Streifen (16) an ihren Enden mit dem isolierten Gate-Ring (104) und mit dem zweiten isolierten Gate-Streifen (101) vereinigt sind, Ausbilden von leitenden Gate-Fingern (4), von welchen sich jeder über einem jeweiligen ersten isolierten Gate-Streifen (16) erstreckt und diesen kontaktiert, Ausbilden einer Source- Metallplatte (5), die sich über dem zweiten isolierten Gate-Streifen (101) erstreckt und von diesem elektrisch isoliert ist, und Ausbilden von Source- Metallfingern (7), die sich von der Source-Metallplatte erstrecken, wobei sich jeder Source-Metallfinger (7) über einem jeweiligen ersten länglichen dotierten Halbleiterstreifen (11) und dem darin ausgebildeten Source-Bereich (15) erstreckt und diese kontaktiert.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß es weiterhin vorgesehen ist zum Ausbilden, unter dem wenigstens einen zweiten isolierten Gate-Streifen (101), eines jeweiligen zweiten länglichen dotierten Halbleiterstreifens (100) des ersten Leitfähigkeitstyps, der an seinen Enden mit dem ringförmigen dotierten Halbleiterbereich (8) vereinigt ist.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß es weiterhin vorgesehen ist zum Ausbilden einer Vielzahl von dritten länglichen dotierten Halbleiterstreifen (14), die durch den ringförmigen Bereich (8) umgeben sind und mit diesem vereinigt sind, wobei jeder von den ersten länglichen dotierten Halbleiterstreifen (11) eingeschlossen ist.
23. Verfahren nach Anspruch 22, gekennzeichnet durch Ausbilden von stark dotierten Halbleiterstreifen (24) des zweiten Leitfähigkeitstyps zwischen den ersten und zweiten länglichen dotierten Halbleiterstreifen (11, 14).
24. Verfahren nach Anspruch 23, gekennzeichnet durch folgende Schritte:
a) selektives Implantieren und Diffundieren eines Dotierungsmittels des ersten Leitfähigkeitstyps in die leicht dotierte Halbleiterschicht (9), um die ersten und dritten länglichen dotierten Halbleiterstreifen (11, 14), den ringförmigen dotierten Halbleiterbereich (8) und den zweiten länglichen dotierten Halbleiterstreifen (100) auszubilden
b) Implantieren eines Dotierungsmittels des zweiten Leitfähigkeitstyps, um die stark dotierten Streifen (24) des zweiten Leitfähigkeitstyps auszubilden, wobei das zweite Dotierungsmittel in einer Dosis implantiert wird, die geeignet ist, den Leitfähigkeitstyp der ersten und dritten länglichen dotierten Halbleiterstreifen (11, 14), des ringförmigen Bereichs (8) und des zweiten länglichen dotierten Halbleiterstreifens (100) nicht zu invertieren;
c) Ausbilden einer dünnen Gate-Oxidschicht (17);
d) Ausbilden einer Polysiliziumschicht (18) über der Gate-Oxidschicht (17);
e) selektives Entfernen der Polysiliziumschicht (18) und der Gate-Oxidschicht (17), um den isolierten Gate-Ring (104), die ersten isolierten Gate-Streifen (16) und den wenigstens einen zweiten isolierten Gate-Streifen (101) zu definieren;
f) Implantieren einer niedrigen Dosis eines Dotierungsmittels des ersten Leitfähigkeitstyps, um leicht dotierte längliche Kanalteile (13) an den Seiten der ersten länglichen dotierten Halbleiterstreifen (11) auszubilden;
g) selektives Implantieren einer starken Dosis eines Dotierungsmittels des zweiten Leitfähigkeitstyps, um die Source-Bereiche (15) auszubilden;
h) Ausbilden einer dielektrischen Schicht (21);
i) selektives Entfernen der dielektrischen Schicht (21), um längliche Kontaktfenster (22, 23) jeweils über den ersten länglichen dotierten Halbleiterstreifen (11) und über den ersten isolierten Gate-Streifen (16) zu öffnen;
l) Ausbilden einer Metallschicht über der dielektrischen Schicht (21);
m) selektives Entfernen der Metallschicht, um die Source-Metallplatte (5), die Source-Metallfinger (7) und die leitenden Gate-Finger (4) auszubilden.
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