DE69225994T2 - Schnelle Durchgangsgatte-, Verriegelungs- und Flip-Flop-Schaltungen - Google Patents

Description

• Die Erfindung betrifft neue Durchlaßtor-Halte- und Flip- Flop-Schaltungen, die zum Vermindern der Signalfortpflanzungsverzögerung von einem Taktsignal zu einem Ausgabesignal ausgestaltet sind. Die Erfindung kann beispielsweise in Haltepuffern verwendet werden, die parallel geschaltet sind, wie oktale Flip-Flops und Halteschaltungen, die zum Sammeln asynchroner Eingabedatensignale und zum Takten synchronisierter Ausgabedatensignale verwendet werden. Sie ist insbesondere für Flip-Flops und Haltepuffer geeignet, die Ausgabepuffer mit großer "Geometrie" treiben und zum Treiben relativ großer Ausgabelastkapazitäten. Die Erfindung ist für integrierte BICMOS-Schaltungen-Herstellungsverfahren anwendbar und verbindet eine MOS-Eingabelogikschaltung mit einer bipolaren Ausgabeschaltung zum Laden und Entladen der Ausgabelastkapazität mit vergrößerten Quellen- und Senken-Ausgabetreiberstrukturen.
• Es ist eine Aufgabe der Erfindung, neue Durchlaßtor-Halte- und Flip-Flop-Schaltungen anzugeben und im allgemeinen Haltepufferschaltungen mit verminderter Datensignalfortpflanzungszeit Tp CLK/Vout aus Taktsignalen zu Endausgabedatensignalen mit vergrößerter Schaltübergangsgeschwindigkeit am Endausgang.
• Eine weitere Aufgabe der Erfindung ist es, vergrößerte Senken- und Quellen-Ausgabetreiberströme an Ausgänge von Durchlaßtoren, Halteschaltungen und Flip-Flops zu schaffen, um die Ladungs- und Entladungszeit für Ausgabelastkapazitäten zu reduzieren und die Geschwindigkeit von Schaltübergängen am Ausgang zu reduzieren.
• Eine weitere Aufgabe der Erfindung liegt in der Schaffung von BICMOS-Durchlaßtorschaltungen, die sowohl die Vorteile der MOS- als auch der Bipolartechnologie umsetzen, zum Erhöhen von Ausgabetreiberströmen während IC-Komponentenflächen kleiner oder gleich denen gehalten werden, die für alle bekannten MOS-Durchlaßtore erforderlich sind.
• Um diese Ergebnisse zu vereinfachen, basiert die Erfindung auf einer Durchlaßtorschaltung mit einer Bipolarausgabeschaltung mit einem bipolaren Pull-up-Transistorelement und einem bipolaren Pull-Down-Transistorelement, die mit dem Durchlaßtorausgang verbunden sind, zum vorübergehenden Laden und Entladen einer Lastkapazität am Durchlaßtorausgang. Ein Vorteil der bipolaren Ausgabeschaltung besteht darin, daß sie einen erhöhten Senken- und Quellen-Ausgabetreiberstrom während Schaltübergängen am Durchlaßtorausgang in Abhängigkeit von Datensignalen am Durchlaßtoreingang in dem Transparentbetriebsmodus ermöglicht. Zusätzlich liefert das bipolare Pull-Down-Transistorelement eine β-Verstärkung des Senkenstroms für den HL-Übergang am Ausgang.
• Erfindungsgemäß ist eine Durchlaßtorschaltung mit einem Durchlaßtoreingang zum Empfang von Datensignalen, einem Transparentbetriebsmodus zum Durchlassen von Datensignalen, einem Sperrbetriebsmodus zum Blockieren von Datensignalen und einem Durchlaßtorausgang zum Übermitteln von Datensignalen in dem Transparentbetriebsmodus gekennzeichnet durch: eine Bipolarschaltung mit einem bipolaren Pull-up- Transistorelement und einem Pull-down-Transistorelement, die mit dem Durchlaßtorausgang verbunden sind, zum vorübergehenden Laden und Entladen einer Lastkapazität an dem Durchlaßtorausgang mit Senken- und Quellen-Ausgabetreiberströmen während Schaltübergängen an dem Durchlaßtorausgang in Abhängigkeit von Datensignalen am Durchlaßtoreingang im Transparentbetriebsmodus und eine MOS-Eingabelogikschaltung, die mit dem Durchlaßtoreingang verbunden ist, und Taktsignaleingänge aufweist, die zum Umsetzen des Transparent- und des Sperrbetriebsmodus in Abhängigkeit von ausgewählten Taktsignalen geschaltet sind, wobei die MOS-Eingabelogikschaltung mit der Bipolar-Ausgabeschaltung verbunden ist und zum Steuern der Leitungszustände der bipolaren Ausgabeschaltung aufgebaut ist zum Einschalten des bipolaren Pull-up- oder des Pull-Down-Transistorelements während der jeweiligen Schaltübergänge an dem Durchlaßtorausgang im Transparentbetriebsmodus und zum Ausschalten des bipolaren Pull-up- oder Pull-down-Transistorelements anschließend an den Schaltübergang am Durchlaßtorausgang und während des Blockierbetriebsmodus der Durchlaßtorschaltung.
• Gemäß einem weiteren Aspekt schafft die Erfindung eine Flip-Flop-Schaltung mit einer ersten Halteschaltung mit einem ersten Eingang zum Empfang von Datensignalen und einem ersten Ausgang, wobei die erste Halteschaltung ein erstes MOS-Durchlaßtor aufweist, das mit dem ersten Eingang verbunden ist, zum Durchlassen der Datensignale in einem Durchlaßmodus und zum Sperren der Datensignale in einem Sperrmodus, und eine erste Rückhaltung, die mit dem ersten Ausgang verbunden ist, zum Halten eines Datensignals am ersten Ausgang, und eine zweite Halteschaltung mit einem zweiten Eingang, der mit dem ersten Ausgang verbunden ist und einen zweiten Ausgang liefert, dadurch gekennzeichnet, daß die zweite Halteschaltung ein Durchlaßtor wie oben gekennzeichnet aufweist, das mit dem zweiten Eingang verbunden ist zum Durchlassen der Datensignale in einem Durchlaßmodus und zum Sperren der Datensignale in einem Sperrmodus, und eine zweite MOS-Rückhaltung aufweist, die mit dem zweiten Ausgang verbunden ist, zum Halten eines Datensignals am zweiten Ausgang und zum Unterstützen des Hochziehens des zweiten Ausgangs im wesentlichen auf eine Hochpotentialpegelleistungsschiene.
• Gemäß dieser alternativen Ausführungsform des BICMOS-Durchlaßtors ist eine MOS-Durchlaßtorschaltung parallel zu der BICMOS-Durchlaßschaltung zwischen Eingangs- und Ausgangs- Rückhalteschaltungen geschaltet. Das BICMOS-Durchlaßtor funktioniert somit als vorübergehender Durchlaßtorvergrößerer für die konventionelle MOS-Durchlaßtorschaltung während Schaltübergängen an dem kombinierten Ausgang. Die BICMOS- Durchlaßtorschaltung liefert einen vorübergehenden Anstieg des Quellen- und Senken-Ausgangsbasistreiberstroms mit einer β-Verstärkung des Senkenstroms während Schaltübergängen am Ausgang.
• Die BICMOS-Durchlaßtorschaltung ist auch in Flip-Flop- Schaltungen umgesetzt, beispielsweise aus ersten und zweiten Halteschaltungen, die in Reihe geschaltet sind. Die BICMOS-Durchlaßtorschaltung schafft das Durchlaßtor in der zweiten Halteschaltung der Flip-Flop-Schaltung. Alternativ kann die BICMOS-Durchlaßtorschaltung verwendet werden, um den Betrieb eines konventionellen MOS-Durchlaßtors in der zweiten Halteschaltung des Flip-Flops zu vergrößern, das den Endausgang treibt.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein vereinfachtes schematisches Schaltungsdiagramm eines D-Flip-Flops, das als Haltepufferschaltung zum Beispiel in oktalen Flip-Flops und Halteschaltungen verwendet wird.
• Fig. 2 ist ein vereinfachtes schematisches Schaltungsdiagramm der Taktpufferschaltung zur Verwendung mit den Schaltungen der Fig. 1, 3 und 6.
• Fig. 3 ist ein detailliertes schematisches Schaltungdiagramm einer BICMOS-Flip-Flop-Schaltung gemäß der Erfindung mit einer BICMOS-Durchlaßtorschaltung als Ersatz für eine konventionelle MOS-Durchlaßtorschaltung in der zweiten Halteschaltung der Flip-Flop-Schaltung.
• Fig. 4 ist ein Graph zum Vergleich der Fortleitungsverzögerung Tp CLK/Vout während des Tief-zu-Hoch-Schaltübergangs (HL) am Endausgang der Schaltung in Fig. 1 und 3.
• Fig. 5 ist ein Graph zum Vergleich der Signalfortleitungsverzögerung Tp CLK/Vout während des Hoch-zu-Tief-Schaltübergangs (HL) am Endausgang der Schaltungen der Fig. 1 und 3.
• Fig. 6 ist ein detailliertes schematisches Schaltungsdiagramm einer alternativen BICMOS-Flip-Flop-Schaltung gemäß der Erfindung, wobei die BICMOS-Durchlaßschaltung als ein Vergrößerer für die konventionelle MOS-Durchlaßtorschaltung in der zweiten Halteschaltung des Flip-Flops eingesetzt ist.
• Ein Beispiel einer bekannten D-Flip-Flop-Schaltung, die durch erste und zweite Halteschaltungen gebildet ist, ist in Fig. 1 dargestellt. Die erste Halteschaltung wird durch ein erstes MOS-Durchlaßtor PSGT1 mit einem ersten Eingang Vin zum Empfang von Datensignalen gebildet, einem ersten Ausgang N1 zum Übermitteln von Datensignalen in dem Transparentbetriebsmodus und einer ersten MOS-Rückhalteschaltung LTBK1 zum Halten eines Datensignals am nichtinvertierenden ersten Ausgangsknoten n1. Ein invertierender Ausgang von LTBK1 ist am Knoten n1 vorgesehen. Die zweite Halteschal tung wird durch eine zweite MOS-Durchlaßtorschaltung PSGT2 geschaffen mit einem ersten Eingang, der mit dem invertierenden Ausgang n2 der ersten Rückhalteschaltung LTBK1 verbunden ist und mit einem zweiten und Endausgang (Vout), der die Lastkapazität CL, die mit dem Endausgang verbunden ist, lädt und entlädt. Eine zweite MOS-Rückhalteschaltung LTBK2 ist mit dem zweiten Ausgang Vout zum Halten eines Datensignals am Endausgang verbunden.
• Wenn ein Taktsignal auf hohem Potentialpegel ist, ist das Taktsignal CP auf niedrigem Potentialpegel. Das Durchlaßtor NMOS-Transistorelement QN1 und das PMOS-Transistorelement QP1 sind beide leitend, und das erste Durchlaßtor PSGT1 ist im Transparentbetriebsmodus. Ein Datensignal, das am ersten Eingang Vin eingegeben wird, erscheint deshalb am ersten Ausgang n1 und wird durch die Rückhalteschaltung LTDK1, die durch die C-MOS-Inverterstufen INV2, INV1 gebildet ist, gehalten. Ein invertiertes Datensignal wird durch die erste Rückhalteschaltung LTBK1 am Knoten n2 gehalten, der den Eingang für das zweite Durchlaßtor PSGT2 bildet.
• Mit den Taktsignalen auf hoch und CP auf niedrig sind das N-MOS-Durchlaßtortransistorelement QN2 und das P-MOS- Transistorelement QP2 nichtleitend, und die zweite Durchlaßtorschaltung PSGT2 ist im Sperrmodus. Wenn die Taktsignale auf tief und CP hoch schalten, wird die zweite Durchlaßtorschaltung PSGT2 transparent und überträgt das invertierte Datensignal vom Knoten n2 zum zweiten Ausgang Vout, wo es durch die zweite Rückhalteschaltung LTBK2 gehalten wird. Die MOS-Inverterstufen INV3, INV4 von LTBK2 sind geschaltet, um ein nichtinvertierendes Halten der Datensignale an Vout zu bewirken. Das Endausgabedatensignal bei Vout wird somit mit Bezug auf das entsprechende Eingabedatensignal am ersten Eingang Vin invertiert.
• Die Taktsignale und CP werden vom originären Taktsignal CLK durch den Taktpuffer abgeleitet, der in Fig. 2 dargestellt ist. Die Geschwindigkeit des Flip-Flops oder der Haltepufferschaltung ist die Standardsignalleitungsverzögerungszeit, gemessen vom Auftreten des originären Taktsignals CLK bis zum Auftreten des Ausgabedatensignals mit hohem oder tiefem Potentialpegel am Endausgang Vout. Ein Nachteil der Flip-Flop-Schaltung der Fig. 1 besteht darin, daß die Signalleitungsverzögerungszeit Tp CLK/Vout gemäß dem Standard abhängig von einer RC-Zeitkonstanten ist und dadurch verzögert wird. Die Kapazität der RC-Zeitkonstanten ist die Kapazität, die mit dem CMOS-Invertertor INV4 der Ausgaberückhalteschaltung LTBK2 und der Lastkapazität CL verbunden ist. Die Lastkapazität CL ist beispielsweise mit der nächsten Stufe verbunden, die mit dem Endausgang Vout verbunden ist. Der Widerstand in der RC-Zeitkonstanten ist umgekehrt proportional zur Größe und somit zur Stromträgerkapazität der zweiten Durchlaßtortransistorelemente QN2, QP2 und des Treibertransistorelements des CMOS-Invertertors INV2.
• Wenn die Layoutfläche der IC-Geometrie kein Gesichtspunkt ist, können die Größe der Durchlaßtortransistorelemente QN2, QP2, des Durchlaßtores QSPT2 sowie die Größe der Pullup- und Pull-Down-Transistorelemente des CMOS-Invertertores INV2 vergrößert werden, bis eine erwünschte Weiterleitungsverzögerung Tp CLK/Vout erreicht wird. Da jedoch die Größe der Durchlaßtortransistorelemente ansteigt, vergrößert sich auch die kapazitive Last, die durch die Taktpulssignale und CP ge- und entladen werden muß. Schließlich verlangsamt sich die Betriebszeit des Taktpuffers der Fig. 2 aufgrund der Zeit, die zum Laden und Entladen der Gateelektroden der Durchlaßtortransistorelemente benötigt wird. Desweiteren wird zusätzlicher IC-Layout-Raum für die Geometrie der größeren Transistoren benötigt.
• Eine BICMOS-Flip-Flop-Schaltung gemäß der Erfindung ist in Fig. 3 dargestellt. Schaltungskomponenten, die im wesentlichen die gleichen oder ähnliche Schaltungsfunktionen wie die Schaltungskomponenten der Flip-Flop-Schaltung der Fig. 1 durchführen, sind mit denselben Bezugszeichen versehen. Anstatt der konventionellen zweiten MOS-Durchlaßtorschaltung PSGT ist ein BICMOS-Durchlaßtor PSGT3 zwischen die erste Rückhalteschaltung LTBK1 und die zweite Rückhalteschaltung LTBK2 geschaltet. Desweiteren ist der zweite Eingang Vin des zweiten BlCMOSdurchlaßtors PSGT3 mit dem nichtinvertierenden ersten Ausgangsknoten n1 des ersten MOS-Durchlaßtors PSGT1 und der ersten MOS-Rückhalteschaltung LTBK1 verbunden.
• Das zweite BICMOSdurchlaßtor PSGT3 bildet eine bipolare Ausgabeschaltung mit einem bipolaren Pull-up-Transistorelement Q1 und einem bipolaren Pull-Down-Transistorelement Q3, die mit dem Durchlaßtorausgang Vout verbunden sind, der weiterhin den Endausgang der Flip-Flop-Schaltung bildet. Das bipolare Transistorelement Q1 ist zwischen die Hochpotentialpegelversorgungsschiene Vcc und den zweiten Ausgang Vout zum Speisen von Ausgangsstrom geschaltet, um die Ausgangslastkapazität CL und die durch die Ausgaberückhalteschaltung LTBK2 gebildete Kapazität zu laden. Das bipolare Pull-Down-Transistorelement Q3 ist zwischen den zweiten Ausgang Vout und die Niedrigpotentialpegelleistungsschiene GND geschaltet, um Senken-Ausgabetreiberströme für das Entladen der Lastkapazität CL und der Kapazität der Ausgaberückhalteschaltung LTBK2 zu liefern.
• Die bipolare Ausgangsschaltung umfaßt weiterhin ein antisimultan leitendes bipolares Transistorelement Q2 das zwischen dem Basisknoten des bipolaren Pull-up-Transistorelementes Q1 und die Niedrigpotentialleistungsschiene GND geschaltet ist. Der Basisknoten des antisimultan leitenden Transistorelements Q2 ist mit dem Basisknoten des bipolaren Transistorelementes Q3 für den Betrieb von Q2 und Q3 in Phase verbunden. Wenn das Pull-Down-Transistorelement Q3 leitend wird, schaltet das antisimultan leitende Transistorelement Q2 schnell das Pull-up-Transistorelement Q1 aus. Ein Lastwiderstand R3 verhindert, daß zwischen den parallelen Pull-Down-Transistorelementen Q2, Q3 Ströme verschlungen werden. Desweiteren ist das bipolare Transistorelement Q2 ein Minimalgrößentransistor zum Durchführen nur der Antisimultanleitungsfunktion.
• Die Bipolarausgabeschaltung Q1, Q3 ist für vorübergehenden Betrieb während den Schaltübergängen am Ausgang gedacht. Wie im Folgenden beschrieben wird, steuert dazu eine Eingabelogikschaltung die bipolaren Pull-up- und Pull-down-Transistorelemente Q1, Q3 zum vorübergehenden Einschalten während Wechselstromvorfällen am Ausgang und nicht während gleichförmigen Bedingungen mit Gleichstrom. Die bipolare Ausgabeschaltung bildet einen Spannungsverstärker für eine β-Verstärkung des Ausgabetreibersenkenstroms und eine β- Verstärkung des Ausgabetreiberquellenstroms zum Erhöhen der Schaltgeschwindigkeit.
• Zum Steuern des bipolaren Ausgabe-Pull-down-Transistorelements Q3 umfaßt die MOS-Eingabelogikschaltung PMOS-Pull-up- Transistorelemente QP5, QP6, die in Reihe zwischen die Hochpotentialversorgungsschiene Vcc und den Basisknoten von Q3 geschaltet sind. Das Gate des PMOS-Transistorelements QP5 ist mit dem Logiktorausgang eines ersten Logiktores NAND1 mit zwei Logiktoreingängen verbunden, die jeweils mit dem zweiten Durchlaßtoreingang oder einem zweiten Eingang V'IN bzw. dem zweiten Ausgang Vout verbunden sind. Die Gateleitung des PMOS-Pull-up-Transistorelements Q6 ist mit dem Taktpulseingang CP verbunden. Das Einschalten des Pulldown-Transistorelementes Q3 wird somit durch die Datensignale an dem zweiten Durchlaßtoreingang und Ausgang V'IN, VOUT und durch das Taktsignal am Taktpulseingang CP bedingt.
• Ein NMOS-Pull-down-Transistorelement QN3 ist zwischen den Basisknoten des Pull-down-Transistorelementes Q3 und die Tiefpotentialversorgungsschiene GND geschaltet. Das Gate von QN3 ist mit dem Logiktorausgang des ersten Logiktores NAND1 so verbunden, daß es außer Phase mit dem PMOS-Pullup-Transistorelement QP5 arbeitet. Wenn das NMOS-Pull-down- Transistorelement leitet, führt es die Funktionen eines Wechselstrom- und Gleichstrom-Miller-Killer-Transistorelementes durch, das Q3 geschlossen hält. Wenn das Wechselstrom- und Gleichstrom-Miller-Killer-Transistorelement QN3 ausgeschaltet ist, schafft der Widerstand R2 einen relativ tiefimpedanten Weg zu Masse zum Dissipieren von Streuladung und Schaltungsrauschen zu Masse.
• Für das Pull-up-Transistorelement Q1 umfaßt die MOS-Eingangslogikschaltung PMOS-Transistorelemente QP3 und QP4, die in Reihe zwischen die Hochpotentialleistungsschiene Vcc und den Basisknoten von Q1 geschaltet sind. Das Gate des PMOS-Transistorelementes QP3 ist mit dem zweiten Durchlaßtoreingang V'IN verbunden, während das Gate von QP4 mit dem Taktpulseingang verbunden ist. Der Leitungszustand des Pull-up-Transistorelementes Q1 wird somit von dem Datensignal am zweiten Eingang V'IN und dem Taktsignal am Taktpulseingang bestimmt. Wenn QP3 und QP4 nichtleitend sind, führt der Widerstand R1 eine Funktion ähnlich zu R2 durch, indem er einen relativ niedrig-impedanten Weg für Ladung und Schaltungsrauschen schafft zu Masse, so daß das Pull-up-Transistorelement nicht einschaltet. Der zeitweilige Betrieb der Ausgabe-Pull-up- und Pull-down-Transistorelemente Q1, Q3 wird im folgenden beschrieben.
• Für die Bedingung im gleichförmigen Zustand mit einem logisch hohen Datensignal am ersten Eingang VIN und einem lo gisch tiefen Datensignal am Endausgang VOUT ist keins der bipolaren Pull-up- oder Pull-down-Transistorelemente Q1, Q3 leitend. Mit V'IN hoch und VOUT tief in der MOS-Eingabelogikschaltung ist keins der PMOS-Pull-up-Transistorelemente QP3, QP5 leitend. Falls das zweite BICMOS Durchlaßtor PSG3 im Sperrmodus ist mit dem Taktpulssignal hoch, ist in ähnlicher Weise keines der PMOS-Transistorelemente QP4 und QP6 leitend. Das NMOS-Pull-down-Transistorelement QN3 funktioniert als Gleichstrom-Miller-Killer-Transistorelement, so daß die Streuladung und Rauschen Q3 nicht einschalten können.
• Für einen Tief-zu-Hoch-Übergang (LH) am Ausgang VOUT erscheint ein logisch hohes Signal am ersten Eingang VIN. Mit Taktpulsen hoch und CP niedrig läßt das erste Durchlaßtor PSGT1 das logisch niedrige Signal durch den Knoten n1 zum zweiten Eingang V'IN durch. VOUT verbleibt auf tief. Das erste Logiktor NAND1 hält weiterhin das bipolare Pulldown-Transistorelement Q3 ausgeschaltet. Das PMOS-Pull-up- Transistorelement QP3 wird jedoch leitend. Bei einem Übergang des Taktpulssignals zu tief und CP hoch ist das BICMOS-Durchlaßtor PSGT3 in dem transparenten Betriebsmodus. Mit QP3 und QP4 im leitenden Zustand schaltet das bipolare Pull-up-Transistorelement ein, lädt schnell die Ausgabelastkapazität und zieht den zweiten Ausgang VOUT auf 1VBE unterhalb von VCC. Die Rückhalteschaltung LTBK2 und INV4 vervollständigen das Hochziehen des Ausgangs VOUT auf Vcc. Mit logisch hohen Signalen auf beiden Seiten des Basis-Emitter-Übergangs des bipolaren Pull-up-Transistorelementes Q1 schaltet Q1 bei Beendigung des LH-Übergangs am Ausgang aus.
• Während des LH-Übergangs am Ausgang und im zweiten BICMOS- Durchlaßtor PSGT2 im Transparent-Betriebsmodus ist das PMOS-Transistorelement QP5 ausgeschaltet, während QP6 leitend ist und die Drainkapazität von QP5 in die Basisknoten der bipolaren Pull-down-Transistorelemente Q2, Q3 entlädt. Das Wechselstrom- und Gleichstrom-Miller-Killer-NMOS-Transistorelement QN3 ist leitend und bringt diese Ladung auf Masse. Alternativ verhindert der niedrig impedante Weg zu Masse, der durch den Widerstand R2 geschaffen wird, daß Q2 und Q3 einschalten, und gleichzeitig wird die Leitung minimiert. Der Widerstand R1 gleicht im wesentlichen die Spannung über den Basis-Emitter-Übergang von Q1 aus und verhindert, daß Streuladungen und Rauschen Q1 einschalten.
• Für die Bedingung im stabilen Zustand eines logisch niedrigen Signals am ersten Eingang VIN und eines logisch hohen Signals am Endausgang VOUT sind in gleicher Weise die bipolaren Pull-up und Pull-down-Transistorelemente Q1, Q3 nichtleitend. Mit niedrigem Signal an V'IN und einem hohen Signal an VOUT hält das erste Logiktor NAND1 das bipolare Pull-down-Transistorelement Q3 ausgeschaltet, welchen Wert auch immer das Taktsignal am Takteingang CP hat, wie vorher beschrieben wurde. Selbst obwohl das PMOS-Transistorelement QP3 leitend sein kann, verhindert das logisch hohe Signal an beiden Seiten des Basis-Emitter-Übergangs von QP1, daß das Pull-up-Transistorelement Q1 einschaltet.
• Für einen Hoch-zu-Tief-Übergang (HL) am Endausgang VOUT erscheint ein logisch hohes Signal am ersten Eingang VIN. Mit Taktsignalen hoch und CP niedrig ist das erste Durchlaßtor PSGT1 in dem Transparentmodus und läßt das logisch hohe Signal durch den ersten Ausgangsknoten n1 zum zweiten Eingang V'IN passieren. VOUT ist noch hoch. Der Logiktorausgang des ersten Logiktores NAND1 geht darum auf niedrig und schaltet das PMOS-Pull-up-Transistorelement QP5 ein. Das PMOS-Pull-up-Transistorelement QP3 ist ausgeschaltet. Beim Schalten des Taktsignals von niedrig und CP hoch (PSGT3 ist im Transparentbetriebsmodus) sind sowohl QP5 als auch QP6 leitend und schalten das bipolare Pull-down-Transistorelement Q3 ein. Das antisimultane Transistorelement Q2 hält das bipolare Pull-up-Transistorelement Q1 auf AUS. QP4 entlädt somit die Drainkapazität von QP3 durch das antisimultan leitende Transistorelement Q2 anstatt zur Basis von Q1.
• Das bipolare Pull-Down-Transistorelement Q3 entlädt schnell die Ausgangslastkapazität und zieht den Endausgang Vout auf 1VSAT oberhalb von Masse. Die Rückhalteschaltung LTBK2 und insbesondere die Inverterstufe INV4 vervollständigen das Herunterziehen von VOUT auf Masse. Mit VOUT auf niedrig schaltet der Ausgang des Logiktors NAND1 auf logisch hoch, wodurch QP5 und der bipolare Pull-Down Q3 abgeschnitten werden.
• Ein Graph, der die jeweiligen Weiterleitungsverzögerungszeit für die Schaltungen der Fig. 1 und 3 vom Taktsignal zum Endausgabesignal TP CLK/VOUT für den LH-Übergang am Ausgang zeigt und vergleicht, ist in Fig. 4 dargestellt. Weiterleitungsverzögerungszeiten werden für das Taktsignal bei 2,25 v = Vcc/2 gemessen. Die BICMOS-Durchlaßtor-Flip- Flop-Schaltung der Fig. 3 erzielt eine Reduktion der Weiterleitungsverzögerungszeit von 2,05 ns bis 1,53 ns. Ein Vergleich der jeweiligen Weiterleitungsverzögerungszeiten für den HL-Übergang am Ausgang ist in Fig. 5 dargestellt. Die BICMOS-Durchlaßtor-Flip-Flop-Schaltung der Fig. 3 erzielt eine Reduktion der Weiterleitungsverzögerungszeit von 1,60 ns bis 1,38 ns.
• Ein weiterer Vorteil der Flip-Flop-Schaltung der Fig. 3 besteht darin, daß der Inverterpuffer INV8 in dem Taktpuffer der Fig. 2 zum Erzeugen des Taktpulses CP in der Größe reduziert sein kann. Dies vermindert die kapazitive Last des CP-Inverters INV7 zum Beschleunigen der Taktpufferschaltung. In ähnlicher Weise kann die Größe des Inverters INV2 von LTBK1 reduziert werden, wodurch weiterhin Layout-Raum eingespart wird.
• Ein alternativer Schaltungsaufbau gemäß der Erfindung ist in der Flip-Flop-Schaltung der Fig. 6 dargestellt. Schaltungskomponenten, die dieselben oder ähnliche Funktionen wie Schaltungskomponenten der Flip-Flop-Schaltung der Fig. 1 und 3 durchführen, sind durch dieselben Bezugszeichen bezeichnet. In der Flip-Flop-Schaltung der Fig. 6 ist die zweite BICMOS-Durchlaßtorschaltung PSGT3A in die Flip-Flop- Schaltung als Durchlaßtorvergrößerungsschaltung parallel mit der konventionellen MOS-Durchlaßtorschaltung PSGT2 eingebracht, die die dritte Durchlaßtorschaltung bildet. Die zweite und die dritte Durchlaßtorschaltung PSGT3A und PSGT2 sind parallel zwischen die erste und die zweite Rückhalteschaltung LTBK1 und LTBK2 geschaltet. Die erste MOS- Durchlaßtorschaltung PSGT1 ist an den ersten Eingang VIN geschaltet, wie vorstehend beschrieben ist. Die Flip-Flop- Schaltung der Fig. 6 ist eine invertierende Flip-Flop- Schaltung, wie es die Flip-Flop-Schaltungen der Fig. 1 und 3 sind.
• In der Flip-Flop-Schaltung der Fig. 6 liefert die zweite BICMOS-Durchlaßtorschaltung eine vorübergehende Vergrößerung des Ausgabetreiberstroms während Wechselstromschaltvorfällen. Die Bedingungen im stabilen Zustand werden durch das dritte MOS-Durchlaßtor PSGT2 aufrechterhalten.
• Die zweite BICMOS-Durchlaßtorschaltung PSGT3A verwendet die meisten Schaltungselemente der zweiten BICMOS-Durchlaßtorschaltung PSGT3 der Fig. 3. In dem Beispiel der Fig. 6 wurden das Wechselstrom- und Gleichstrom-Miller-Killer-Transistorelement QN3 und der Ballastwiderstand R3 gelöscht, und der Bleed-Widerstand R2 liefert den einzigen niedrigimpedanten Weg zu Masse, um Q2 und Q3 ausgeschaltet zu halten. In der BICMOS-Durchlaßtorschaltung PSGT3A ist ein zweites Logiktor NOR1 INV6 zugefügt, das eine positive Steuerung über den vorübergehenden Betrieb des bipolaren Pull-up- Transistorelementes Q1 über das PMOS-Pull-up-Transistorelement QP3 durchführt. Im Betrieb des BICMOS-Durchlaßtores PSGT3A in der Flip-Flop-Schaltung der Fig. 6 bewirkt das zweite Logiktor NOR1/INV6, daß das PMOS-Pull-up-Transistorelement QP3 für den LH-Übergang am Ausgang VOUT einschaltet. Sobald der Ausgang VOUT auf logisch hohem Pegel ist, schaltet das zweite Logiktor NOR1/INV6 aktiv QP6 aus. Für den HL-Übergang am Ausgang VOUT liefert das zweite Logiktor NOR1/INV6 ein positives Ausschalten von QP3.

Claims (10)

1. Durchlaßtorschaltung mit einem Durchlaßtoreingang (V'IN) zum Empfang von Datensignalen, einem Transparentbetriebsmodus zum Durchlassen von Datensignalen, einem Sperrbetriebsmodus zum Blockieren von Datensignalen und einem Durchlaßtorausgang (VOUT) zum Übermitteln von Datensignalen im Transparentbetriebsmodus,

gekennzeichnet durch

eine Bipolarausgabeschaltung (Q1, Q3) mit einem bipolaren Pull-up-Transistorelement (Q1) und einem bipolaren Pull- Down-Transistorelement (Q3), die mit dem Durchlaßtorausgang (VOUT) verbunden ist, zum vorübergehenden Laden und Entladen einer Lastkapazität (CL) an dem Durchlaßtorausgang (VOUT) mit Ableiten und Speisen eines Ausgangstreiberstroms während Schaltübergängen am Durchlaßtorausgang (VOUT) in Abhängigkeit von Datensignalen am Durchlaßtoreingang (V'IN) im Transparentbetriebsmodus,

und eine MOS-Eingangslogikschaltung, die mit dem Durchlaßtoreingang (V'IN) verbunden ist und Taktsignaleingänge (CP, CP) aufweist und zum Umsetzen des Transparent- und des Sperrbetriebsmodus in Abhängigkeit von ausgewählten Taktsignalen geschaltet ist, wobei die MOS-Eingabelogikschaltung mit der bipolaren Ausgangsschaltung verbunden ist und zum Steuern der Leitungszustände der bipolaren Ausgangsschaltung zum Einschalten eines der bipolaren Pull-up- und Pulldown-Transistorelemente während jeweiliger Schaltübergänge am Durchlaßtorausgang (VOUT) im Transparentbetriebsmodus aufgebaut ist und zum Ausschalten des bipolaren Pull-up und Pull-down-Transistorelements im Anschluß an den Schaltüber gang am Durchlaßtorausgang und während des Sperrbetriebsmodus der Durchlaßtorschaltung.

2. Durchlaßtorschaltung (PSGT3) (PSGT3A) nach Anspruch 1 mit einer MOS-Ausgaberückhalteschaltung (LTBK2) (INV3, INV4) die mit dem Durchlaßtorausgang (VOUT) verbunden ist, zum Halten eines Datensignals am Durchlaßtorausgang und zum Hochziehen des Durchlaßtorausgangs (VOUT) auf eine Hochpotentialpegel-Versorgungsschiene (VCC).

3. Durchlaßtorschaltung (PSGT3) (PSGT3a) nach Anspruch 1, wobei die MOS-Eingabelogikschaltung erste MOS-Pull-up-Transistormittel (QP3, QP4) aufweist, die zum Speisen eines Stroms an einen Basisknoten des bipolaren Pull-up-Transistorelements (Q1) geschaltet sind, und zweite MOS-Pull-up- Transistormittel (QP5, QP6), die zum Speisen eines Stroms an einem Basisknoten des bipolaren Pull-Down-Transistorelementes (Q3) geschaltet sind, wobei die ersten und zweiten MOS-Pull-up-Transistormittel zum Einschalten eines jeweiligen der bipolaren Pull-up und Pull-down-Transistorelemente während jeweiliger Schaltübergänge am Durchlaßtorausgang (VOUT) geschaltet sind.

4. Durchlaßtorschaltung (PSGT3) (PSGT3A) nach Anspruch 3,

wobei die ersten MOS-Pull-up-Transistormittel (QP3, QP4), die mit einem Basisknoten des bipolaren Pull-up-Transistorelementes (Q1) verbunden sind, erste und zweite MOS-Pull- up-Transistorelemente aufweist, die in Reihe geschaltet sind, wobei das erste MOS-Pull-up-Transistorelement (QP3) einen Gateknoten aufweist, der mit dem Durchlaßtoreingang (V'IN) verbunden ist, und das zweite MOS-Pull-up-Transistorelement (QP4) einen Gateknoten aufweist, der mit einem Taktsignaleingang (CP) verbunden ist,

und wobei die zweiten MOS-Pull-up-Transistormittel (QP5, QP6), die mit einem Basisknoten des Bipolar-Pulldown-Tran sistorelementes (Q3) verbunden sind, dritte und vierte MOS- Pull-up-Transistorelemente aufweist, die in Reihe geschaltet sind, wobei das dritte MOS-Pull-up-Transistorelement (Q5) einen Gateknoten aufweist, der mit dem Durchlaßtoreingang (V'IN) über ein erstes Logiktor (NAND1) verbunden ist, und das vierte MOS-Pull-up-Transistorelement (QP6) einen Gateknoten aufweist, der mit einem Taktsignaleingang (CP) verbunden ist.

5. Durchlaßtorschaltung (PSGT3) (PSGT3A) nach Anspruch 4, wobei das erste Logiktor (NAND1) Logiktoreingänge aufweist, die jeweils mit dem Durchlaßtoreingang (V'IN) und dem Durchlaßtorausgang (VOUT) verbunden sind, und einen Logiktorausgang, der mit einem Gateknoten des dritten MOS-Pullup-Transistorelements (QP5) verbunden ist, zum konditionierten Steuern des bipolaren Pull-down-Transistorelementes (Q3) aufgrund der Datensignale am Durchlaßtoreingang (V'IN) und -ausgang (VOUT) und des Taktsignals am Taktsignaleingang (CP).

6. Durchlaßtorschaltung (PSGT3) (PSGT3A) nach Anspruch 5 mit weiterhin einem antisimultanleitenden zweiten bipolaren Pull-down-Transistorelement (Q2), das zum Abziehen von Strom von dem Basisknoten des bipolaren Pull-up-Transistorelementes (Q1) geschaltet ist, und wobei die zweiten MOS- Pull-up-Transistormittel (QP5, QP6) zum Speisen von Strom in einen Basisknoten des zweiten bipolaren Miller-killer- Pull-down-Transistorelementes (Q2) geschaltet sind.

7. Durchlaßtorschaltung (PSGT3) nach Anspruch 5, mit weiterhin einem Miller-killer-MOS-Pull-down-Transistorelement (QN3), das zum Abziehen von Strom vom Basisknoten des bipolaren Pull-down-Transistorelementes (Q3) geschaltet ist und einen Gateknoten aufweist, der mit dem Logiktorausang des ersten Logiktores (NAND1) verbunden ist.

8. Durchlaßtorschaltung (PSGT3A) nach Anspruch 4,

wobei die MOS-Eingabelogikschaltung ein erstes Logiktor (NAND1) mit Logiktoreingängen aufweist, die jeweils mit dem Durchlaßtoreinang (V'IN) und dem Durchlaßtorausang (VOUT) verbunden sind, und einem Logiktorausgang, der mit einem Gateknoten des dritten MOS-Pull-up-Transistorelementes (QP5) verbunden ist,

und wobei die MOS-Eingabelogikschaltung weiterhin ein zweites Logiktor (NOR1, INV6) mit Logiktoreingängen aufweist, die jeweils mit dem Durchlaßtoreingang (V'IN) und dem Durchlaßtorausgang (VOUT) verbunden sind, und einem Logiktorausgang, der mit einem Gateknoten des ersten MOS-Pullup-Transistorelementes (QP3) verbunden ist,

wobei die ersten und zweiten Logiktore dadurch die Steuerung des bipolaren Pull-up-(Q1) und Pull-down-Transistorelements (Q3) anhand der Datensignale am jeweiligen Durchlaßtoreingang (V'IN) und Ausgang (VOUT) und der Taktsignale an den Taktsignaleingängen (CP, CP) konditionieren.

9. Durchlaßtorschaltung (PSGT3A) nach Anspruch 8, mit einer MOS-Eingangsrückhalteschaltung (LKBT1) (INV1, INV2), die mit dem Durchlaßtoreingang (V'IN) verbunden ist, einer MOS-Ausgangsrückhalteschaltung (LKBT2) (INV3, INV4), die mit dem Durchlaßtorausgang (VOUT) verbunden ist, und einer zweiten MOS-Durchlaßtorschaltung (PSGT2), die parallel zu der BICMOS-Durchlaßtorschaltung (PSGT3A) zwischen der Eingangs-Rückhalteschaltung (LTBK1) und der Ausgangsrückhalteschaltung (LTBK2) geschaltet ist.

10. Flip-flop-Schaltung mit:

einer ersten Halteschaltung mit einem ersten Eingang (V'IN) zum Empfangen von Datensignalen und einem ersten Ausgang (n1), wobei die erste Halteschaltung ein erstes Durchlaßtor (PSGT1) aufweist, das mit dem ersten Eingang (V'IN) verbun den ist, zum Durchlassen der Datensignale in einem Durchlaßmodus und zum Sperren der Datensignale in einem Sperrmodus, und eine erste Rückhaltung (LTBK1), die mit dem ersten Ausgang (n1) verbunden ist, zum Halten eines Datensignals am ersten Ausgang,

und eine zweite Halteschaltung mit einem zweiten Eingang (V'IN), der mit dem ersten Ausgang (n1) verbunden ist und einen zweiten Ausgang (VOUT) schafft,

dadurch gekennzeichnet, daß die zweite Halteschaltung ein Durchlaßtor gemäß einem der vorstehenden Ansprüche aufweist, das mit dem zweiten Eingang (V'IN) verbunden ist, zum Durchlassen der Datensignale in einem Durchlaßmodus und zum Sperren der Datensignale in einem Sperrmodus, und eine zweite MOS-Rückhaltung (LTBK2), die mit dem zweiten Ausgang (VOUT) verbunden ist, zum Halten eines Datensignals am zweiten Ausgang und zum Unterstützen des Hochziehens des zweiten Ausgangs im wesentlichen auf eine Hochpotentialpegel-Versorgungsschiene (VCC).