JP3036438B2

JP3036438B2 - アナログスイッチ回路

Info

Publication number: JP3036438B2
Application number: JP8201703A
Authority: JP
Inventors: 郁夫大橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 2000-04-24
Anticipated expiration: 2016-07-31
Also published as: US5880621A; JPH1051286A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログスイッチ回
路に係り、特に半導体集積回路に搭載されてアナログ信
号をオン、オフさせるアナログスイッチ回路に関する。

【０００２】

【従来の技術】従来のアナログスイッチ回路として、例
えば図６（ａ）に示す構成の入力装置に用いられるアナ
ログスイッチが知られている。この入力装置は、図６
（ａ）に示すように、電源１２、入力信号源１３、１
４、電流制限抵抗１５、１６、静電気保護用ダイオード
１、２、３１、３３、アナログスイッチ３、２８、コン
パレータ１７から構成される。

【０００３】ここで、アナログスイッチ３、２８は、図
６（ｂ）に示すように、ドレイン同士、及びソース同士
が接続されたPｃｈトランジスタ２１及びNｃｈトランジ
スタ２４と、端子２６からの信号を反転してＰｃｈトラ
ンジスタのゲートに印加するインバータ２７とから構成
されている。

【０００４】このアナログスイッチ３、２８の構造は、
図７（ａ）に示すように、Ｐ基板１９上にラッチアップ
防止のためのＰ⁺ 分離層１８により分離されたＮ^-層２０
及び２２が形成され、更にＮ^-層２０内のPｃｈトランジ
スタ２１と、Ｎ^-層２２内に形成されたＰ^-層２３内のＮ
ｃｈトランジスタ２４のゲート電極間をインバータ２７
を介して接続した構造である。

【０００５】このため、Pｃｈトランジスタ２１のソー
ス、ドレイン及びバックゲートが、各々PＮＰトランジ
スタ４のエミッタ、コレクタ及びベースとなり、バック
ゲートすなわちベースが電源電位Ｖ_DDに接続される。ま
た、Ｎｃｈトランジスタ２４のドレイン、ソース及びバ
ックゲートが、各々ＮＰＮトランジスタ５のエミッタ、
コレクタ及びベースとなり、バックゲートすなわちベー
スが接地電位Ｖ_SSに接続される。従って、アナログスイ
ッチ３、２８は、ＰＮＰトランジスタ４とＮＰＮトラン
ジスタ５とを寄生トランジスタとして有し、図７（ｂ）
に示すように、エミッタ同士とコレクタ同士が接続され
たＰＮＰトランジスタ４とＮＰＮトランジスタ５で表す
ことができる。

【０００６】次に、このアナログスイッチ回路の動作に
ついて説明する。まず、図６（ａ）に示した入力信号源
１３及び１４の電位が、電源電位Ｖ_DDと接地電位Ｖ_SSと
の間にある場合の動作について説明するに、この場合は
アナログスイッチ３がオフ、アナログスイッチ２８がオ
ンとすると、入力信号源１４の電位がそのままコンパレ
ータ１７の入力に与えられ、ここで基準電位ｒｅｆとレ
ベル比較され、その比較結果が出力される。

【０００７】次に、入力信号源１３の電位が電源電位Ｖ
_DD以上であり、入力信号源１４の電位が、電源電位Ｖ_DD
と接地電位Ｖ_SSとの間にある場合の動作は、アナログス
イッチ３がオフ、アナログスイッチ２８がオンとする
と、入力信号源１３から電流制限抵抗１５、静電気保護
用ダイオード１を経て、電源１２に電流が流れ込むが、
図７（ａ）から分かるように静電気保護用ダイオード１
と並列に、寄生のPＮＰトランジスタ４のエミッタ・ベ
ースが接続されるため、PＮＰトランジスタ４のベース
に電流が流れ、 PＮＰトランジスタ４がオン状態とな
る。

【０００８】その結果、入力信号源１３から、電流制限
抵抗１５、 PＮＰトランジスタ４、アナログスイッチ３
の出力端子４９、アナログスイッチ２８、電流制限抵抗
１６、入力信号源１４に電流が流れることとなり、コン
パレータ１７の入力電位が入力信号源１４の電位よりも
上昇してしまい、コンパレータ１７から正しい比較値が
出力されない場合が生じる。

【０００９】また、入力信号源１３の電位が接地電位Ｖ
_SS以下である場合には、接地電位Ｖ_SSから、静電気保護
用ダイオード２、電流制限抵抗１５を経て、入力信号源
１３に電流が流れるが、静電気保護用ダイオード２と並
列に、寄生のＮＰＮトランジスタ５のベース・エミッタ
が接続されるため、ＮＰＮトランジスタ５がオン状態
となる。

【００１０】その結果、入力信号源１４から、電流制限
抵抗１６、アナログスイッチ２８、アナログスイッチ３
の出力端子４９、ＮＰＮトランジスタ５、電流制限抵抗
１５、入力信号源１３に電流が流れることとなり、コン
パレータ１７の入力電位が入力信号源１４の電位よりも
下降してしまい、コンパレータ１７から正しい比較値が
出力されない場合が生じる。

【００１１】そこで、従来このような現象をほぼ改善す
るアナログスイッチ回路が知られている（特開昭５８−
６８３１９号公報：発明の名称「入力装置」）。これ
は、図８（ａ）に示すように、集積回路（ＩＣ）の電源
電位Ｖ_DDおよび接地電位Ｖ_SSと、電源１２との間に、ダ
イオード５０、５１を接続し、入力電源１３、１４と接
地電位Ｖ_SSとの間に、ショットキバリアダイオードのよ
うな順電圧降下の小さいダイオード５２、５３を接続し
た構成であり、入力信号源１３、１４の電圧がある状態
で、電源１２の電圧がなくなっても、アナログスイッチ
３、２８のオフ状態を維持させることを目的としてい
る。

【００１２】このアナログスイッチ回路では、入力信号
源１３から電流制限抵抗１５、ＰＮＰトランジスタ４の
エミッタからベースを経て、電源１２に至る電流を、ダ
イオード５０により阻止する。また、電位関係が、入力
信号源１４が電源１２より高い正電位、入力信号源１３
が電源１２より低い負電位の場合には、入力信号源１４
から電流制限抵抗１６、アナログスイッチ２８の寄生Ｐ
ＮＰトランジスタ３９のエミッタからベース（あるいは
静電気保護用ダイオード３１）、ＩＣの電源Ｖ_DD、ＩＣ
内の制御回路（図示せず）やリークを経て、ＩＣの接地
電位Ｖ_SS、寄生ＮＰＮトランジスタ５のベースからエミ
ッタ、電流制限抵抗１５、入力信号源１３に電流経路が
できる。

【００１３】この場合、図８（ｂ）に示すように、寄生
ダイオード５４と寄生ＮＰＮトランジスタ５５が、寄生
ＮＰＮトランジスタ５６に流れるリーク電流によってオ
ンとなって電流が流れようとする。しかし、順電圧降下
の小さいダイオード５２及び５３により上記の電流をバ
イパスすることにより、図８（ｂ）のような寄生ダイオ
ード５４、寄生ＮＰＮトランジスタ５５をオフ状態に維
持して電流が流れるのを防いでいる。

【００１４】また、従来図９に示す如きアナログスイッ
チ回路も知られている（特開昭６３−１４４６２０号公
報：発明の名称「アナログマルチプレクサ回路」）。同
図において、アナログスイッチ３、５７の間と電源電位
Ｖ_DDとの間にPｃｈトランジスタ６０が接続され、アナ
ログスイッチ５８、５９と接地電位Ｖ_SSの間にＮｃｈト
ランジスタ６１が接続され、更にアナログスイッチ３及
び５８の各一端が電流制限抵抗１５を介して入力信号源
１３に接続された構成である。

【００１５】この回路では、アナログスイッチ３、５
７、５８、５９がそれぞれオフの時に、Pｃｈトランジ
スタ６０とＮｃｈトランジスタ６１とをオンとする。こ
れにより、入力信号源１３の電位が、電源１２の電位Ｖ
_DDよりも高い場合には、アナログスイッチ５８内の寄生
のＰＮＰトランジスタ６２は動作するが、Ｎｃｈトラン
ジスタ６１をオンとすることにより、次段のアナログス
イッチ５９の入力電位を電源電位Ｖ_DD以下とし、アナロ
グスイッチ５９内の寄生のＰＮＰトランジスタ６３の動
作を防ぐ。

【００１６】また、この回路は寄生ＰＮＰトランジスタ
６２の動作による電流を、オンとされているＮｃｈトラ
ンジスタ６１を介して接地電位Ｖ_SSに流すことにより、
入力端子３５の電圧をできるだけ下げ、アナログスイッ
チ３内の寄生のＰＮＰトランジスタ４のベース電流をで
きるだけ少なくすることにより、ＰＮＰトランジスタ４
のコレクタ電流を小さくし、更にPｃｈトランジスタ６
０のオンにより、次段のアナログスイッチ５７内の寄生
のＰＮＰトランジスタ６４のエミッタ・ベース間を短絡
して、寄生ＰＮＰトランジスタ６４の動作を防いでい
る。

【００１７】また、更に従来知られている他のアナログ
スイッチ回路として図１０に示す如き回路構成のアナロ
グスイッチ回路が知られている（特開平１−２３６７３
１号公報：発明の名称「相補型アナログスイッチ」）。
この従来のアナログスイッチ回路は、図１０に示すよう
に、縦続接続されたアナログスイッチ３とアナログスイ
ッチ５７との間と接地電位Ｖ_SS（もしくは電源電位
Ｖ_DD）の間に、Ｎｃｈトランジスタ６５（もしくはPｃ
ｈトランジスタ）を接続するとともに、アナログスイッ
チ３の入力端を電流制限抵抗１５を介して入力信号源１
３に接続し、また、縦続接続されたアナログスイッチ２
８とアナログスイッチ６７との間と接地電位Ｖ_SS（もし
くは電源電位Ｖ_DD）の間に、Ｎｃｈトランジスタ６８
（もしくはPｃｈトランジスタ）を接続するとともに、
アナログスイッチ２８の入力端を電流制限抵抗１６を介
して入力信号源１７に接続した構成である。なお、特開
平１−２３６７３１号公報では、バックゲートの電位と
ゲート電位との関係から、アナログスイッチがオンして
しまう場合を記載しているが、ここでは寄生トランジス
タの動作によりアナログスイッチがオンしてしまう場合
に対して適用している。

【００１８】この従来のアナログスイッチ回路では、ア
ナログスイッチ３、５７（２８、６７）がオフの時に、
Ｎｃｈトランジスタ６５（６８）をオンとする。すなわ
ち、入力信号源１３の電位が、電源１２の電位Ｖ_DDより
も高い場合には、アナログスイッチ３内の寄生のＰＮＰ
トランジスタ４は動作するが、Ｎｃｈトランジスタ６５
をオンすることにより、次段のアナログスイッチ５７の
電位を電源電位Ｖ_DD以下とし、アナログスイッチ５７内
の寄生ＰＮＰトランジスタ６４の動作を防ぐ。

【００１９】入力信号源１３の電位が、接地電位Ｖ_SSよ
りも低い場合には、アナログスイッチ３内の寄生のＮＰ
Ｎトランジスタ５は動作するが、Ｎｃｈトランジスタ６
５をオンすることにより、次段のアナログスイッチ５７
内の寄生のＮＰＮトランジスタ６６のベース・エミッタ
間を短絡し、ＮＰＮトランジスタ６６の動作を防ぐ。

【００２０】

【発明が解決しようとする課題】しかるに、図８に示し
た従来のアナログスイッチ回路においては、ＩＣの「電
源電位Ｖ_DD−接地電位」が変動すると、ＩＣが正常な動
作をしなくなる場合がある。その理由は、例えば入力信
号源１３、１４の電位が、電源１２の電位Ｖ_DDよりも高
い場合には、ＩＣの電源電位は「入力信号源電位−アナ
ログスイッチ内の寄生のＰＮＰトランジスタのエミッタ
・ベース間電圧」となるため、コンパレータ１７の基準
電圧ｒｅｆを、電源電圧Ｖ_DDの抵抗分割値としている時
には、基準電圧ｒｅｆが変動し、ＩＣとしての正常な動
作をしなくなるからである。

【００２１】また、上記の従来のアナログスイッチ回路
では構成する素子数が多いという問題がある。すなわ
ち、図６に示した従来例ではｎ入力当たり、６×ｎ個の
素子（信号経路にあるアナログスイッチを構成するPｃ
ｈトランジスタ、Ｎｃｈトランジスタ及びインバータと
２つの静電気保護用ダイオード）が必要で、それほど多
くはない。

【００２２】これに対して、図８に示した従来のアナロ
グスイッチ回路では、ｎ入力当り（７×ｎ＋２）個の素
子数が必要であり、また図９に示した従来のアナログス
イッチ回路では、図９では図示を省略したが１入力当り
４つのアナログスイッチのスイッチング制御信号経路に
１つのインバータが設けられているので、ｎ入力当り１
４×ｎ個の素子数が必要で、また、図１０に示した従来
のアナログスイッチ回路では、図１０では図示を省略し
たが１入力当り２つのアナログスイッチのスイッチング
制御信号経路に１つのインバータが設けられているの
で、ｎ入力では９×ｎ個の素子数が必要である。

【００２３】また、従来のアナログスイッチ回路におい
ては、電流制限抵抗１５、１６が必要であり、寄生トラ
ンジスタの動作により発熱するという問題がある。その
理由は、寄生トランジスタにより、入力端子と電源電位
Ｖ_DD・接地電位Ｖ_SS間にダイオード１、２が入るため、
電流制限抵抗１５、１６がないと過電流が流れ、破壊に
至るために電流制限抵抗１５、１６が必要であるが、図
７（ａ）のような構造の場合には、入力信号源１３の電
位が電源１２の電位より高いと、Ｐ⁺領域から電源電位
Ｖ_DDに流れる電流により、Ｐ⁺領域−Ｎ^-層２０−Ｐ基板
１９間の寄生ＰＮＰトランジスタ６７が動作し、図８
（ｂ）のような構造の場合には、入力信号源１３の電位
が接地電位Ｖ_SSより低いと、接地電位Ｖ_SSからＮ⁺領域
に流れる電流により、Ｎ^-層２０−Ｐ^-層２３−Ｎ⁺領域
間の寄生ＮＰＮトランジスタ５６が動作し、電流制限抵
抗の値や寄生ＰＮＰトランジスタ６７、寄生ＮＰＮトラ
ンジスタ５６の電流増幅率によっては発熱し、最悪の場
合は破壊する。また、発熱に至らない程度の寄生電流で
あっても、ＭＯＳＦＥＴのバックゲートの電位変動を生
じ、高精度のＩＣに影響を与える場合がある。

【００２４】本発明は以上の点に鑑みなされたもので、
電源電位の変動を生じさせないことにより、動作の信頼
性向上を図るとともに、構成する素子数を低減すること
により、小型化が可能なアナログスイッチ回路を提供す
ることを目的とする。

【００２５】また、本発明の他の目的は、電源電位の変
動を生じさせないことにより、動作の信頼性向上を図る
とともに、寄生トランジスタの動作をなくすことによ
り、発熱や寄生電流を防止し、信頼性を向上し得るアナ
ログスイッチ回路を提供することにある。

【００２６】

【課題を解決するための手段】本発明は上記の目的を達
成するため、ドレイン同士が接続され、かつ、ソース同
士が接続されたＰチャンネルの第１のトランジスタ及び
Ｎチャンネルの第２のトランジスタからなるアナログス
イッチと、第１のトランジスタのバックゲートと高電位
側電源との間に、互いに逆向きに並列接続された第１及
び第２のダイオードと、第２のトランジスタのバックゲ
ートと低電位側電源との間に、互いに逆向きに並列接続
された第３及び第４のダイオードとを有することを特徴
とする。

【００２７】この発明では、アナログスイッチの入力端
と高電位側電源と低電位側電源の間に接続される静電気
保護用ダイオ−ドの順電圧降下Ｖ_Fよりも、アナログス
イッチの寄生トランジスタが動作する電圧が（約２×Ｖ
_F）と大きくできるため、入力信号源の電位が高電位側
電源の電位以上、あるいは低電位側電源の電位以下のと
きに、上記の寄生トランジスタに電流が流れないように
できる。

【００２８】また、本発明は上記の目的を達成するた
め、ドレイン同士が接続され、かつ、ソース同士が接続
されたＰチャンネルの第１のトランジスタ及びＮチャン
ネルの第２のトランジスタからなるアナログスイッチ
と、入力端子とアナログスイッチの入力端との間に、ゲ
ートが高電位側電源に接続されたエンハンスメント型で
Ｎチャンネルの第３のトランジスタ及びゲートが低電位
側電源に接続されたエンハンスメント型でＰチャンネル
の第４のトランジスタのうちの一方を単独で、又は両方
を直列に接続したことを特徴とする。

【００２９】この発明では、入力信号源の電位が高電位
側電源の電位よりも高い場合には、第３のトランジスタ
がオフするため、また入力信号源の電位が低電位側電源
の電位よりも低い場合には、第４のトランジスタがオフ
するため、アナログスイッチの入力電位が、高電位側電
源と低電位側電源の間の電位となり、アナログスイッチ
の寄生トランジスタは動作しない。

【００３０】

【発明の実施の形態】次に、本発明の各実施の形態につ
いて、図面と共に説明する。

【００３１】図１は本発明になるアナログスイッチ回路
の第１の実施の形態の回路図を示す。この実施の形態
は、図１に示すように、電源１２、入力信号源１３及び
１４、電流制限抵抗１５及び１６、制御回路１０及び１
１、コンパレータ１７、ダイオード６、７、８及び９か
ら構成されており、２入力の例でいる。制御回路１０及
び１１は入力信号源１３、１４の電圧（入力信号）をコ
ンパレータ１７に伝達するか否かを制御する回路で、そ
れぞれ同一構成であるから、制御回路１１について代表
してその構成について説明すると、制御回路１０は静電
気保護用ダイオード１及び２とアナログスイッチ３から
構成されている。コンパレータ１７には制御回路１０及
び１１のいずれか一方を通して一方の入力信号のみが入
力される。

【００３２】アナログスイッチ３は図６及び図７と共に
説明したように、ドレイン同士、及びソース同士が接続
されたPｃｈトランジスタ２１及びNｃｈトランジスタ２
４と、端子２６からの信号を反転してＰｃｈトランジス
タのゲートに印加するインバータ２７とから構成されて
おり、寄生ＰＮＰトランジスタ４と寄生ＮＰＮトランジ
スタ５を有している。また、電流制限抵抗１５及びアナ
ログスイッチ３の接続点には静電気保護用ダイオード１
のアノードと静電気保護用ダイオード２のカソードがそ
れぞれ接続され、上記ダイオード１のカソードは高電位
側電源の電源電位Ｖ_DDに接続され、上記ダイオード２の
アノードは低電位側電源の接地電位Ｖ_SSに接続されてい
る。

【００３３】更に、寄生ＰＮＰトランジスタ４のベース
と電源電位Ｖ_DDの間には互いに逆向きにダイオード６及
び７が並列に接続され、寄生ＮＰＮトランジスタ５のベ
ースと接地電位Ｖ_SSとの間には互いに逆向きにダイオー
ド８及び９が並列に接続されている。ダイオード６〜９
は制御回路１０及び１１に共通に、つまり入力信号数に
関係なく共通に設けられており、制御回路１１内のアナ
ログスイッチ２８の寄生ＰＮＰトランジスタ（３９）の
ベースと電源電位Ｖ_DDの間に互いに逆向きにダイオード
６及び７が並列に接続され、寄生ＮＰＮトランジスタ
（４０）のベースと接地電位Ｖ_SSとの間に互いに逆向き
にダイオード８及び９が並列に接続されている。

【００３４】図２は図１に示したアナログスイッチ回路
の第１の実施の形態の構造断面図を示す。図２に示すよ
うに、Ｐ基板１９上にはラッチアップ防止のためのＰ⁺
分離層１８を挟んでＮ^-層２０とＮ^-層２２が形成されて
おり、Ｎ^-層２０にはＰｃｈトランジスタ２１とダイオ
ード７が形成され、Ｎ^-層２２にはダイオード６とＰ^-層
２３及び２５がそれぞれ形成されている。Ｐ^-層２３に
はＮｃｈトランジスタ２４とダイオード９が形成され、
Ｐ^-層２５にはダイオード８が形成されている。

【００３５】スイッチ制御端子２６はＮｃｈトランジス
タ２４のゲート電極に接続されると共にインバータ２７
を介してＰｃｈトランジスタ２１のゲート電極に接続さ
れ、ドレイン同士とソース同士がそれぞれ接続されたＰ
ｃｈトランジスタ２１及びＮｃｈトランジスタ２４と共
に、図６（ｂ）に示したようにアナログスイッチ３を構
成している。

【００３６】ここで、上記の構造によりPｃｈトランジ
スタ２１のソース、ドレイン及びバックゲートを、各々
エミッタ、コレクタ及びベースとする寄生ＰＮＰトラン
ジスタ４が形成され、そのバックゲートすなわちベース
が電源電位Ｖ_DDに接続される。また、Ｎｃｈトランジス
タ２４のドレイン、ソース及びバックゲートを、各々エ
ミッタ、コレクタ及びベースとする寄生ＮＰＮトランジ
スタ５が形成され、バックゲートすなわちベースが接地
電位Ｖ_SSに接続される。これにより、アナログスイッチ
３は従来と同様に図１に示したように寄生トランジスタ
４及び５で表現することができる。

【００３７】次に、この実施の形態の動作について説明
する。まず、入力信号源１３の電位が電源１２の電位Ｖ
_DD以上であり、かつ、入力信号源１４の電位が電源１２
の電位Ｖ_DDと接地電位Ｖ_SSとの間にある電位である場合
の動作について説明する。なお、以下の説明では制御回
路１０内のアナログスイッチ３をオフさせ、制御回路１
１内のアナログスイッチ２８をオンさせて入力信号源１
４からの入力信号をコンパレータ１７に入力するものと
する。

【００３８】このときは、入力信号源１３から静電気保
護用ダイオード１を経て電源１２に電流が流れる。ここ
で、図３に示すように静電気保護用ダイオード１及び２
の各順電圧はＶ_Dで、またダイオード６〜９の各順電圧
はＶ_Fで示すように、順電流Ｉの対数に比例し、電流制
限抵抗１５により電流が制限される上記の場合はほぼ
０．６Ｖ〜０．７Ｖ程度である。

【００３９】このときの、静電気保護用ダイオード１の
順電圧Ｖ_Dは、直列に接続された２個のダイオード（す
なわち、アナログスイッチ３内の寄生ＰＮＰトランジス
タ４のエミッタ・ベース間のダイオードとダイオード
６）に順電流が流れるために必要な電圧である、ほぼ
（０．６Ｖ〜０．７Ｖ）×２（図３にＶ_BE＋Ｖ_Fで示
す）に比べて非常に小さいため、入力信号源１３から電
源１２に流れる電流は、静電気保護用ダイオード１によ
りバイパスされるため、寄生ＰＮＰトランジスタ４は動
作しない。従って、このときのコンパレータ１７の入力
には制御回路１１を通過した入力信号源１４の電位がそ
のまま正常に印加される。

【００４０】次に、入力信号源１３の電位が接地電位Ｖ
_SS以下であるときの動作について説明する。このとき
は、接地電位Ｖ_SSから静電気保護用ダイオード２、電流
制限抵抗１５を介して入力信号源１３に電流が流れる
が、このときは静電気保護用ダイオード２に並列に、ダ
イオード８とアナログスイッチ３内の寄生ＮＰＮトラン
ジスタ５のベース・エミッタ間のダイオードの計２個の
ダイオードの直列回路が接続されることになるため、上
記と同様の理由から接地電位Ｖ_SSから入力信号源１３に
流れ込む電流は、静電気保護用ダイオード２によりバイ
パスされるため、寄生ＮＰＮトランジスタ５は動作しな
い。従って、このときのコンパレータ１７の入力には制
御回路１１を通過した入力信号源１４の電位がそのまま
印加される。

【００４１】以上の動作は入力信号源１３の電位が電源
１２の電位Ｖ_DD以上、あるいは接地電位Ｖ_SS以下の場合
であるが、入力信号源１３の電位が電源１２の電位Ｖ
_ＤＤと接地電位Ｖ_ＳＳとの間にある電位であり、また制
御回路１１内のアナログスイッチ２８をオフさせ、制御
回路１０内のアナログスイッチ３をオンさせて入力信号
源１３からの入力信号をコンパレータ１７に入力すると
きに、入力信号源１４の電位が電源１２の電位Ｖ_ＤＤ以
上又はＶ_SS以下である場合も、上記の説明から明らかに
分かるように、ダイオード６〜９によりアナログスイッ
チ２８内の寄生トランジスタを動作させないようにでき
る。

【００４２】この第１の実施の形態では、この実施の形
態のアナログスイッチ回路を搭載したＩＣの電源電位Ｖ
_DDと接地電位Ｖ_SSと電源１２が直結され、安定した電位
Ｖ_DDとＶ_SSが得られ、よってＩＣが常に正常動作がで
き、信頼性が向上する。また、この実施の形態の素子数
はｎ入力当り（６ｎ＋４）個であり、従来の１４ｎ個あ
るいは９ｎ個などに比べて少なく、ＩＣの小型化を実現
できる。

【００４３】次に、本発明の第２の実施の形態について
説明する。図４は本発明になるアナログスイッチ回路の
第２の実施の形態の回路図を示す。この実施の形態は、
図２に示すように、電源１２、入力信号源１３及び１
４、静電気保護用ダイオード１，２，２９〜３４、アナ
ログスイッチ３及び２８、Ｎｃｈトランジスタ３７、４
１、Ｐｃｈトランジスタ３８、４２から構成されてい
る。

【００４４】入力信号源１３の正側端子に接続された入
力端子３５と電源電位Ｖ_DDとの間には、互いに逆向きと
された静電気保護用ダイオード１及び２からなる直列回
路が接続されており、入力端子３５と接地電位Ｖ_SSとの
間にも互いに逆向きとされた静電気保護用ダイオード２
及び３０からなる直列回路が接続されている。同様に、
入力信号源１４の正側端子に接続された入力端子３６と
電源電位Ｖ_DDとの間には、互いに逆向きとされた静電気
保護用ダイオード３１及び３２からなる直列回路が接続
されており、入力端子３６と接地電位Ｖ_SSとの間にも互
いに逆向きとされた静電気保護用ダイオード３３及び３
４からなる直列回路が接続されている。

【００４５】また、入力端子３５とアナログスイッチ３
との間に、Ｎｃｈトランジスタ３７とPｃｈトランジス
タ３８が直列接続され、入力端子３６とアナログスイッ
チ２８との間に、Ｎｃｈトランジスタ４１とPｃｈトラ
ンジスタ４２が直列接続されている。Ｎｃｈトランジス
タ３７及び４１の各ゲートは電源電位Ｖ_DDに接続され、
Pｃｈトランジスタ３８及び４２のゲートは接地電位Ｖ
_SSに接続されている。

【００４６】アナログスイッチ３は寄生ＰＮＰトランジ
スタ４と寄生ＮＰＮトランジスタ５を有しており、アナ
ログスイッチ２８は寄生ＰＮＰトランジスタ３９と寄生
ＮＰＮトランジスタ４０を有している。アナログスイッ
チ３及び２８の出力端は、それぞれコンパレータ１７の
入力端子に共通接続されている。

【００４７】図５（ａ）、（ｂ）は図４に示したアナロ
グスイッチ回路の第２の実施の形態の構造断面図を示
す。図５（ａ）、（ｂ）に示すように、ＩＣのＰ基板１
９上にはラッチアップ防止のためのＰ⁺分離層１８を挟
んでＮ^-層２０とＮ^-層２２が形成されており、Ｎ^-層２
０にはＰｃｈトランジスタ２１とＰ^-層４３、４４、４
５及び４６が形成され、Ｎ^-層２２にはＰｃｈトランジ
スタ３８が形成されている。また、Ｐ^-層４３にはＮｃ
ｈトランジスタ３７が、Ｐ^-層４４にはＮｃｈトランジ
スタ２４が形成されている。

【００４８】更に、図５（ｂ）に示すように、Ｎ^-層２
０内のＰ^-層４５及び４６のうち、Ｐ^-層４５には静電気
保護用ダイオード１及び２９が形成され、Ｐ^-層４６に
は静電気保護用ダイオード２及び３０が形成されてい
る。

【００４９】スイッチ制御端子２６はＮｃｈトランジス
タ２４のゲート電極に接続されると共にインバータ２７
を介してＰｃｈトランジスタ２１のゲート電極に接続さ
れ、ドレイン同士とソース同士がそれぞれ接続されたＰ
ｃｈトランジスタ２１及びＮｃｈトランジスタ２４と共
に、図６（ｂ）に示したようにアナログスイッチ３を構
成している。

【００５０】ここで、上記の構造によりPｃｈトランジ
スタ２１のソース、ドレイン及びバックゲートを、各々
エミッタ、コレクタ及びベースとする寄生ＰＮＰトラン
ジスタ４が形成され、そのバックゲートすなわちベース
が電源電位Ｖ_DDに接続される。また、Ｎｃｈトランジス
タ２４のドレイン、ソース及びバックゲートを、各々エ
ミッタ、コレクタ及びベースとする寄生ＮＰＮトランジ
スタ５が形成され、バックゲートすなわちベースが接地
電位Ｖ_SSに接続される。これにより、アナログスイッチ
３は従来と同様に図４に示したように寄生トランジスタ
４及び５で表現することができる。

【００５１】更に、図５（ａ）に示すように、Pｃｈト
ランジスタ３８のドレイン及びバックゲートを、各々ア
ノード及びカソードとする寄生ダイオード４７が形成さ
れ、そのバックゲートすなわちカソードが寄生トランジ
スタ４及び５の各エミッタに接続される。また、Ｎｃｈ
トランジスタ３７のドレイン及びバックゲートを、各々
カソード及びアノードとする寄生ダイオード４８が形成
され、バックゲートすなわちアノードが寄生ダイオード
４７のアノードに接続され、寄生ダイオード４８のカソ
ードが入力端子３５に接続される。

【００５２】次に、この実施の形態の動作について説明
する。まず、図４に示した入力信号源１３、１４の電位
が、電源電位Ｖ_DDと接地電位Ｖ_SSとの間にあり、アナロ
グスイッチ３がオフ、アナログスイッチ２８がオンであ
る場合の動作について説明するに、このときは、Ｎｃｈ
トランジスタ３７、４１はゲートが最高電位である電源
電位Ｖ_DDに接続されているためオンとなり、Pｃｈトラ
ンジスタ３８、４２はゲートが最低電位である接地電位
Ｖ_SSに接続されているためオンとなることより、入力信
号源１３、１４の電位が、そのままアナログスイッチ
３、２８に伝わる。しかし、アナログスイッチ３がオ
フ、アナログスイッチ２８がオンであるから、コンパレ
ータ１７には入力信号源１４の電位のみがアナログスイ
ッチ２８を通して印加されて基準電圧ｒｅｆと比較され
る。

【００５３】ここで、仮に、Pｃｈトランジスタ３８の
ソース電位、すなわちアナログスイッチ３の入力電位が
接地電位Ｖ_SSであったとしても、Pｃｈトランジスタ３
８のドレイン・ソース間は図５（ａ）に示した寄生ダイ
オード４７により０．６Ｖ程度以下であることより、Ｎ
ｃｈトランジスタ３７は、ゲートがバイアスされ、オン
状態となる。これにより、Pｃｈトランジスタ３８は、
ソース電位が「入力信号源１３の電位−０．６ｖ程度以
下」にバイアスされるため、オン状態となる。

【００５４】また、仮に、Pｃｈトランジスタ３８のソ
ース電位が電源電位Ｖ_DDであったとしても、Pｃｈトラ
ンジスタ３８はオンであり、Ｎｃｈトランジスタ３７の
ソース・ドレイン間は図５（ａ）に示した寄生ダイオー
ド４８により０．６Ｖ程度以下であることより、Pｃｈ
トランジスタ３８のソース、すなわちアナログスイッチ
３に蓄積されていた電荷は、入力信号源１３に向けて放
電し、Ｎｃｈトランジスタ３７は、ソース電位が「入力
信号源１３の電位＋０．６ｖ程度以下」となり、ゲート
・ソース間が「電源電位Ｖ_DD−（入力信号源１３の電位
＋０．６Ｖ程度以下）」にバイアスされるため、オン状
態となる。

【００５５】次に、入力信号源１３の電位が、電源１
２の電源電位Ｖ_ＤＤを越えた場合の動作について説明す
る。図４に示す入力信号源１３の電位が上昇すると、そ
れにつれてＮｃｈトランジスタ３７、Ｐｃｈトランジス
タ３８の各々のソース電位が上昇し、「電源電位Ｖ_ＤＤ
−Ｎｃｈトランジスタ３７のソース電位（すなわち入力
信号源１３の電位）」がＮｃｈトランジスタ３７のしき
い電圧Ｖ_ＴＨＮよりも小さくなると、Ｎｃｈトランジス
タ３７はエンハンスメント型のＭＯＳＦＥＴであるか
ら、Ｎｃｈトランジスタ３７はオフ状態となり、電源１
２の電位Ｖ_ＤＤ以上となっても、Ｎｃｈトランジスタ３
７はオフであり、また、静電気保護用ダイオード２９に
より静電気保護用ダイオード１に電流が流れるのを防ぐ
ため、入力信号源１３からの電流は流れなくなり、従っ
て電流制限抵抗は不要となる。

【００５６】次に入力信号源１３の電位が、接地電位
Ｖ_ＳＳ以下の場合の動作について説明する。入力信号源
１３の電位が下降すると、それにつれてＮｃｈトランジ
スタ３７、Ｐｃｈトランジスタ３８の各々のソース電位
が下降するが、Ｐｃｈトランジスタ３８のソース電位
（すなわち入力信号源１３の電位）がＰｃｈトランジス
タ３８のしきい電圧Ｖ_ＴＨＰよりも小さくなると、Ｐｃ
ｈトランジスタ３８はエンハンスメント型のＭＯＳＦＥ
Ｔであるから、Ｐｃｈトランジスタ３８はオフ状態とな
り、接地電位Ｖ_ＳＳ以下となっても、Ｐｃｈトランジス
タ３８はオフであり、また静電気保護用ダイオード３０
により静電気保護用ダイオード２に電流が流れるのを防
ぐため、入力信号源１３への電流は流れなくなり、従っ
て電流制限抵抗は不要となる。

【００５７】以上のように、入力信号源１３が電源１２
の電位Ｖ _DD以上の時には、Ｎｃｈトランジスタ３７が働
き、入力信号１３が接地電位Ｖ_SS以下の時には、Pｃｈ
トランジスタ３８が働くため、入力信号源１３が接地電
位Ｖ_SS以下となることがなく、電源電位Ｖ_DDを越える場
合には、Pｃｈトランジスタ３８は不要であり、入力信
号源１３が電源電位Ｖ_DD以上となることがなく、接地電
位Ｖ_SS以下となる場合には、Ｎｃｈトランジスタ３７は
不要である。

【００５８】この実施の形態では、入力信号源の電位が
ＩＣの電源電位Ｖ_DD以上、及び接地電位Ｖ_SS以下となる
ことがないので、電流制限抵抗が不要であり、よって寄
生トランジスタの動作による発熱を防止することができ
る。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
入力信号源の電位が高電位側電源の電位よりも高い場
合、及び入力信号源の電位が低電位側電源の電位よりも
低い場合に、アナログスイッチの寄生トランジスタが動
作しないようにしたため、アナログスイッチが搭載され
ている半導体集積回路（ＩＣ）と高電位側電源及び低電
位側電源が変動せず、これにより、常にＩＣは正常の動
作を行うことができるようになり、信頼性が向上する。

【００６０】また、本発明によれば、アナログスイッチ
を構成する第１、第２のトランジスタのバックゲートと
高電位側電源、低電位側電源との間に、互いに逆向きに
並列接続された２つのダイオードを並列接続し、更に入
力信号源とアナログスイッチの入力端の間に電流制限抵
抗を設けると共に、アナログスイッチの入力端と高電位
側電源及び低電位側電源との間にそれぞれ第１及び第２
の静電気保護用ダイオードを接続する構成としたため、
ｎ入力当たりの素子数が（６×ｎ＋４）個となり、従来
に比べて少ない素子数で構成でき、よって、アナログス
イッチが搭載されたＩＣの小型化ができる。

【００６１】更に、本発明によれば、入力端子とアナロ
グスイッチの入力端との間に、ゲートが高電位側電源に
接続されたＮチャンネルの第３のトランジスタ及びゲー
トが低電位側電源に接続されたＰチャンネルの第４のト
ランジスタのうちの一方を単独で、又は両方を直列に接
続し、入力信号源に接続された入力端子と高電位側電源
との間にそれぞれ互いに逆向きに直列接続された第１及
び第２の静電気保護用ダイオードと、入力端子と前記低
電位側電源との間にそれぞれ互いに逆向きに直列接続さ
れた第３及び第４の静電気保護用ダイオードとを設ける
ことにより、入力信号源電位が高電位側電源電位以上あ
るいは低電位側電源電位以下であっても、第３又は第４
のトランジスタにより、アナログスイッチは、高電位側
電源電位と低電位側電源電源電位の間の電位が入力され
るため、電流制限抵抗を不要にでき、よってアナログス
イッチの寄生トランジスタの動作による発熱がなく、信
頼性を向上でき、また素子数も低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路図である。

【図２】本発明の第１の実施の形態の構造を示す断面図
である。

【図３】本発明の第１の実施の形態の動作を説明する特
性図である。

【図４】本発明の第２の実施の形態の回路図である。

【図５】本発明の第２の実施の形態の構造を示す断面図
である。

【図６】従来の一例を示す図である。

【図７】図６のアナログスイッチ回路の構造を示す断面
図とアナログスイッチ説明図である。

【図８】従来の公知例１の説明図である。

【図９】従来の公知例２の回路図である。

【図１０】従来の公知例３の回路図である。

【符号の説明】

１、２、２９、３０、３１、３２、３３、３４静電気
保護用ダイオード３、２８、５７、５８、５９、６７アナログスイッチ４、３９、６２、６３、６４、６７寄生ＰＮＰトラン
ジスタ５、４０、５５、５６、６６寄生ＮＰＮトランジスタ６、７、８、９、５０、５１ダイオード１０、１１制御回路１２電源１３、１４入力信号源１５、１６電流制限抵抗１７コンパレ−タ１８Ｐ⁺分離層１９Ｐ基板２０、２２Ｎ^-層２３、２５、４３、４４、４５、４６Ｐ^-層２１、３８、４２、６０Ｐチャンネル（ｃｈ）トラン
ジスタ２４、３７、４１、６１、６５、６８Ｎｃｈトランジ
スタ２６スイッチ制御端子２７インバータ３５、３６入力端子４７、４８、５４寄生ダイオード４９アナログスイッチ３の出力端子５２、５３順電圧降下の小さいダイオード

Claims

(57)【特許請求の範囲】

【請求項１】ドレイン同士が接続され、かつ、ソース
同士が接続されたＰチャンネルの第１のトランジスタ及
びＮチャンネルの第２のトランジスタからなるアナログ
スイッチと、前記第１のトランジスタのバックゲートと高電位側電源
との間に、互いに逆向きに並列接続された第１及び第２
のダイオードと、前記第２のトランジスタのバックゲートと低電位側電源
との間に、互いに逆向きに並列接続された第３及び第４
のダイオードとを有することを特徴とするアナログスイ
ッチ回路。
【請求項２】前記アナログスイッチは半導体集積回路
基板上に入力信号源の数に対応して設けられ、前記入力
信号源と前記アナログスイッチの入力端の間に設けられ
た電流制限抵抗と、該アナログスイッチの入力端と前記
高電位側電源及び低電位側電源との間にそれぞれ設けら
れた第１及び第２の静電気保護用ダイオードと、前記ア
ナログスイッチの出力端に入力端子が接続されたコンパ
レータとを更に有すると共に、前記第１乃至第４のダイ
オードは前記入力信号源の数に等しい前記アナログスイ
ッチに共通に設けたことを特徴とする請求項１記載のア
ナログスイッチ回路。
【請求項３】ドレイン同士が接続され、かつ、ソース
同士が接続されたＰチャンネルの第１のトランジスタ及
びＮチャンネルの第２のトランジスタからなるアナログ
スイッチと、入力端子と前記アナログスイッチの入力端との間に、ゲ
ートが高電位側電源に接続されたエンハンスメント型で
Ｎチャンネルの第３のトランジスタ及びゲートが低電位
側電源に接続されたエンハンスメント型でＰチャンネル
の第４のトランジスタのうちの一方を単独で、又は両方
を直列に接続したことを特徴とするアナログスイッチ回
路。
【請求項４】前記アナログスイッチは半導体集積回路
基板上に入力信号源の数に対応して設けられ、前記入力
信号源に接続された前記入力端子と前記高電位側電源と
の間にそれぞれ互いに逆向きに直列接続された第１及び
第２の静電気保護用ダイオードと、前記入力端子と前記
低電位側電源との間にそれぞれ互いに逆向きに直列接続
された第３及び第４の静電気保護用ダイオードと、前記
アナログスイッチの出力端に入力端子が接続されたコン
パレータとを更に有することを特徴とする請求項３記載
のアナログスイッチ回路。