[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE69126268T2 - Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärken, angesteuert durch ein Speisespannungseinschaltrücksetzsignal - Google Patents

Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärken, angesteuert durch ein Speisespannungseinschaltrücksetzsignal

Info

Publication number
DE69126268T2
DE69126268T2 DE69126268T DE69126268T DE69126268T2 DE 69126268 T2 DE69126268 T2 DE 69126268T2 DE 69126268 T DE69126268 T DE 69126268T DE 69126268 T DE69126268 T DE 69126268T DE 69126268 T2 DE69126268 T2 DE 69126268T2
Authority
DE
Germany
Prior art keywords
row
line
row line
memory
repeaters
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69126268T
Other languages
English (en)
Other versions
DE69126268D1 (de
Inventor
David Charles Mcclure
William Carl Slemmer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of DE69126268D1 publication Critical patent/DE69126268D1/de
Application granted granted Critical
Publication of DE69126268T2 publication Critical patent/DE69126268T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Description

  • Dies ist eine Erfindung auf dem Gebiet der integrierten Speicherschaltungen und sie richtet sich insbesondere auf die Wahl der Speicherzellen in diesen.
  • Diese Anmeldung steht in Verbindung mit den europäischen Patentanmeldungen Nr. EP-A-0 478 251, EP-A-0 478 252, EP-A-0 478 253 (Anwaltsaktenzeichen 69103, 69104, 69105, basierend auf den US-Seriennummern 588,601, 588,577, 588,609), die alle gleichzeitig mit dieser Anmeldung eingereicht wurden.
  • Herkömmliche integrierte Speicherschaltungen, wie zum Beispiel Random Access Memories (Speicher mit wahifreiem Zugriff (RAMs)), sowohl vom statischen Typ (sRAMs) als auch vom dynamischen Typ (dRAMs), Read-Only Memories (lediglich auslesbarer Speicher (ROMs)), sowohl vom maskenprogrammierten Typ als auch vom elektrisch programmierbaren Typ (einschließlich PROMs, EPROMs, EEPROMs und EAROMs) und andere Speicher, wie zum Beispiel Doppelanschluß-RAMs und FIFOs, sind im allgemeinen zeilen- bzw. spaltenmäßig organisiert. Diese Zeilen- Spaltenorganisation gilt sowohl für die körperliche Anordnung der Speicherzellen in einer Matrix bzw. Anordnung als auch für die elektrische Funktion des Speichers selbst. Von den Adressenanschlüssen werden bestimmte durch die Auswahl einer Zeile von Speicherzellen in der Matrix bzw. Anordnung verwendet und bestimmte andere werden durch die Auswahl einer Spalte verwendet, wobei Zugriff zu einer oder mehreren Speicherzellen in der ausgewählten Zeile zur Verfügung gestellt wird. Es ist zu bemerken, daß bei DRAMs die Zeilen- und Spaltenadressen im allgemeinen an den Adreßanschlüssen der Vorrichtungen im zeitlichen Multiplex-Betrieb betrieben werden.
  • Wo die Anzahl der Speicherzellen ziemlich hoch ist, wie zum Beispiel in der Größenordnung von 2²&sup0; Speicherstellen (d.h. 1 MB) werden die physikalischen Abmessungen der Speichermatrix- bzw. anordnung demgemäß ziemlich groß, und dies sogar dann, wenn sie mit einer dem Stand der Technik entsprechenden Technologie hergestellt werden, welche charakteristische Größen von weniger als einem Mikron gestattet. Neben den für solche Speicher notwendigen größeren physikalischen Abmessungen resultiert die Auswahl einer Zeile der Speichermatrix bzw. -anordnung in der Aktivierung einer größeren Anzahl von Speicherzellen. Eine solche Aktivierung wird im allgemeinen durch einen Zeilendecoder durchgeführt, der einen aktiven logischen Pegel an einem Langleiter vorweist, der im allgemeinen als Zeilenleitung oder Wortleitung bezeichnet wird. Der aktive Pegel an diesem Leiter verbindet die Speicherzellen in der ihm zugeordneten Zeile mit ihren jeweiligen Bit- Leitungen und bewirkt, daß die Speicherzellen mit Abtastverstärkern in Verbindung gebracht werden.
  • Die Anzahl der für jede Zeile aktivierten Speicherzellen hängt natürlich von der Speicherkapazität des Speichers und der Organisation der Speichermatrix bzw. -anordnung ab. Bei einer "quadratischen" 1-MB-Speicheranordnung mit 1024 Spalten mal 1024 Zeilen aktiviert beispielsweise die Auswahl einer gesamten Zeile 1024 Speicherzellen und verbindet diese Anzahl an Speicherzellen mit Bit-Leitungen zur Verbindung ihrer gespeicherten Daten mit einem Abtastverstärker Demgemäß wird der Energieverbrauch, der zur Auswahl und zum Erregen einer gesamten Zeile von Speicherzellen benotigt wird, bei solchen hochdichten Speichern größer. Bei sRAM- Vorrichtungen, wo eine einzelne Zeile von Adressen für eine relativ lange Zeitspanne zugänglich gemacht werden kann (beispielsweise für abfolgende Arbeitsabläufe an mehreren Speicherzellen in derselben Zeile) wird die durch die Vorrichtung aktiv verbrauchte Energie ziemlich hoch. Es ist deshalb wünschenswert, die Zeitdauer zu beschränken, für welche eine gesamte Zeile aktiviert wird. Das Problem des hohen aktiven Energieverlustes ist speziell bei solchen Speichern akut, wie sie Doppelanschluß-RAMs und FIFOs darstellen. Bei jedem dieser Speichertypen wird die Auswahl und die gleichzeitige Zurverfügungstellung zweier Reihen von Speicherzellen oft dadurch durchgeführt, daß gleichzeitig Schreib- und Lesevorgänge getatigt werden. Demgemäß ist der aktive Energieverbrauch für solche Speicher bei solchem gleichzeitigen Vorgehen der doppelte desjenigen eines RAMs mit Einzelanschluß von gleicher Größe.
  • Eine vorbekannte Technik zur Begrenzung der Dauer der Zeilenleitungs-Auswahl ist es, die Anregung der Zeilenleitung zeitlich abzugrenzen ("time-out"), so daß, nachdem anfänglich auf eine Zeile zugegriffen wird, das Zeilenleitungssignal auf einen inaktiven logischen Pegel zurückgesetzt wird. Das Speichern der Inhalte der Speicherzellen in der Zeile wird bei einer solchen Anordnung durch Abtastverstärker realisiert, so daß wiederholte bzw. verstärkte Lesevorgänge durchgeführt werden können, ohne daß die Zeilenleitung angeregt werden muß. Diese Technik macht Übergänge an den Dateneingabeanschlüssen sichtbar, die einen Schreibvorgang anzeigen, wobei in diesem Fall ein Zeilenleitungssignal wieder angeregt wird, um das Schreiben der Daten in die Speicherzellen der ausgewählten Zeile zu ermöglichen. Man hat beobachtet, daß diese Technik in dem Fall zu Fehlern führt, wo Übergänge an den Dateneingaben relativ langsam vor sich gehen, da solche langsamen Übergänge möglicherweise von dem Übergangs-Detektionskreis nicht detektiert werden. Außerdem kann das Vorhandensein von Dreifach-Zustandseigen schaften am Datenbus, mit welchem die Eingabeanschlüsse verbunden sind, dem Detektionskreis einen fehlerhaften Übergang vorgeben.
  • Eine weitere frühere Technik zur Begrenzung des Energieverlustes ist die Reduktion der Belastungen der aktiven Bit-Leitung durch eine spezielle Zeilenleitung. Es können beispielsweise mehrere Zeilendecoder für jede "Zeile" vorgesehen werden, so daß eine Kombination der Zeilenadressen und der bedeutensten Spaltenadressen- Bits einen Zeilendecoder auswählt, wobei die Anzahl der Speicherzellen in jeder ausgewahlten Zeile verringert ist. Während eine solche Technik die aktive Leistung absenkt, müssen die Abmessungen des Chips mit der integrierten Schaltung sich vergrößern, um zusätzliche Zeilendecoder bereitzustellen. Dies steigert nicht nur die Herstellungskosten des Schaltkreises, sondern kann auch Probleme beim Einpassen des Schaltkreises in die erwünschte Packungsgröße mit sich bringen.
  • Eine weitere frühere Technik zur Auswahl eines Anteils der Zeilenleitung ist in Sakurai et al., "A Low Power 46 ns 256 kbit CMOS Static RAM with Dynamic Double Word Line", IEEE J. Solid State Circuits, Vol SC-19, No. 5 (IEEE, Oktober 1984), Seiten 578-585 beschrieben. Die in diesem Artikel beschriebene Technik verwendet zwei Wortleitungen zum Ansprechen eines jeden Bits, wobei eine eine Hauptwortleitung MWL (Main Word Line) und die andere eine Wortleitung mit geringerem Querschnitt SWL (Smaller Section Word Line) ist. Wie in Figur 2 des Artikels von Sakurai et al. gezeigt, wird die Haupt-Wortleitung durch den Zeilendecoder bereitgestellt, wobei NOR-Gates durch den Spaltendecoder zum Treiben der Teil-Wortleitungen gesteuert werden; die NOR-Gates für jeden Teil sind parallel miteinander verbunden, und zwar alle ohne Anbindung an die Haupt- Wortleitung. Auf diese Weise wird nur der Anteil der Zeile in dem ausgewählten Teil angesprochen. Dieses Schema erfordert jedoch zusätzliche Leiterniveaus, nämlich eine zweite Aluminiumschicht (siehe Seite 579, rechte Spalte und Tabelle II). Eine solche zusätzliche Komplizierung des Verfahrens ist natürlich ziemlich kostspielig. Außerdem muß die Haupt-Wortleitung vom Zeilendecoder über die volle Zeitdauer, in der die ausgewählte Zeilen-Wortleitung aktiv bleiben muß, angeregt bleiben.
  • Die US-A-4,583,202 offenbart einen Halbleiterspeicher mit mehreren Speicherzellen, die in Zeilen und Spalten angeordnet und in erste und zweite Unteranordnungen gruppiert ist, mit einem Zeilendecoder zum Auswählen einer Zeile von Speicherzellen durch das Anregen einer Zeilenleitung gemäß einem Zeilenadressenwert, mehreren ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärkern, wobei jede erste Zeilenleitungswiederholeinrichtung eine Zeilenleitung vom Zeilendecoder als Eingangssignal empfängt und jede davon ein Ausgangssignal bereitstellt, mit einer ersten lokalen Zeilenleitung zur Auswahl einer Zeile von Speicherzellen in der ersten Subanordnung und mehrere zweite Zeilenleitungswiederholeinrichtungen bzw. Verstärker, wobei jede eine erste lokale Zeilenleitung an ihrem Eingang aufnimmt und jede an ihrem Ausgang mit einer zweiten lokalen Zeilenleitung verbunden ist, um eine Zeile von Speicherzellen in der zweiten Subanordnung auszuwählen.
  • Ein weiteres Dokument aus dem Stand der Technik, die US-A-4,695,981 betrifft eine Anordnung von Speicherzellen für integrierte Schaltkreise, die eine segmentierte Wortleitung verwendet, bei welcher die Auswahl eines Anteils des Wortleitungssegments durchgeführt wird, ohne daß eine Raupt-Wortleitung benötigt wird, und zwar durch eine gebündelte Auswahl.
  • Zum Hintergrund der hier beschriebenen und beanspruchten Erfindung ist ebenfalls zu bemerken, daß die Steuerung des Zeitpunkts, an dem Abtastverstärker die logischen Zustände abtasten, die an den Bit-Leitungen in einem Speicher vorhanden sind, gemäß einer früheren Technik eine Schein-Wort- oder Zeilenleitung verwendete. Gemäß dieser früheren Technik hatte die Schein-Wortleitung eine gleiche Länge und Kapazität wie die wirkliche Wortleitung und sie wurde durch den Zeilendecoder zur selben Zeit angeregt wie die ausgewählte Wortleitung. Diese Abtastverstärker werden durch ein Signal in Funktion gesetzt, das dann erzeugt wird, wenn die Schein-Wortleitung sich auflädt, um sicherzustellen, daß die Abtastverstärker nicht den Zustand der Bit-Leitungen abtasten, der vor dem Zeitpunkt vorliegt, an dem eine ausgewählte Speicherzelle durch die ausgewählte Wortleitung damit verbunden worden ist.
  • Es ist eine Aufgabe dieser Erfindung, eine Speicherarchitektur zur Verfügung zu stellen, welche dadurch einen geringeren Energieverlust ermöglicht, daß die Anzahl der Speicherzellen begrenzt wird, die ausgewählt werden, nachdem eine Zeilenleitung angeregt worden ist.
  • Es ist eine weitere Aufgabe dieser Erfindung, eine solche Speicherarchitektur zur Verfügung zu stellen, welche den Zeitpunkt steuert, bei welchem die Speicherzellen ausgewahlt werden, und zwar auf eine solche Weise, daß die aktive Leistung minimiert werden kann, ohne ein übermäßiges Risiko, daß die ausgewählten Speicherzellen am Ende der Zeilenleitung nicht angeregt werden.
  • Es ist eine weitere Aufgabe dieser Erfindung, eine solche Steuerung auf eine Weise zur Verfügung zu stellen, die relativ unempfindlich gegenüber Verfahrensabänderungen ist.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Halbleiterspeicher zur Verfügung gestellt mit mehreren Speicherzellen, die in Zeilen und Spalten angeordnet und in ersten und zweiten Subanordnungen gruppiert sind; einem Zeilendecoder, um eine Zeile von Speicherzellen durch Erregen einer Zeilenleitung gemäß einem Zeilenadreßwert auszuwählen; mehreren ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärkern (im weiteren auch "-repeatern"), die jeweils eine Zeilenleitung von dem Zeilendecoder an einem Empfang empfangen, und die jeweils an einem Ausgang eine erste lokale Zeilenleitung vorweisen, um eine Zeile von Speicherzellen in der ersten Subanordnung auszuwählen; mehreren zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärkern, die jeweils eine erste lokale Zeilenleitung an einem Eingang empfangen, und die jeweils an einem Ausgang eine zweite lokale Zeilenleitung zum Auswählen einer Zeile von Speicherzellen in der zweiten Subanordnung vorweisen; gekennzeichnet dadurch, daß jede der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker eine Halteeinrichtung bzw. einen Zwischenspeicher aufweist, um den erregten Zustand der jeweiligen der mehreren ersten lokalen Zeilenleitungen an seinem Eingang zurückzubehalten, wobei die Halteeinrichtung bzw. der Zwischenspeicher einen Ausgang hat, der an die jeweilige zweite lokale Zeilenleitung angekoppelt ist; durch eine Verzögerungsschaltung, die einen Eingang hat, der an dem Zeilendecoder angeschlossen ist, um ein Eingangssignal von dem Zeilendecoder zu empfangen, der dem Zeilendecoder entspricht, der die ausgewählte Zeilenleitung erregt, und die einen Ausgang hat, um ein verzögertes Signal (DRL') durch den Empfang des Eingangssignals verzögert vorzuweisen bzw. anzulegen; einen Spaltendecoder, um eine Subanordnung gemäß einem Abschnitt eines Spaltenadreßwertes auszuwählen, wobei der Spaltendecoder eine erste Rücksetzleitung hat, die an mehreren der ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärker angeschlossen ist, wobei die erste Rücksetzleitung mit einem ersten logischen Zustand anzeigt, daß die erste Subanordnung nicht ausgewählt ist; und eine Takt- und Steuerschaltung, die einen Ausgang zum Betreiben einer Auswählleitung hat; wobei jede der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker auf die Takt- und Steuerschaltung, die die Auswähileitung auf einen ersten logischen Pegel treibt, anspricht und sich von ihrem Eingang abkoppelt; wobei die Takt- und Steuerschaltung die Auswählleitung auf den ersten logischen Pegel treibt, nachdem die zweite lokale Zeilenleitung für die ausgewählte Zeile erregt worden ist; und wobei die Zeilenleitungswiederholeinrichtung bzw. -verstärker, die mit der durch den Zeilendecoder ausgewählten Zeile verbunden ist, diejenige der ersten und mehreren der ersten lokalen Zeilenleitungen an ihrem Ausgang entregt bzw. deaktiviert, und zwar in Reaktion sowohl auf die Rücksetzleitung, die daran angeschlossen ist und anzeigt, daß ihre verbundene Subanordnung nicht ausgewählt ist, als auch auf die Verzögerungsschaltung, die das verzögerte Signal aufweist.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Steuerung einer integrierten Speicherschaltung, die erste und zweite Subanordnungen von Speicherzellen hat, welche in Zeilen und Spalten angeordnet sind zur Verfügung gestellt, das die folgenden Schritte aufweist:
  • Ein Zeilenadreßsignal wird decodiert; eine Zeilenauswählleitung, die Abschnitte hat, die mit ersten und zweiten Subanordnungen verbunden sind, wird erregt; die erregte Zeilenauswählleitung wird gemäß dem Wert des Zeilenadreßsignals ausgewählt, gekennzeichnet durch die folgenden Schritte: Nach dem Erregungsschritt wird für jede Zeilenauswählleitung der Abschnitt davon, der der zweiten Subanordnung zugeordnet ist, von dem Abschnitt davon getrennt, der der ersten Subanordnung zugeordnet ist; ein Anteil des Spaltenadreßsignals wird decodiert, ein verzögertes Taktsignal wird erzeugt, wobei das verzögerte Taktsignal der Anregung einer Zeilenauswählleitung entspricht, die mit einer Verzögerungszeit behaftet ist, die der Ladezeit der Zeilenauswählleitung entspricht; in Reaktion auf das verzögerte Taktsignal wird ein Anteil der ausgewählten Reihenauswählleitung entregt, welche der Subanordnung zugeordnet ist, die nicht dem dekodierten Anteil des Spaltenadreßsignals entspricht; und nach dem Entregungsschritt wird der Abschnitt der ausgewählten Zeilenauswähileitung, die der Unteranordnung zugeordnet ist, welche dem dekodierten Anteil des Spaltenadreßsignals entspricht, aufrechterhalten.
  • Weitere Aufgaben und Vorteile der Erfindung werden für durchschnittliche Fachleute unter Bezugnahme auf die folgende Beschreibung und die Zeichnungen offenbar werden.
  • Die Erfindung kann in eine integrierte Haibleiterschaltung mit einer oder mehreren Anordnungen von Speicherzellen eingefügt werden, die in Zeilen und Spalten angeordnet sind. Nach dem Auswählen einer Zeile von Speicherzellen gemäß einer Zeilenadresse wählen bestimmte der Spaltenadreßbits den Abschnitt der Zeile aus, der abgefragt werden soll, und die Zeilenleitung für die nicht ausgewählten Abschnitte der Zeile wird entregt. Eine Halte-Wiederholeinrichtung bzw. ein Halteverstärker wird verwendet, um den Abschnitt der Zeilenleitung im erregten Zustand zu halten, so daß die Zeilenleitung auf jeder Seite des ausgewählten Abschnittes außer Funktion gestellt werden kann. Die Halteverstärker werden angesteuert, um die nicht ausgewählten Abschnitte der Zeilenleitung in Übereinstimmung mit einer Schein-Zeilenleitung außer Funktion zu setzen, so daß das Abschalten der Zeilenleitung so schnell wie möglich stattfinden kann, nachdem die ausgewählte Zeilenleitung zur Gänze angeregt wird. Die Schein-Zeilenleitung gestattet eine solche Steuerung, und zwar auf eine solche Weise, die relativ unempfindlich gegenüber Verfahrensänderungen ist, da Verfahrensänderungen die Schein-Zeilenleitung auf dieselbe Weise beeinflussen, wie die aktiven Zeilenleitungen.
  • Einige Ausführungsformen der Erfindung werden nun anhand von Beispielen und unter Bezugnahme auf die beiliegenden Zeichnungen erläutert. Es zeigen:
  • Figur 1 ein elektrisches Blockdiagramm eines Speichers, der gemäß einer bevorzugten Ausführungsform der Erfindung hergestellt wurde;
  • Figur 2 ein schematisches elektrisches Diagramm einer Zeilenlinie im Speicher der Figur 1 zusammen mit seinen Halte-Wiederholeinrichtungen bzw. -verstarkern;
  • Figur 3 ein schematisches elektrisches Diagramm einer ersten Ausführungsform einer Halte-Wiederholeinrichtung bzw. eines Halteverstärkers aus Figur 2;
  • Figur 4 ein Taktdiagramm, das die Tätigkeit der Halte-Wiederholeinrichtung bzw. des Halteverstärkers aus Figur 3 im Speicher nach den Figuren 1 und 2 darstellt;
  • Figuren 5a und 5b schematische elektrische Diagramme von zweiten und dritten alternativen Ausführungsformen der Halte-Wiederholeinrichtung nach Figur 2;
  • Figur 6 ein schematisches elektrisches Diagramm einer vierten alternativen Ausführungsform der Halte-Wiederholeinrichtung bzw. des Halteverstarkers aus Figur 2;
  • Figur 7 ein schematisches elektrisches Diagramm einer fünften alternativen Ausführungsform der Halte-Wiederholeinrichtung bzw. des Halteverstarkers aus Figur 2;
  • Figur 8 ein schematisches elektrisches Diagramm einer sechsten alternativen Ausführungsform der Halte-Wiederholeinrichtung bzw. des Halteverstärkers nach Figur 2; und
  • Figur 9 ein schematisches elektrisches Diagramm einer bevorzugten Ausführungsform eines Steuerungsschaltkreises zum Steuern der Halte- Wiederholeinrichtungen bzw. der Halteverstärker.
  • Unter Bezugnahme auf die Figur 1 wird ein Blockdiagramm eines Speichers 1 für eine integrierte Schaltung erörtert, welche die bevorzugte Ausführungsform der Erfindung umfasst. Der Speicher 1 ist ein Speicher einer integrierten Schaltung, beispielsweise ein statischer Random Access Memory (sRAM) mit 220 oder 1.048.576 Speicherstellen oder Bits. Der Speicher list in diesem Beispiel ein Wide- Word-Speicher, organisiert mit 217 oder 128k ansprechbaren Stellen mit je acht Bits. Demgemäß werden beispielsweise bei einer Leseoperation beim Ansprechen einer der Speicherstellen acht Datenbits an den acht Eingabe/Ausgabeanschlußstellen DQ erscheinen. Die elektrische Organisation des Speichers list in diesem Beispiel 1024 Zeilen in 1024 Spalten, wobei acht Spalten bei jeder normalen Speicheroperation angesprochen werden.
  • In diesem Beispiel für den Speicher list die Speicheranordnung in acht Unteranordnungen 12&sub0; bis 12&sub7; abgeteilt, wobei jede 124 Zeilen und 128 Spalten aufweist. Der Speicher 1 umfaßt 17 Adreßanschlußstellen A0 bis A16 zum Empfang von 17 Adreßbits zur Spezifizierung einer einzigartigen Speicheradresse. In herkömmlicher Weise werden die Signale aus diesen 17 Adreßanschlußstellen durch Adressenpuffer (nicht gezeigt) gepuffert. Nach einem solchen Puffern werden Signale, die zehn der Adreßanschlußstellen (A7 bis A16) entsprechen, durch den Zeilendecoder 14 empfangen, um die eine der 1024 Zeilen auszuwählen, die durch den Zeilendecoder 14 erregt werden soll.
  • Die Figur 1 zeigt schematisch die relative physikalische Position der Unteranordnungen 12 zueinander und relativ zum Zeilendecoder 14. Wie im weiteren detaillierter beschrieben werden wird, wird die Auswahl einer Zeile von Speicherzellen in den Unteranordnungen 12 durch Zeilenleitungen durchgeführt, von denen eine vom Zeilendecoder 14 gemäß dem Wert der Zeilenadresse an den Anschlußstellen A7 bis A16 betrieben wird. Bei einer Anordnung, wie sie in Figur 1 gezeigt ist, bei der der Zeilendecoder 14 zentral mit den Subanordnungen 12 an jeder seiner Seiten angeordnet ist, ist es vorzuziehen, daß das bedeutendste Spaltenadressenbit (Adressenanschluß A6 in dieser Ausführungsform) ebenfalls von dem Zeilendecoder 14 decodiert wird, so daß die Zeilenleitung nur auf einer Seite des zentral angeordneten Zeilendecoders 14 in Übereinstimmung mit diesem bedeutendsten Spaltenadressenbit angeregt wird. Die Anregung einer Zeilenleitung verbindet den Inhalt der Speicherzellen mit ihren entsprechenden Bitleitungen auf die herkömmliche Weise. Abtastverstärker 13 sind vorgesehen, um den Datenzustand auf den Bitleitungen in den Unteranordnungen 12 abzutasten und zu speichern. Es ist zu bemerken, daß viele herkömmliche Anordnungen und Organisationen von Abtastverstärkern 13 im Speicher 1 erfindungsgemäß verwendet werden können, wie zum Beispiel Anordnungen, die die Zuordnung eines Abtastverstärkers für jedes Bitleitungspaar oder die Zuordnung eines Abtastverstärkers für mehrere Bitleitpaare umfassen, wobei die Auswahl dahingehend, welches Bitleitungspaar abgetastet werden soll, durch den Spaltendecoder 18 gemäß der Spaltenadresse getroffen wird.
  • Zum Zwecke des Reduzierens der verbrauchten Energie während des aktiven Betriebs bleibt bei dieser Ausführungsform nur eine der Sub-Anordnungen 12 während jedes aktiven Zyklus angeregt, wobei die Auswahl der Sub-Anordnung 12, welche angeregt bleibt, durch die gewünschte Speicheradresse (d.h. drei Bits der Spaltenadresse) getroffen wird. Dies wird durch Repeater (Wiederholeinrichtungen/Verstärker) 16 durchgeführt, welche zwischen den Sub-Anordnungen 12 und ebenfalls zwischen dem Zeilendecoder 14 und den Sub-Anordnungen 123 und 124 vorgesehen sind. Die Repeater 16 führen den angeregten Zustand der ausgewählten Zeilenleitung weiter, wie im weiteren detaillierter beschrieben werden wird, halten bzw. speichern den angeregten Zustand der ausgewählten Zeilenleitung für die ausgewählte Sub-Anordnung 12 und entregen die Zeilenleitung für die Sub- Anordnungen 12, welche nicht ausgewählt sind. Diese Anordnung erfordert, daß alle acht Bits der Speicherstelle in Zugriff in derselben Subanordnung 12 angeordnet sind.
  • Signale entsprechend den verbleibenden sieben Adressenanschlüssen (A0 bis A6) werden durch den Spaltendecoder 18 empfangen, um die Repeater 16 zu steuern, um die Auswahl einer der Unteranordnungen 12 mittels der Leitungen RST0 bis RST7 beizubehalten. Der Spaltendecoder 18 wählt auch die gewünschten Spalten in der ausgewählten Unteranordnung 12 in Reaktion auf den verbleibenden Spaltenadressenwert auf herkömmliche Weise aus. Während Einzelleitungen für die Weiterleitung des Adreßwertes zum Zeilendecoder 14 und zum Spaltendecoder 18 angedeutet sind, sollte bemerkt werden, daß, wie bei vielen herkömmlichen Speichern, sowohl wahre als auch komplementäre Werte jedes Adreßbits alternativ von den Adressenpuffern zu den Decodern weitergeleitet werden können, um das Decodieren zu vereinfachen.
  • Gemäß dieser Ausführungsform der Erfindung ist im Speicher 1 ferner der Eingangs/Ausgangs-Schaltkreis 20 enthalten, welcher mit dem Spaltendecoder 18 über einen n-Bitbus 21 mit Eingangs/Ausgangs-Anschlußstellen DQ, mit der Anschlußstelle W_ zum Beschreibbarmachen und mit der Anschlußstelle OE zum Herstellen der Ausgabefähigkeit. Der Eingangs/Ausgangs-Schaltkreis 20 umfaßt herkömmliche Schaltungen zur Bereitstellung und Steuerung der Kommunikation zwischen den Eingangslausgangs-Anschlußstellen DQ und den Speicherzellen, die gemäß dem im Speicher 1 vorgewiesenen Adreßwert ausgewählt werden, und wird demnach hier nicht detaillierter beschrieben werden. Es ist zu bemerken, daß viele andere alternative Organisationen des Speichers 1 in Relation zur Eingabe/Ausgabe- Breite und solche, die festgestellte statt üblichen Eingabe/Ausgabe-Anschlußstellen aufweisen, ebenfalls die vorliegende Erfindung nutzen können.
  • Der Speicher 1 weist ferner eine Taktsteuerungsschaltung 22 auf, welche die Tätigkeit verschiedener Abschnitte des Speichers 1 während eines Speicherzyklus in herkömmlicher Weise steuert. Es ist zu bemerken, daß die Taktsteuerungsschaltung 22 im allgemeinen nicht ein spezieller Schaltungsblock ist, wie es in Figur 1 vorgeschlagen wird, sondern im allgemeinen im Speicher 1 verteilt ist, um die Tätigkeit verschiedener Abschnitte darin zu steuern. Die Taktsteuerungsschaltung 22 empfängt beispielsweise Signale von der Anschlußstelle CE, welche die Tätigkeit des Speichers 1 ermöglicht oder abstellt. Es ist ebenfalls zu bemerken, daß eine solche Steuerung gemäß der Adressen-Übertragungsdetektion bei dieser Ausführungsform der Erfindung bevorzugt wird, da die Steuerung der Repeater 16 vorzugsweise dynamisch in einem Zyklus durchgeführt wird, wie im weiteren beschrieben werden wird. Wie in Figur 1 gezeigt ist, ist die Leitung SEL vom Taktsteuerungsschaltkreis 22 mit den Repeatern 16 verbunden, um diese zu steuern, wie im weiteren beschrieben werden wird.
  • Der Speicher 1 umfaßt ferner einen Einschalt-Rücksetzungskreis 24. Der Einschalt- Rücksetzungsschaltkreis 24 erhält eine Vorspannung vom Energieversorgungsanschluß Vcc (natürlich ebenso wie andere Abschnitte des Speichers 1 durch nicht gezeigte Verbindungen) und generiert ein Signal in der Leitung POR, das anzeigt, das die Vcc Energieversorgung ein ausreichendes Niveau beim anfänglichen Anlaufen des Speichers 1 erreicht hat, um zu verhindern, daß Anteile des Speichers 1 in einem nicht bestimmten oder unerwünschten Zustand mit Strom versorgt werden. Wie im weiteren beschrieben werden wird, und wie in der hierzu parallel anhängigen Anmeldung S.N. 569,000 (US-A-5,115,146), eingereicht am 17. August 1990 für SGS-Thomson Microelectronics, Inc. beschrieben ist, kann der Einschalt-Rücksetzstromkreis 24 ebenfalls andere Abschnitte des Speichers 1 steuern, wie durch die Verbindung der Leitung POR mit der Taktsteuerungsschaltung 22 in Figur 1 vorgeschlagen wird. Diese parallel anhängige Anmeldung S.N. 569,000 (US-A- 5,115,146) beschreibt ebenfalls bevorzugte Ausbildungen des Einschalt-Rücksetzschaltkreises 24, obwohl für die Zwecke dieser Erfindung herkömmliche Einschalt- Rücksetzschaltkreise ebenfalls verwendet werden können.
  • Wie oben bemerkt, regt der Speicher 1 gemäß dieser Ausführungsform zum Zwecke der Reduzierung des Energieverbrauchs nur eine der acht Unteranordnungen 12 an, die gemäß den drei bedeutendsten Spaltenadressenbits ausgewählt wird. Bei dieser Ausführungsform sind Repeater 16 zwischen den Unteranordnungen 12 und ebenfalls zwischen dem Zeilendecoder 14 und jeder der Unteranordnungen 123 und 124 vorhanden, um die Verwendung der erregten Zeilenleitung in der ausgewählten Unteranordnung 12 beizubehalten und, nach einer bestimmten Zeitspanne, die Zeilenleitung in den anderen Sub-Anordnungen 12 zu entregen. Auf diese Weise steuert die Spaltenadresse (insbesondere die drei bedeutendsten Bits) die Verwendung der Wortleitung, so daß nur der Anteil der Wortleitung in der ausgewählten Sub- Anordnung 12 über den gesamten Operationszyklus des Speichers erregt ist. Der Spaltendecoder 18 wählt auch acht der 128 Spalten in der ausgewählten Sub- Anordnung 12 gemaß dem Wert der verbleibenden Bits der Spaltenadresse aus. Bei dieser Ausführungsform werden zum Zweck der Reduzierung des aktiven Energieverbrauchs nur diejenigen Abtastverstärker 13 in der ausgewählten Sub-Anordnung 12 erregt, die den gewünschten Speicherbits zugeordnet sind. Abtastverstärker 13, die so durch den Spaltendecoder 18 ausgewählt werden, werden dann über den Bus 21 mit dem Eingangs/Ausgangs-Schaltkreis 20 in Verbindung gesetzt, durch welchen das Lesen der Daten oder das Schreiben der Daten von bzw. auf die ausgewählten Speicherzellen in herkömmlicher Weise ausgeführt werden kann.
  • Natürlich können viele alternative Organisationen des Speichers 1 in Verbindung mit der hier beschriebenen Erfindung verwendet werden. Beispiele solcher Organisationen umfassen By-One-Speicher, bei denen ein einzelnes Bit beim Normalbetrieb eingegeben oder ausgegeben wird. Außerdem können Wide-Word-Speicher, bei denen jede Sub-Anordnung einer der Eingabe/Ausgabe-Anschlußstellen zugeordnet ist, und Speicher verwendet werden, wo die gesamte Anordnung während der Normaltätigkeit erregt wird. Wie oben erwähnt, können natürlich auch andere Speichertypen, wie zum Beispiel dynamische RAMs, EPROMs, eingebettete Speicher, Dual-Port-RAMs, FIFOs und ähnliche, jede mit ihrer eigenen Organisation, von der vorliegenden Erfindung profitieren.
  • Es sollte bemerkt werden, daß andere physikalische und elektrische Anordnungen der Sub-Anordnungen 12 alternativ mit der vorliegenden Erfindung verwendet werden können. Beispielsweise können zwei Zeilendecoder 14 in den Speicher integriert werden, von denen jeder die Aufbringung eines Zeilenleitungssignals in die Hälfte des Speichers steuert. Der Zeilendecoder oder die Decoder 14 können ebenfalls entlang einer Kante der zugeordneten Unteranordnungen 12 angeordnet sein, anstatt in deren Mitte, wie in Figur 1 gezeigt ist. Es ist abzusehen, daß die spezielle Auslegung des Speichers 1 von Durchschnittsfachleuten gemäß den speziellen interessierenden Parametern für die spezifischen Speicherauslegungs- und Herstellungsverfahren bestimmt werden können.
  • Unter Bezugnahme auf Figur 2 wird der Einsatz von Repeatern 16 im Speicher 1 detaillierter beschrieben werden, und zwar in Bezug auf zwei Zeilen von Speicherzellen 26 in den Sub-Anordnungen 124 und 125. Bei dieser Ausführungsform sind die Speicherzellen 26 statische RAM-Zellen, die aus querverkoppelten Invertern mit Polysilicon-Widerstands-Pull-Ups bestehen, wobei jede Speicherzelle 26 in einer Zeilenleitung RL und ein Paar Bitleitungen BL und BL_ mittels eines Paar von Durchgangstransistoren 28 zugeordnet ist. Es sollte bemerkt werden, daß die Speicherzellen 26 alternativ dynamische RAM-Zellen vom Typ mit einem Transistor und einem Kondensator, FAMOS EPROM-Zellen oder andere solche Speicherzellen sein können, wie sie in der Technik verwendet werden.
  • Die Figur 2 zeigt die Zeilenleitungen RL4&sub1; und RL4&sub2;, von denen jede mit den Gates von n-Kanal-Durchgangstransistoren 28 so verbunden ist, daß, mit einem hohen Pegel an der ausgewählten Zeilenleitung RL4 die Durchgangstransistoren 28, deren Gates mit der ausgewählten Zeilenleitung RL4 verbunden sind, ihre Speicherzellen 26 mit den Bitleitungspaaren BL4 und BL4_ verbinden werden. In der Sub- Anordnung 124 sind bei diesem Beispiel 128 Spalten und dementsprechend Paare von Bitleitungen BL4&sub0;, BL40_ bis BL4&sub1;&sub2;&sub7;, BL4127_. Die Sub-Anordnung 12&sub5; ist gleichartig angeordnet.
  • Wie oben bemerkt, empfangen die Repeater 16 jeweils ein Signal auf der Leitung SEL vom Taktsteuerungsschaltkreis 22 in Figur 1. Außerdem erhält jeder der Repeater 16&sub4;&sub1; und 16&sub4;&sub2; (sowie alle Repeater 16&sub4;) Leitung RST4 vom Spaltendecoder 18 und jeder der Repeater 16&sub5;&sub1; und 16&sub5;&sub2; erhält Leitung RST5 vom Spaltendecoder 18. Gleichartige Leitungen RST vom Spaltendecoder 18 steuern auf dieselbe Weise die anderen der Repeater 16 im Speicher 1.
  • Jede der Leitungen RST vom Spaltendecoder 18 in dieser Ausführungsform wird gemäß den drei bedeutendsten Bits A6, A5, A4 der Spaltenadresse generiert, wobei diese drei Bits die Funktion des Auswählens der gewünschten Sub-Anordnung 12 haben. Wie in Figur 2 gezeigt, enthält der Spaltendecoder 18 echte und komplementäre Werte jedes Adreßbits, oder er erhält sie. Zur Auswahl der Sub- Anordnungen 12&sub4; und 12&sub5; sind die Werte der Spaltenadressenbits A6, AS, A4 jeweils 100 und 101. Demgemäß erhält das NAND-Gate 304 die Leitungen A6, A5_ und A4_ an seinen drei Eingängen und treibt die Leitung RST4 in Übereinstimmung hiermit. Auf gleiche Weise erhält das NAND-Gate 30&sub5; die Leitungen A6, A5_ und A4 an seinen drei Eingängen, um die Leitung RST5 zu generieren. Natürlich ist nur der Anteil des Spaltendecoders 18, der zum Steuern der Repeater 16 benützt werden kann, in Figur 2 gezeigt. Der Rest der Spaltendecoder 18 zur Auswahl der gewünschten Bits in den ausgewählten Zeilen der Sub-Anordnungen 12 ist in herkömmlicher Weise ausgestaltet, und zwar gemäß der erwünschten Speicherarchitektur.
  • Unter Bezugnahme auf die Figur 3 wird nun der Aufbau und die Tätigkeit der ersten Ausführungsform der Repeater 16 beschrieben, und zwar in Hinsicht auf das Beispiel der Repeater 16&sub4;&sub1; bis 164n. Jeder der Repeater 16&sub4; erhält eine Zeilenleitung RL, die seiner Zeile der Sub-Anordnung 12&sub4; zugeordnet ist. Im Falle der Repeater 16&sub4;, welche neben dem Spaltendecoder 14 liegen, werden die Zeilenleitungen RL direkt vom Zeilendecoder 14 getrieben. Für diejenigen Repeater, die nicht direkt neben dem Zeilendecoder 14 liegen, ist die Eingabe für jeden die Zeilenleitung vom vorhergehenden Repeater 16. Beispielsweise ist die Eingabe für jeden Repeater 16&sub5; die Ausgabe eines entsprechenden Repeaters 16&sub4; in den Zeilenleitungen RL4.
  • Die Eingabezeilenleitung RL ist für jeden Repeater 16 über ein n-Kanaldurchgangsgate 32 verbunden, dessen Gate mit der Leitung SEL von der Taktsteuerungsschaltung 22 verbunden ist. Das Durchgangsgate 32 ist mit der Eingabe des Inverters 36 verbunden, dessen Ausgang über Pufferinverter 38 mit der Ausgangszeilenleitung RM im Beispiel der Figur 3 verbunden ist. Der Eingang des Inverters 37 ist mit dem Ausgang des Inverters 36 verbunden und sein Ausgang ist mit dem Eingang des Inverters 36 verbunden, so daß eine Halteeinrichtung durch die Inverter 36 und 37 ausgebildet wird. Die Inverter 36, 37 und 38 sind herkömmliche Inverter, wie zum Beispiel CMOS-Inverter. Jeder Repeater 16 umfaßt ebenfalls einen n-Kanaltransistor 34, dessen Source/Drain-Weg zwischen dem Eingang des Inverters 36 und Masse verbunden ist, und dessen Gate durch die Leitung RST4 gesteuert wird, und zwar im Fall des Repeaters 164. Bei dieser Ausführungsform hat der Inverter 37 vorzugsweise eine schwache Triebkapazitat relativ zum Transistor 34, damit der Transistor 34 den Zustand der Halteeinrichtung der Inverter 36 und 37 zurücksetzen kann. Außerdem ist der Inverter 37 ebenfalls vorzugsweise schwach gegenüber dem Durchgangstransistor 32, so daß der Zustand der Halteeinrichtung auch beim Erregen einer Zeilenleitung durch den Zeilendecoder 14 überschrieben werden kann. Dieser schwache Trieb kann durch die Verwendung von Transistoren im Inverter 37 herbeigeführt werden, welche ein kleines Breiten-zu-Längenverhältnis (W/L) relativ zu demjenigen des Transistors 34 haben.
  • Auf die gleiche Weise werden gemäß dieser Ausführungsform die Repeater 16, die anderen Sub-Anordnungen 12 zugeordnet sind, Gates ihrer Transistoren 36 haben, die durch die geeignete Leitung RST vom Spaltendecoder 18 gesteuert werden, wie in Figur 1 gezeigt ist. Außerdem umfassen alle Repeater 16 bei dieser Ausführungsform Durchgangsgates 32, die durch die Leitung SEL vom Taktsteuerschaltkreis 22 gesteuert werden.
  • Unter Bezugnahme auf das Taktdiagramm der Figur 4 zusammen mit den Figuren 1, 2 und 3 wird die Tätigkeit des Speichers 1, der diese Ausführungsform der Repeater 16 enthält, nun beschrieben werden, und zwar für das Beispiel, wo die Zeile 1 in der Sub-Anordnung 12&sub5; ausgewahlt wird. Zur Zeit t&sub0; führen die Anschlußstellen A0 bis A16 eine Umsetzung zur gewünschten Speicheradresse durch, welche in diesem Fall die Zeile 1 in der Sub-Anordnung 12&sub5; ist; die am wenigsten bedeutsamen Bits der Spaltenadresse, d.h. von den Anschlußstellen A0 bis A3 sind in Figur 4 nicht gezeigt, da sie für die Zwecke der Tätigkeit der Repeater 16 nicht von Interesse sind. In Reaktion auf die Adressenumsetzung gibt die Steuerungsschaltung 22 zum Zeitpunkt t&sub1; einen hohen logischen Pegel auf die Leitung SEL, so daß die Durchgangsgates 32 in allen Repeatern 16 zu diesem Zeitpunkt im Zyklus leitend werden, was es dem Zeilendecoder gestattet, die ausgewählte Zeilenleitung (in diesem Fall die Zeilenleitung RL1) zu treiben. Ebenfalls in Reaktion auf den Beginn des Zyklus begeben sich alle Leitungen RST vorzugsweise auf einen hohen logischen Pegel, wobei sie alle Transistoren 34 in den Repeatern 16 einschalten, was sämtliche Zeilenleitungen RL auf niedrige logische Pegel setzt, bevor die Zeilenadresse durch den Zeilendecoder 14 decodiert wird. Dies stellt sicher, daß nur eine Zeilenleitung RL im neuen Zyklus in Funktion gesetzt wird, und zwar dadurch, daß sichergestellt wird, daß die Zeilenleitung RL, welche im vorhergehenden Zyklus in Funktion gesetzt wurde, niedrig entladen ist.
  • Ebenfalls zur Zeit t&sub1; oder ungefähr zu dieser Zeit, vorzugsweise vor oder gleichzeitig mit dem Zeitpunkt, an dem die Leitung SEL auf einen hohen logischen Pegel geht, weist der Spaltendecoder 18 niedrige logische Pegel auf allen Leitungen RST vor, so daß die Transistoren 34 für alle Repeater 16 abgeschalten werden. Dies ist von Vorteil, damit die Zeilenleitungslast für die Zeilendecoder 14 und Inverter 38 verringert wird, so daß der Energieverlust bei der Auswahl einer Zeile verringert wird und die Geschwindigkeit des Erregens der ausgewählten Zeilenleitung RL nicht verringert wird. Dies kann dadurch durchgeführt werden, daß die Taktkontrollschaltung 22 alle Adressenleitungen A6, A6_, A5, A5_, A4 und A4_, wie sie den NAND-Gate 30 vorgegeben werden, hoch vorlädt. Alternativ können die NAND- Gates 30 in Spaltendecoder 18 ebenfalls durch Taktsignale aus der Taktsteuerungsschaltung 22 gesteuert werden, so daß keine Transistoren 34 eingeschalten werden, bevor die Leitung SEL auf einen niedrigen logischen Pegel geht. Beispielsweise kann jede der Leitungen RST durch das Gating des Ausgangs seines zugeordneten NAND- Gates 30 durch das Signal auf der Leitung SEL generiert werden.
  • In Reaktion auf den Wert der Zeilenadresse an den Anschlußstellen A7 bis A16, die die Zeile 1 auswählen, gibt der Zeilendecoder 14 einen hohen logischen Pegel auf die Leitung RL1 zur Zeit t&sub2;, welcher zur Zeit t&sub3; auf der Leitung RL4&sub1; erscheint und welcher zur Zeit t&sub4; auf der Leitung RL5&sub1; erscheint. Dies pflanzt sich wellenförmig auf die gleiche Weise durch jeden der Repeater 16 fort, so daß alle Speicherzellen 26, die der Zeile 1 zugeordnet sind, mit ihren jeweiligen Bitleitungspaaren BL und BL_ verbunden werden.
  • Nach einer Verzögerungszeit, die ausreicht, um sicherzustellen, daß alle Speicherzellen 26 in der ausgewählten Zeile mit ihren entsprechenden Bitleitungen durch das Erregen der Zeilenleitung RL, die die Durchgangsgates 28 einschaltet, verbunden worden sind, wird die Leitung SEL durch die Taktsteuerungsschaltung 22 auf einen niedrigen logischen Pegel getrieben, der zur Zeit t&sub5; der Figur 4 auftritt. Dies isoliert jeden der Repeater 16 von seinem Eingang, zum Beispiel sind die Repeater 164 der Figur 3 nun von den Zeilenleitungen RL vom Zeilendecoder 14 getrennt. Für die gewählte Zeile 1 wird bei diesem Beispiel, da die gesamte Zeilenleitung RL1 durch die Repeater 16 erregt worden ist, ein hoher logischer Pegel gehalten und durch die Tätigkeit der Inverter 36 und 37 für jeden der Repeater 16 beibehalten werden, die der Zeile 1 zugeordnet sind.
  • In Reaktion auf den Wert der Spaltenadressenbits A6, A5, A4, die die Sub- Anordnung 125 auswählen und an einem Zeitpunkt, nachdem die Leitung SEL auf einen niedrigen Pegel zurückgekehrt ist, gibt das NAND-Gate 30&sub4; einen hohen logischen Pegel auf die Leitung RST&sub4; zur Zeit t&sub6;, wobei das NAND-Gate 30&sub5; einen niedrigen logischen Pegel auf der Leitung RST5 aufrechterhält Natürlich werden alle anderen Leitungen RST neben der Leitung RST5 sich auf die gleiche Weise wie die Leitung RST4 auf einem hohen logischen Pegel in Reaktion auf diesen Wert der Spaltenadresse befinden. Dieser Zustand an den Leitungen RST (alle anderen als die Leitung RST5) bewirkt, daß die Transistoren 34 die Eingänge der Inverter 36 in jeden der Repeater 16 mit Masse verbinden. In diesem Beispiel der Sub-Anordnung 12&sub4; ist die Leitung RST4 auf einem hohen logischen Pegel und die Transistoren 34 in Figur 3 werden im eingeschalteten Zustand sein, wobei sie den Eingang der Inverter 36 in Richtung Masse hin bewegen. Da der Transistor 34 relativ groß im Vergleich zur Pull-Up-Vorrichtung im Halteinverter 37 ist, wird der Ein-Zustand des Transistors 34 für die Zeile 1 im Repeater 16 bewirken, daß das Halten der Inverter 36 und 37 in einen anderen Zustand übergeht, was einen niedrigen logischen Pegel auf die Zeilenleitung RLR&sub1; zur Zeit t&sub6; setzt. Dies bewirkt, daß die Durchgangsgates 28 für die Speicherzellen 26, die der Zeile 1 in der Sub-Anordnung 12 zugeordnet sind, was den Energieverbrauch des Speichers 1 verringert, resultierend aus dem Betreiben der Bitleitungen BL und BL_ in dieser nicht ausgewählten Sub-Anordnung 124. Natürlich tritt für die anderen nicht ausgewählten Sub-Anordnungen 12 dieselbe Wirkung auf.
  • Für die ausgewahlte Sub-Anordnung 12&sub5; sind jedoch in diesem Beispiel die Transistoren 34 in den Repeatern 16&sub5; nicht eingeschaltet, da der Ausgang des NAND-Gates 30&sub5; auf der Leitung RST5 sich auf einen niedrigen logischen Pegel befindet. Die Zeilenleitung RL5&sub1; wird so auf einem hohen logischen Pegel durch die Tätigkeit der darin enthaltenen Inverter 38 gehalten, wobei dieser Zustand durch das Halten der Inverter 36 und 37 beibehalten wird. Die Speicherzellen 26, die der Zeile 1 in der Sub-Anordnung 12&sub5; zugeordnet sind, verbleiben so ausgewählt, was die Durchführung mehrerer Lese- und Schreiboperationen an ihnen gestattet. Wie oben beschrieben, umfaßten frühere Techniken zur Verringerung der aktiven Leistung das zeitweise Abschalten des ausgewahlten Zeilenleitungssignals RL nach einer Zeitspanne, in der keine Schreibtätigkeit auftrat. Während die oben beschriebene Ausführungsform der Erfindung die Energie ohne ein solches zeitweises Abschalten verringert und ohne die damit verbundenen Probleme, ist doch zu bemerken, daß das zeitweise Abschalten in Kombination mit der vorliegenden Erfindung verwendet werden kann.
  • Nachdem die Zeilenleitungen RL in den nicht ausgewählten Sub-Anordnungen 12 entladen sind, kann eine solche zeitweise Abschaltung noch verwendet werden, um die Zeilenleitung RL für die ausgewählte Unteranordnung 12 zu entladen. Dies könnte durch die Taktsteuerungsschaltung 22 realisiert werden, die ein Signal zum NAND-Gate 30 abgibt, welches beispielsweise bewirkt, daß die Leitung RST auf einen hohen Pegel geht. Nach der Detektion einer Umsetzung an den Anschlußstellen DQ, der Anschlußstelle W_ oder an den Adressen könnte die Taktsteuerungsschaltung 22 dann den Beginn eines neuen Zyklus bewirken.
  • Alternativ zur oben beschriebenen Operation können die Transistoren 34 beim Decodieren der NAND-Gates 30 ebenfalls so ausgelegt sein, daß sie ein W/L aufweisen, welches klein gegenüber der Treibfahigkeit des Zeilendecoders 14 und des Durchgangstransistors 32, der damit in Reihe geschalten ist, und der Pufferinverter 38 ist. Bei dieser Anordnung können die NAND-Gates 30 die Adressenleitungen statisch decodieren und ihre Ausgabe den Leitungen RST zur Verfügung stellen, bevor die Leitung SEL wieder niedrig wird. Da die Transistoren 34 im Vergleich zum Antrieb des Zeilendecoders 14 in Reihe mit dem Durchgangstransistor 32 und im Vergleich zum Antrieb der Pufferinverter 38 relativ klein sind, können die Transistoren 34, solange die Leitung SEL sich auf einem hohen logischen Pegel befindet, den Eingang der Inverter 36 nicht zur Masse hin entladen. Deshalb kann das Decodieren des Spaltenadreßwerts zu dieser Zeit durchgeführt werden, bevor die Leitung SEL die Repeater 16 abtrennt, und sogar vor dem Erregen der ausgewählten Zeilenleitung RL.
  • Mit Bezug auf die Figur 5a wird nun der Repeater 16a gemäß einer alternativen Ausführungsform der Erfindung beschrieben werden. Der Repeater 16a umfaßt, wie im Fall des Repeaters 16, der oben beschrieben wurde, ein Durchgangsgate 32, welches das Eingabezeilenleitungssignal (in Figur 5a als Eingabeleitung RLn bezeichnet) erhält und dasselbe zum Eingang des Inverters 36 weitergibt. Das Durchgangsgate 32 wird bezüglich des Gates durch die Leitung SEL vom Taktsteuerungsschaltkreis 22 gesteuert. Ebenfalls wie beim oben beschriebenen Repeater 16 umfaßt der Repeater 16a aus Figur 5a einen Pull-Down-Transistor 34, welcher zwischen dem Eingang des Inverters 36 und Masse eingebunden ist und dessen Gate durch die geeignete Leitung RST gesteuert wird. Der Pufferinverter 38 hat einen Eingang, der mit dem Ausgang des Inverters 36 verbunden ist und weist das Zeilenleitungssignal an seinem Ausgang vor, das hier als Zeilenleitung RLout gezeigt ist.
  • Der Repeater 16a umfaßt gemäß dieser Ausführungsform eine einfachere Halteanordnung, in diesem Fall einen p-Kanaltransistor 35, welcher einen Source/Drain- Weg hat, der zwischen dem Eingang des Inverters 36 und Vcc eingebunden ist und welcher ein Gate hat, das mit dem Ausgang des Inverters 36 verbunden ist.
  • Demgemäß ist der Inverter 37 auf einen einzelnen p-Kanaltransistor 35 reduziert, welcher vorzugsweise kleiner ist als der oben beschriebene Transistor 34, so daß der Transistor 34 den Eingang des Inverters 36 herabsetzen kann, wenn die Leitung RST auf hohem Niveau ist. Dies geschieht, weil erkannt wird, daß der Zustand des Inverters 36 nur in dem Fall gehalten werden muß, wenn ein hohes logisches Niveau auf der Leitung RLout vorgewiesen werden muß, d.h. wenn die dieser zugeordnete Sub-Anordnung 12 ausgewählt wird. In den Repeatern 16 wird kein Halten benötigt, wenn die zugeordnete Sub-Anordnung 12 nicht ausgewählt wird, da die Transistoren 34 in diesen Fällen die Eingabe zu den Invertern 36 entladen.
  • Nun wird unter Bezugnahme auf die Figur 5b der Repeater 16a' gemäß der alternativen Anordnung beschrieben werden. Beim Repeater 16a' ist ein n- Kanalhaltetransistor 35' vorgesehen, dessen Source/Drain-Weg zwischen dem Eingang des Inverters 36 und Vcc eingebunden ist und dessen Gate mit dem Ausgang des Inverters 38 verbunden ist. Der Repeater 16a' kann bezüglich der Ausgestaltung effizienter sein als der Repeater 16a der Figur 5a, da die Transistoren 34 und 35' beide n-Kanaltransistoren sind, und er kann in derselben aktiven Region eingebracht werden. Es ist zu bemerken, daß diese Ausgestaltungseffizienz des Repeaters 16a' bei Aufwendungen erreicht wird, die im Niveau niedriger sind als ein vollständiger Vcc, der dem Eingang des Inverters 36 vorgegeben wird, da ein Schwellenspannungsabfall von Vcc durch den Transistor 35' zum Eingang des Inverters 36 im Repeater 16a' vorgegeben wird. Es ist ins Auge zu fassen, daß die Auswahl zwischen dieser und anderen Alternativen durch Durchschnittsfachleute abhängig von der speziellen Ausgestaltung, dem Layout und den Verfahrenseinschränkungen der Schaltkreisanwendung getroffen werden kann.
  • Es ist zu bemerken, daß die Alternativen der Figuren 5a und 5b in getakteten Speichern, speziell denjenigen mit relativ hochgetakteten Frequenzen, am geeignetsten sind. In den Repeatern 16a und 16a' wird der Eingang des Inverters 36 für die nicht ausgewählten Zeilen in der ausgewählten Sub-Anordnung 12 potentialfrei sein, da die Transistoren 32 und 34 abgeschaltet sind und weil die Haltetransistoren 35 und 35' für nicht ausgewählte Zeilen in ausgewählten Sub-Anordnungen abgeschaltet sind. Solange wie die Zeitspanne in der der Eingang der Inverter 36 potentialfrei ist, begrenzt ist, wie es zum Beispiel der Fall ist, wenn die Zykluszeit relativ kurz ist, gestatten demgemäß die alternativen Anordnungen der Repeater 16a und 16a' der Figuren 5a und 5b jeweils das Einbringen des Halterepeaters mit einem Transistor weniger als beim Repeater 16 nach Figur 3.
  • Unter Bezugnahme auf Figur 6 wird der Repeater 16b nach einer weiteren Ausführungsform der Erfindung dargestellt. Der Repeater 16b umfaßt ferner zusätzlich zum Durchgangstransistor 32 den Entladungstransistor 34 und die Inverter 36 und 38 in derselben Ausbildung wie bei den Repeatern 16 und 16a. Im Repeater 16b ist ebenfalls ein p-Kanalhaltetransistor 39 vorgesehen, dessen Source/Drain-Weg zwischen dem Ausgang des Inverters 38 und dem Eingang des Inverters 36 eingebunden ist. Der Transistor 39 ist vorzugsweise sehr viel kleiner als der Transistor 34, so daß der Transistor 34 den Eingang des Inverters 36 herabsetzen kann, wenn die Leitung RST pegelhoch ist. Wenn der Durchgangstransistor 32 abgeschaltet und die Leitung RST pegelniedrig ist, wird der Transistor 39 den hohen Pegel am Ausgang des Inverters 38 mit dem Eingang des Inverters 36 verbinden, wodurch der ausgewählte Zustand auf der Leitung RLout gehalten wird.
  • Unter Bezugnahme auf die Figur 4 wird nun der Repeater 16c gemäß einer weiteren alternativen Ausführungsform der Erfindung beschrieben werden. Der Repeater 16c umfaßt eine Halteeinrichtung mit einem Inverter 36 und einem schwachen Inverter 37, die auf dieselbe Weise wie beim Repeater 16 der Figur 3 kreuzgekoppelt sind. Für den Repeater 16c der Figur 7 ist kein Pufferinverter 38 notwendig, und zwar wegen der Invertierungstätigkeit des Restes des Stromkreises, wie aus dieser Beschreibung hervorgehen wird. Demgemäß treibt der Ausgang des Inverters 36 die Zeilenleitung RLout direkt.
  • Der Repeater 16c umfaßt ferner den p-Kanaltransistor 42 und die n-Kanaltransistoren 40 und 44, deren Source/Drain-Weg bei allen in Reihe zwischen Vcc und Masse eingebunden ist, wobei der n-Kanaltransistor 40 in Reihe zwischen die Transistoren 42 und 44 geschalten ist.
  • Der Eingang des Inverters 36 ist mit den Drain-Elektroden der Transistoren 42 und 40 verbunden. Der Knoten an der Source-Elektrode des Transistors 40 und der Drain-Elektrode des Transistors 44 wird in Figur 7 als Knoten N bezeichnet. Es ist zu bemerken, daß der Knoten N für mehrere derselben Sub-Anordnung 12 zugeordnete Repeater 16c verbunden sein kann, so daß ein einzelner Transistor 44 für mehrere Repeater 16c eingesetzt werden kann. Das Gate des Transistors 40 erhält Zeilenleitung RLn und die Gates der Transistoren 42 und 44 nehmen die Leitung RST vom Spaltendecoder 18 auf. Die Logik für die Betreiberleitung RST von dem Spaltenadressenbit kann dieselbe sein wie diejenige, die in Figur 2 gezeigt ist (d.h. NAND-Gates 30), zusammen mit einer zusätzlichen Taktlogik, wie sie notwendig wird, um die hier beschriebene Tätigkeit durchzuführen. Ein bevorzugtes Beispiel hierfür wird nun mit Bezug auf die Figur 9 beschrieben.
  • Es ist zu bemerken, daß die Anordnung der Transistoren 40 und 44 in Reihe zwischen dem Eingang des Inverters 36 und Masse ausgetauscht werden kann, wenn dies erwünscht ist, d.h. mit der Drain-Elektrode des Transistors 44, angeschlossen an den Eingang des Inverters 36 und mit der Source-Elektrode des Transistors 40, angeschlossen an Masse. Bei einer solchen alternativen Anordnung ist die Funktion des Repeaters 16c äquivalent zu derjenigen des Repeaters 16c, der in Figur 7 gezeigt ist. Jedoch kann der Transistor 44 nicht unter mehreren Repeatern aufgeteilt werden, wenn die Anordnungen der Transistoren 40 und 44 gegenüber derjenigen in Figur 7 ausgetauscht werden, da ein solches Teilen bewirken würde, daß ein Zeilenlei- tungssignal RLin alle Zeilenleitungen RLout für die Sub-Anordnung 12 erregen würde, der die Repeater 16c zugeordnet sind.
  • Die Taktung der Rückkehr der Leitung RST auf einen niedrigen logischen Pegel für die Repeater 16c, die den nicht ausgewählten Sub-Anordnungen 12 zugeordnet sind, muß so sein, daß die ausgewählte Zeilenleitung RL vorher über ihre volle Länge in Funktion gesetzt wird. Wenn die Speichervorrichtungen dichter werden und speziell wenn die Abmessungen, wie die physikalische Breite, der Zeilenleitungen kleiner werden, kann die RC-Verzögerung entlang der Zeilenleitungen RL vom Zeilendecoder 14 zum weitest entfernten Ende bedeutsam sein. Ein Sicherstellen und eine Steuerung der Leitung RST vom Takt- und Steuerschaltkreis 22 kann durch das Verändern und Charakterisieren der Zeilenleitungs-RC-Verzögerung durchgeführt werden, wobei ausreichend Verzögerung zur Verfügung gestellt wird, so daß die Leitung RST nicht zu früh auf einen niedrigen logischen Pegel zurückkehrt
  • Um den aktiven Energieverbrauch soweit wie möglich zu senken, ist es jedoch von Vorteil, die Leitung RST dazu zu veranlassen, sobald wie möglich auf einen niedrigen logischen Pegel zurückzukehren. Demgemäß resultiert eine Einbuße beim Aktivenergieverlust daraus, die Taktung der Leitung RST zu konservativ auszugestalten. Unter Bezugnahme auf die Figur 9 wird eine bevorzugte Ausführungsform einer Schaltung zum aktiven Bestimmen der Zeit beschrieben, bei der die Leitung RST für nicht ausgewählte Sub-Anordnungen 12 auf niedrigen Pegel zurückgekehrt.
  • Bei dieser Ausführungsform betreibt der Zeilendecoder 14 nicht nur die Zeilenleitungen RL, sondern betreibt auch eine Schein-Zeilenleitung DRL. Die Schein- Zeilenleitung DRL ist mit einer Platte einer Anzahl von Kondensatoren 50 verbunden, wobei jeder Kondensator die Gate-Kapazität eines Durchgangstransistors 28 in den Speicher-Sub-Anordnungen 12 emuliert. Vorzugsweise werden die Kondensatoren 50 mit derselben Geometrie und dem gleichen Aufbau eingebracht, wie die Durchgangstransistoren 28, wobei die Anzahl der Kondensatoren 50 der Anzahl der Durchgangstransistoren 28 entspricht, die mit jeder Zeilenleitung RL in den Sub-Anordnungen 12 verbunden sind. Mit einem solchen gleichartigen Aufbau werden Änderungen im Herstellungsprozeß, wie beispielsweise tatsächliche Abmessungen für die Kondensatoren 50 auf dieselbe Weise wiedergegeben, wie für die Durchgangstransistoren 28. Bei dieser Konstruktion wird die Anzahl der Kondensatoren 50 dieselbe sein wie die Anzahl der Durchgangstransistoren 28 entlang der gesamten Länge einer Zeile (z.B. 1024 Kondensatoren 50 für eine Halbreihe von 512 Speicherzellen auf einer Seite des Zeilendecoders 14 im Speicher 1 der Figur 1). Außerdem sind physikalische Eigenschaften, wie zum Beispiel die Leitungsbreite, die Leitungslänge und das Material der Schein-Zeilenleitung DRL dieselbe wie bei einer tatsächlichen Zeilenleitung RL, so daß der Widerstand der Schein-Zeilenleitung RL derselbe ist wie bei einer tatsächlichen Zeilenleitung RL.
  • Alternativ kann ein einzelner Kondensator mit derselben Kapazität wie die Durchgangstransistoren 28, der mit einer Widerstandsleitung mit demselben Widerstand wie eine Zeilenleitung RL verbunden ist, verwendet werden, um die Gestaltungsfläche beizubehalten. Die Genauigkeit des Taktungsresultats wird bei einer solchen Alternative von der Genauigkeit abhängen, mit der das Einzelkondensator-Einzelwiderstandsnetzwerk der RC-Verzögerung einer tatsächlichen Zeilenleitung entspricht.
  • Das Ende der Schein-Zeilenleitung DRL am Knoten DRL' ist mit einem Rücksetz eingang eines D-Typ-Flip-Flops 52 verbunden. Der D-Eingang des Flip-Flops 52 ist mit Vcc verbunden. Die Takt- und Komplementärtakteingänge des Flip-Flops 52 werden durch die Leitung SEL betrieben und die Leitung SEL wird jeweils durch den Inverter 53 invertiert. Die Leitung SEL wird bei dieser Ausführungsform durch den Takt- und Steuerungsschaltkreis 22 betrieben, und zwar mit einer gleichartigen Taktung wie oben für die Figur 4 beschrieben. Der Ausgang des Inverters 53 mit dem Komplementärzustand der Leitung SEL ist ebenfalls mit einem Eingang des AND-Gates 56 verbunden.
  • Der Ausgang jedes NAND-Gates 30 (von denen nur eines in Figur 9 gezeigt ist) ist über den Inverter 55 mit einem Eingang des OR-Gates 54 verbunden, dessen anderer Eingang mit dem Q-Ausgang des Flip-Flops 52 verbunden ist. Der Ausgang des OR- Gates 54 ist mit einem zweiten Eingang des AND-Gates 56 verbunden.
  • Bei dieser Ausführungsform ist die Leitung POR vom Einschalt-Rücksetzschaltkreis mit einem Eingang des AND-Gates 58 verbunden, dessen anderer Eingang mit dem Ausgang des AND-Gates 56 verbunden ist. Der Ausgang des AND-Gates 58 ist die Leitung RST für die spezielle Gruppe von Repeatern 16c in dieser Ausführungsform Die Verwendung der Einschalt-Rücksetzschalteinheit 24, die beispielsweise an der Leitung POR mit einem hohen logischen Pegel anzeigt, daß das Einschalten erfolgt ist, verhindert mit den Repeatern 16c die Auswahl von mehreren Zeilenleitungen RL während des Rochfahrens. Wenn die Leitung POR während des Hochfahrens pegelniedrig ist, wird die Leitung RST für alle Repeater 16 pegelniedrig sein. Für die Figur 7 bewirkt das, daß alle Zeilenleitungen RLout bei niedrigen logischen Pegeln sind, da der Transistor 42 für alle Repeater 16b eingeschaltet wird, wodurch ein hoher logischer Pegel am Eingang des Inverters 36 bereitgestellt wird (unter Überwindung des schwachen Rückführunginverters 37), und es bewirkt einen hohen logischen Pegel am Ausgang des Inverters 36 an allen Leitungen RLout. Diese Ausführungsform der Erfindung setzt so aktiv alle Zeilenleitungen RL im Speicher 1 während des Hochfahrens außer Funktion, wodurch die Auswahl von mehreren Zeilenleitungen RL und der massive und schädliche Energieverlust verhindert werden, der resultieren kann, wenn zum Beispiel die Speicherzellen 26 mit entgegengesetzten Datenzuständen mit demselben Bitleitungspaar verbunden werden.
  • Es ist natürlich zu bemerken, daß die Verwendung der Leitung POR zum Außerfunktionsetzen aller Zeilenleitungen RL auf die gleiche Weise bei der Ausführungsform der Figur 3 eingesetzt werden kann, beispielsweise zur logischen Kombination der RST-Leitungen mit der Leitung POR, so daß alle Transistoren 34 in den Repeatern 16 und während des Anfahrens eingeschaltet sind, was einen niedrigen logischen Pegel auf allen Zeilenleitungen erzwingt.
  • Die Funktionsweise des Repeaters 16c, der gemäß der bevorzugten Ausführungsform der Steuerungslogik in Figur 9 gesteuert wird, wird nun beschrieben. Am Beginn eines Speicherzyklus treibt der Zeilendecoder 14 alle Zeilenleitungen RL auf einen niedrigen logischen Pegel, wie es auch herkömmlicherweise geschieht. Ebenfalls zu dieser Zeit geht die Leitung SEL auf einen hohen logischen Pegel. Dies bewirkt, daß die Leitung RST (angenommen die Leitung POR ist pegelhoch) auf einen niedrigen logischen Pegel für alle Repeater 16c über das AND-Gate 56 geht. Dies bewirkt, daß die Transistoren 42 in allen Repeatern 16c leiten, was die Eingänge aller Inverter 36 auf einen hohen logischen Pegel setzt. Alle Zeilenleitungen RLout, die durch die Repeater 16c getrieben werden, werden so in den pegelniedrigen nicht funktionsfähigen logischen Status versetzt. Außerdem wird ein hoher logischer Pegel in den Flip-Flop 52 durch die Leitung SEL eingetaktet, die auf einen hohen logischen Pegel geht.
  • Die Leitung SEL kehrt dann auf einen niedrigen logischen Pegel zurück, so daß der Ausgang des AND-Gates 56 durch das logische OR (bzw. ODER) des Ausgangs des Flip-Flops 22 und des NAND-Gates 30 (invertiert) bestimmt wird. Da ein hoher logischer Pegel in den Flip-Flop 52 eingetaktet wurde, werden die Leitungen RST auf einen hohen logischen Pegel getrieben, was die Transistoren 42 aus- und die Transistoren 44 einschaltet. Da alle Zeilenleitungen auf einem niedrigen logischen Pegel sind (entweder vom Zeilendecoder 14 oder von den Repeatern 16c) werden die Eingänge aller Inverter 36 durch die Tätigkeit des schwachen Jnverters 37 auf einem hohen logischen Pegel gehalten.
  • Nach dem Decodieren der Zeilenadresse durch den Zeilendecoder 14 wird die ausgewahlte Zeilenleitung RLin auf einen hohen logischen Pegel getrieben. Wenn der Transistor 44 ein- und der Transistor 42 ausgeschalten ist, wird der Transistor 40 den Eingang des Inverters 36 für die Repeater 16c, die der zu entladenden ausgewahlten Reihe zugeordnet sind, über die Transistoren 40 und 44 mit Masse verbinden. Dies wird den Zustand des Inverters 36 ändern, weil der Halteinverter 37 relativ schwach gegenüber den Transistoren 40 und 44 ist, so daß ein hoher funktionsfähiger logischer Pegel auf die Zeilenleitung RLout über die Repeater 16c gelegt wird, die der ausgewählten Zeile zugeordnet sind.
  • Bei der Ausführungsform der Figuren 7 und 9 wird die Leitung RST für alle Repeater 16c so lange pegelhoch bleiben, wie die Schein-Zeilenleitung DRL' niedrig bleibt, d.h. während der Zeit, die der hohe logische Pegel benötigt, um sich entlang der Länge einer gesamten Zeilenleitung. fortzupflanzen. Nachdem die Schein- Zeilenleitung DRL' einen hohen logischen Pegel erreicht hat, wird der Flip-Flop 22 zurückgesetzt werden, so daß sein Q-Ausgang auf einen niedrigen logischen Pegel zurückkehrt Demgemäß wird der Ausgang des NAND-Gates 30 (über den Inverter 55) den Zustand der Leitung RST feststellen. Für die nicht ausgewählten Anordnungen 12 ist demgemäß der Ausgang des NAND-Gates 30 pegelhoch, was bewirkt, daß die Leitung RST auf einen niedrigen logischen Pegel gebracht wird. Die Repeater 16c, die der ausgewahlten Zeile in den nicht ausgewählten Sub- Anordnungen 12 zugeordnet sind, haben einen Input ihrer Inverter 36, der auf einen hohen logischen Pegel getrieben wurde, und zwar wegen der Transistoren 42, die in diesen Repeatern 36 leitend sind. Dies bewirkt, daß die Zeilenleitungen RLout für die nicht ausgewählten Sub-Anordnungen 12 entregt werden.
  • Im Gegensatz hierzu bleibt für die ausgewählte Sub-Anordnung 12 die Leitung RST auf einem hohen logischen Pegel, weil der Ausgang des NAND-Gates 30 pegelniedrig ist, so daß ein hoher logischer Pegel dem OR- (bzw. ODER-)Gate 54 vorgegeben wird (Leitung SEL ist zu dieser Zeit pegelniedrig). Die Transistoren 52 in den Repeatern 16c, die der ausgewählten Sub-Anordnung 12 zugeordnet sind, bleiben somit ausgeschalten. Wenn die ausgewählte Unteranordnung 12 neben dem Zeilendecoder 14 liegt, wird die Zeilenleitung RLin weiter durch den Zeilendecoder 14 hochpegelig gefahren, so daß der Transistor 40 eingeschalten bleiben wird, um den Eingang zum Inverter 36 über den Transistor 44 herabzusetzen, der ebenfalls angeschaltet bleibt. Für den Repeater 16c, der der ausgewählten Zeile und einer ausgewählten Sub-Anordnung 12 zugeordnet ist, welche nicht neben dem Zeilendecoder 14 liegt, wird die Leitung RLin vom vorherigen Repeater 16c auf einen niedrigen logischen Pegel gefahren. Dies wird den Transistor 40 im Repeater 16c abschalten, und wenn der Transistor 42 ebenfalls abgeschalten ist, wird der schwache Inverter 37 den niedrigen logischen Pegel am Eingang zum Inverter 36 aufrechterhalten, so daß die Zeilenleitung RLout auf einem hohen, erregten Zustand verbleibt.
  • Wie oben bemerkt, ist es ebenfalls von Vorteil, die Zeilenleitung RL in der ausgewählten Sub-Anordnung 12 zeitweise abzuschalten, um den Energieverlust weiter zu reduzieren. Eine solche zeitweise Abschaltung der Zeilenleitung kann in Übereinstimmung mit herkömmlichen Techniken durchgeführt werden, wie zum Beispiel dem Entregen der Zeilenleitung, nachdem die Abtastverstärker 13 getaktet worden sind, d.h. den Zustand der damit verbundenen Bitleitungen abgetastet und gehalten haben.
  • Es wird angenommen, daß der Repeater 16c bestimmte Vorteile gegenüber den Repeatern 16, 16a und 16b bereitstellen wird, die oben beschrieben worden sind. Zunächst ist nur eine Signalleitung RST notwendig, anstatt der beiden Signalleitungen SEL und RST, die für die vorher beschriebenen Ausführungsformen benötigt wurden. Dies resultiert in einer geringeren Anzahl von Anfahrvorrichtungen, die für den Speicher 1 notwendig sind und demgemäß in einer geringeren Layoutfläche (nicht nur wegen der geringeren Anzahl von Anfahrvorrichtungen, sondern auch wegen der reduzierten Anzahl der Leitungen). Zweitens ist das Sequenzieren der Tätigkeit der Repeater 16c einfacher, da die Abtrennung des Eingangsknotens in allen Repeatern 16 nicht nötig ist. Drittens wird der Schaltkreis mit weniger Transistoren aufgebaut, speziell wenn man die gemeinsame Verwendung der Transistoren 44 für mehrere Repeater 16c in Betracht zieht. Schließlich wird angenommen, daß der Repeater 16c eine zusätzliche Funktionsstabilität bereitstellt, da das Potential für den Source-Folger-Betrieb (welcher insbesondere gegenüber Prozeßvariationen wie zum Beispiel Schwellenspannung, Körpereffekt und Größenverhältnisse der p-Kanal zu den n-Kanaltransistoren empfindlich ist) minimiert wird. Demgemäß werden die Anforderungen an den schwachen Feedback-Inverter 37 aufgrund des Pull-Up-Transistors 42 für die nicht ausgewählten Zeilen reduziert und ein hoher Durchbruchsstrom im Repeater 16c wird im wesentlichen vermieden.
  • Mit Bezug auf die Figur 8 wird der Repeater 16d gemäß noch einer weiteren alternativen Ausführungsform der Erfindung beschrieben werden. Der Repeater 16d unterscheidet sich vom Repeater 16c dadurch, daß der n-Kanal-Pull-Down-Transistor 44 eliminiert wurde; die Leitung RST ist mit der Source des Transistors 40 verbunden, während die Leitung RST mit dem Gate des p-Kanal-Transistors 42 verbunden ist. Die Leitung RST ist auf einem hohen logischen Pegel (und die Leitung RST_ ist pegelniedrig), und zwar in Reaktion auf die Auswahl der Unteranordnung 12, welcher der spezielle Repeater 16d zugeordnet ist. Die Funktion des Repeaters 16d gleicht derjenigen des Repeaters 16c, wobei alle Leitungen RST auf den niedrigen Pegel (und alle Leitungen RST_ auf den hohen Pegel) am Beginn des Speicherzyklus gehen, so daß alle Zeilenleitungen RLout auf einen niedrigen logischen Pegel zurückgesetzt werden. Für die ausgewählte Zeile wird die Zeilenleitung RLin hochgefahren, der Transistor angeschaltet und der Eingang des Inverters 36 auf den niedrigen logischen Pegel entladen, mit dem die Leitung RST_ gefahren wird.
  • Nach der Zeitspanne, die für die vollständige Auswahl der Speicherzellen in der ausgewählten Zeile benötigt wird, wird die Leitung RST für die Repeater 16d, die nicht ausgewählten Sub-Anordnungen 12 zugeordnet sind, auf einen niedrigen logischen Pegel gehen. Die Transistoren 42 werden für diese Repeater 16d durchgeschalten und setzen den Eingang der Inverter 36 pegelhoch (unter Überwindung der schwachen Inverter 37) und sie setzen so einen niedrigen logischen Pegel auf die Zeilenleitungen RLout. Für den Repeater 16d, der der ausgewählten Zeile und den ausgewählten Unteranordnungen 12 zugeordnet ist, wird die Leitung RST pegelhoch verbleiben, so daß der Transistor 42 nicht durchgeschalten wird. Sogar wenn die Zeilenleitung RLin pegelniedrig wird, wie es der Fall ist, wenn der Repeater 16d nicht neben dem Zeilendecoder 14 liegt, wird dies dem Inverter 37 gestatten, einen niedrigen logischen Pegel am Eingang des Inverters 36 aufrechtzuerhalten, so daß die Zeilenleitung RLin für die gewählte Zeile in der gewählten Sub-Anordnung 12 pegelniedrig bleibt. Wenn der Repeater 16d neben dem Decoder 14 liegt, kann die Zeilenleitung RLin natürlich bei einem höheren logischen Pegel gehalten werden, und zwar mit demselben Ausgang auf die Zeilenleitung RLout.
  • Die alternative Ausführungsform der Figur 8 stellt die oben beschriebenen Vorzüge der Repeater 16d zur Verfügung und kann mit einem Transistor weniger als die alternative der Repeater 16c verwirklicht werden, jedoch mit den Kosten einer zusätzlichen für die Leitung RST benotigten Leitung. Demgemäß wird die Wahl zwischen der Anwendung der Repeater 16c oder 16d von den speziellen Ausgestaltungsbeschränkungen des Speichers 1 abhängen.
  • Für jede der oben beschriebenen Ausführungsformen stellt die Einbeziehung in einen integrierten Schaltkreis mit einem Speicher einen verringerten aktiven Energieverlust zur Verffigung, da die Anteile der Zeilenleitung, die der ausgewählten Zeile zugeordnet, die aber nicht der ausgewählten Sub-Anordnung oder dem ausgewählten Block zugeordnet sind, abgeschalten werden können. Desweiteren wird eine solche Verringerung des Energieverlustes erzielt, während noch ein Zugriff auf die ausgewahlte Speicherzelle möglich ist (und auf diejenigen, die in derselben Zeile in der Nähe liegen), so daß eine spätere Schreiboperation durchgeführt werden kann, ohne eine Umsetzungsdetektion oder ähnliches durchführen zu müssen. Ferner wird ein Aufeinandertreffen im Layout zusätzlicher Zeilendecoder bei den oben beschriebenen Ausführungsformen vermieden, und zwar ohne Doppelschichtmetallisierung oder eine weitere leitende Schicht, wie sie in dem Fall einer Haupt- Wortleitung benötigt wird, die parallel mit Wortleitungen mit mehreren Querschnitten verbunden ist und beim Decodieren benötigt wird, beschrieben in dem Artikel von Sakurai et al., der oben zitiert wurde.
  • Während die Erfindung hier unter Bezugnahme auf ihre bevorzugten Ausführungsformen beschrieben worden ist, ist es natürlich denkbar, daß Modifikationen und Alternativen dieser Ausführungsformen, welche die Vorteile und Vorzüge dieser Erfindung erzielen, für Durchschnittsfachleute unter Bezugnahme auf diese Beschreibung und ihre Zeichnungen offensichtlich sind. Es ist zu erwarten, daß solche Modifikationen und Alternativen in den Schutzbereich dieser Erfindung fallen, wie er im folgenden beansprucht wird.

Claims (17)

1. Halbleiterspeicher, der aufweist:
mehrere Speicherzellen (26), die in Zeilen und Spalten angeordnet und in ersten und zweiten Subanordnungen gruppiert sind;
einen Zeilendecoder (14), um eine Zeile von Speicherzellen durch Erregen einer Zeilenleitung gemäß einem Zeilenadreßwert auszuwählen;
mehrere erste Zeilenleitungswiederholeinrichtungen bzw. -verstärker (16), die jeweils eine Zeilenleitung von dem Zeilendecoder an einem Eingang empfangen, und die jeweils an einem Ausgang eine erste lokale Zeilenleitung vorweisen, um eine Zeile von Speicherzellen in der ersten Subanordnung auszuwählen;
mehrere zweite Zeilenleitungswiederholeinrichtungen bzw. -verstärker (16), die jeweils eine erste lokale Zeilenleitung an einem Eingang empfangen, und die jeweils an einem Ausgang eine zweite lokale Zeilenleitung zum Auswählen einer Zeile von Speicherzellen in der zweiten Subanordnung vorweisen; gekennzeichnet durch:
jede der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker weist eine Halteeinrichtung bzw. einen Zwischenspeicher (35, 36, 38) auf, um den erregten Zustand der jeweiligen der mehreren ersten lokalen Zeilenleitungen an seinem Eingang zurückzubehalten, wobei die Halteeinrichtung bzw. der Zwischenspeicher einen Ausgang hat, der an die jeweilige zweite lokale Zeilenleitung angekoppelt ist;
eine Verzögerungsschaltung (50), die einen Eingang hat, der an den Zeilendecoder (14) angeschlossen ist, um ein Eingangssignal von dem Zeilendecoder zu empfangen, der dem Zeilendecoder entspricht, der die ausgewählte Zeilenleitung erregt, und die einen Ausgang hat, um ein verzögertes Signal (DRL') durch den Empfang des Eingangssignals verzögert vorzuweisen bzw. anzulegen;
einen Spaltendecoder (18), um eine Subanordnung gemäß einem Abschnitt eines Spaltenadreßwertes auszuwählen, wobei der Spaltendecoder eine erste Rücksetzleitung hat, die an die mehreren der ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärker angeschlossen ist, wobei die erste Rücksetzleitung mit einem ersten logischen Zustand anzeigt, daß die erste Subanordnung nicht ausgewählt ist; und
eine Takt- und Steuerschaltung, die einen Ausgang zum Betreiben einer Auswählleitung hat;
wobei jede der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker (16) auf die Takt- und Steuerschaltung, die die Auswählleitung auf einen ersten logischen Pegel treibt, anspricht und sich von seinem Eingang abkoppelt;
wobei die Takt- und Steuerschaltung die Auswählleitung auf den ersten logischen Pegel treibt, nachdem die zweite lokale Zeilenleitung für die ausgewählte Zeile erregt worden ist; und
wobei die Zeilenleitungswiederholeinrichtung bzw. -verstärker, der mit der durch den Zeilendecoder ausgewählte Zeile verbunden ist, diejenige der ersten der mehreren der ersten lokalen Zeilenleitungen an ihrem Ausgang in Reaktion sowohl auf die Rücksetzleitung, die daran angeschlossen ist, die anzeigt, daß ihre verbundene Subanordnung nicht ausgewählt ist, als auch die Verzögerungsschaltung entregt bzw. deaktiviert wird, die das verzögerte Signal vorweist.
2. Speicher nach Anspruch 1, wobei die Verzögerungsschaltung einen Kondensator aufweist, so daß die Verzögerung des verzögerten Signals von dem Empfang des Eingangssignals durch die Ladezeit des Kondensators festgelegt wird und näherungsweise die gleiche ist, wie die Zeit, die für den Zeilendecoder erforderlich ist, um eine lokale Zeilenleitung zu erregen.
3. Speicher nach Anspruch 2, wobei der Kondensator (50) ein verteiltes Kapazitätsnetzwerk aufweist.
4. Speicher nach Anspruch 3, wobei das verteilte Kapazitätsnetzwerk eine Blindzeilenleitung aufweist, die eine Länge hat, die im wesentlichen die gleiche wie bei einer lokalen Zeilenleitung ist.
5. Speicher nach Anspruch 3, wobei das verteilte Kapazitätsnetzwerk aufweist:
eine Blindzeilenleitung, die eine Länge hat, die im wesentlichen die gleiche wie bei einer lokalen Zeilenleitung ist, und die an den Zeilendecoder angeschlossen ist; und
mehrere Kondensatoren, die jeweils eine Platte haben, die an die Blindzeilenleitung angeschlossen ist.
6. Speicher nach Anspruch 5, der ferner aufweist:
mehrere Durchgangstransistoren (28), die jeweils mit einer Speicherzelle (26) verbunden sind, die jeweils mit ihrem Gate an eine lokale Zeilenleitung (RL) in einer solchen Weise angeschlossen ist, daß es in Reaktion darauf, daß seine verbundene lokale Zeilenleitung erregt wird, leitend ist;
und wobei die Anzahl der Kondensatoren in der verteilten Kapazität der Anzahl der Durchgangstransistoren entsprechend einem Zeilenadreßwert gleicht.
7. Speicher nach einem der voranstehenden Ansprüche, bei dem die Speicherzellen (26) Speicherzellen mit wahlfreiem Zugriff sind.
8. Speicher nach einem der voranstehenden Ansprüche, bei dem jede der ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärker eine Halteeinrichtung bzw. einen Zwischenspeicher (35, 36, 38) aufweist, um den erregten Zustand der jeweiligen einen der mehreren der Zeilenleitungen an ihrem Ausgang beizubehalten, wobei die Halteeinrichtung bzw. der Zwischenspeicher an den Ausgang seiner verbundenen ersten Zeilenleitungswiederholeinrichtung bzw. -verstärker angekoppelt ist;
wobei der Spaltendecoder (18) auch eine zweite Rücksetzleitung (RST) hat, die an die mehreren der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker (16) angeschlossen ist, wobei die zweite Rücksetzleitung anzeigt, daß die zweite Subanordnung nicht ausgewählt ist;
und wobei die zweite Zeilenleitungswiederholeinrichtung bzw. -verstärker (16), der mit der durch den Zeilendecoder ausgewählten Zeile verbunden ist, diejenige der mehreren zweiten lokalen Zeilenleitungen an ihrem Ausgang sowohl in Reaktion auf die Rücksetzleitung, die daran angeschlossen ist, die anzeigt, daß die zweite Subanordnung nicht ausgewählt ist, und die Verzögerungsschaltung entregt, die das Verzögerungssignal vorweist.
9. Speicher nach Anspruch 8, bei dem jede der Zeilenleitungswiederholeinrichtungen bzw. -verstärker aufweist:
einen Durchgangstransistor (32), der mit seinem Source-Drain-Pfad an eine Seite des Eingangs der Zeilenleitungswiederholeinrichtung bzw. -verstärkers angeschlossen ist, und dessen Gate durch ein Auswählsignal gesteuert wird; und
einen Entladetransistor (34), der mit seinem Source-Drain-Pfad zwischen dem Eingang der Halteeinrichtung bzw. des Zwischenspeichers (35, 36, 38) und einem Bezugsspannungsknoten angeschlossen ist, und dessen Gate durch die Rücksetzleitung (RST), die mit der Zeilenleitungswiederholeinrichtung bzw. -verstärker verbunden ist, gesteuert wird, wobei der Entladetransistor leitend ist, wenn die Rücksetzleitung an seinem Gate in ihrem ersten logischen Zustand ist.
10. Speicher nach Anspruch 8, bei dem jede der ersten Zeilenleitungswiederholeinrichtungen bzw. -verstärker aufweist:
einen ersten Transistor (40), der einen Leitungspfad hat, der zwischen einem ersten Knoten und einem Entladeknoten (N) angeschlossen ist, und der einen Steueranschluß hat, der an eine Zeilenleitung angekoppelt ist;
einen ersten Abwähltransistor (42), der einen leitenden Pfad hat, der zwischen einer Vorspannung und dem ersten Knoten angeschlossen ist, und der einen Steueranschluß hat, um ein erstes Rücksetzsignal (RST) zu empfangen, wobei der erste Abwähltransistor in Reaktion auf das erste Rücksetzsignal bei einem ersten logischen Pegel leitend ist, wobei die Vorspannung bei einem Pegel ist, so daß, wenn sie an den Eingang der ersten Halteeinrichtung bzw. Zwischenspeichers angelegt wird, die erste lokale Zeilenleitung bei einem logischen Pegel ist, der die Auswahl von Speicherzellen, die damit verbunden sind, sperrt; und
eine erste Einrichtung (44), um den Entladeknoten an eine Bezugsspannung anzuschließen, wobei die Bezugsspannung bei einem Pegel ist, so daß, wenn sie an den Eingang der ersten Halteeinrichtung bzw. Zwischenspeichers angelegt wird, die erste lokale Zeilenleitung bei einem logischen Pegel ist, der die Auswahl von Speicherzellen, die hiermit verbunden sind, freigibt;
wobei das erste Rücksetzsignal bei dem ersten logischen Pegel, dem logischen AND bzw. UND (58), der ersten Rücksetzleitung und des verzögerten Signals entspricht;
und wobei jede der zweiten Zeilenleitungswiederholeinrichtungen bzw. -verstärker aufweist:
einen zweiten Transistor (40), der einen Leitungspfad hat, der zwischen einem zweiten Knoten und einem zweiten Entladeknoten (N) angeschlossen ist, und der einen Steueranschluß hat, der an eine erste lokale Zeilenleitung angekoppelt ist;
einen zweiten Abwähitransistor (42), der einen leitenden Pfad hat, der zwischen einer Vorspannung und dem zweiten Knoten angeschlossen ist, und der einen Steueranschluß hat, um ein zweites Rücksetzsignal (RST) zu empfangen, wobei der zweite Abwähltransistor in Reaktion auf das zweite Riicksetzsignal bei einem ersten logischen Pegel leitend wird, wobei die Vorspannung bei einem Pegel ist, so daß, wenn sie an den Eingang der zweiten Halteeinrichtung bzw. Zwischenspeichers angelegt ist, die zweite lokale Zeilenleitung bei einem logischen Pegel ist, der die Auswahl von Speicherzellen, die damit verbunden sind, sperrt; und
eine zweite Einrichtung (44), um den zweiten Entladeknoten (N) an eine Bezugsspannung anzuschließen, wobei die Bezugsspannung bei einem Pegel ist, so daß, wenn sie an den Eingang der ersten Halteeinrichtung bzw. Zwischenspeichers angelegt wird, die zweite lokale Zeilenleitung bei einem logischen Pegel ist, der die Auswahl von Speicherzellen, die damit verbunden sind, freigibt;
wobei das zweite Rücksetzsignal bei dem ersten logischen Pegel dem logischen AND bzw. UND (58) der zweiten Rücksetzleitung und des verzögerten Signals entspricht.
11. Speicher nach Anspruch 8, wobei die Speicherzellen in ersten, zweiten, dritten und vierten Subanordnungen gruppiert sind;
und der ferner aufweist:
mehrere dritte Zeilenleitungswiederholeinrichtungen bzw. -verstärker, die jeweils eine zweite lokale Zeilenleitung an einem Eingang empfangen und wobei jeder an einem Ausgang eine dritte lokale Zeile vorweist, um eine Zeile von Speicherzellen in der dritten Subanordnung auszuwählen; und
mehrere vierte Zeilenleitungswiederholeinrichtungen bzw. -verstärker, die jeweils eine dritte lokale Zeilenleitung an einem Eingang empfangen und die jeweils an einem Ausgang eine vierte lokale Zeilenleitung vorweisen, um eine Zeile von Speicherzellen in der vierten Subanordnung auszuwählen;
wobei der Spaltendecoder auch eine dritte Rücksetzleitung hat, die an die mehreren der drei Zeilenleitungswiederholeinrichtungen bzw. -verstärker angeschlossen ist, und eine vierte Rücksetzleitung ist an die mehreren der vierten Zeilenleitungswiederholeinrichtungen bzw. -verstärker angeschlossen, wobei die dritte und die vierte Rücksetzleitung auch mit einem ersten logischen Zustand anzeigen, daß die dritte bzw. vierte Subanordnung nicht ausgewählt ist.
12. Verfahren zur Steuerung einer integrierten Speicherschaltung, die erste und zweite Subanordnungen von Speicherzellen hat, die in Zeilen und Spalten angeordnet sind, das aufweist:
ein Zeilenadreßsignal wird decodiert;
eine Zeilenauswählleitung, die Abschnitte hat, die mit ersten und zweiten Subanordnungen verbunden sind, wird erregt;
die erregte Zeilenauswählleitung wird gemäß dem Wert des Zeilenadreßsignals ausgewählt, gekennzeichnet durch:
nach dem Erregungsschritt wird für jede Zeilenauswählleitung deren Abschnitt, der mit der zweiten Subanordnung von deren Abschnitt verbunden ist, der mit der ersten Subanordnung verbunden ist, getrennt;
ein Abschnitt eines Spaltenadreßsignals wird decodiert;
ein verzögertes Taktsignal wird erzeugt, wobei das verzögerte Taktsignal der Erregung einer Zeilenauswählleitung entspricht, die durch eine Verzögerungszeit verzögert ist, die der Ladezeit der Zeilenauswählleitung entspricht;
ein Abschnitt der ausgewählten Zeilenauswählleitung, die mit der Subanordnung verbunden ist, die nicht dem decodierten Abschnitt des Spaltenadreßsignals entspricht, wird in Reaktion auf das verzögerte Taktsignal entregt; und
nach dem Entregungsschritt wird der Abschnitt der ausgewählten Zeilenauswählleitung, der mit der Subanordnung verbunden ist, die dem decodierten Abschnitt des Spaltenadreßsignals entspricht, aufrechterhalten.
13. Verfahren nach Anspruch 12, das ferner aufweist:
nach dem Erregungsschritt und vor dem Trennschritt wird der Zustand der ausgewählten Zeilenauswählleitung für jeden ihrer Abschnitte gehalten bzw. zwischengespeichert.
14. Verfahren nach Anspruch 12, wobei der Entregungsschritt aufweist:
der gehaltene bzw. zwischengespeicherte Zustand wird für den Abschnitt der ausgewahlten Zeilenauswählleitung, die mit einer Subanordnung verbunden ist, die nicht dem decodierten Abschnitt des Spaltenadreßsignals entspricht, geändert.
15. Verfahren nach Anspruch 12, wobei der Erzeugungsschritt aufweist:
ein kapazitives Netzwerk wird erregt.
16. Verfahren nach Anspruch 15, wobei der Erzeugungsschritt ferner aufweist:
ein Auswertesignal wird in Reaktion darauf erzeugt, daß das kapazitive Netzwerk auf einen ersten logischen Pegel geladen wird; und
wobei die Entregung in Reaktion auf das Auswertesignal durchgeführt wird.
17. Verfahren nach Anspruch 16, wobei das kapazitive Netzwerk eine verteilte Kapazität aufweist.
DE69126268T 1990-09-26 1991-09-23 Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärken, angesteuert durch ein Speisespannungseinschaltrücksetzsignal Expired - Fee Related DE69126268T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/588,600 US5124951A (en) 1990-09-26 1990-09-26 Semiconductor memory with sequenced latched row line repeaters

Publications (2)

Publication Number Publication Date
DE69126268D1 DE69126268D1 (de) 1997-07-03
DE69126268T2 true DE69126268T2 (de) 1997-12-11

Family

ID=24354530

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69126268T Expired - Fee Related DE69126268T2 (de) 1990-09-26 1991-09-23 Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärken, angesteuert durch ein Speisespannungseinschaltrücksetzsignal

Country Status (5)

Country Link
US (1) US5124951A (de)
EP (1) EP0478254B1 (de)
JP (1) JPH05266669A (de)
KR (1) KR920006978A (de)
DE (1) DE69126268T2 (de)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04106784A (ja) * 1990-08-28 1992-04-08 Fujitsu Ltd 半導体集積回路
US5258952A (en) * 1990-12-14 1993-11-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with separate time-out control for read and write operations
US5245584A (en) * 1990-12-20 1993-09-14 Vlsi Technology, Inc. Method and apparatus for compensating for bit line delays in semiconductor memories
US5566127A (en) * 1992-01-15 1996-10-15 Motorola, Inc. Method for building a compiled static RAM
JP2725570B2 (ja) * 1993-11-02 1998-03-11 日本電気株式会社 半導体メモリ装置
KR960009955B1 (en) * 1994-02-07 1996-07-25 Hyundai Electronics Ind Semiconductor memory device
JPH09231764A (ja) * 1996-01-19 1997-09-05 Sgs Thomson Microelectron Inc バーストカウンタ回路及びその動作方法
US5783958A (en) * 1996-01-19 1998-07-21 Sgs-Thomson Microelectronics, Inc. Switching master slave circuit
JP3173387B2 (ja) * 1996-09-20 2001-06-04 日本電気株式会社 半導体記憶装置及びデコード回路
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US5784331A (en) * 1996-12-31 1998-07-21 Sgs-Thomson Microelectronics, Inc. Multiple access memory device
US5835441A (en) 1997-08-21 1998-11-10 Micron Technology, Inc. Column select latch for SDRAM
JP2000112587A (ja) * 1998-09-09 2000-04-21 Texas Instr Inc <Ti> 電力を選択的に割当てるシステム
US6115310A (en) * 1999-01-05 2000-09-05 International Business Machines Corporation Wordline activation delay monitor using sample wordline located in data-storing array
US6185135B1 (en) 1999-01-05 2001-02-06 International Business Machines Corporation Robust wordline activation delay monitor using a plurality of sample wordlines
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US7500075B1 (en) * 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US6690198B2 (en) * 2002-04-02 2004-02-10 Infineon Technologies Ag Repeater with reduced power consumption
US6678200B2 (en) * 2002-05-14 2004-01-13 Hewlett-Packard Development Company, Lp. Systems and methods for communicating with memory blocks
GB2409776B (en) * 2002-05-14 2005-10-12 Hewlett Packard Co Systems and methods for communicating with memory blocks
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
KR100613448B1 (ko) * 2004-10-07 2006-08-21 주식회사 하이닉스반도체 데이터 가속회로 및 이를 이용한 데이터 전송회로
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7557604B2 (en) * 2005-05-03 2009-07-07 Oki Semiconductor Co., Ltd. Input circuit for mode setting
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
KR100842743B1 (ko) * 2006-10-27 2008-07-01 주식회사 하이닉스반도체 고집적 반도체 장치
JP5240056B2 (ja) * 2009-05-12 2013-07-17 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US11100966B2 (en) * 2020-01-09 2021-08-24 Winbond Electronics Corp. Array edge repeater in memory device
KR102324988B1 (ko) * 2020-02-05 2021-11-11 윈본드 일렉트로닉스 코포레이션 메모리 장치의 어레이 에지 리피터

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4556961A (en) * 1981-05-26 1985-12-03 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory with delay means to reduce peak currents
JPS5894187A (ja) * 1981-11-28 1983-06-04 Mitsubishi Electric Corp 半導体記憶装置
JPS5940393A (ja) * 1982-08-31 1984-03-06 Nec Corp メモリ回路
JPS62180607A (ja) * 1986-02-04 1987-08-07 Fujitsu Ltd 半導体集積回路
US5008856A (en) * 1987-06-29 1991-04-16 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
JPH0194592A (ja) * 1987-10-06 1989-04-13 Fujitsu Ltd 半導体メモリ

Also Published As

Publication number Publication date
KR920006978A (ko) 1992-04-28
EP0478254A2 (de) 1992-04-01
EP0478254A3 (en) 1993-06-16
US5124951A (en) 1992-06-23
DE69126268D1 (de) 1997-07-03
JPH05266669A (ja) 1993-10-15
EP0478254B1 (de) 1997-05-28

Similar Documents

Publication Publication Date Title
DE69126268T2 (de) Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärken, angesteuert durch ein Speisespannungseinschaltrücksetzsignal
DE69123324T2 (de) Halbleiterspeicheranordnung mit verriegelten Zeilenleitungszwischenverstärkern, angesteuert durch ein Speisespannungs Einschalt-Rücksetzsignal
DE69129215T2 (de) Halbleiterspeicheranordnung mit verriegelten Zwischenverstärkern für Speicherzeilenleitungsauswahl
DE69126589T2 (de) Halbleiterspeicheranordnung mit verriegelten Zwischenverstärkern für Speicherzeilenleitungsauswahl
DE69128021T2 (de) Lese-/Schreibe-Speicher mit einem verbesserten Schreibtreiber
DE69129895T2 (de) Halbleiterspeicher mit Spaltenausgleichung eines Datenwechsels während eines Schreibzykluses
DE69124791T2 (de) Abfühlfreigabetaktschaltung für direktzugriffspeicher
DE69122481T2 (de) Halbleiterspeicher mit Multiplex-Redundanz
DE69830962T2 (de) Integrierte Halbleiterschaltungsanordnung
DE4127549C2 (de)
DE69725632T2 (de) Halbleiterspeicheranordnung mit &#34;Pipeline&#34; Betrieb
DE69122066T2 (de) Halbleiterspeicher mit vorgeladenem Redundanzenmultiplexer
DE69828234T2 (de) Integrierte Halbleiterschaltungsvorrichtung
DE69823263T2 (de) Kleinleistungsspeicher mit selektiver Voraufladungsschaltung
DE60001291T2 (de) Halbleiterspeicherschaltung mit eingebauter Selbstprüfung und Selbstreparatur
EP0908893B1 (de) Speicherarchitektur mit Mehrebenenhierarchie
DE4222273C2 (de) Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen
DE69229118T2 (de) Generatorarchitektur für Einzeltor RAM mit Hochleistungsfähigkeit
DE69425026T2 (de) Dynamischer Speicher mit wahlfreiem Zugriff mit Cache- und Etikettenspeicher
DE69621280T2 (de) Speichergerätschaltkreis und Verfahren zur gleichzeitigen Adressierung der Spalten einer Vielzahl von Banken einer Vielzahlbankspeicheranordnung
DE69837135T2 (de) Integrierte Halbleiterschaltungsvorrichtung
DE10307244B4 (de) Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren
DE19983711B3 (de) Wortleitungstreiber für Halbleiterspeicher
DE102006054998A1 (de) Latenzsteuerschaltung, automatische Vorladesteuerschaltung, Halbleiterspeicherbauelement, Verfahren zum Steuern der Latenz und Verfahren zum Steuern eines Vorladevorgangs
DE69522846T2 (de) Verbesserte Speicheranordnung und Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee