[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100842743B1 - 고집적 반도체 장치 - Google Patents

고집적 반도체 장치 Download PDF

Info

Publication number
KR100842743B1
KR100842743B1 KR1020060105248A KR20060105248A KR100842743B1 KR 100842743 B1 KR100842743 B1 KR 100842743B1 KR 1020060105248 A KR1020060105248 A KR 1020060105248A KR 20060105248 A KR20060105248 A KR 20060105248A KR 100842743 B1 KR100842743 B1 KR 100842743B1
Authority
KR
South Korea
Prior art keywords
pull
signal
output line
input
output
Prior art date
Application number
KR1020060105248A
Other languages
English (en)
Other versions
KR20080037932A (ko
Inventor
구기봉
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060105248A priority Critical patent/KR100842743B1/ko
Priority to US11/701,104 priority patent/US7924595B2/en
Priority to TW096103996A priority patent/TWI338306B/zh
Priority to CN2007100976818A priority patent/CN101169964B/zh
Publication of KR20080037932A publication Critical patent/KR20080037932A/ko
Application granted granted Critical
Publication of KR100842743B1 publication Critical patent/KR100842743B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터가 저장되는 코어 영역 상에서 복수의 뱅크 사이에 연결되어 데이터를 전달하는 제1 입출력 라인과; 제어회로가 포함된 페리 영역 상에서 데이터가 입출력되는 데이터 패드에 연결되어 데이터를 전달하는 제2 입출력 라인과; 상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 리드 명령에 따라 인에이블되는 리드 인에이블 신호에 응답하여 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 풀업신호 및 제1 풀다운신호에 의해 상기 제2 입출력 라인을 구동하는 제1 리피터 및; 상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 라이트 명령에 따라 인에이블되는 라이트 인에이블 신호에 응답하여 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제2 풀업신호 및 제2 풀다운신호에 의해 상기 제1 입출력 라인을 구동하는 제2 리피터를 포함하는 고집적 반도체 장치를 제공한다.
Figure R1020060105248
글로벌 입출력 라인, 리피터

Description

고집적 반도체 장치{Semiconductor device with high density}
도 1은 본 발명의 일 실시예에 따른 고집적 반도체 장치의 구성을 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 리드 시 사용되는 리드용 글로벌 입출력 라인 리피터의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 라이트 시 사용되는 라이트용 글로벌 입출력 라인 리피터의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 고집적 반도체 장치에서 리드 시 데이터의 출력과정을 설명하기 위한 신호들 간의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 글로벌 입출력 라인 리피터
20: 리드용 글로벌 입출력 라인 리피터
30: 라이트용 글로벌 입출력 라인 리피터
본 발명은 고집적 반도체 장치에 관한 것으로, 더욱 구체적으로는 글로벌 입출력 라인의 로딩을 감소시킬 수 있는 고집적 반도체 장치에 관한 것이다.
일반적으로 디램(DRAM)의 밀도가 커질수록 칩 크기도 커지게 되어, 디램 특성의 열화를 가져온다. 특히, 8 뱅크(Bank) 이상의 구조가 되면 글로벌 입출력 라인(GIO, Global IO Line)의 길이가 매우 길어지게 되는데, 이는 글로벌 입출력 라인(GIO)의 로딩(loding)을 증가시켜 tAA(Address Access time) 특성을 열화시키는 원인이 된다.
통상적인 디램의 리드 동작에서 셀의 데이터는 컬럼 선택 신호에 의해 선택되고, 메인 앰프(Main Amplifier)에 의해 증폭된 후, 글로벌 입출력 라인에 실리게 된다. 그런데, 글로벌 입출력 라인의 길이가 긴 경우(예를 들어, 8뱅크를 갖는 2G DDR2 디램 구조에서 글로벌 입출력 라인(GIO)은 8개의 뱅크를 공유해야 하므로 약 42,000μm 정도의 길이를 갖는다.) 글로벌 입출력 라인을 통해 데이터가 이동하는데 많은 시간과 전류가 소모되어 리드 또는 라이트 동작 특성을 열화시키는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 코어 영역용 글로벌 입출력 라인과 페리 영역용 글로벌 입출력 라인을 분리하고, 뱅크 정보를 가진 펄스에 응답하여 동작하는 글로벌 입출력 라인 리피터를 구비함으로써, 글로벌 입출력 라인의 로딩을 감소시킬 수 있도록 하는 고집적 반도체 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 데이터가 저장되는 코어 영역 상에서 복수의 뱅크 사이에 연결되어 데이터를 전달하는 제1 입출력 라인과; 제어회로가 포함된 페리 영역 상에서 데이터가 입출력되는 데이터 패드에 연결되어 데이터를 전달하는 제2 입출력 라인과; 상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 리드 명령에 따라 인에이블되는 리드 인에이블 신호에 응답하여 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 풀업신호 및 제1 풀다운신호에 의해 상기 제2 입출력 라인을 구동하는 제1 리피터 및; 상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 라이트 명령에 따라 인에이블되는 라이트 인에이블 신호에 응답하여 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제2 풀업신호 및 제2 풀다운신호에 의해 상기 제1 입출력 라인을 구동하는 제2 리피터를 포함하는 고집적 반도체 장치를 제공한다.
본 발명에서, 상기 제1 리피터는 상기 리드 인에이블 신호를 소정 구간 지연시키는 지연부와; 상기 지연부의 출력신호에 응답하여, 상기 제1 입출력 라인의 신호를 버퍼링하여 전달하는 전달부 및; 상기 전달부로부터 전달된 신호를 버퍼링하여 상기 제2 입출력 라인으로 출력하는 버퍼부를 포함하는 것이 바람직하다.
본 발명에서, 상기 지연부는 인버터체인으로 구성되는 것이 바람직하다.
본 발명에서, 상기 전달부는 상기 제1 입출력 라인의 신호를 버퍼링하는 버퍼와; 상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 풀-업신호로 전달하는 제1 전달소자 및; 상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 풀-다운신호로 전달하는 제2 전달소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 버퍼는 인버터이고, 상기 제1 및 제2 전달소자는 전달게이트인 것이 바람직하다.
본 발명에서, 상기 버퍼부는 상기 제1 풀-업신호를 입력받아 상기 제2 입출력 라인을 풀-업 구동하는 풀-업소자 및; 상기 제1 풀-다운신호를 입력받아 상기 제2 입출력 라인을 풀-다운 구동하는 풀-다운소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 풀-업소자는 PMOS 트랜지스터이고, 상기 풀-다운소자는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 제1 리피터는 상기 지연부의 출력신호에 응답하여, 상기 제1 풀-업신호를 풀-업 구동하는 풀-업소자 및; 상기 지연부의 출력신호에 응답하여, 상기 제1 풀-다운신호를 풀-다운 구동하는 풀-다운소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 리피터는 상기 버퍼부의 출력신호를 래치하는 래치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 리피터는 상기 라이트 인에이블 신호를 소정 구간 지연시키는 지연부와; 상기 지연부의 출력신호에 응답하여, 상기 제2 입출력 라인의 신호를 버퍼링하여 전달하는 전달부와; 상기 전달부로부터 전달된 신호를 버퍼링하 여 상기 제1 입출력 라인으로 출력하는 버퍼부를 포함하는 것이 바람직하다.
또한, 본 발명은 데이터가 저장되는 코어 영역 상에서 복수의 뱅크 중 일부 뱅크에 연결되어 데이터를 전달하는 제1 입출력 라인과; 페리 영역 상에서 데이터가 입출력되는 데이터 패드에 연결되어 데이터를 전달하는 제2 입출력 라인 및; 상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 리드 또는 라이트 명령에 따라 인에이블되는 인에이블 신호에 응답하여 풀업신호 및 풀다운 신호를 생성하고, 상기 풀업신호 및 풀다운 신호에 의해 상기 제1 입출력 라인 및 상기 제2 입출력 라인을 구동하여, 상기 제1 입출력 라인 및 상기 제2 입출력 라인 사이의 데이터 교환을 가능하도록 하는 리피터부를 포함하는 고집적 반도체 장치를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
본 발명의 고집적 반도체 장치는 글로벌 입출력 라인(GIO)을 코어(Core) 영역 상의 제1 글로벌 입출력 라인(LGIO)과 페리(Peri) 영역 상의 제2 글로벌 입출력 라인(MGIO)으로 분리하여 글로벌 입출력 라인(GIO)의 전체 길이를 줄임으로써, 글로벌 입출력 라인(GIO)을 통해 데이터가 전달(transition)되는데 필요한 시간 및 전류 소모를 줄이고 있다. 또한, 분리된 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO) 사이에 리드와 라이트 명령에 따라 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO) 간의 데이터 교환을 가능하게 하는 리피 터(Repeater)를 구비함으로써, 리드/라이트 동작에서 동일한 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO) 사이의 데이터 교환을 가능하도록 하고 있다. 이에 따라 리드/라이트 동작별로 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO)을 구비할 필요가 없어져, 칩 크기를 줄일 수 있게 되었다.
도 1은 고집적 반도체 장치의 구성을 도시한 것으로, 4 비트 프리페치(Prefetch) 동작을 수행하고, 8개의 뱅크로 구성된 2G DDR2 디램의 구조이다.
도시된 바와 같이, 본 실시예의 고집적 반도체 장치는 데이터가 저장되는 코어 영역 상에서 제1 내지 제8 뱅크(Bank 0-7) 사이에 연결되어 데이터를 전달하는 제1 글로벌 입출력 라인(LGIO)과; 제어회로가 포함된 페리 영역 상에서 데이터가 입출력되는 데이터 패드(DQ)에 연결되어 데이터를 전달하는 제2 글로벌 입출력 라인(MGIO)과; 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO) 사이에 연결되고, 리드 또는 라이트 명령에 따라 인에이블되는 인에이블 신호(MGIO_P. LGIO_P)에 응답하여 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO) 사이에 데이터 교환을 가능하도록 하는 제1 내지 제4 리피터(1-4, GIO Rep)를 포함한다.
제1 글로벌 입출력 라인(LGIO)은 메모리 셀이 구비되어 있는 코어(Core) 영역 상에서, 제1 내지 제8 뱅크(Bank 0-7)와 제1 내지 제4 리피터(1-4)에 연결된다. 구체적으로, 제1 뱅크(Bank 0)와 제2 뱅크(Bank 1) 간에 상호 공유되어 연결된 제1 글로벌 입출력 라인(LGIO)은 제1 리피터(1)에 연결된다. 제3 뱅크(Bank 2)와 제4 뱅크(Bank 3)에 각각 연결된 제1 글로벌 입출력 라인(LGIO)은 제2 리피터(2)에 연 결된다. 제5 뱅크(Bank 4)와 제6 뱅크(Bank 5) 간에 상호 공유되어 연결된 제1 글로벌 입출력 라인(LGIO)은 제3 리피터(3)에 연결된다. 그리고, 제7 뱅크(Bank 6)와 제8 뱅크(Bank 7)에 각각 연결된 제1 글로벌 입출력 라인(LGIO)은 제4 리피터(4)에 연결된다.
제2 글로벌 입출력 라인(MGIO)은 메모리 셀을 제어하는 제어회로와, 데이터가 입/출력되는 데이터 패드(DQ) 등이 구비되어 있는 페리(Peri) 영역 상에서, 제1 내지 제4 리피터(1-4)와 데이터 패드(DQ)에 연결되어, 데이터 패드(DQ)로 입력된 데이터를 전달하거나, 데이터 패드(DQ)로 데이터를 출력한다.
본 실시예의 글로벌 입출력 라인(GIO)은 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO)으로 분리되어 각각 코어 영역과 페리영역에 배치된다. 이에 따라, 분리된 제1 글로벌 입출력 라인(LGIO)과 제2 글로벌 입출력 라인(MGIO)의 길이는 최대 8000μm 정도로 짧아져, 글로벌 입출력 라인(GIO)을 통해 데이터가 천이(transition)하는데 소모되는 시간 및 전류를 감소시킬 수 있다.
본 실시예의 2G DDR2 디램은 각 뱅크별로 각각 8개씩의 메인앰프 출력을 가지며, 4 비트 프리페치(Prefetch) 동작을 수행하는 경우 4개의 데이터를 병렬로 처리하게 되므로, 32개의 제1 글로벌 입출력 라인(LGIO) 및 제2 글로벌 입출력 라인(MGIO)이 필요하다. 따라서, 리드 또는 라이트 시 동작하는 메인 앰프의 수는 뱅크당 32개이며, 제1 글로벌 입출력 라인(LGIO) 및 제2 글로벌 입출력 라인(MGIO)에 연결되는 제1 내지 제4 리피터(1-4)도 32개로 구성된다.
제1 내지 제4 리피터(1-4)는 리드용 글로벌 입출력 라인 리피터(20)와 라이 트용 글로벌 입출력 라인 리피터(30)로 구성된다.
리드용 글로벌 입출력 라인 리피터(20)는 리드 명령에 따라 인에이블되는 리드 인에이블 신호(MGIO_P)를 소정 구간 지연시키는 인버터 체인(IV21, IV22)로 구성된 지연부(22)와; 지연부(22)의 출력신호에 응답하여, 인버터(IV24)를 통해 버퍼링된 제1 글로벌 입출력 라인(LGIO)의 신호를 전달하여 풀-업 신호(PU_R)를 생성하는 제1 전달소자(T21)와 인버터(IV25)를 통해 버퍼링된 제1 글로벌 입출력 라인(LGIO)의 신호를 전달하여 풀-다운 신호(PD_R)를 생성하는 제2 전달소자(T22)로 구성된 전달부(24) 및; 풀-업 신호(PU_R)에 응답하여 제2 글로벌 입출력 라인(MGIO)을 풀-업 구동하는 PMOS 트랜지스터(P22)와, 풀-다운 신호(PD_R)에 응답하여 제2 글로벌 입출력 라인(MGIO)을 풀-다운 구동하는 NMOS 트랜지스터(N22)로 구성된 버퍼부(26)를 포함하여 구성된다. 또한, 리드용 글로벌 입출력 라인 리피터(20)는 지연부(22)의 출력신호(PP_R)에 응답하여 풀-업 신호(PU_R)를 풀-업 구동하는 PMOS 트랜지스터(P21)와, 지연부(22)의 출력신호를 인버터(IV23)를 통해 반전시킨 신호(PN_R)에 응답하여 풀-다운 신호(PD_R)를 풀-다운 구동하는 NMOS 트랜지스터(N21) 및, 버퍼부(26)의 출력신호를 래치하는 복수의 인버터(IV26, IV27)로 구성된 래치를 포함한다.
라이트용 글로벌 입출력 라인 리피터(30)는 라이트 명령에 따라 인에이블되는 라이트 인에이블 신호(LGIO_P)를 소정 구간 지연시키는 인버터 체인(IV31, IV32)로 구성된 지연부(32)와; 지연부(32)의 출력신호에 응답하여, 인버터(IV34)를 통해 버퍼링된 제2 글로벌 입출력 라인(MGIO)의 신호를 전달하여 풀-업 신호(PU_W) 를 생성하는 제1 전달소자(T31)와, 인버터(IV35)를 통해 버퍼링된 제2 글로벌 입출력 라인(MGIO)의 신호를 전달하여 풀-다운 신호(PD_W)를 생성하는 제2 전달소자(T32)로 구성된 전달부(34) 및; 풀-업 신호(PU_W)에 응답하여 제1 글로벌 입출력 라인(LGIO)을 풀-업 구동하는 PMOS 트랜지스터(P32)와, 풀-다운 신호(PD_W)에 응답하여 제1 글로벌 입출력 라인(LGIO)을 풀-다운 구동하는 NMOS 트랜지스터(N32)로 구성된 버퍼부(36)를 포함하여 구성된다. 또한, 라이트용 글로벌 입출력 라인 리피터(30)는 지연부(32)의 출력신호(PP_W)에 응답하여 풀-업 신호(PU_W)를 풀-업 구동하는 PMOS 트랜지스터(P31)와, 지연부(32)의 출력신호를 인버터(IV33)를 통해 반전시킨 신호(PN_W)에 응답하여 풀-다운 신호(PD_W)를 풀-다운 구동하는 NMOS 트랜지스터(N31) 및, 버퍼부(36)의 출력신호를 래치하는 복수의 인버터(IV36, IV37)로 구성된 래치를 포함한다.
이와 같이 구성된 고집적 반도체 장치의 동작을 구체적으로 설명하면 다음과 같다.
우선, 도1의 제1 뱅크(Bank 0)에 저장된 데이터(Q3)에 대한 리드 명령이 입력된 경우를 예를 들어 설명한다. 제1 뱅크(Bank 0)에 대한 리드 명령이 입력되면 뱅크 액티브 신호가 인에이블 되어 제1 뱅크(Bank 0)가 액티브된다. 컬럼 선택 신호에 의해 데이터(Q3)가 저장된 컬럼이 선택되고, 선택된 컬럼에 저장된 데이터(Q3)는 메인 앰프(Main Amplifier)에 의해 증폭된 후 제1 글로벌 입출력 라인(LGIO)에 실리게 된다. 상기 리드 동작은 통상적인 디램에서와 동일하다.
제1 뱅크(Bank 0)에 대한 리드 명령이 입력되면 리드 인에이블 신호(MGIO_P)가 인에이블된다. 여기서, 리드 인에이블 신호(MGIO_P)는 메인 앰프를 인에이블 시키는 인에이블 신호와 동일한 클럭에 동기되며, 뱅크 정보를 포함한다. 앞서 살펴본 바와 같이, 본 실시예는 8개씩의 메인앰프 출력을 가지며, 4 비트 프리페치(Prefetch) 동작을 수행하는 2G DDR2 디램에 관한 것이므로 제1 뱅크(Bank 0)는 32개의 제1 글로벌 입출력 라인(LGIO)과 연결되어 있다. 제1 뱅크(Bank 0)와 제2 뱅크(Bank 1)는 동일한 제1 글로벌 입출력 라인(LGIO)을 공유하므로, 제1 및 제2 뱅크(Bank 0, Bank 1)와 제1 리피터(1)를 연결하는 데 필요한 제1 글로벌 입출력 라인(LGIO)의 수를 줄일 수 있다.
또한, 각각의 제1 글로벌 입출력 라인(LGIO)은 도2 및 도3에서 도시한 리드용 글로벌 입출력 라인 리피터(20)와 라이트용 글로벌 입출력 라인 리피터(30)에 연결되어 있다. 여기서, 제1 뱅크(Bank 0)에 대한 리드 명령이 입력되면 리드 인에이블 신호(MGIO_P)가 인에이블된다. 인에이블된 리드 인에이블 신호(MGIO_P)는 제1 뱅크(Bank 0)의 선택된 컬럼과 제1 글로벌 입출력 라인(LGIO)으로 연결된 리드용 글로벌 입출력 라인 리피터(20)를 동작시킨다. 이하, 도2를 참고하여 리드용 글로벌 입출력 라인 리피터(20)의 동작을 좀 더 구체적으로 살펴본다.
우선, 리드 인에이블 신호(MGIO_P)가 로우레벨로 디스에이블 상태이면 노드a1은 로우레벨이 되고, 노드a2는 하이레벨로 된다. 따라서, 전달게이트(T21, T22)는 턴오프되고, PMOS 트렌지스터(P21) 및 NMOS 트랜지스터(N21)은 턴-온되어, 노드a3는 하이레벨이 되고 노드a4는 로우레벨이 된다. 결국, PMOS 트렌지스터(P22) 및 NMOS 트랜지스터(N22)는 턴-오프되므로 제1 글로벌 입출력 라인(LGIO)의 데이터가 제2 글로벌 입출력 라인(MGIO)으로 전달되지 않는다.
한편, 리드 인에이블 신호(MGIO_P)가 하이레벨로 인에이블되면 노드a1은 하이레벨이 되고, 노드a2는 로우레벨이 된다. 따라서, 전달게이트(T21, T22)는 턴온되고, PMOS 트렌지스터(P21) 및 NMOS 트랜지스터(N21)은 턴-오프되어, 노드a3 및 노드a4로 제1 글로벌 입출력 라인(LGIO)의 반전신호가 전달된다. 결국, 버퍼부(20)는 노드a3 및 노드a4로 입력된 신호를 반전시켜 출력하므로 제2 글로벌 입출력 라인(MGIO)으로 제1 글로벌 입출력 라인(LGIO)의 데이터가 전달된다.
이상 설명한 바와 같이, 리드 인에이블 신호(MGIO_P)의 인에이블에 의해 제1 글로벌 입출력 라인(LGIO)의 데이터가 제2 글로벌 입출력 라인(MGIO)으로 전달된다. 따라서, 제1 뱅크(Bank 0)에서 선택된 컬럼에 저장된 데이터(Q3)는 32개의 제1 글로벌 입출력 라인(LGIO) 중 선택된 컬럼에 연결된 라인을 타고 전달되며, 데이터(Q3)가 이동하는 제1 글로벌 입출력 라인(LGIO)과 연결되는 제1 리피터(1) 내부의 리드용 글로벌 입출력 라인 리피터(20)는 인에이블되어 데이터(Q3)를 제2 글로벌 입출력 라인(MGIO)으로 전달한다. 제2 글로벌 입출력 라인(MGIO)에 전달된 데이터(Q3)는 데이터 패드(DQ)를 통해 출력된다.
다음으로, 도1의 제2 뱅크(Bank 1)에 저장된 데이터(Q3)에 대한 라이트 명령이 입력된 경우를 예를 들어 설명한다. 제2 뱅크(Bank 1)에 대한 라이트 명령이 입력되면 뱅크 액티브 신호가 인에이블 되어 제2 뱅크(Bank 1)가 액티브된다. 데이터 패드(DQ)를 통해 데이터(Q3)가 입력되면 데이터는 제2 글로벌 입출력 라인(MGIO)에 실리게 된다.
제2 뱅크(Bank 1)에 대한 라이트 명령이 입력되면 라이트 인에이블 신호(LGIO_P)가 인에이블된다. 여기서, 라이트 인에이블 신호(LGIO_P)는 메인 앰프를 인에이블 시키는 인에이블 신호와 동일한 클럭에 동기되며, 뱅크 정보를 포함한다.
또한, 각각의 제2 글로벌 입출력 라인(MGIO)은 도2 및 도3에서 도시한 리드용 글로벌 입출력 라인 리피터(20)와 라이트용 글로벌 입출력 라인 리피터(30)와 연결되어 있다. 여기서, 제2 뱅크(Bank 1)에 대한 라이트 명령이 입력되면 라이트 인에이블 신호(LGIO_P)가 인에이블된다. 인에이블된 라이트 인에이블 신호(LGIO_P)는 데이터 패드(DQ)와 제2 글로벌 입출력 라인(MGIO)으로 연결된 라이트용 글로벌 입출력 라인 리피터(30)를 동작시킨다. 이하, 도3을 참고하여 라이트용 글로벌 입출력 라인 리피터(30)의 동작을 구체적으로 살펴본다.
라이트 인에이블 신호(LGIO_P)가 로우레벨로 디스에이블 상태이면 노드b1은 로우레벨이 되고, 노드b2는 하이레벨이 된다. 따라서, 전달게이트(T31, T32)는 턴오프되고, PMOS 트렌지스터(P31) 및 NMOS 트랜지스터(N31)은 턴-온되어, 노드b3는 하이레벨이 되고 노드b4는 로우레벨이 된다. 결국, PMOS 트렌지스터(P32) 및 NMOS 트랜지스터(N32)는 턴-오프되므로 제2 글로벌 입출력 라인(MGIO)의 데이터가 제1 글로벌 입출력 라인(LGIO)으로 전달되지 않는다.
한편, 라이트 인에이블 신호(LGIO_P)가 하이레벨로 인에이블되면 노드b1은 하이레벨이 되고, 노드b2는 로우레벨이 된다. 따라서, 전달게이트(T31, T32)는 턴 온되고, PMOS 트렌지스터(P31) 및 NMOS 트랜지스터(N31)은 턴-오프되어, 노드b3 및 노드b4로 제2 글로벌 입출력 라인(MGIO)의 반전신호가 전달된다. 결국, 버퍼부(20)는 노드b3 및 노드b4로 입력된 신호를 반전시켜 출력하므로 제1 글로벌 입출력 라인(LGIO)으로 제2 글로벌 입출력 라인(MGIO)의 데이터가 전달된다.
이상 설명한 바와 같이, 라이트 인에이블 신호(LGIO_P)의 인에이블에 의해 제2 글로벌 입출력 라인(MGIO)의 데이터가 제1 글로벌 입출력 라인(LGIO)으로 전달된다. 따라서, 데이터 패드(DQ)를 통해 입력된 데이터(Q3)는 32개의 제1 글로벌 입출력 라인(LGIO) 중 데이터(Q3)가 입력되는 데이터 패드(DQ)에 연결된 제1 글로벌 입출력 라인(LGIO)을 통해 전달된다. 그리고, 데이터(Q3)가 이동하는 제1 글로벌 입출력 라인(LGIO)과 연결되는 제1 리피터(1) 내부의 라이트용 글로벌 입출력 라인 리피터(30)는 인에이블되어 데이터(Q3)를 제1 글로벌 입출력 라인(LGIO)으로 전달한다. 제2 글로벌 입출력 라인(MGIO)에 전달된 데이터(Q3)는 앞서, 뱅크 액티브 신호에 의해 액티브된 제2 뱅크(Bank 1)의 선택된 컬럼에 저장된다.
이상 설명한 바와 같이, 본 발명에 따른 고집적 반도체 장치는 코어 영역용 글로벌 입출력 라인과 페리 영역용 글로벌 입출력 라인을 분리하고, 뱅크 정보를 가진 펄스에 응답하여 동작하는 글로벌 입출력 라인 리피터를 구비함으로써, 글로벌 입출력 라인의 로딩을 감소시킬 수 있는 효과가 있다.
또한, 복수의 뱅크가 글로벌 입출력 라인을 공유하도록 함으로써, 필요한 글 로벌 입출력 라인의 수를 감소시킬 수 있는 효과도 있다.

Claims (23)

  1. 데이터가 저장되는 코어 영역 상에서 복수의 뱅크 사이에 연결되어 데이터를 전달하는 제1 입출력 라인과;
    페리 영역 상에서 데이터가 입출력되는 데이터 패드에 연결되어 데이터를 전달하는 제2 입출력 라인과;
    상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 리드 명령에 따라 인에이블되는 리드 인에이블 신호에 응답하여 제1 풀업신호 및 제1 풀다운신호를 생성하고, 상기 제1 풀업신호 및 제1 풀다운신호에 의해 상기 제2 입출력 라인을 구동하는 제1 리피터 및;
    상기 제1 입출력 라인과 상기 제2 입출력 라인 사이에 연결되고, 라이트 명령에 따라 인에이블되는 라이트 인에이블 신호에 응답하여 제2 풀업신호 및 제2 풀다운신호를 생성하고, 상기 제2 풀업신호 및 제2 풀다운신호에 의해 상기 제1 입출력 라인을 구동하는 제2 리피터를 포함하는 고집적 반도체 장치.
  2. 제1항에 있어서, 상기 제1 리피터는
    상기 리드 인에이블 신호를 소정 구간 지연시키는 지연부와;
    상기 지연부의 출력신호에 응답하여, 상기 제1 입출력 라인의 신호를 버퍼링하여 전달하는 전달부 및;
    상기 전달부로부터 전달된 신호를 버퍼링하여 상기 제2 입출력 라인으로 출 력하는 버퍼부를 포함하는 고집적 반도체 장치.
  3. 제2항에 있어서, 상기 지연부는 인버터체인으로 구성되는 것을 특징으로 하는 고집적 반도체 장치.
  4. 제2항에 있어서, 상기 전달부는
    상기 제1 입출력 라인의 신호를 버퍼링하는 버퍼와;
    상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 상기 제1 풀-업신호로 전달하는 제1 전달소자 및;
    상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 상기 제1 풀-다운신호로 전달하는 제2 전달소자를 포함하는 고집적 반도체 장치.
  5. 제4항에 있어서, 상기 버퍼는 인버터이고, 상기 제1 및 제2 전달소자는 전달게이트인 것을 특징으로 하는 고집적 반도체 장치.
  6. 제2항에 있어서, 상기 버퍼부는
    상기 제1 풀-업신호를 입력받아 상기 제2 입출력 라인을 풀-업 구동하는 풀-업소자 및;
    상기 제1 풀-다운신호를 입력받아 상기 제2 입출력 라인을 풀-다운 구동하는 풀-다운소자를 포함하는 고집적 반도체 장치.
  7. 제6항에 있어서, 상기 풀-업소자는 PMOS 트랜지스터이고, 상기 풀-다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 고집적 반도체 장치.
  8. 제2항에 있어서, 상기 제1 리피터는
    상기 지연부의 출력신호에 응답하여, 상기 제1 풀-업신호를 풀-업 구동하는 풀-업소자 및;
    상기 지연부의 출력신호에 응답하여, 상기 제1 풀-다운신호를 풀-다운 구동하는 풀-다운소자를 더 포함하는 고집적 반도체 장치.
  9. 제8항에 있어서, 상기 풀-업소자는 PMOS 트랜지스터이고, 상기 풀-다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 고집적 반도체 장치.
  10. 제2항에 있어서, 상기 제1 리피터는 상기 버퍼부의 출력신호를 래치하는 래치를 더 포함하는 고집적 반도체 장치.
  11. 제1항에 있어서, 상기 제2 리피터는
    상기 라이트 인에이블 신호를 소정 구간 지연시키는 지연부와;
    상기 지연부의 출력신호에 응답하여, 상기 제2 입출력 라인의 신호를 버퍼링하여 전달하는 전달부 및;
    상기 전달부로부터 전달된 신호를 버퍼링하여 상기 제1 입출력 라인으로 출력하는 버퍼부를 포함하는 고집적 반도체 장치.
  12. 제11항에 있어서, 상기 지연부는 인버터체인으로 구성되는 것을 특징으로 하는 고집적 반도체 장치.
  13. 제11항에 있어서, 상기 전달부는
    상기 제2 입출력 라인의 신호를 버퍼링하는 버퍼와;
    상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 풀-업신호로 전 달하는 제1 전달소자 및;
    상기 지연부의 출력신호에 응답하여 상기 버퍼의 출력신호를 풀-다운신호로 전달하는 제2 전달소자를 포함하는 고집적 반도체 장치.
  14. 제13항에 있어서, 상기 버퍼는 인버터이고, 상기 제1 및 제2 전달소자는 전달게이트인 것을 특징으로 하는 고집적 반도체 장치.
  15. 제11항에 있어서, 상기 버퍼부는
    상기 제2 풀-업신호를 입력받아 상기 제1 입출력 라인을 풀-업 구동하는 풀-업소자 및;
    상기 제2 풀-다운신호를 입력받아 상기 제1 입출력 라인을 풀-다운 구동하는 풀-다운소자를 포함하는 고집적 반도체 장치.
  16. 제15항에 있어서, 상기 풀-업소자는 PMOS 트랜지스터이고, 상기 풀-다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 고집적 반도체 장치.
  17. 제11항에 있어서, 상기 제2 리피터는
    상기 지연부의 출력신호에 응답하여, 상기 제2 풀-업신호를 풀-업 구동하는 풀-업소자 및;
    상기 지연부의 출력신호에 응답하여, 상기 제2 풀-다운신호를 풀-다운 구동하는 풀-다운소자를 더 포함하는 고집적 반도체 장치.
  18. 제17항에 있어서, 상기 풀-업소자는 PMOS 트랜지스터이고, 상기 풀-다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 고집적 반도체 장치.
  19. 제11항에 있어서, 상기 제2 리피터는 상기 버퍼부의 출력신호를 래치하는 래치를 더 포함하는 고집적 반도체 장치.
  20. 제1항에 있어서, 상기 리드 인에이블 신호 및 상기 라이트 인에이블 신호는 뱅크 인에이블 신호에 응답하여 인에이블되는 것을 특징으로 하는 고집적 반도체 장치.
  21. 삭제
  22. 삭제
  23. 삭제
KR1020060105248A 2006-10-27 2006-10-27 고집적 반도체 장치 KR100842743B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060105248A KR100842743B1 (ko) 2006-10-27 2006-10-27 고집적 반도체 장치
US11/701,104 US7924595B2 (en) 2006-10-27 2007-01-31 High-density semiconductor device
TW096103996A TWI338306B (en) 2006-10-27 2007-02-05 High-density semiconductor device
CN2007100976818A CN101169964B (zh) 2006-10-27 2007-04-27 高密度半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060105248A KR100842743B1 (ko) 2006-10-27 2006-10-27 고집적 반도체 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080035796A Division KR100884348B1 (ko) 2008-04-17 2008-04-17 고집적 반도체 장치

Publications (2)

Publication Number Publication Date
KR20080037932A KR20080037932A (ko) 2008-05-02
KR100842743B1 true KR100842743B1 (ko) 2008-07-01

Family

ID=39329908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060105248A KR100842743B1 (ko) 2006-10-27 2006-10-27 고집적 반도체 장치

Country Status (4)

Country Link
US (1) US7924595B2 (ko)
KR (1) KR100842743B1 (ko)
CN (1) CN101169964B (ko)
TW (1) TWI338306B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102761325B (zh) * 2011-04-27 2014-11-05 中国科学院电子学研究所 一种具有确定输出状态的选择器电路
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050000990A (ko) * 2003-06-25 2005-01-06 주식회사 하이닉스반도체 반도체 메모리 소자의 양방향 버스 리피터
KR100465602B1 (ko) * 2002-09-10 2005-01-13 주식회사 하이닉스반도체 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치
KR20060026313A (ko) * 2004-09-20 2006-03-23 주식회사 하이닉스반도체 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
US5124951A (en) * 1990-09-26 1992-06-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequenced latched row line repeaters
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
KR100543203B1 (ko) 2003-03-20 2006-01-20 주식회사 하이닉스반도체 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
KR100492907B1 (ko) * 2003-05-30 2005-06-02 주식회사 하이닉스반도체 글로벌 입출력 스킴을 변경한 메모리 소자
KR100562645B1 (ko) 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자
JP2006134469A (ja) 2004-11-05 2006-05-25 Elpida Memory Inc 半導体記憶装置
CN1794354A (zh) 2005-10-31 2006-06-28 李博航 高密度存储体设计

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465602B1 (ko) * 2002-09-10 2005-01-13 주식회사 하이닉스반도체 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치
KR20050000990A (ko) * 2003-06-25 2005-01-06 주식회사 하이닉스반도체 반도체 메모리 소자의 양방향 버스 리피터
KR20060026313A (ko) * 2004-09-20 2006-03-23 주식회사 하이닉스반도체 반도체 메모리 장치

Also Published As

Publication number Publication date
US7924595B2 (en) 2011-04-12
KR20080037932A (ko) 2008-05-02
TW200820263A (en) 2008-05-01
CN101169964B (zh) 2010-06-23
CN101169964A (zh) 2008-04-30
TWI338306B (en) 2011-03-01
US20080101135A1 (en) 2008-05-01

Similar Documents

Publication Publication Date Title
KR100543915B1 (ko) 메모리소자의 데이터 입력장치
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
US8036049B2 (en) Semiconductor memory device including a global input/output line of a data transfer path and its surrounding circuits
KR100930384B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
KR0167687B1 (ko) 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
KR100920829B1 (ko) 반도체 메모리 장치
KR100349371B1 (ko) 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로
US20080225612A1 (en) Semiconductor memory device
US6201740B1 (en) Cache memories using DRAM cells with high-speed data path
KR100881133B1 (ko) 컬럼 어드레스 제어 회로
KR100935720B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
KR102542527B1 (ko) 데이터 전달 장치 및 이를 포함하는 반도체 장치
US20190371374A1 (en) Systems and methods for a centralized command address input buffer
KR20050099844A (ko) 저진폭 전압구동 글로벌 입출력 라인을 갖는 반도체메모리 장치
KR100842743B1 (ko) 고집적 반도체 장치
US7764557B2 (en) Sense amplifier driving circuit and semiconductor device having the same
JP2004152363A (ja) 半導体記憶装置
US5953739A (en) Synchronous DRAM cache using write signal to determine single or burst write
US7173864B2 (en) Data latch circuit and semiconductor device using the same
WO2006073060A1 (ja) 半導体記憶装置
CN107086046B (zh) 存储器件
KR100884348B1 (ko) 고집적 반도체 장치
KR0184493B1 (ko) 싱글 데이타라인을 갖는 반도체 메모리 장치
US20130033943A1 (en) Data input/output circuit and semiconductor memory device
US7643355B2 (en) Semiconductor memory device and method of inputting/outputting data

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 7

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 12