Feld der Erfindung
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Diese Erfindung betrifft eine Halbleiterspeicheranordnung
und insbesondere Eingangs-/Ausgangs-Datensignalleitungen,
auf denen ein Datenbit ungeachtet von
Betriebspannungsschwankungen mit hoher Geschwindigkeit transportiert wird.
Beschreibung des Standes der Technik
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Ein typisches Beispiel einer Halbleiterspeicheranordnung
ist in Fig. 1 dargestellt. Eine gleichartige Anordnung ist
aus der US-A-4 740 921 bekannt. Eine weitere Lösung für
einen statischen RAM, bei dem durch ohmsche Widerstände
zwischen den Datenleitungspaaren die Potentiale der
Datenleitungen ausgeglichen werden sollen, kann der EP-A-0037625
entnommen werden. Die in Fig. 1 gezeigte
Halbleiterspeicheranordnung stellt eine Speicheranordnung mit wahlfreiem
Zugriff dar und enthält ein Speicherzellenfeld 1 mit einer
Anzahl von Speicherzellen la und lb, die zwischen einer
Anzahl von Bitleitungen 2a und 2b und einer
Betriebsspannungsleitung VL liegen, eine kombinierte Schaltung 31
bestehend aus einer Vorladungsschaltung und einer
Ausgleichsschaltung
für die Bitleitungen 2a und 2b, eine
Leseverstärkerschaltung 4, die mit den Bitleitungen 2a und 2b
verbunden ist, eine Spaltenauswahlschaltung 5, die zwischen den
Bitleitungen 2a und 2a und einem Paar Eingangs-/Ausgangs-
Datensignalleitungen 6a und 6b angeschlossen ist, eine
kombinierte Schaltung 7, bestehend aus einer Vorladeschaltung
und einer Ausgleichsschaltung für die Eingangs-/Ausgangs-
Datensignalleitungen 6a und 6b, eine Pull-up-Schaltung 7
für die Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b,
und eine Datenverstärkerschaltung 8, die mit den Eingangs-
/Ausgangs-Datensignalleitungen 6a und 6b verbunden ist.
Jede der Speicherzellen la und ib wird durch eine
Reihenschaltung eines Schalttransistors Q1 mit einem
Speicherkondensator C1 gebildet, die zwischen einer der Bitleitungen
2a oder 2b und der Betriebsspannungsleitung liegt. In jeder
der Speicherzellen 1a und 1b ist ein Datenbit in Form
elektrischer Ladungen gespeichert, und der Speicherkondensator
C1 sammelt die elektrischen Ladungen. In Verbindung mit dem
Speicherzellenfeld 1 ist eine Anzahl von Wortleitungen W1
und W2 vorgesehen, und die Schalttransistoren Q1 werden auf
Basis der Zeilenadressenbits durch die Wortleitungen W1 und
W2 selektiv angesteuert. Die Leseverstärkerschaltung 4 wird
mittels zweier Reihenschaltungen von
p-Kanal-Feldeffekttransistoren Q2 und Q3 und n-Kanal-Feldeffekttransistoren
Q4 und Q5 realisiert, wobei die beiden Reihenschaltungen
parallel zueinander zwischen den zwei
Aktivierungssignalleitungen SAP und SANB angeschlossen sind. Eine Anzahl von
Bitleitungspaaren mit jeweils zugehöriger
Leseverstärkerschaltung ist mit entsprechenden
n-Kanal-Feldeffekttransitoren in der Spaltenauswahischaltung 5 verbunden, was
jedoch in Fig. 1 nicht dargestellt ist, und ein Steuersignal
YSW gestattet das Ein-/Ausschalten des
n-Kanal-Feldeffekttransistorenpaares Q6 und Q7. Die kombinierte Schaltung 7
enthält eine Reihenschaltung aus den
p-Kanal-Feldeffekttransistoren Q8 und Q9, die zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b liegt, und parallel
zur Reihenschaltung der p-Kanal-Feldeffekttransistoren Q8
und Q9 den p-Kanal-Feldeffekttransistor Q10, wobei die p-
Kanal-Feldeffekttransistoren Q8 bis Q10 durch das
Vorladesignal PI0 gemeinsam so gesteuert werden, daß die Eingangs-
/Ausgangs-Datensignalleitungen 6a und 6b auf den
Vorladepegel VCVT vorgeladen und einander angeglichen werden. Die
Pull-up-Schaltung 7 enthält zwei
n-Kanal-Feldeffekttransistoren Q11 und Q12, die zwischen der positiven Spannung Vcc
und der Eingangs-/Ausgangs-Datensignalleitung 6a
beziehungsweise 6b liegen.
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Die Beschreibung des Schaltungsverhaltens der
Halbleiterspeicheranordnung erfolgt an Hand der Fign. 2A bis 2C der
Zeichnungen unter der Annahme, daß auf die Speicherzelle 1a
mit einem Datenbit logisch "1" zugegriffen wird. Die
Bitleitungen 2a und 2b werden zunächst durch die Funktion der
kombinierten Schaltung 3 auf den Vorladepegel VM vorgeladen
und einander völlig angeglichen. Das Steuersignal PIO
bleibt auf Massepotential und die
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b werden auf den Vorladepegel VCVT
(siehe Fig. 2C) ausgeglichen.
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Die wortleitung W1 wird auf Basis der Zeilenadressenbits
ausgewählt, und das Potential auf der Wortleitung W1
beginnt zum Zeitpunkt t1 zu steigen und überschreitet den
Pegel Vcc der positiven Spannungsquelle. Damit wird der
Schalttransistor Q1 voll durchgeschaltet, und der
Speicherkondensator C1 wird über den Schalttransistor Q1 mit der
Bitleitung 2a verbunden. Die in dem Speicherkondensator C1
angesammelten elektrischen Ladungen entladen sich teilweise
auf die Bitleitung 2a, wodurch der Spannungspegel am
Speicherkondensator C1 zum Zeitpunkt t2 absinkt, wie in Fig. 2A
gezeigt wird. Im Laufe der weiteren Entladung des
Speicherkondensators C1 steigt der Pegel auf der Bitleitung 2a
etwas an, wie in Fig. 2B gezeigt wird, und zwischen den
Bitleitungen 2a und 2b tritt eine geringe Spannungsdifferenz
auf. Wenn die Aktivierungssignalleitungen SAP und SANB in
Richtung des positiven Spannungspegels SAP beziehungsweise
des Massepotentials SANB gesteuert werden, dann wird die
Leseverstärkerschaltung 4 aktiviert, und sie verstärkt die
geringe Spannungsdifferenz zwischen den Bitleitungen 2a und
2b zusammen mit den Aktivierungssignalen SAP und SANB. Nach
der Aktivierung der Leseverstärkerschaltung 4 schaltet das
Vorladesignal PIO zum Zeitpunkt t3 von Massepotential auf
die positive Spannung Vcc, und die
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b werden vom Pegel VCVT der
Vorladespannungsquelle abgetrennt, wie in Fig. 2C gezeigt
wird. Ein Lesemodussignal RM geht zum Zeitpunkt t4 auf den
Pegel Vcc der positiven Spannungsquelle, die
n-Kanal-Feldeffekttransistoren Q11 und Q12 schalten ein und verbinden
die Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b mit
der positiven Spannungsquelle. Das Steuersignal YSW
schaltet zum Zeitpunkt t5 auf die positive Spannung Vcc und
bewirkt, daß die n-Kanal-Feldeffekttransistoren Q6 und Q7
einschalten, um die Bitleitungen 2a und 2b und die
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b miteinander
zu verbinden. Da die geringe Spannungsdifferenz zum
Zeitpunkt t5 hinreichend angestiegen ist, bewirkt die
Bitleitung 2a, daß die Eingangs-/Ausgangs-Datensignalleitung 6a
den Vorladepegel VCVT beibehält, während durch die
Bitleitung 2b, die auf Massepotential liegt, der Pegel der
Eingangs-/Ausgangs-Datensignalleitung 6b abgesenkt wird, da
die Feldeffekttransistoren Q12, Q7 und Q5 eine
Spannungsteilerschaltung bilden. Auf diese Weise wird die
Pegeldifferenz zwischen den Bitleitungen 2a und 2b auf die
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b übertragen,
und die Datenverstärkerschaltung 8 erzeugt in Reaktion auf
die Spannungsdifferenz zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b ein Ausgangsdatensignal. Der
n-Kanal-Feldeffekttransistor Q12 leitet über die
Spaltenauswahlschaltung 5 Strom auf die Bitleitung 2b, und der
Spannungspegel auf der Bitleitung 2b wird zum Zeitpunkt t6
angehoben.
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Dann wird die Spaltenadresse auf einen anderen Wert
geändert, und das Steuersignal YSW bewirkt, daß ein anderes
Bitleitungspaar mit den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b verbunden wird. Wenn der logische Pegel
des neuen Datenbits, das zu den Datensignalleitungen 6a und
6b übertragen wird, mit dem des Datenbits identisch ist,
das aus der Speicherzelle la ausgelesen wurde, bleibt die
Eingangs-/Ausgangs-Datensignalleitung 6a mit Hilfe der
Pull-up-Schaltung 7 auf Vorladepegel VCVT; ist der Pegel
des neuen Datenbits jedoch dem Pegel des vorherigen
Datenbits entgegengesetzt, vertauscht sich der Spannungspegel
der Eingangs-/Ausgangs-Datensignalleitung 6a mit dem der
Eingangs-/Ausgangs-Datensignalleitung 6b. Das neue Datenbit
wird ebenfalls von der Datenverstärkerschaltung 8 in eine
externe Anordnung eingespeist. Die Spaltenadresse wird also
der Reihe nach geändert, und aus der in Fig. 1 gezeigten
Halbleiterspeicheranordnung wird eine Reihe von Datenbits
ausgelesen. Da die Spannungsdifferenz zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b fest auf
einem kleinen Wert gehalten wird, können die
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b ohne Verzögerung auf
die verstärkte kleine Spannungsdifferenz zwischen dem
ausgewählten Bitleitungspaar reagieren.
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Bei der Halbleiterspeicheranordnung nach dem Stand der
Technik besteht jedoch ein Problem darin, daß bei einem
Schwanken des Pegels Vcc der positiven Spannungsquelle das
Vertauschen der Spannungspegel zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b länger dauert.
Angenommen, die Schwankung des Pegels Vcc der positiven
Spannungsquelle tritt in der Zeitspanne zwischen t7 und t8 auf
und der positive Spannungspegel Vcc geht auf den etwas
niedrigeren Pegel Vcc2 zurück, wie in Fig. 3 gezeigt wird.
Da der n-Kanal-Feldeffekttransistor Q4 ausgeschaltet ist,
existiert für die Eingangs-/Ausgangs-Datensignalleitung 6a
kein Strompfad und die
Eingangs-/Ausgangs-Datensignalleitung 6a verbleibt auf dem positiven Spannungspegel Vcc. Die
durch die Feldeffekttransistoren Q12, Q7 und Q5 gebildete
Spannungsteilerschaltung setzt jedoch den Spannungspegel
auf der Eingangs-/Ausgangs-Datensignalleitung 6b herab, und
die Spannungsdifferenz der Spannungspegel zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b erhöht sich
von D1 auf D2. Wenn das neue Datenbit nun den
entgegengesetzten logischen Pegel zu dem aus der Speicherzelle 1a
ausgelesenen Datenbit besitzt, dann braucht das
Bitleitungspaar für das neue Datenbit eine längere Zeit zum
Vertauschen der Spannungspegel zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 6a und 6b, weil das
Bitleitungspaar die Eingangs-/Ausgangs-Datensignalleitung 6b über die
große Spannungsdifferenz D2 schalten muß.
Zusammenfassung der Erfindung
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Es ist deshalb eine wichtige Aufgabe der vorliegenden
Erfindung, eine Halbleiterspeicheranordnung bereitzustellen,
die mit einem Paar Datensignalleitungen ausgerüstet ist,
auf denen sich ungeachtet von Schwankungen des Pegels der
Spannungsquelle ein Datenbit mit einer hohen
Geschwindigkeit fortpflanzt.
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Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung
eine Halbleiterspeicheranordnung bereit, wie sie im
Anspruch 1 definiert ist.
Kurzbeschreibung der Zeichnungen
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Die Merkmale und Vorteile der Halbleiterspeicheranordnung
entsprechend der vorliegenden Erfindung sollen durch die
folgende Beschreibung verständlicher werden, die an Hand
der beiliegenden Zeichnungen erfolgt, von denen:
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Fig. 1 eine Schaltung darstellt, die den Aufbau der
Halbleiterspeicheranordnung entsprechend dem Stand der
Technik zeigt;
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Fig. 2A bis 2C Diagramme darstellen, die den Kurvenverlauf
der wesentlichen Signale in der
Halbleiterspeicheranordnung entsprechend dem Stand der Technik
zeigen;
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Fig. 3 ein Diagramm darstellt, das die Spannungspegel auf
den Eingangs-/Ausgangs-Datensignalleitungen in der
Halbleiterspeicheranordnung entsprechend dem Stand
der Technik bei Schwankung des Pegels der
Spannungsquelle zeigt;
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Fig. 4 ein Schaltbild darstellt, das den Aufbau einer
Speicheranordnung mit wahlfreiem Zugriff zeigt und für
das Verständnis der vorliegenden Erfindung
zweckmäßig ist;
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Fig. 5 ein Diagramm darstellt, das die Spannungspegel auf
den Eingangs-/Ausgangs-Datensignalleitungen der
Speicheranordnung mit wahlfreiem Zugriff bei
Schwankung des Pegels der Spannungsquelle zeigt;
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Fig. 6 ein Schaltbild darstellt, das den Aufbau einer
Speicheranordnung mit wahlfreiem Zugriff zeigt, die die
vorliegende Erfindung verkörpert;
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Fig. 7 ein Schaltbild darstellt, das den Aufbau einer
anderen Speicheranordnung mit wahlfreiem Zugriff
zeigt; und
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Fig. 8 ein Schaltbild darstellt, das den Aufbau einer
weiteren Speicheranordnung mit wahlfreiem Zugriff
zeigt.
Beschreibung bevorzugter Ausführungsformen
Erstes Ausführungsbeispiel
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Als erstes wird in Fig. 4 der Zeichnungen eine
Speicheranordnung mit wahlfreiem Zugriff dargestellt, die auf einem
Halbleitersubstrat 41 hergestellt ist, mit einem
Speicherzellenfeld
42, einer Anzahl von Bitleitungspaaren BLP1 bis
BLPn, einer Anzahl von Leseverstärkerschaltungen SA1 bis
SAn, einer Spaltenauswahlschaltung 43, einem Paar Eingangs-
/Ausgangs-Datensignalleitungen 44a und 44b, einer
kombinierten Vorlade- und Ausgleichsschaltung 44 für die
Bitleitungspaare BLP1 bis BLPn, einer weiteren Vorladeschaltung
45, die mit einer weiteren Ausgleichsschaltung kombiniert
ist und zu den Eingangs-/Ausgangs-Datensignalleitungen 44a
und 44b gehört, einer Pull-up-Schaltung 46, die zwischen
der positiven Spannungsquelle Vcc und den
Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b angeschlossen ist,
einer Zeilenadressendekoderschaltung 47, einer
Spaltenadressendekoderschaltung 48, einer Datenverstärkerschaltung
49 und einem kleinen n-Kanal-Feldeffekttransistor Q41, der
zwischen den Eingangs-/Ausgangs-Datensignalleitungen 44a
und 44b liegt. Bei diesem Beispiel wird durch den n-Kanal-
Feldeffekttransistor Q41, dessen Gate auf dem positiven
Pegel Vcc der Spannungsquelle liegt, der fünfte Strompfad
realisiert.
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Obwohl im Speicherzellenfeld 42 eine große Anzahl von
Speicherzellen vereinigt ist, sind der Einfachheit halber
in Fig. 4 nur vier Speicherzellen M11, Mm1, Mn1 und Mmn
dargestellt. Jede der Speicherzellen ist eine
Eintransistor-/Einkondensatorzelle und wird demzufolge durch die
Reihenschaltung eines Schalttransistors Q42 mit einem
Speicherkondensator C41 realisiert. Die Schalttransistoren Q42
sind n-Kanal-Feldeffekttransistoren. Die Bitleitungspaare
BLP1 bis BLPn sind mit den entsprechenden Spalten der
Speicherzellen M11 bis Mmn verbunden und besitzen erste
Bitleitungen BL1, die jeweils mit zweiten Bitleitungen BL2
ein Paar bilden. Die Schalttransistoren Q42 in jeder Spalte
sind abwechselnd an die erste und zweite Bitleitung BL1 und
BL2 des zugehörigen Bitleitungspaares gekoppelt, und die
Speicherkondensatoren C1 sind mit der
Spannungsversorgungsleitung VL verbunden. Die Gateelektroden der
Schalttransistoren
Q42 in den entsprechenden Zeilen liegen an einer
Anzahl von Wortleitungen W1 bis Wm, und auf Basis der
Zeilenadressenbits schaltet die Zeilenadressendekoderschaltung
47 eine der Wortleitungen Wl bis Wm in den aktiven
High-Pegel.
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Jede der Leseverstärkerschaltungen SA1 bis SAn enthält p-
Kanal-Feldeffekttransistoren Q43 und Q44, die jeweils in
Reihe mit n-Kanal-Feldeffekttransistoren Q45 und Q46
liegen, und die beiden Reihenschaltungen aus den
Feldeffekttransistoren Q43 bis Q46 liegen parallel zueinander
zwischen den Aktivierungssignalleitungen SAP und SANB. Bei
diesem Beispiel stellt entweder der
p-Kanal-Feldeffekttransistor Q43 oder Q44 den ersten Strompfad und entweder der
n-Kanal-Feldeffekttransistor Q45 oder Q46 den zweiten
Strompfad bereit. Wenn die Aktivierungssignalleitungen SAP
und SANB auf positiven Spannungpegel Vcc beziehungsweise
auf Massepotential gelegt werden, verbinden die ersten und
zweiten Strompfade die ersten und zweiten Bitleitungen BL1
und BL2 mit der positiven Spannungsquelle beziehungsweise
der Massepotentialquelle.
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Die Spaltenauswahlschaltung 43 enthält eine Anzahl von
Schalttransistoren SW1a, SW1b, SWna und SWnb, von denen
jeder durch einen n-Kanal-Feldeffekttransistor gebildet wird,
und je zwei Schalttransistoren SW1a und SW1b
beziehungsweise SWna und SWnb sind mit ihren Gateelektroden an eine
der Steuerleitungen angeschlossen, die parallel aus der
Spaltenadressendekoderschaltung 48 kommen. Je zwei
Schalttransistoren SW1a und SW1b beziehungsweise SWna und
SWnb gehören zu einem der Bitleitungspaare BLP1 bis BLPn
und liegen zwischen der ersten und zweiten Bitleitung BL1
und BL2 des zugehorigen Bitleitungspaares und den Eingangs-
/Ausgangs-Datensignalleitungen 44a und 44b. Die
Spaltenadressendekoderschaltung 48 schaltet eine der
Steuerleitungen auf den positiven Spannungspegel Vcc, und die
Spaltenauswahlschaltung
43 verbindet dementsprechend eines der
Bitleitungspaare BLP1 bis BLPn mit den Eingangs-/Ausgangs-
Datensignalleitungen 44a und 44b.
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Die kombinierte Vorlade- und Ausgleichsschaltung 45 enthält
eine Reihenschaltung von p-Kanal-Feldeffekttransistoren Q47
und Q48, die zwischen der Quelle des Vorladepegels VCVT und
den Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b
liegt, und einen p-Kanal-Feldeffekttransistor Q49. Der
Vorladepegel VCVT ist etwas niedriger als der positive
Spannungspegel Vcc. Den Gateelektroden der
p-Kanal-Feldeffekttransistoren Q47 und Q49 wird das Vorladesignal PIO
zugeführt, so daß die Eingangs-/Ausgangs-Datensignalleitungen
44a und 44b vorgeladen und auf dem Vorladepegel VCVT
gegeneinander ausgeglichen werden.
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Die Pull-up-Schaltung 46 besteht aus zwei
n-Kanal-Feldeffekttransistoren Q50 und Q51, welche parallel zwischen der
positiven Quellenspannung Vcc und den Eingangs-/Ausgangs-
Datensignalleitungen 44a und 44b liegen. Die beiden
n-Kanal-Feldeffekttransistoren Q50 und Q51 bilden den dritten
beziehungsweise vierten Strompfad. Den Gateelektroden der
n-Kanal-Feldeffekttransistoren Q50 und Q51 wird das
Lesemodussignal RM zugeführt, so daß sich die Spannungspegel auf
den Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b
abwechselnd in einem bestimmten Spannungsbereich ändern. Die
Obergrenze des vorgegebenen Spannungsbereiches ist durch
den Vorladepegel VCVT festgelegt, und die Untergrenze des
vorgegebenen Spannungsbereiches wird durch die
Spannungsteilerschaltung bestimmt, die aus den
n-Kanal-Feldeffekttransistoren Q50 (oder Q51), einem der Schalttransistoren
SW1a bis SWnb und dem n-Kanal-Feldeffekttransistor Q45
(oder Q46) besteht. Der n-Kanal-Feldeffekttransistor Q50
oder Q51 kann einen Pull-up-Strom oder Zusatzstrom liefern,
wobei der Pull-up-Strom zehn- bis hundertmal größer ist als
der Strom durch den n-Kanal-Feldeffekttransistor Q41. Bei
diesem Beispiel haben die n-Kanal-Feldeffekttransistoren
Q45, Q46 und SW1a bis SWnb die gleiche große
Stromergiebigkeit wie die n-Kanal-Feldeffekttransistoren Q50 und Q51.
Der Strom, der zwischen den
Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b fließt, ist jedoch viel geringer als
der Pull-up-Strom und beeinflußt aus diesem Grund die
Geschwindigkeit beim Auslesen der Daten kaum. Da der
Datenlesemodus in einigen zehn Nanosekunden abgeschlossen ist,
eine Pegelschwankung der positiven Spannungsquelle Vcc aber
mindestens einige Mikrosekunden andauert, genügt der kleine
Strompfad, der sich im n-Kanal-Feldeffekttransistor Q41
ausbildet, um bei einer Schwankung des Spannungspegels ein
Datenbit mit konstanter Geschwindigkeit auszulesen.
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Die so aufgebaute Speicheranordnung mit wahlfreiem Zugriff
läßt sich entweder im Lesemodus oder im Schreibmodus
betreiben. Die Beschreibung konzentriert sich jedoch auf den
Datenlesemodus, da das den Vergleich mit der
Halbleiterspeicheranordnung nach dem Stand der Technik vereinfacht.
Wenn im Pegel Vcc der positiven Spannungsquelle keine
Schwankung auftritt, verhält sich die Speicheranordnung mit
wahlfreiem Zugriff ähnlich wie die in Fig. 1 gezeigte
Halbleiterspeicheranordnung nach dem Stand der Technik, und
deshalb wird die Beschreibung weggelassen, um eine
Wiederholung zu vermeiden.
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Es sei nun angenommen, daß durch die Zeilen- und
Spaltenadressenbits die Speicherzelle M11 ausgewählt wurde, in der
ein Datenbit mit logisch "1" gespeichert ist, dann bewirkt
dieses Datenbit mit logisch "1", daß der Pegel der
Eingangs-/Ausgangs-Datensignalleitung 44a an der Obergrenze
des vorgegebenen Spannungsbereiches gehalten wird, während
der Pegel der Eingangs-/Ausgangs-Datensignalleitung 44b
durch den zweiten, zum Zeitpunkt t6 im
n-Kanal-Feldeffekttransistor Q46 gebildeten Strompfad auf die Untergrenze des
vorgegebenen Spannungsbereiches abfällt. Wenn eine
Schwankung
im Pegel der positiven Spannungsquelle auftritt und
der Pegel Vcc z.B. in der Zeitspanne zwischen t7' und t8'
geringfügig in Richtung des Pegels Vcc2 absinkt, folgt der
Spannungspegel auf der
Eingangs-/Ausgangs-Datensignalleitung 44b der Pegeländerung der positiven Spannungsquelle
von Vcc auf Vcc2, wie in Fig. 5 gezeigt wird, da der
Spannungspegel auf der Eingangs-/Ausgangs-Datensignalleitung
44b durch die Spannungsteilerschaltung bestimmt wird, die
aus den Transistoren Q51, Swlb und Q46 besteht. Da die
Eingangs-/Ausgangs-Datensignalleitung 44a über die
Transistoren SW1a und Q43 mit der positiven Spannungsquelle
verbunden ist, hat die Eingangs-/Ausgangs-Datensignalleitung 44a
keinen Stromentladungspfad. Der
n-Kanal-Feldeffekttransistor Q41 ist jedoch ständig eingeschaltet und bewirkt, daß
die Eingangs-/Ausgangs-Datensignalleitung 44a der anderen
Eingangs-/Ausgangs-Datensignalleitung 44b folgt. Das führt
dazu, daß sich die Spannungsdifferenzen Dll und D12
ungeachtet der Schwankung des Spannungspegels annähernd
gleichen. Wenn die nächsten Spaltenadressenbits ein anderes
Bitleitungspaar anwählen, das ein Datenbit mit logisch "0"
enthält, verbindet die Spaltenauswahlschaltung 43 das
andere Bitleitungspaar mit den
Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b, und das andere Bitleitungspaar
vertauscht die Spannungspegel auf den Eingangs-/Ausgangs-
Datensignalleitungen 44a und 44b gegeneinander. Der
Austausch der Spannungspegel erfolgt jedoch genau so schnell,
als wenn keine Spannungschwankung aufgetreten wäre, da die
Spannungspegeldifferenz D12 genau so klein ist wie die
Spannungspegeldifferenz D11.
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Wie aus der vorhergehenden Beschreibung deutlich wird, hält
der n-Kanal-Feldeffekttransistor Q 41 die
Spannungsdifferenz zwischen den Eingangs-/Ausgangs-Datensignalleitungen
44a und 44b ungeachtet von Spannungspegelschwankungen
konstant, und die Speicheranordnung mit wahlfreiem Zugriff
ermöglicht es damit, daß jede externe Anordnung auch bei
einer
Schwankung des Pegels Vcc der positiven Spannungsquelle
mit einer konstanten Geschwindigkeit auf eine Datenbitfolge
zugreifen kann.
Zweites Ausführungsbeispiel
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In Fig. 6 der Zeichnungen ist eine Speicheranordnung mit
wahlfreiem Zugriff entsprechend der vorliegenden Erfindung
dargestellt. Die in Fig. 6 gezeigte Speicheranordnung mit
wahlfreiem Zugriff gleicht im Schaltungsaufbau bis auf die
zwei zusätzlichen Feldeffekttransistoren Q61 und Q62 der in
Fig. 4 gezeigten, und aus diesem Grund sind die anderen
Schaltungskomponenten und Transistoren mit denselben
Bezugszahlen und -zeichen versehen wie in Fig. 4.
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Die beiden n-Kanal-Feldeffekttransistoren Q61 und Q62
liegen zwischen der positiven Spannungsquelle Vcc und den
Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b, und die
Gateelektroden der Transistoren Q61 und Q62 sind mit den
zugehörigen Drainanschlüssen verbunden. Wenn nun der Pegel
der positiven Spannungsquelle um die Schwellenspannung Vth
der Transistoren Q61 und Q62 niedriger wird als die
Spannungspegel auf den Eingangs-/Ausgangs-Datensignalleitungen
44a und 44b, dann bilden die als Dioden angeschlossenen n-
Kanal-Feldeffekttransistoren Q61 und Q62 Strompfade von den
Eingangs-/Ausgangs-Datensignalleitungen 44a und 44b zur
positiven Spannungsquelle Vcc. Die
n-Kanal-Feldeffekttransistoren Q61 und Q62 unterstützen den
n-Kanal-Feldeffekttransistor Q41 bei einer starken, die Stromergiebigkeit des
Transistors Q41 überfordernden Spannungsschwankung, und aus
diesem Grund wird die in Fig. 6 gezeigte Speicheranordnung
mit wahlfreiem Zugriff durch Spannungsschwankungen weniger
beeinflußt als die in Fig. 4 gezeigte Speicheranordnung mit
wahlfreiem Zugriff.
Drittes Ausführungsbeispiel
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Wie Fig. 7 zeigt, weist eine andere Speicheranordnung mit
wahlfreiem Zugriff ein Widerstandselement 71 auf. Das
Widerstandselement 71 nimmt die Position des
n-Kanal-Feldeffekttransistors Q41 ein, die anderen Teilschaltungen und
Transistoren gleichen jedoch denen der in Fig. 4 gezeigten
Speicheranordnung mit wahifreiem Zugriff. Auf Grund der
Einfachheit ist deshalb keine weitere Beschreibung
vorgesehen.
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Fig. 8 zeigt eine weitere Speicheranordnung mit wahlfreiem
Zugriff. Der n-Kanal-Feldeffekttransistor Q41 ist hier
durch einen n-Kanal-Feldeffekttransistor Q81 in Reihe mit
einem Widerstandselement 81 ersetzt. Es ist im allgemeinen
nicht einfach, einen extrem kleinen Transistor
herzustellen. Wenn jedoch der durch den n-Kanal-Feldeffekttransistor
Q81 fließende Strom durch das Widerstandselement 81
begrenzt wird, ist die Herstellung des
n-Kanal-Feldeffekttransistors Q81 verhältnismäßig einfacher als die
Herstellung des n-Kanal-Feldeffekttransistors Q41. Dies verbessert
die Produktionsausbeute der Speicheranordnung mit
wahlfreiem Zugriff. Bei diesem Beispiel wird der fünfte
Strompfad durch die Reihenschaltung des
n-Kanal-Feldeffekttransistors Q81 und des Widerstandselementes 81 gebildet, und
der Strom, der durch den fünften Strompfad fließt, ist
genau so klein wie der Strom, der durch den
n-Kanal-Feldeffekttransistor Q41 fließt.
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Wenn auch nur ein spezielles Ausführungsbeispiel der
vorliegenden Erfindung gezeigt und beschrieben wurde, so ist
es für den Fachmann naheliegend, daß man verschiedene
Änderungen und Modifikationen durchgeführen kann, ohne vom
Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise
kann die Speicherzelle einen anderen Schaltungsaufbau
besitzen, wie z.B. den einer statischen Speicherzelle mit
wahlfreiem Zugriff. Überdies besitzen alle bevorzugten
Ausführungsbeispiele Eingangs-/Ausgangs-Datensignalleitungen
44a und 44b; bei einer anderen Lösung kann jedoch auch ein
Ausgangs-Datensignalleitungspaar existieren, unabhängig von
dem Eingangs-Datensignalleitungspaar.