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Die vorliegende Erfindung betrifft integrierte Speicherschaltungen und insbesondere
einen Leseverstärker für einen Einsatz in diesen, nach der im Oberbegriff des Anspruchs 1
definierten Art.
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Leseverstärker dieser Art, die einen jeweiligen Signalspeicher (engl. "latch")
umfassen, der mit ersten und zweiten Treibtransistoren versehen ist, sind in der
FR-A-2 662 844, insbesondere in deren Fig. 3B und der entsprechenden Beschreibung
geoffenbart.
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Integrierte Speicherschaltungen umfassen eine große Anzahl an Speicherzellen, die
üblicherweise in einem Array angeordnet sind. Die Speicherzellen können flüchtig oder
nichtflüchtig sein. Wenn sie flüchtig sind, können sie statische RAM-Zellen oder dynamische
RAM-Zellen sein. Es kann ein großes Array geben, oder ein gegebenes Speicherchip kann
mehrere Subarrays aufweisen, die in Blöcken angeordnet sein können. Typischerweise umfaßt
die Speicheranordnung eine große Anzahl von Bitlinien bzw. Bitleitungen, die sich in einer
Richtung erstrecken. Die Bitleitungen können gepaart oder ungepaart sein. Wenn sie gepaart
sind, werden sie oft als komplementäre Bitleitungen oder gepaarte Bitleitungen bezeichnet.
Komplementäre Bitleitungen werden sowohl für statische RAM- als auch für dynamische
RAM-Applikationen verwendet. Die Bitleitungen erstrecken sich im allgemeinen in einer
ersten Richtung, und eine Vielzahl von Wortleitungen erstreckt sich in einer zur ersten
Richtung rechtwinkeligen zweiten Richtung. Typischerweise ist eine Speicherzelle bei oder
nahe der Kreuzung einer Bitleitung mit einer Wortleitung angeordnet.
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Oft ist ein Speicherarray in Subarrays geteilt und jedes Subarray kann weiters in
Blöcke geteilt sein. Jedes Subarray weist oft seine eigene "periphere Schaltung", wie z. B.
Decoder, auf.
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Man sagt üblicherweise, daß das Speicherarray oder Subarray in Reihen und Spalten
organisiert ist. Im allgemeinen geben Reihen die entlang einer Wortleitung angeordneten (mit
einer Wortleitung verbundenen) Speicherzellen an. Eine Spalte ist daher gewöhnlich
rechtwinkelig zu einer Reihe und gibt im allgemeinen eine Ansammlung von Speicherzellen
entlang einer Bitleitung oder eines Bitleitungspaares (verbunden mit einer Bitleitung oder
einem Bitleitungspaar) an. Im allgemeinen ist jede Spalte mit einem jeweiligen Leseverstärker
verbunden. Eine Aufgabe des Leseverstärkers ist es, die Wirkung, die eine Speicherzelle auf
die Bitleitung(en) aufweist, zu lesen und dieses Signal zur Ausgabe in einen Lesevorgang zu
verstärken. Umgekehrt kann der Leseverstärker auch die Bitleitung(en) treiben oder steuern,
wenn der Speicher Daten in eine Speicherzelle schreibt.
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Die CMOS-Technologie ist heutzutage vorherrschend. Fig. 1 stellt eine Konfiguration
nach dem Stand der Technik dar und zeigt einen Leseverstärker 10, der CMOS-Technologie
verwendet. Der Betrieb und die Konfiguration eines solchen Leseverstärkers 10 ist bekannt
und wird hierin nur kurz erklärt. Der Verstärker 10 enthält P-Kanal-Transistoren 12 und 14
mit Source-Elektroden, die gewöhnlich mit einer Leitung 16 verbunden sind, welche von Zeit
zu Zeit ein Signal LP, das auch LATCHP genannt wird, trägt. Der Leseverstärker umfaßt auch
ein Paar N-Kanal-Transistoren 18, 20 mit Source-Elektroden, die gewöhnlich mit einer
Leitung 22 verbunden sind, die manchmal ein Signal trägt, das als LN oder LATCHN
bezeichnet werden kann. Ein Paar interner Knoten A, B ist mit Gate-Elektroden verbunden.
Insbesondere ist der Knoten A mit den Gate-Elektroden der Transistoren 12 und 18
verbunden, während der Knoten B mit den Gate-Elektroden der Transistoren 14 und 20
verbunden ist. Diese Transistoren bilden ein Latch. Eine erste Bitleitung BL1 auf der linken
Seite des Leseverstärkers 10 ist mit dem Knoten B verbunden, der auch zwischen der Drain-
Elektrode des P-Kanal-Transistors 12 und der Drain-Elektrode des N-Kanal-Transistors 18
verbunden ist. Gleichermaßen ist eine komplementäre Bitleitung BL1 BAR (QUER) mit dem
Knoten A verbunden, der auch zwischen der Drain-Elektrode des P-Kanal-Transistors 14 und
N-Kanaltransistor 20 verbunden ist. Die Transistoren 12 und 14 werden als "pull-up"-
Transistoren bezeichnet, während die Transistoren 18 und 20 als "pull-down"-Transistoren
bezeichnet werden. Wenn ein Transistor 24 eingeschaltet wird, verbindet er VCC durch
seinen Source-Drain-Path mit Leitung 16, wobei er das LATCHP-Signal liefert. Der
Leseverstärker 10 bildet ein Flipflop, so daß entweder Transistor 12 oder 14, aber nicht beide,
eingeschaltet werden, und er zieht die Spannung bei seinem entsprechenden Knoten gegen
VCC. Zum oder nahe demselben Zeitpunkt zieht einer der Transistoren 18 oder 20 die
Spannung beim anderen Knoten niedrig gegen VSS, welches mit einer Leitung 22 mittels
eines Transistors 26, der eingeschaltet wird, verbunden wird. In dieser Weise wird einer der
Knoten hochgezogen und der andere niedriggezogen, und der Leseverstärker "latcht" in einen
stabilen Zustand.
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In irgendeinem großen Speicher, wie z. B. einem 16 Megabit DRAM, gibt es tausende
Spalten und tausende Reihen. Dies ist in Fig. 1 dargestellt, welche einen zweiten
Leseverstärker 30, der mit einem entsprechenden Bitleitungenpaar BL2 und BL2 BAR
verbunden ist, und einen N-ten Leseverstärker 32, der mit den Bitleitungen BLN und BLN
BAR verbunden ist, zeigt. N kann in der Größenordnung von 1000 oder mehr sein. Das LP-
Signal wird auf alle N Leseverstärker mittels einer Leitung 16 aufgegeben, und das LN-Signal
wird auf sie mittels der Leitung 22 aufgegeben. In Fig. 1 kann man erkennen, daß eine
Vielzahl von Widerständen 34 dargestellt ist. Dies sind keine diskreten Widerstands-
Einheiten, sondern zeigen eher einen parasitischen Widerstand der Leitungen 16 und 22 an,
welche, auch wenn sie aus leitfähigen Materialien, wie z. B. Metall oder dergleichen, gebildet
sind, trotzdem über große Distanzen einen bestimmten Widerstandswert aufweisen. Über
jeden Widerstand gibt es einen Spannungsabfall von der über Transistor 24 oder 26, je nach
Fall, angelegten Spannung. Deshalb kann die Spannung, die schließlich den Leseverstärker 32
erreicht, beträchtlich gegenüber VCC oder VSS vermindert sein, und dieser Leseverstärker
arbeitet ineffizient und langsam. Aufgrund dieses Problems wird der Leseverstärker 10 nicht
zur gleichen Zeit wie der Leseverstärker 32 aktiviert und der daraus resultierende
Laufzeitunterschied verlängert die Zugriffszeit. Zusätzlich können einige Designs aus dem
Stand der Technik instabil sein, wenn der ausgewählte Leseverstärker zu früh mit der
Datenleitung (den Bitleitungen) verbunden wird.
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Wenn daher die Stromversorgungsleitung (VSS) 22 versucht, auf 0V niedrig zu
ziehen, beginnen die Transistoren in den Leseverstärkern mit dem Einschalten. Ein Strom
fließt nach rechts auf Leitung 22 und es gibt einen Spannungsabfall aufgrund des Widerstands
der Leitung 22. Praktische Beschränkungen verhindern die Lösung, die Leitung 22 stark zu
verbreitern, um ihren Widerstand zu vermindern - der Chip-Bereich ist genau belegt. Daher
schaltet sich in der dargestellten Architektur der am weitesten rechts gelegene Leseverstärker
10 als erster ein und der Leseverstärker 32 schaltet sich danach ein.
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Im allgemeinen will man die Leitung 22 mit kontrollierter Geschwindigkeit niedrig
ziehen. Das ferne Ende (am weitesten entfernt vom Transistor 26) von Leitung 22 fällt
langsamer in der Spannung ab als das nahe Ende. Dies verlangsamt den Speicher, was
unerwünscht ist, aber wenn die Schaltung das nahe Ende zu schnell treibt, werden die
korrespondierenden nahen Leseverstärker unzuverlässig.
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Ein weiteres Problem tritt auf, wenn die nahen Leseverstärker Logik "1's" "latchen"
und der ferne Verstärker eine Logik "0" "latcht". Es gibt eine Muster-Sensitivität, da, wenn
die Bitleitungen auf ½ VCC vorgeladen werden, die Speicherzelle nur eine der Bitleitungen
niedriger oder höher bewegt.
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Das Lesen von "1" geschieht vor dem Lesen von "0", da LN nur um 1 Vt unter ein
Spannungsniveau, entsprechend "1", fallen muß. Um jedoch "0" zu lesen, muß LN 1 Vt unter
dem "0"-Niveau liegen, und dies tritt später ein. Große Ströme fließen, wenn "1's" gelesen
werden. Aufgrund der großen Ströme verlangsamt sich der Spannungsabfall beim fernen
Ende von Leitung 22 zu einer unkontrollierten Geschwindigkeit. Dies kann effektiv 7 nsec. zu
dem Leseverfahren hinzufügen -- eine wesentliche und unerwünschte Zunahme.
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Ein Weg, der vorgeschlagen wurde, um an dieses Problem heranzugehen, ist in Fig. 2
dargestellt. Sie zeigt die gleichen Leseverstärker 10, 30 und 32 und weist die gleichen Signale
LP und LATCHN auf, die durch die Transistoren 24 bzw. 26 geliefert werden. Es wurden
jedoch weitere N-Kanal-Transistoren unter den Leseverstärkern hinzugefügt, und eine
Modifikation wurde durchgeführt, so daß LN durch zwei einzelne Leitungen geführt wird.
Eine dieser Leitungen 40 ist relativ breit konstruiert, um den meisten Strom zu führen, und die
andere Leitung 42 ist relativ enger, da sie Strom nur für einen einzigen ausgewählten
Leseverstärker führt. Die Leitung 40 ist mit den Sources einer Vielzahl von Transistoren 44
verbunden, wobei jeder Leseverstärker einen jeweiligen Transistor 44 aufweist. Jeder
Transistor 44 weist eine mit VCC verbundene Gate-Elektrode auf und ist daher im
allgemeinen eingeschaltet. Die Transistoren 44 weisen eine relativ geringe Größe auf, so daß
sie nicht viel Strom zu irgendeinem einzelnen Leseverstärker führen.
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Die engere Leitung oder Schiene 42 ist mit mehreren Leseverstärkern durch die
Source-Drain-Paths der jeweiligen Transistoren 46 verbunden, welche auch als N-Kanal-
Transistoren dargestellt sind. Die Transistoren 46 werden decodiert und dies wird durch ein
niedriges bis hohes Übergangssignal YR 47 angezeigt, welches neben der Gate-Elektrode von
Transistor 46 für den Leseverstärker 32 am äußerst linken Ende von Fig. 2 gezeigt ist. Die
anderen Transistoren 46 sind ebenfalls mit ihren YR-Signalen verbunden, welche
beispielsweise bei 0V gezeigt sind, d. h. sie sind nicht-ausgewählte Spalten. Die ausgewählte
Spalte decodiert daher ihr YR-Signal, um es auf die Gate-Elektrode des Transistors 46
aufzugeben, womit die schmale LATCHN-Leitung 42 mit dem Leseverstärker verbunden
wird. Siehe auch Okamura et al., "Decoded-Source Sense Amplifier for High-Density
DRAMs", IEEE J. Solid State Circuits, vol. 25, Nr. 1 (Feb 1990), Seiten 18-23. Diese Lösung
vermindert den Lese-Laufzeitunterschied, da der durch die Leitung 40 fließende Strom
aufgrund der schwachen Transistoren 44 im Stromweg vermindert wird. Daher wird der
Spannungsabfall über die Leitung 40 vermindert. Nachteile dieses Wegs sind, daß die großen
Transistoren 46 zugefügt werden müssen und das die kapazitative Last auf das
Spaltenauswahlsignal YR erhöht wird, da es die Gates der Transistoren 46 treiben muß. Es
gibt eine geringe Kontrolle über den Stromzug und eine zusätzliche Last auf die YR-Leitung,
da sie einen zusätzlichen Transistor pro Leseverstärker treibt.
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Chin et al., "An Experimental 16-Mbit DRAM with Reduced Peak-Current Noise,"
IEEE J. Solid State Circuits, vol. 24, Nr. 5 (Okt. 1989) auf Seite 1191 und folgende und
insbesondere in Fig. 4 fügt sowohl p-Kanal- als auch n-Kanal-Transistoren zwischen
Leseverstärkern und Stromversorgungsleitungen zu. Es wird jedoch eine Verbindung zur
VCC-Leitung und eine Verbindung zur VSS-Leitung pro Leseverstärker nicht verwendet.
Diese Stromleitungen werden nicht nur von einem Ende getrieben, sondern eher aus
verschiedenen Verbindungen, die in dem Array verteilt sind. Die Signale SAP und SAN bar
können LP bzw. LN entsprechen. In der in diesem Artikel geoffenbarten Architektur gibt es
mehrere miteinander verbundene Leseverstärker und es gibt noch stets eine gewisse Muster-
Sensitivität.
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Ein Ziel der vorliegenden Erfindung ist es, die Leseverstärker zu verbessern, um die
vorher erwähnten Probleme zu überwinden oder zu reduzieren.
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Dieses Ziel wird erfindungsgemäß durch den in Anspruch 1 definierten Leseverstärker
erreicht.
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Während im Stand der Technik schmale und breite Leitungen oder Schienen
verwendet wurden, die jede ein LN-Signal trugen, werden in einem Aspekt der vorliegenden
Erfindung schmale und breite Leitungen in Verbindung mit dem LN-Signal verwendet, aber
unterschiedlich verbunden. Zusätzlich umfaßt die vorliegende Erfindung in einem ihrer
Aspekte schmale und breite Leitungen oder Schienen für das LP-Versorgungssignal. In der
bevorzugten Ausführungsform weist daher jeder Leseverstärker einen jeweiligen N-Kanal-
Transistor auf, wobei dessen Source-Drain-Path über die breite Leitung mit VSS verbunden
ist. Die Gate-Elektroden dieser N-Kanal-Treibtransistoren werden durch die schmale
Treibleitung, welche vorzugsweise das Komplement LNB des LN-Signals trägt, torgesteuert
(gated).
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Dementsprechend umfaßt gemäß einem weiteren Aspekt der Erfindung jeder
Leseverstärker einen jeweiligen P-Kanal-Treibtransistor, dessen Source-Drain-Path die P-
Kanal-Transistoren des Leseverstärkerlatchs mit der hohen Spannung, wie z. B. VCC,
verbindet. Diese hohe Spannung wird durch eine der breiten Treibleitungen getragen. Die
Schmälere der Treibleitungen ist mit den Gate-Elektroden dieser P-Kanal-Treibtransistoren
verbunden und führt ein Komplement LPB des LP-Signals.
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Bei der Beschreibung des Standes der Technik und der vorliegenden Erfindung wurde
und wird Bezug genommen auf die beigefügten Zeichnungen, worin:
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Fig. 1 eine typische CMOS-Leseverstärkergruppe nach dem Stand der Technik zeigt;
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Fig. 2 die gleiche Leseverstärkergruppe zeigt, welche gemäß einer Modifikation nach
dem Stand der Technik verbunden ist;
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Fig. 3 einen Leseverstärker zeigt, und
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Fig. 4 eine vereinfachte Form des Leseverstärkers zeigt, welcher zu einer Gruppe von
solchen Leseverstärkern gemäß der Erfindung gesammelt ist.
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Fig. 3 stellt einen Leseverstärker 100 dar. Der Verstärker 100 umfaßt interne Knoten
102 und 104 in einem durch die Transistoren 112, 114, 118 und 120 gebildeten Latch. Der
Knoten 102 ist mit den Gate-Elektroden von P-Kanal-Transistor 112 und N-Kanal-Transistor
118 verbunden, während der Knoten 104 mit den Gate-Elektroden von P-Kanal-Transistor
114 und N-Kanal-Transistor 120 verbunden ist. Die Konfiguration des Flipflop selbst im
Leseverstärker ist die gleiche wie die von Leseverstärker 10.
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Ein Spaltenschreibauswahlsignal YW ist mit den Gate-Elektroden der
Durchgangstransistoren 122, 124 verbunden. Vorzugsweise werden ein Spaltenschreibsignal
YW und ein Spaltenlesesignal YR, welche unten beschrieben werden, für jeweils vier Spalten
decodiert, so daß jeweils vier Spalten ein einziges YW und YR aufweisen. Dies ist jedoch
nicht erforderlich, um die Prinzipien der Erfindung auszuführen. In einer Konfiguration kann
jedes Subarray ziemlich groß sein -- beispielsweise 4Meg -- und kann einen jeweiligen
Spaltendecoder aufweisen, der Spaltenauswahlsignale für das gesamte Subarray erzeugt. Es
ist erwünscht, daß man nur in einen Block im Subarray schreiben kann. Das ist ein "aktiver
Block", in dem die Leseverstärker aktiv sind. Ein "inaktiver Block" ist einer, wo die
Leseverstärker sich in Vorladung befinden.
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Zurück zur Beschreibung von Fig. 3 ist jedoch der Source-Drain-Path von
Durchgangstransistor 122 mit dem Knoten 104 verbunden, und der Source-Drain-Path von
Transistor 124 ist mit dem Knoten 102 verbunden.
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Der Transistor 122 ist auch mit einem Knoten 126 zwischen der Source-Elektrode
eines lokalen Datenschreib-Treibtransistors 128 und dem Drain eines weiteren lokalen
Datenschreib-Treibtransistors 130 verbunden. Die Transistoren 128 und 130 sind N-Kanal-
Einheiten, deren Source-Drain-Paths in Serie verbunden sind. Der Drain von Transistor 128
ist mit VCC verbunden und der Source von Transistor 130 ist mit Erde verbunden. Ein
Datenschreibsignal DW ist mit der Gate-Elektrode des Transistors 128 verbunden und sein
Komplement DWB ist mit der Gate-Elektrode des Transistors 130 verbunden. Eine ähnliche
Konfiguration besteht auf der rechten Seite des Leseverstärkers 100, wo Transistoren 132 und
134 zwischen VCC und Erde verbunden sind und dazwischen einen Knoten 136 aufweisen,
der mit dem Transistor 124 verbunden ist. Das Datenschreibsignal DW ist jedoch mit dem
Steuertransistor 134 verbunden, während sein Komplement DWB mit der Gate-Elektrode des
Transistors 132 verbunden ist. Das heißt, das Datenschreibsignal DW schaltet einen pull-up
Transistor 128 auf der linken Seite des Leseverstärkers 100 ein, aber schaltet einen pull-down
Transistor 134 auf der rechten Seite des Leseverstärkers 100 ein. Sein komplementäres Signal
DWB weist gleichfalls reziproke Wirkungen auf der linken und rechten Seite auf.
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Die Source-Elektroden der P-Kanal-Transistoren 112 und 114 im Verstärker 100 sind
mit einem weiteren P-Kanal-Transistor 140 verbunden, dessen Source-Elektrode mit VCC
(oder LATCHP) verbunden ist. Die Gate-Elektrode dieser P-Kanal-Einheit 140 ist so
verbunden, um ein Signal LPB aufzunehmen, welches ein logisches Komplement von
LATCHP ist. FET 140 wird als lokaler Leseverstärker-Treibtransistor bezeichnet. In ähnlicher
Weise sind die Source-Elektroden der N-Kanal-Transistoren 118 und 120 im Verstärker 100
mit Erde durch den Source-Drain-Path eines weiteren lokalen Leseverstärker-Treibtransistors
142 verbunden. Die Gate-Elektrode von Transistor 142 ist so verbunden, daß sie ein Signal
LNB aufnimmt, welches das logische Komplement von LATCHN ist.
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Der untere Teil von Fig. 3 umfaßt einen lokalen Spaltenleseverstärker, welcher vier N-
Kanal-Transistoren 150, 152, 154 und 156 umfaßt. Die Source-Drain-Paths der Transistoren
150 und 152 sind in Serie verbunden. Die Drain-Elektrode des Transistors 150 nimmt ein
Signal DRB auf, welches ein logisches Komplement des Datenlesesignals DR ist. Die Source-
Elektrode des Transistors 150 ist mit Erde verbunden. Der Knoten 104 ist mittels einer
leitfähigen Leitung 158 minder Gate-Elektrode von Transistor 152 verbunden. Die Gate-
Elektrode von Transistor 150 ist mit einem Spaltenlesesignal YR verbunden. Die Source-
Drain-Paths der Transistoren 154 und 156 sind in Serie zwischen dem Daten-Lesesignal DR
und Erde verbunden. Die Gate-Elektrode von Transistor 154 ist mit der Gate-Elektrode von
Transistor 150 verbunden und demgemäß mit dem Spaltenlesesignal YR verbunden. Die Gate-
Elektrode von Transistor 156 ist mit dem internen Knoten 102 mittels einer leitfähigen
Leitung 160 verbunden.
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Die Schaltung von Fig. 3 umfaßt daher eine Datenleseschaltung, die durch die
Transistoren 150 bis 156 gebildet wird. Die Transistoren 128, 130, 132 und 134 umfassen
lokale Leseverstärker-Schreibtransistoren. Die Transistoren 140 und 142 umfassen lokale
Leseverstärker-Treibtransistoren. In einer großen integrierten Speicherschaltung gibt es
Tausende solcher Schaltungen 100. Die Signale LPB und LNB, die mit den lokalen
Leseverstärker-Treibtransistoren verbunden sind, das Datenschreibsignal DW und sein
komplementäres DWB, die mit den lokalen Datenschreib-Treibtransistoren verbunden sind,
und die Datenlesesignale DR und DRB werden unter den vielen Leseverstärkern auf der
Speichereinheit geteilt oder auf diese aufgegeben. Die globalen Y-Auswahlsignale YR (zum
Lesen) und YW (zum Schreiben) werden unter mehreren Leseverstärkern in einer Richtung im
rechten Winkel zu LNB, LPB und Datenleitungen geteilt. Es gibt getrennte Lese- und
Schreibdatenbusse. DR und DRB umfassen einen Lesedatenbus und DW und DWB umfassen
einen Schreibdatenbus. Um (Latch)daten zu lesen wird ein Bitleitungssignal mit den
Latchknoten L und LB durch eine in den folgenden Zeichnungen dargestellte Schaltung
verbunden oder kann in einigen Ausführungsformen direkt mit diesen Latchknoten verbunden
werden, und dann schalten sich die lokalen Leseverstärker-Treibtransistoren 140 und 142 ein,
indem LPB niedrig und LNB hoch wird. Diese Transistoren 140 und 142 weisen gegenüber
den traditionellen Leseverstärkern den Vorteil auf, daß jeder Leseverstärker von anderen
Leseverstärkern entkoppelt ist und das "Latchen" kann mit diesen zwei Signalen LPB und
LNB genauer gesteuert werden. Die Leseverstärker werden voneinander entkoppelt, da die
Drains der Transistoren 140 und 142 für jeden Leseverstärker getrennt sind.
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Die Transistoren 150, 152, 154, 156 umfassen einen Leseverstärker, welche einen
nicht-zerstörenden Lesebetrieb zur Verfügung stellt. Das Spalten-Schreibsignal YR kann zu
jedem Zeitpunkt hoch werden, auch vor dem "Latchen", ohne den Leseverstärker zu stören.
Zusätzlich können sich die Datenlesesignale DR und DRB bei irgendeiner Spannung
befinden, ohne den Leseverstärker zu stören. Ein weiterer Vorteil ist, daß die Transistoren 150
bis 156 in der Größe unabhängig von den Leseverstärkertransistoren 112, 114, 118 und 120
sein können.
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Das Schreiben wird durchgeführt, wenn das Spaltenschreibsignal YW (ein decodiertes
Signal) hoch ist und entweder das Datenschreibsignal DW oder DWB hoch ist. Wenn beide
dieser Datenschreibsignale niedrig sind, wird nicht geschrieben. Diese Schaltung eliminiert
die Notwendigkeit eines Block Enable (BE)-Signals. Die lokalen Datenschreib-
Treibtransistoren 128-134 können mit anderen Spaltenschaltungen geteilt werden, solange sie
separate Spaltenschreibsignale aufweisen. Eine Modifikation dieser Schaltung gemäß Fig. 3
verbindet die Gate-Elektrode von Transistor 128 mit seinem Drain und bewirkt dasselbe für
den Transistor 132. Dies kann die Anzahl der erforderlichen Metalleitungen vermindern und
kann Platz sparen oder das Layout verbessern. Dies führt in etwa zu der gleichen
Schreibgeschwindigkeit. Die VCC-Verbindungen der Drain-Elektroden des Transistors 128
und 132 werden eliminiert, aber es gibt eine etwas erhöhte Last auf die Datenschreibsignale
DW und DWB.
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Fig. 4 ist ähnlich zu Fig. 1 und Fig. 2. Zur Klarheit der Illustration sind in Fig. 4 die
Leseverstärker (und die zugeordnete Schaltung) 100 in Blockform dargestellt. Jeder mit 100
bezeichnete Block soll alle Einheiten von Fig. 3 mit Ausnahme der Transistoren 140 und 142,
welche in Fig. 4 für jeden Leseverstärker 100 gezeigt sind, umfassen. Die Verbindungen zu
den Bitleitungen sind nicht gezeigt, und es ist klar, daß jeder Leseverstärker 100 mit einem
entsprechenden Paar Bitleitungen entweder direkt oder selektiv durch Knoten 102 und 104
von Fig. 3 verbunden werden kann. In Fig. 4 wird den P-Kanal-Transistoren 112, 114 jedes
Leseverstärkers 100 Strom über die Transistoren 140 zugeführt. Vorzugsweise ist jeder
Transistor 140 eine P-Kanal-Einheit, deren Gate-Elektrode mit dem LPB-Signal verbunden
ist, was für Latch P BAR steht. Eine relativ schmale Leitung verbindet das LPB-Signal mit
den Gate-Elektroden einer ganzen Gruppe von Leseverstärkern 100, wie in Fig. 4 gezeigt. Das
LPB-Signal kann durch einen Transistor 180 erzeugt werden, dessen Source-Drain-Path mit
Erde verbunden ist. Der Transistor 180 kann einen N-Kanal-Transistor umfassen, so daß,
wenn eine positive Spannung an seine Gate-Elektrode angelegt wird, LPB auf Erde gezogen
wird und alle mit dem speziellen Transistor 180 verbundenen Transistoren 140 sich
einschalten sollen. Dadurch wird die VCC-Spannung (oder das LATCHP-Signal), welche bei
182 durch eine relativ breite Leitung 184 angelegt wird, mit den Source-Elektroden des
Transistors 140 verbunden.
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Eine ähnliche Konfiguration wird für die N-Kanal-Transistoren im unteren Teil der
Fig. 4 verwendet. Die N-Kanal-Transistoren 118, 120 in den Leseverstärkern 100 sind mittels
der N-Kanal-Transistoren 142 verbunden, wie mit Bezug auf Fig. 3 erläutert wurde. Die Gate-
Elektroden der Transistoren 142 sind mittels einer relativ schmalen Leitung 186 mit dem
Signal LNB, welches für Latch N BAR steht, verbunden. Das Signal LNB kann vorzugsweise
durch einen P-Kanal-Transistor 188 erzeugt werden, dessen Source-Drain-Path zwischen
VCC und Leitung 186 verbunden ist. Die Gate-Elektrode von Transistor 188 und Transistor
180 sind mit geeigneten Steuersignalen verbunden. Wenn der Transistor 188 leitfähig ist
(seine Gate-Elektrode eine niedrige Spannung aufnimmt), wird das LNB-Signal auf VCC
gezogen, wobei die Transistoren 142 eingeschaltet werden. Dies verbindet jeden
Leseverstärker mit einer relativ breiten Leitung 190, welche VSS (oder LATCHN) mit den
Source-Elektroden jedes Transistors 142 verbindet.
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In Fig. 4 führt die schmale Leitung 181 sehr geringen Strom. Jeder Leseverstärker 100
ist von den anderen isoliert. Jeder hat seine eigene Verbindung mit den
Stromversorgungsleitungen 184 und 190. Dies vermindert oder eliminiert die Muster-
Sensitivität des Typs, der in Architekturen, wie z. B. Chin, mit verteilten Verbindungen
(Vielfach-Leseverstärker, welche zusammen mit Stromversorgungsleitungen verbunden sind)
angetroffen wird.
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Es ist allgemein klar, daß in dieser Beschreibung die Bezeichnungen von "B" oder
"BAR" das logische Komplement eines gegebenen Signals darstellt und typischerweise eine
unterschiedliche Spannung nimmt als die Aussage des Signals. Das heißt, wenn der
ausgesagte Zustand sich bei VCC befindet, welches beispielsweise 5 Volt ist, ist dessen
Komplement bei null Volt, oder umgekehrt. Es ist weiters klar, daß das Symbol "L" als
Latchsignal aufgefaßt werden kann, und, wenn es mit einem P-Symbol kombiniert ist, für das
Latchen durch Einschalten von P-Kanal-Transistoren steht, und das LN-Symbol das
Einschalten des N-Kanal-Transistors eines Latchs darstellt. Dies trifft jedoch zu, wenn die
LP- und LN-Signale ausgesagt sind. Wenn sie nicht ausgesagt sind, werden die P-Kanal- und
N-Kanal-Transistoren nicht eingeschaltet.
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Die vorliegende Erfindung wurde darin beschrieben, daß sie, in verschiedenen ihrer
Aspekte, ein Paar lokaler Leseverstärker-Treibtransistoren 140, 142 umfaßt. Vorzugsweise
wirkt jeder von diesen mit einem jeweiligen Paar von stromführenden Leitungen zusammen,
von denen eine eine relativ breitere Leistung ist, um die größere Strommenge zu führen, und
die andere eine relativ schmälere Leitung ist, da sie mit der Gate-Elektrode oder
Steuerelektrode ihres jeweiligen Transistors 140 oder 142 verbunden ist. Dies wurde in Fig. 4
gezeigt.