DE69924277T2

DE69924277T2 - Verfahren und schaltung für die erzeugung einer variablen taktfrequenz

Info

Publication number: DE69924277T2
Application number: DE69924277T
Authority: DE
Inventors: Inchul Kang; Kennan Laudel
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1998-07-10
Filing date: 1999-07-08
Publication date: 2006-03-30
Anticipated expiration: 2019-07-09
Also published as: EP1125383A2; WO2000003507A2; EP1125383A4; WO2000003507A3; KR20010087153A; EP1125383B1; TW428379B; US6657986B1; DE69924277D1; ATE291299T1; JP2002520947A

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Korrelationsschaltung und insbesondere eine Korrelationsschaltung mit veränderlicher Taktrate für die Verwendung in einem tragbaren CDMA-Empfänger.
Korrelationsschaltungen werden gewöhnlich in tragbaren Telekommunikationsempfängern eingesetzt, um zu identifizieren, welche Übertragungen unter vielen Signalen für den jeweiligen Empfänger bestimmt sind. Die Korrelationsschaltung erzeugt ein lokal generiertes Signal und vergleicht dieses lokale Signal mit dem empfangenen Signal. Wenn das empfangene Signal und das lokal erzeugte Signal einen hohen Korrelationsgrad haben, dann wird die Übertragung als für den Empfänger bestimmt angesehen. Wenn die resultierende Korrelation niedrig ist, dann wird die Übertragung als nicht für den Empfänger bestimmt angesehen und verworfen. Die empfangenen und lokal generierten Signale können entweder analoge Signale sein, wie solche, die in FM-Telekommunikationssystemen verwendet werden, oder Sequenzen von binären Daten in digitalen Systemen wie CDMA-(Code Division Multiple Access)-Systemen.
Korrelationsschaltungen werden im gesamten Empfänger einschließlich im „Carrier Lock Loop" und im „Delay Lock Loop" Schaltkomplex des Empfängers verwendet. Eine Carrier Lock Loop (CLL) dient zum Entfernen von Trägerversatzfrequenz und -phase des empfangenen Signals. Eine Delay Lock Loop (DLL) dient zum Aufrechterhalten der Signalrastung, d.h. zum Aufrechterhalten der Ausrichtung zwischen den empfangenen und lokal generierten Signalen nach dem Erfassen des empfangenen Signals.
1A illustriert ein Systemblockdiagramm einer Carrier Lock Loop (CLL) für einen digitalen CDMA-Empfänger. Die CLL beinhaltet einen komplexen Multiplikator 102, eine Korrelationsschaltung 103, eine Arkustangens-Lookup-Tabelle (ATAN LUT) 104, einen Schleifenfilter 105 und einen numerisch gesteuerten Oszillator (NCO) 106. Mittels eines CDMA-Empfänger-Frontends (nicht gezeigt) wird ein CDMA-Signal empfangen und auf Basisband-I- und Q-Datensequenzen 101a und 101b heruntergemischt.
Die I- und Q-Datensequenzen 101a und 101b werden an den komplexen Multiplikator 102 mit komplexen Multiplikatoren sin(Φ) 106a und cos(Φ) 106b angelegt. Die komplexen Multiplikatoren 106a und 106b haben die Aufgabe, den Trägerfrequenz- und -phasenversatz vom Trägersignal zu entfernen. Die I- und Q-Datensequenzen 102a und 102b werden mit lokal generierten Sequenzen (nicht gezeigt) korreliert, so dass komplexe Phasenfehlerkomponenten cos(Φ)' 103a und sin(Φ)' 103b erzeugt werden. Die komplexen Phasenfehlerkomponenten 103a und 103b werden einer Arkustangens-Lookup-Tabelle 104 zugeführt, die ein Phasenfehlersignal 105a erzeugt. Das Phasenfehlersignal 104a ist ein Maß dafür, wie genau die empfangene I- und Q-Datenträgerversatzphase auf die lokal generierte Phase (Φ) ausgerichtet ist. Der Phasenfehler ist minimal, wenn die empfangene Trägerphase und Φ ausgerichtet sind. Ein Schleifenfilter 105 entfernt eventuelle parasitäre Außerbandsignalkomponenten vom Phasenfehlersignal 103a. Das Phasenfehlersignal wird einem numerisch gesteuerten Oszillator (NCO) 106 zugeführt, der als Reaktion darauf einen verbesserten Satz von komplexen Multiplikatoren 106a und 106b erzeugt.
Wenn die empfangene Sequenz auf die lokale PN-Sequenz abgestimmt ist, muss die Ausrichtung zwischen den beiden Sequenzen genau eingehalten werden. 1B illustriert ein Blockdiagramm einer Delay Lock Loop zum dynamischen Aufrechterhalten der Ausrichtung zwischen den empfangenen und lokalen PN-Sequenzen, wenn die beiden Sequenzen innerhalb eines vorbestimmten Bereiches liegen. Die Delay Lock Loop 100 beinhaltet Korrelatoren 110a–c, Filter 120a–c, einen Addierer 122, einen Schleifenfilter 132, einen spannungsgesteuerten Oszillator (VCO) 134 und einen lokalen pseudonormalen (PN) Codegenerator 136. Eine empfangene Chipsequenz 102 wird gleichzeitig den Korrelatoren 110a–c zugeführt. Der PN-Generator 136 generiert drei lokale PN-Sequenzen 104a–c. Die erste lokale PN-Sequenz 104a ist punktgleich mit der empfangenen PN-Sequenz 102. Der Korrelator 110a erzeugt die in 1C gezeigte Antwort.
Wenn die Ausrichtung zwischen der empfangenen PN-Sequenz und der lokalen PN-Sequenz von –T auf T geändert wird, dann ist die zweite lokale PN-Sequenz 104b in Bezug auf die empfangene PN-Sequenz 102 spät und erzeugt so die in 1D gezeigte Ausgangsantwort 125. Die dritte lokale PN-Sequenz 104c ist in Bezug auf die empfangene PN-Sequenz 102 früh und erzeugt so die in 1E gezeigte Ausgangsantwort 125c. Die frühe und die späte Version der empfangenen und lokal generierten Sequenzen werden gewöhnlich in den Korrelationsschaltungen wie nachfolgend gezeigt verwendet.
Ein Addierer 122 dient zum Addieren einer negierten Version der späten Antwort mit der frühen Antwort zum Erzeugen eines Fehlersignals 130 wie in 1F gezeigt. Wie in 1F gezeigt, hat das Fehlersignal 130 einen linearen Spannungspegel gegenüber dem Zeitverhalten über die Korrelationsperiode ±T/2. Wenn die lokal generierte und die empfangene Sequenz innerhalb dieses Bereiches liegen, dann werden sie von der DLL dynamisch neu ausgerichtet, bis das Fehlersignal 130 null erreicht, was eine perfekte Ausrichtung zwischen den beiden anzeigt.
Ein Schleifenfilter 132 beseitigt Störgeräusche aus dem Fehlersignal 130, die während des Korrelationsvorgangs auftreten können. Das gefilterte Fehlersignal wird an den VCO 134 angelegt, der einen Ton erzeugt, der dem Fehlersignal 130 entspricht. Der lokale PN-Generator 136 empfängt den VCO-Ton und justiert in Reaktion darauf das Timing seiner intern generierten lokalen PN-Sequenzen 104a–c und zieht die lokalen PN-Sequenzen 104a–c gemäß der Fehlersignalantwort von 1F entweder vor oder verzögert sie. Die justierten lokalen PN-Sequenzen 104a–c werden dann an die Korrelatoren 110a–c ausgegeben, um einen höheren Korrelationsgrad mit der empfangenen PN-Sequenz zu erhalten.
Korrelationsschaltungen nehmen Leistung hauptsächlich in Abhängigkeit von ihrer Betriebsgeschwindigkeit oder Korrelationsrate auf. Eine mit einer hohen Taktrate arbeitende Korrelationsschaltung nimmt mehr Leistung auf als die mit einer niedrigeren Taktrate arbeitende Korrelationsschaltung.
Im herkömmlichen Empfängerschaltkomplex wie der oben erwähnten CLL und DLL wird die Korrelationsrate auf einer konstanten Taktrate gehalten, die gewöhnlich um ein Vielfaches höher ist als die Chiprate des/der empfangenen Signals oder Sequenz. Der kumulative Effekt einer großen Zahl von Korrelationsschaltungen, die mit einer relativ hohen Taktrate arbeiten, führt zu einer signifikanten Leistungsaufnahme. Im Hinblick auf die begrenzte Stromversorgung, die in tragbaren Zellulartelefonen zur Verfügung steht, wird das vorliegende Verfahren des Betreibens der Korrelationsschaltungen äußerst nachteilig. Ein Beispiel ist in der US 5105437A offenbart.
Es besteht Bedarf an einer neuen Korrelationsschaltung und einem Betriebsverfahren, mit der/dem die Taktrate und demzufolge die Leistungsaufnahme verringert werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung stellt eine Korrelationsschaltung mit veränderlicher Taktrate bereit, die Strom spart, indem sie mit zwei verschiedenen Taktraten arbeitet. Während der anfänglichen Signalerfassung arbeitet die Korrelationsschaltung mit veränderlicher Taktrate mit einer hohen Taktrate, dem Zwei- oder Mehrfachen der Chiprate, um die empfangenen und lokal generierten Sequenzen für eine mögliche Übereinstimmung zu korrelieren. Wenn die empfangenen und lokal generierten Sequenzen einen hohen Korrelationsgrad aufweisen, dann ist die relative Positionierung der empfangenen und lokal generierten Sequenzen in einem hohen Maß bekannt. Die Korrelationsschaltung mit veränderlicher Taktrate schaltet dann auf eine niedrigere Taktrate um, die kleiner als das Zweifache der Chiprate ist, und verringert so die Leistungsaufnahme, wobei ein hohes Maß an Zeitausrichtungsgenauigkeit bewahrt wird.
In einer Ausgestaltung beinhaltet die Korrelationsschaltung eine veränderliche Taktquelle, eine lokale PN-Quelle und einen Korrelator. Die lokale PN-Quelle beinhaltet ferner einen lokalen Generator und einen Resampler. Die veränderliche Taktquelle erzeugt eine normale Taktrate und eine niedrigere Taktrate. Der lokale Generator liefert die lokale PN-Sequenz mit der normalen Taktrate. Der Resampler empfängt die lokale PN-Sequenz, die mit der normalen Taktrate abgetastet wird, und gibt die mit der niedrigeren Taktrate abgetastete lokale PN-Sequenz aus. Der Korrelator empfängt die mit niedrigerer Taktrate abgetastete lokale PN-Sequenz, die empfangene PN-Sequenz und das Signal mit niedrigerer Taktrate, korreliert die empfangenen und lokalen PN-Sequenzen mit der niedrigeren Taktrate zum Erzeugen einer korrelierten Schaltung.
Ein weitergehendes Verständnis der Natur und des Vorzugs der Erfindung lässt sich durch Bezugnahme auf den Rest der Beschreibung und die Begleitzeichnungen erlangen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A illustriert eine bekannte Schaltungsarchitektur für eine Carrier Lock Loop für einen digitalen CDMA-Empfänger.
1B illustriert eine bekannte Schaltungsarchitektur für eine CDMA Delay Lock Loop.
1C-1F illustrieren die Antwort der CDMA Delay Lock Loop gemäß 1B.
2 illustriert ein Ablaufdiagramm, das den Betrieb der Korrelationsschaltung mit veränderlicher Taktrate gemäß der vorliegenden Erfindung beschreibt.
3 illustriert eine beispielhafte Ausgestaltung der Korrelationsschaltung mit veränderlicher Taktrate gemäß der vorliegenden Erfindung.
4 illustriert ein Zeitdiagramm, das für das Verständnis des Betriebs des LPN-Resamplers nützlich ist.
5 illustriert eine beispielhafte Ausgestaltung des LPN-Resamplers gemäß der vorliegenden Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNG
2 illustriert ein Ablaufdiagramm, das den Betrieb der Korrelationsschaltung mit veränderlicher Taktrate gemäß der vorliegenden Erfindung beschreibt. Beim Start 205 oder in einer beliebigen anderen Periode, wenn keine vorherige Korrelation zwischen einer empfangenen und einer lokal generierten PN-Sequenz stattgefunden hat, arbeitet die Korrelationsschaltung zunächst in einem Erfassungsmodus. Während des Betriebs im Erfassungsmodus generiert ein lokaler PN-Generator eine lokale PN-Sequenz, die mit einer hohen Taktrate im Vergleich zur empfangenen PN-Sequenz abgetastet wird (Schritt 210). In der bevorzugten Ausgestaltung wird die lokale PN-Sequenz mit dem Vierfachen der Chiprate der empfangenen PN-Sequenz abgetastet. Nach dem Abtasten werden die lokale PN-Sequenz und die empfangene PN-Sequenz einem Korrelator zugeführt. Der Korrelator korreliert die beiden Sequenzen mit einer hohen Taktrate, vorzugsweise dem Vierfachen („4 ×") der beim Abtasten der lokalen PN-Sequenz verwendeten Chiprate (Schritt 215). Wenn das resultierende Kreuzkorrelationsprodukt anzeigt, dass die empfangene und die lokale PN-Sequenz nicht innerhalb des in 1B gezeigten Korrelationsbereiches ±T/2 liegen, dann arbeitet die Korrelationsschaltung wieder wie oben beschrieben im Erfassungsmodus und führt die Schritte 205 und 215 aus.
Wenn das Kreuzkorrelationsprodukt anzeigt, dass die lokale und die empfangene Sequenz innerhalb des Korrelationsbereiches ±T/2 liegen, dann können die beiden Sequenzen ausgerichtet werden und die Korrelationsschaltung schaltet auf eine Locked-Signal-Betriebsart um. In der Locked-Signal-Betriebsart ist die Positionierung der empfangenen Sequenz in einem hohen Maß bekannt, d.h. innerhalb von ±½ einer Chipperiode. Demzufolge kann die Korrelation zwischen der empfangenen und der lokalen Sequenz mit einer reduzierten Taktrate erfolgen, mit wenn überhaupt nur einem geringen resultierenden Fehler. Wenn die Korrelationsschaltung im Locked-Signal- Modus arbeitet, dann wird die Korrelationstaktrate reduziert, vorzugsweise von der 4 × Chiprate im Erfassungsmodus auf eine (32/31) × Chiprate im gerasteten Modus.
Wenn die Korrelationsschaltung mit der reduzierten Taktrate arbeitet, dann muss die lokale PN-Sequenz mit der reduzierten Taktrate neu abgetastet werden, damit die Korrelationsschaltung ein genaues Kreuzkorrelationsprodukt erzeugen kann. Demzufolge wird die lokale Sequenz mit der reduzierten Taktrate, vorzugsweise der (32/31) × Chiprate der empfangenen PN-Sequenz neu abgetastet werden (Schritt 225). Die neu abgetastete lokale Sequenz wird mit der empfangenen Sequenz mit der reduzierten Taktrate korreliert, so dass sich ein Kreuzkorrelationsprodukt ergibt (Schritt 230). Wenn das resultierende Kreuzkorrelationsprodukt eine Ausrichtung zwischen den beiden Sequenzen innerhalb eines vordefinierten Bereiches anzeigt, dann arbeitet die Korrelationsschaltung in der nachfolgenden Abtastperiode weiter im Locked-Signal-Modus. Liegt das Kreuzkorrelationsprodukt außerhalb des vordefinierten Bereichs, dann schaltet die Korrelationsschaltung wie oben beschrieben in den Signalerfassungsmodus.
3 illustriert eine Ausgestaltung der Korrelationsschaltung mit veränderlicher Taktrate gemäß der vorliegenden Erfindung. Die Korrelationsschaltung beinhaltet einen Korrelator 320, eine Taktquelle 340 und eine lokale PN-Quelle 360.
Der Korrelator 320 beinhaltet einen bitweisen XOR-(exklusives Oder)Operator 321 mit einem ersten Eingang 321a zum Empfangen der empfangenen PN-Chipsequenz und einem zweiten Eingang 321b zum Empfangen der lokalen PN-Chipsequenz. Die empfangene Sequenz wird durch eine Offset-Zweierkomplementzahl, vorzugsweise mit einer Länge von 10 Bit ausgedrückt, was einen Wert von –512 bis +512 repräsentiert. Der XOR-Operator 321 führt eine Kreuzkorrelation an den zwei Sequenzen durch und erzeugt ein großes Kreuzkorrelationsprodukt, wenn die beiden Sequenzen ausgerichtet sind. Das Ergebnis jeder Korrelation wird mit einem Addierer 322 addiert, und eine laufende Summe vorheriger Korrelationen, die innerhalb derselben Taktperiode stattfinden, wird im Register 323 gespeichert. Ein mit einer Taktrate CLK 349 laufender Zähler 324 zählt von N – 1 auf 0 zurück, und zu diesem Zeitpunkt geht das Endzählsignal 327 in den H-Zustand und weist dadurch das Register 326 an, das akkumulierte Ergebnis über die N Abtastwerte auszugeben.
Das CLK-Signal 349 wird von einer Taktquelle 340 generiert. Die Taktquelle 340 beinhaltet einen spannungsgesteuerten Oszillator (VCO) 342, eine Durch-31-Dividieren-Schaltung 344, einen Zähler 346 und einen Abtastmoduswahlschalter 348.
Der VCO 342 legt ein Referenzsignal 343 an den Zähler 346 und die Durch-31-Dividieren-Schaltung 344 an. In der bevorzugten Ausgestaltung arbeitet das Referenzsignal mit einer Frequenz von 32 × Chiprate (1,2288 MHz) oder 39,3216 MHz. Die Durch-31-Dividieren-Schaltung 344 generiert ein Beat-Clock-Signal 345, das gleich (32/31) × Chiprate ist, wie unten näher erörtert wird. Von der 32 × Referenzfrequenz 343 generiert der Zähler 346 1 ×, 2 ×, 4 ×, 8 × und 16 × Taktsignale 347a–e.
Ein auf ein Steuersignal 341 ansprechender Taktquellenschalter 348 wählt entweder der Beat-Clock 345 oder eine der Zählerraten 347a–e als die Taktrate CLK, die für die Korrelationsrate verwendet wird. In der bevorzugten Ausgestaltung beträgt die Beat-Clock-Rate (32/31) × Chiprate und die 4 × Chiprate wird als zweiter Eingang des Taktquellschalters 348 verwendet, aber es können auch andere Taktraten verwendet werden.
Die lokale PN-(LPN)-Quelle 360 beinhaltet einen LPN-Generator 361, einen LPN-Resampler 364, ein LPN-Signalverzögerungsglied 366 und einen LPN-Schalter 368. Der LPN-Generator 361 empfängt ein Taktsignal 361a und erzeugt die lokale PN-Chipsequenz 362. Das Taktsignal 361a wird zum Vorziehen oder Verzögern des Anfangs der lokalen Sequenz 362 in Intervallbruchteilen der Taktrate verwendet, die in der bevorzugten Ausgestaltung 8 × Chiprate ist.
Die lokale Sequenz 362 wird dem LPN-Resampler 364 und dem LPN-Signalverzögerungsglied 366 zugeführt. Das LPN-Signalverzögerungsglied 366 arbeitet als N-Periode-Verzögerungsglied, um die Verzögerung im LPN-Resampler 364 zu kompensieren. Die verzögerte Sequenz 367 wird dem LPN-Schalter 368 zur Eingabe in den Korrelator 320 zugeführt, wenn sie vom LPN-Schalter 368 gewählt wird. In der bevorzugten Ausgestaltung wird die verzögerte Sequenz 367 für die Eingabe in den LPN-Eingang 321b des Korrelators während des Betriebs im Signalerfassungsmodus gewählt.
Der LPN-Resampler 364 empfängt auch die lokale PN-Sequenz 362, ein Taktsignal 347e mit 1 × Chiprate und das Beat-Clock-Signal 345. Das Taktsignal 347e mit 1 × Chiprate wird zum Anlegen eines Referenztaktsignals an den Resampler verwendet. Das Beat-Clock-Signal 345 hat die reduzierte Taktrate, mit der die lokale PN-Chipsequenz 362 neu abgetastet wird. Im Lock-Signal-Modus tastet der LPN-Resampler 364 die lokale Sequenz mit der reduzierten Rate ab, in der bevorzugten Ausgestaltung (32/31) × Chiprate, und erzeugt eine neu abgetastete lokale Sequenz 365. Die neu abgetastete lokale Sequenz 365 wird über den LPN-Schalter 368 zum LPN-Eingang 321b des Korrelators geleitet. Im Signalerfassungsmodus wird die verzögerte Sequenz 367 über den LPN-Schalter 368 zum LPN-Eingang 321b des Korrelators geleitet. In einer alternativen Ausgestaltung kann der LPN-Resampler auch eine Bypass-Funktion beinhalten, um die um eine entsprechende Zeitperiode verzögerte lokale PN-Sequenz 362 im Signalerfassungsmodus zum LPN-Schalter 368 zu leiten, so dass sich das Signalverzögerungsglied 366 erübrigt.
4 illustriert ein Zeitdiagramm, das für das Verständnis des Betriebs des LPN-Resamplers 364 nützlich ist. Eine erste Impulsfolge 402 repräsentiert die ansteigenden Flanken des Takts mit 1 × Chiprate, der Rate, mit der Chips im LPN-Generator 361 erzeugt und von diesem ausgegeben werden. Zu Illustrationszwecken ist die erste Impulsfolge als 1 × Chiprate dargestellt, kann aber in anderen Ausgestaltungen N × der Chiprate sein.
Eine zweite Impulsfolge 404 repräsentiert den Beat-Clock, der für Illustrationszwecke als (10/9) × Chiprate dargestellt ist. Diese Rate wird mit einer Durch-9-Dividieren-Funktion vom Master-Takt abgeleitet und ist die reduzierte Abtastrate, mit der die lokale PN-Sequenz 362 abgetastet und mit der empfangenen PN-Sequenz korreliert wird, wenn die Ausrichtung zwischen der empfangenen und der lokalen Sequenz hergestellt ist. In der bevorzugten Ausgestaltung ist der Beat-Clock (32/31) × der Chiprate, abgeleitet vom Master-Takt (VCO) 342 und der Durch-3l-Dividieren-Schaltung 344 (3).
Die Punkte, an denen der Impuls mit 1 × Chiprate und die Beat-Clock-Impulse gleichzeitig auftreten, bilden Grenzlinien 430 und 440. Diese Grenzlinien 430 und 440 definieren Frames der gezeigten LPN-Chipsequenzen. Eine Mid-Frame-Grenzlinie 450 tritt in der Mitte jedes Frame auf.
Korrelationsschaltungen arbeiten mit einer frühen und einer späten Version der lokalen und der empfangenen Sequenz. Die frühe und die späte Version von beiden können mit einer angezapften Verzögerungsleitung erzeugt werden, wie nachfolgend beschrieben wird. Die Chipsequenzen 406 und 408 sind frühe und späte Versionen der lokalen PN-Sequenz 365 (3), die um eine Hälfte eines Chips relativ zur Punktform vorgezogen oder verzögert werden.
Die frühen/späten empfangenen PN-Chipsequenzen sind jeweils als Sequenzen 410 und 412 dargestellt. Die empfangenen Sequenzen 410/412 sind in Bezug auf die lokalen Sequenzen in 4 verzögert dargestellt, wie nachfolgend ausführlicher beschrieben wird.
Wenn die lokalen und empfangenen Sequenzen perfekt ausgerichtet sind, dann erzeugt der LPN-Resampler eine „neu abgetastete" lokale Sequenz, die mit der empfangenen PN-Sequenz 410/412 identisch ist, aber mit der Beat-Clock-Rate 404 anstatt der ursprünglichen Taktrate 402 abgetastet. Die frühen/späten Versionen der neu abgetasteten lokalen Sequenz sind als Sequenzen 422/424 dargestellt. Die neu abgetasteten lokalen Sequenzen 422/424 werden dann dem Korrelator (320, 3) zugeführt und mit der Beat-Clock-Rate mit frühen/späten Versionen der empfangenen PN-Sequenz korreliert, um den Korrelationsgrad dazwischen festzustellen. Als Beispiel aus 4, das Anwenden des Beat-Clock 404 (F2) auf die frühen/späten Chippaare der empfangenen PN-Sequenzen 410/412 (E2) ergibt die folgenden Chippaare: (1,0), (2,1), (2,1), (3,2), (4,3), (5,4), (6,5), (7,6), (8,7), (0,8). Das Chippaar (2,1) würde zweimal gewählt, da der zweite Beat-Clock am Übergangspunkt auftritt, und in der bevorzugten Ausgestaltung wird das nächste auftretende Chippaar gewählt, wenn der Beat-Clock an einem Übergangspunkt auftritt.
Die lokalen und empfangenen Sequenzen sind jedoch möglicherweise nicht perfekt ausgerichtet. Dies ist der in 4 gezeigte Fall, wo die lokalen Sequenzen 406/408 3/10 einer Chipperiode in Bezug auf die empfangenen Sequenzen 410/412 fehlausgerichtet (vorgezogen) sind. Wenn die beiden Sequenzen fehlausgerichtet korreliert würden, dann wäre das resultierende Kreuzkorrelationsprodukt fehlerhaft. Der LPN-Resampler muss daher die oben erwähnten frühen/späten Chippaare der perfekt ausgerichteten lokalen Sequenzen 422 und 424 erzeugen, wenn diese mit der Beat-Clock-Rate 404 abgetastet wurden. Der LPN-Resampler tut dies, indem er anfänglich zusätzliche lokale PN-Sequenzen generiert. Der LPN-Resampler wählt dann selektiv Chips aus den generierten lokalen PN-Sequenzen aus, um die oben erwähnten frühen/späten Chippaare zu rekonstruieren, die den perfekt ausgerichteten frühen/späten lokalen PN-Sequenzen entsprechen.
In der bevorzugten Ausgestaltung generiert der LPN-Resampler zwei zusätzliche PN-Sequenzen, eine frühere PN-Sequenz 414 und eine spätere PN-Sequenz 420. Die frühere und die spätere PN-Sequenz 414 und 420 werden im Vergleich zu den frühen/späten Sequenzen 406 und 408 um einen Chip vorgezogen/verzögert. Die früheren, frühen, späten und späteren Versionen der lokalen PN-Sequenzen werden vorzugsweise mittels einer Verzögerungsleitung generiert, die an entsprechenden Punkten angezapft wird, um den oben erwähnten Chipoffset zu erzielen. Alternativ können zusätzliche PN-Sequenzen mit denselben oder anderen Chipoffsetperioden verwendet werden.
Nach dem Generieren der vier PN-Sequenzen wählt der LPN-Resampler selektiv zwischen den vier PN-Sequenzen 414, 406, 408 und 420 aus, um die oben erwähnten frühen/späten PN-Chippaare zu erzeugen, die der perfekt ausgerichteten frühen/späten lokalen PN-Sequenz entsprechen. Ein Multiplexer empfängt die früheren, frühen, späten und späteren PN-Sequenzen 414, 406, 408 und 420. Der Beat-Clock 404 aktiviert den Multiplexer mit der Beat-Clock-Rate. Ein Mux-Steuersignal 426, nachfolgend ausführlicher beschrieben, steuert die Auswahl von Chippaaren aus den vier PN-Sequenzen 414, 406, 408 und 420.
Während des ersten Beat-Clock nach der Frame-Grenze 430 wird das Chippaar (1,0) aus den frühen späten PN-Sequenzen 406/408 ausgewählt. Diese Wahl stimmt mit dem oben erwähnten frühen späten Chippaar der perfekt ausgerichteten lokalen PN-Sequenzen überein. Während der zweiten Beat-Clock-Periode wird das Chippaar (2,1) wieder aus den frühen und späten PN-Sequenzen 406/408 ausgewählt. Während der dritten Beat-Clock-Periode wird das Chippaar (2,1) aus den späten und späteren PN-Sequenzen 408/420 ausgewählt. Die Wahl ist korrekt, da die perfekt ausgerichtete lokale PN-Sequenz auch das redundante frühe/späte Chippaar (2,1) wie oben gezeigt erzeugt. Das Chippaar (3,2) wird während der vierten Beat-Clock-Periode aus den späten/späteren PN-Sequenzen 408/420 ausgewählt.
Während der Mid-Frame-Periode (der 5. Chipperiode in der beispielhaften Ausgestaltung von 4 und der 16. Chipperiode in der bevorzugten Ausgestaltung) treten zwei Beat-Clock-Impulse 404a und 404b auf. Während dieser Periode arbeitet das Mux-Steuersignal 426 mit 2 × Chiprate zum Ausgeben von zwei Chippaaren (4,3) und (5,4), die vom Beat-Clock abgetastet wurden. Die beiden Beat-Clock-Impulse 404a und 404b treten während der Mid-Frame-Periode aufgrund einer geringen Überabtastung des Beat-Clock auf. Um die oben aufgeführte perfekt ausgerichtete frühe/späte PN-Sequenz genau zu rekonstruieren, wird das Chippaar (4,3) als der erste Ausgang und das Chippaar (5,4) als der zweite Ausgang während dieser Periode gewählt. Der Chipauswahlprozess wird wie zuvor beschrieben fortgesetzt. Auf diese Weise werden die neu abgetasteten frühen späten lokalen PN-Sequenzen 422/424 mit Chippaaren konstruiert, die zu den Chippaaren der perfekt ausgerichteten frühen späten lokalen PN-Sequenzen wie oben beschrieben passen.
5 illustriert eine Ausgestaltung des LPN-Resamplers 364. Der LPN-Resampler 364 beinhaltet eine angezapfte Verzögerungsleitung 510 zum Übertragen der vier lokalen PN-Sequenzen 414, 406, 408 und 420, einen Multiplexer 530 zum Ausgeben der neu abgetasteten frühen/späten PN-Sequenzen 422 und 424 und einen Steuerschaltkomplex 550 zum steuerbaren Auswählen des geeigneten Chippaares aus den vier LPN-Sequenzen.
Drei Signale werden im LPN-Resampler 364 empfangen: die lokale PN-Sequenz 502, ein Fehlersignal 504 und ein dec/advB Signal 508. Die lokale PN-Sequenz 502 wird vom LPN-Generator 364 wie oben beschrieben erzeugt. Das Fehlersignal 504 und das dec/advB Signal 508 werden von der Delay Lock Loop (DLL) (1B) wie oben beschrieben erzeugt und definieren den Chip-Fehlausrichtungsbruchteil zwischen den empfangenen und lokalen Sequenzen, 3/10 einer Chipperiode in der beispielhaften Ausgestaltung von 4. In der bevorzugten Ausgestaltung ist das error/dec_thresh Signal 504 eine 4-Bit-Zahl, die die Größe des Fehlersignals 130 der DLL anzeigt (1B und 1F) und repräsentiert N/32 einer Chipperiode. Das dec/advB Signal 508 ist ein 1-Bit-Signal, das das Vorzeichen des Fehlersignals 130 der DLL repräsentiert (1B und 1F) und anzeigt, ob der Frame der empfangenen PN-Chipsequenz relativ zum Frame der lokalen PN-Sequenz 502 verzögert (–T) oder vorgezogen (+T) ist. Diese beiden Signale lassen es zu, dass die Korrelationsschaltung innerhalb von ±1/2 eines Chipperiodenbereiches wie in 1F beschrieben arbeitet. Mit Hilfe eines Addierers 505 wird das adv_thresh Signal 506 durch Kombinieren eines Wertes 15 mit dem error/dec_thresh Signal 504 erzeugt.
In der bevorzugten Ausgestaltung beinhaltet die angezapfte Verzögerungsleitung 510 drei seriell geschaltete Register 510a–c, die jeweils die lokale Sequenz mit einer 1-Chipperioden-Verzögerung verarbeiten, um die lokalen Sequenzen 414, 406, 408 und 420 (4) zu erzeugen. Der Ausgang jedes Registers 510a–c wird angezapft und mit dem Multiplexer 530 verbunden.
Der Multiplexer 530 besteht in der bevorzugten Ausgestaltung wie gezeigt aus fünf Multiplexern 530a–e mit zwei Eingängen. Die Multiplexer 530a–c empfangen jeweils zwei Versionen der lokalen Sequenz, eine Version im Vergleich zur anderen um eine Chipperiode verzögert. Ein erstes Mux-Steuersignal 550a wählt zwischen den Ausgängen jedes der drei Multiplexer 530a–c aus. Diese drei Ausgänge und ein zweites Mux-Steuersignal 550b werden in die Multiplexer 530d–e eingegeben. Die auf das zweite Mux-Signal 550b ansprechenden beiden Multiplexer 530d–e geben die korrekten frühen/späten lokalen Sequenzen 422 und 424 aus (4).
Der Resampler-Steuerschaltkomplex 550 dient zum steuerbaren Auswählen des richtigen Chippaares aus den vier lokalen Sequenzen. In der bevorzugten Ausgestaltung beinhaltet der Resampler-Steuerschaltkomplex 550 eine Ausrichtungsschaltung 551, Signalverzögerungsglieder 552a–b, Multiplexer 553a–c, Logikschaltungen 554a–b, einen Chipzähler 555 und Komparatoren 556a–b.
Die Ausrichtungsschaltung 551 erfasst, wenn die Impulse des 1 × Chiptakts und des Beat-Clock zusammenfallen und erzeugt als Reaktion darauf das oben beschriebene erste Grenzsignal 430 (4). Signalverzögerungsglieder 552a–b erzeugen die Mid- und End-of-Frame-Grenzimpulse 450 und 440. Die Mid- und End-of-Frame-Impulse 450 und 440 werden an einen ersten Multiplexer 553a angelegt. Das dec/advB Signal steuert den ersten Multiplexer 553a zum Ausgeben eines End-of-Frame-Grenzsignals 450, wenn das dec/advB Signal im H-Zustand ist, und eines Mid-Frame-Impulses, wenn das dec/advB Signal im L-Zustand ist.
In einen Chipzähler 555 wird ein Zählwert von N geladen, wobei 1/[2·(N + 1)] die maximale Auflösung ist, die zum richtigen Ausrichten der Chippaare zulässig ist. In der beispielhaften Ausgestaltung von 4 ist der Zählwert 4, wenn die lokalen und empfangenen PN-Sequenzen um 3/10 eines Chip fehlausgerichtet sind. In der bevorzugten Ausgestaltung ist der Zählwert 15.
Wenn dec/advB 508 logisch hoch ist, dann zählt der Chipzähler 555 von N auf null herunter, beginnend am Anfang eines Frame. Der Zählwert wird danach an den ersten und den zweiten Komparator 556a–b angelegt. Der erste Komparator 556a prüft, ob der Zählwert gleich oder kleiner als der dec_thresh Wert ist, und wenn ja, dann wird ein hohes Signal ausgegeben. Der zweite Komparator 556b prüft, ob der Zählwert größer ist als adv_thresh, und wenn ja, dann wird ein hohes Signal ausgegeben. Als Reaktion auf das dec/advB Signal 508 wählt ein dritter Multiplexer 553c aus dem ersten und dem zweiten Komparatorsignal aus. Der Ausgangsimpuls des Komparators, der Mid-Frame-Impuls und die dec/advB Signale werden zur Mux-Auswahllogikschaltung 554b gesendet, die zwei Mux-Steuersignale 550a und 550b ausgibt. Das Mux-Steuersignal 550a wird anhand des Zustands des dec/advB Signals 508 ermittelt. In der bevorzugten Ausgestaltung wählt, wenn dec/advB 508 hoch ist, das Mux-Signal 550a Chippaare aus den Sequenzen 406/408 oder 408/420 aus. Wenn dec/advB tief ist, dann werden Chippaare aus den Sequenzen 414/406 und 406/408 ausgewählt. Das Mux-Signal 550b ist das oben erwähnte Mux-Steuersignal 426 von 4 und hat eine Dauer von [X + 0,5] Chips, wobei X den Chip-Fehlausrichtungsbruchteil (dec_thresh Wert) repräsentiert, in der beispielhaften Ausgestaltung von 4 2,5 Chips.
Der oben beschriebene Prozess wird so lange fortgesetzt, bis der Chipzähler null erreicht. Wenn der Chipzähler 555 auf null zurückgezählt hat, dann lädt der Zähler 555 den Zählerwert und sperrt sich selbst, bis er die nächste Frame-Grenze empfängt, und zu diesem Zeitpunkt wiederholt er den Prozess, vorausgesetzt, dass dec/advB hoch bleibt.
Das Vorstehende ist zwar eine vollständige Beschreibung der bevorzugten Ausgestaltungen der Erfindung, aber es können verschiedene alternative Modifikationen und Äquivalente angewendet werden. So könnte beispielsweise die oben beschriebene Korrelationsschaltung leicht so modifiziert werden, dass sie in analogen Kommunikationssystemen arbeitet. Die früheren, frühen, späten und späteren Versionen des empfangenen Signals in der analogen Domäne können mit Phasenverzögerungsgliedern anstatt den gezeigten Signalverzögerungsgliedern realisiert werden. Es ist offensichtlich, dass die vorliegende Erfindung ebenso anwendbar ist, indem entsprechende Modifikationen an den oben beschriebenen Ausgestaltungen vorgenommen werden. Die obige Beschreibung ist daher nicht als den Umfang der Erfindung begrenzend anzusehen, der durch die beiliegenden Ansprüche definiert wird.

Claims

Verfahren zum Korrelieren eines empfangenen Signals mit einem lokal generierten Signal mit einer ersten Taktrate während eines Signalerfassungsmodus und einer zweiten Taktrate während eines Locked-Signal-Modus, wobei das Verfahren die folgenden Schritte umfasst: Arbeiten in dem genannten Signalerfassungsmodus, umfassend die folgenden Schritte: Bereitstellen des genannten ersten empfangenen Signals; Erzeugen des genannten ersten lokalen Signals (210) mit der genannten ersten Taktrate; Korrelieren des genannten ersten empfangenen Signals mit dem genannten ersten lokalen Signal mit der genannten ersten Taktrate (215), um ein erstes Kreuzkorrelationsprodukt zu erzeugen, wobei das genannte erste Kreuzkorrelationsprodukt anzeigt, dass das genannte erste empfangene Signal und das genannte erste lokale Signal innerhalb eines vordefinierten Bereiches synchron sind; und danach Arbeiten in dem genannten Locked-Signal-Modus, umfassend die folgenden Schritte: Bereitstellen eines zweiten empfangenen Signals; Erzeugen eines zweiten lokalen Signals (225) mit einer zweiten Taktrate; und Korrelieren des genannten zweiten empfangenen Signals mit dem genannten zweiten lokalen Signal mit der genannten zweiten Taktrate (230), um ein zweites Kreuzkorrelationsprodukt zu erzeugen.
Verfahren nach Anspruch 1, bei dem das genannte lokale und das empfangene Signal digitale PN-Sequenzen umfassen, die jeweils eine Mehrzahl von Chips umfassen.
Verfahren nach Anspruch 2, wobei der genannte Schritt des Erzeugens des genannten zweiten lokalen Signals den folgenden Schritt umfasst: Neuabtasten der genannten zweiten lokalen PN-Sequenz mit der genannten zweiten Taktrate, wobei der genannte Schritt des Neuabtastens die folgenden Schritte umfasst: Bereitstellen einer frühen Version der genannten zweiten lokalen PN-Sequenz; Bereitstellen einer früheren Version der genannten zweiten lokalen PN-Sequenz; Bereitstellen einer späten Version der genannten zweiten lokalen PN-Sequenz; Bereitstellen einer späteren Version der genannten zweiten lokalen PN-Sequenz; Auswählen einer Mehrzahl von Chips aus der genannten frühen, der genannten früheren, der genannten späten und der genannten späteren Versionen der genannten zweiten lokalen PN-Sequenz mit der genannten zweiten Taktrate, wobei das Timing des genannten gewählten Paares mit dem Timing der genannten zweiten empfangenen PN-Sequenz korreliert, die mit der genannten zweiten Taktrate abgetastet wird.
Verfahren nach Anspruch 3, wobei die genannten Schritte des Bereitstellens der genannten ersten Taktrate den Schritt das Bereitstellens einer Taktrate von M Abtastungen pro Chip umfasst und der genannte Schritt des Bereitstellens der genannten zweiten Taktrate den Schritt des Bereitstellens einer Taktrate von (N + 1)/N Abtastungen pro Chip umfasst.
Verfahren nach Anspruch 4, wobei das genannte M gleich 4 und das genannte N gleich 31 ist.
Korrelationsschaltung zum Korrelieren eines empfangenen Signals mit einem lokalen Signal mit veränderlichen Taktraten, wobei die Korrelatorschaltung Folgendes umfasst: eine Taktquelle (340) zum Bereistellen einer ersten Taktrate und einer zweiten Taktrate; eine lokale PN-Quelle (360) zum Erzeugen des genannten lokalen Signals mit der genannten zweiten Taktrate, umfassend: einen lokalen PN-Generator (361) zum Liefern des genannten lokalen Signals mit der genannten ersten Taktrate; und einen Resampler (364) mit einem ersten Eingang, der so geschaltet ist, dass er das genannte lokale Signal empfangt, und einem zweiten Eingang, der so geschaltet ist, dass er mit der genannten zweiten Taktrate empfangt, wobei der genannte Resampler das genannte lokale Signal mit der genannten zweiten Taktrate bereitstellt; einen Korrelator (320) mit einem ersten Eingang, der so geschaltet ist, dass er das genannte empfangene Signal empfangt, einem zweiten Eingang, der so geschaltet ist, dass er das genannte lokale, mit der genannten zweiten Taktrate bereitgestellte Signal empfangt, und einem dritten Eingang, der so geschaltet ist, dass er mit der genannten zweiten Taktrate empfangt, wobei der genannte Korrelator (320) die Aufgabe hat, ein korreliertes Ergebnis des genannten empfangenen Signals und des genannten lokalen Signals mit der genannten zweiten Taktrate zu erzeugen.
Korrelationsschaltung nach Anspruch 6 mit der Aufgabe, die genannten lokalen und empfangenen Signale zu empfangen, die digitale PN-Sequenzen umfassen, wobei jede der genannten PN-Sequenzen eine Mehrzahl von Chips umfasst.
Korrelationsschaltung nach Anspruch 7, wobei die genannte lokale PN-Quelle ferner Folgendes umfasst: ein N-Perioden-Signalverzögerungsglied (366) mit einem ersten Eingang, der so geschaltet ist, dass er die mit der genannten ersten Taktrate erzeugte lokale PN-Sequenz empfangt, wobei das genannte N-Perioden-Signalverzögerungsglied die genannte lokale PN-Sequenz mit der genannten ersten Taktrate um N Abtastperioden verzögert ausgibt; und einen ersten Schalter (368) mit einem ersten Eingang, der mit dem genannten Signalverzögerungsglied gekoppelt ist, einem zweiten Eingang, der mit dem genannten Resampler (364) gekoppelt ist, einem dritten Eingang zum Empfangen eines Steuersignals, und einem Ausgang, der mit dem genannten zweiten Eingang des genannten Korrelators gekoppelt ist.
Korrelationsschaltung nach Anspruch 7, wobei der genannte Resampler Folgendes umfasst: eine Verzögerungsgliedleitung (510) mit einem Eingang, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, und einer Mehrzahl von Ausgängen zum Bereitstellen einer Mehrzahl von verzögerten Versionen der genannten lokalen PN-Sequenz; eine Multiplexierschaltung (530) mit einer Mehrzahl von Signaleingängen, die mit der genannten Verzögerungsgliedleitung gekoppelt sind, um die genannte Mehrzahl der genannten verzögerten Versionen der genannten lokalen PN-Sequenz zu empfangen, wenigstens einem Steuereingang zum Empfangen von Mux-Steuersignalen, und einer Mehrzahl von Signalausgängen zum Ausgeben einer Mehrzahl von Chips von den genannten empfangenen und verzögerten Versionen der genannten lokalen PN-Sequenz, wobei die genannten ausgebenen Chips Chips einer lokalen PN-Sequenz entsprechen, die mit der genannten empfangenen PN-Sequenz synchron ist; und eine Steuerschaltung (550), die mit dem genannten Multiplexer gekoppelt ist, um das genannte Mux-Steuersignal an den genannten Multiplexer anzulegen.
Korrelationsschaltung nach Anspruch 9, wobei die genannte Verzögerungsgliedleitung (510) Folgendes umfasst: ein erstes Register (510a) mit einem Eingang, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, und einem ersten verzögerten Ausgang, wobei mit dem genannten ersten Register eine vordefinierte Verzögerung assoziiert ist; ein zweites Register (510b) mit einem Eingang, der mit dem genannten Ausgang des genannten ersten Registers und einem zweiten verzögerten Ausgang gekoppelt ist, wobei mit dem genannten zweiten Register eine vordefinierte Verzögerung assoziiert ist; und ein drittes Register (510c) mit einem Eingang, der mit dem genannten Ausgang des genannten zweiten Registers und einem dritten verzögerten Ausgang gekoppelt ist, wobei mit dem genannten zweiten Register eine vordefinierte Verzögerung assoziiert ist.
Korrelationsschaltung nach Anspruch 10, wobei der genannte Multiplexer Folgendes umfasst: eine erste Mux-Bank, die Folgendes umfasst: einen ersten Multiplexer (530a) mit einem ersten Eingang, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, einem zweiten Eingang, der mit dem genannten ersten verzögerten Ausgang gekoppelt ist, einem ersten Mux-Steuereingang und einem ersten Mux-Ausgang; einen zweiten Multiplexer (530b) mit einem ersten Eingang, der mit dem genannten ersten verzögerten Ausgang gekoppelt ist, einem zweiten Eingang, der mit dem genannten zweiten verzögerten Ausgang gekoppelt ist, einem zweiten Mux-Steuereingang und einem zweiten Mux-Ausgang; einen dritten Multiplexer (530c) mit einem ersten Eingang, der mit dem genannten zweiten verzögerten Ausgang gekoppelt ist, einem zweiten Eingang, der mit dem genannten dritten verzögerten Ausgang gekoppelt ist, einem dritten Mux-Steuereingang (550a) und einem dritten Mux-Ausgang; und eine zweite Mux-Bank, die Folgendes umfasst: einen vierten Multiplexer (530d) mit einem Eingang, der mit dem genannten ersten Mux-Ausgang gekoppelt ist, einem zweiten Eingang, der mit dem genannten zweiten Mux-Ausgang gekoppelt ist, einem vierten Mux-Steuereingang und einem ersten Chip-Ausgang (P3); einen fünften Multiplexer mit einem Eingang, der mit dem genannten zweiten Mux-Ausgang gekoppelt ist, einem zweiten Eingang, der mit dem genannten dritten Mux-Ausgang gekoppelt ist, einem fünften Mux-Steuereingang und einem zweiten Chip-Ausgang.
Korrelationsschaltung nach Anspruch 11, wobei die genannte Steuerschaltung Folgendes umfasst: einen Synchronisierschaltkomplex, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, wobei der genannte Synchronisierschaltkomplex die Größe der Chipfehlsynchronisation zwischen der genannten empfangenen PN-Sequenz und der genannten lokalen PN-Sequenz erfasst und als Reaktion einen Zählwert erzeugt; einen Chipzähler, der so geschaltet ist, dass er den genannten Zählwert empfängt, wobei der genannte Chipzähler ein Steuersignal als Reaktion auf den genannten Zählwert bereitstellt; und einen Logikschaltkomplex, der so geschaltet ist, dass er das genannte Steuersignal empfängt und als Reaktion ein erstes Mux-Signal, das mit dem genannten ersten, dem genannten zweiten und dem genannten dritten Mux-Steuereingang gekoppelt ist, und ein zweites Mux-Steuersignal erzeugt, das mit dem genannten vierten und dem genannten fünften Mux-Steuereingang gekoppelt ist.
CDMA-Empfänger zum Verarbeiten von CDMA-Daten und mit einer Korrelationsschaltung nach Anspruch 6 und zum Korrelieren einer empfangenen CDMA-PN-Sequenz mit einer lokalen PN-Sequenz.
CDMA-Empfänger nach Anspruch 13, wobei das genannte Neuabtastmittel Folgendes umfasst: ein Sequenzverzögerungsmittel (510) mit einem Eingang, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, und einer Mehrzahl von Ausgängen zum Bereitstellen einer Mehrzahl von verzögerten Versionen der genannten lokalen PN-Sequenz; ein Multiplexiermittel (530) mit einer Mehrzahl von Signaleingängen, die mit der genannten Verzögerungsgliedleitung gekoppelt sind, um die genannte Mehrzahl der genannten verzögerten Versionen der genannten lokalen PN-Sequenz zu empfangen, wenigstens einem Steuereingang zum Empfangen von Mux-Steuersignalen, und einer Mehrzahl von Steuerausgängen zum Ausgeben einer Mehrzahl von Chips von den genannten empfangenen und verzögerten Versionen der genannten lokalen PN-Sequenz, und eine Steuerschaltung (550), die mit dem genannten Multiplexiermittel gekoppelt ist, um das genannte Mux-Steuersignal an das genannte Multiplexiermittel anzulegen.
CDMA-Empfänger nach Anspruch 14, wobei das genannte Sequenzverzögerungsmittel Folgendes umfasst: ein erstes Verzögerungsmittel (510a) mit einem Eingang, der so geschaltet ist, dass er die genannte lokale PN-Sequenz empfängt, und einem ersten verzögerten Ausgang, wobei mit dem genannten ersten Register eine vordefinierte Verzögerung assoziiert ist; ein zweites Verzögerungsmittel (510b) mit einem Eingang, der mit dem genannten Ausgang des genannten ersten Verzögerungsmittels und einem zweiten verzögerten Ausgang gekoppelt ist; und ein drittes Verzögerungsmittel (510c) mit einem Eingang, der mit dem genannten Ausgang des genannten zweiten Verzögerungsmittels gekoppelt ist, und einem dritten verzögerten Ausgang.
CDMA-Empfänger nach Anspruch 15, wobei das genannte Steuermittel Folgendes umfasst: Sequenzsynchronisiermittel (551) zum Erfassen der Größe der Chipfehlsynchronisation zwischen der genannten empfangenen PN-Sequenz und der genannten lokalen PN-Sequenz; ein Zählmittel (555), das mit dem genannten Sequenzsynchronisiermittel gekoppelt ist, um ein Steuersignal als Reaktion auf die genannte erfasste Fehlsynchronisation bereitzustellen; und einen Logikschaltkomplex (554a–b), der mit dem genannten Zählmittel und dem genannten Multiplexiermittel gekoppelt ist, um als Reaktion auf das genannte Steuersignal ein Mux-Steuersignal an das genannte Multiplexiermittel zum Wählen der genannten ausgegebenen Chips zu erzeugen.