DE69732540T2

DE69732540T2 - Digitales Modulationsverfahren und Schaltung, digitales Demodulationsverfahren und Schaltung

Info

Publication number: DE69732540T2
Application number: DE69732540T
Authority: DE
Inventors: Akiomi Kasukabe-shi KUNISA; Nobuo Nagoya-shi ITOH; Seiichiro Gifu-shi TAKAHASHI
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-10-13
Filing date: 1997-10-09
Publication date: 2006-03-30
Anticipated expiration: 2017-10-10
Also published as: US6654425B1; EP1087532B1; EP0932258B1; KR20000049103A; DE69711410T2; JP3091497B2; DE69711410D1; WO1998017005A1; EP1087532A1; CN1240065A; KR100354632B1; EP0932258A1; CN1157852C; AU4472097A; DE69732540D1; EP0932258A4

Description

Die vorliegende Erfindung bezieht sich auf eine digitale Modulationsschaltung, ein digitales Modulationsverfahren, eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren. Insbesondere bezieht sich die vorliegende Erfindung auf eine digitale Modulationsschaltung und ein digitales Modulationsverfahren zum Modulieren einer unbekannten Datensequenz auf eine aufzeichnende Signalformsequenz oder auf eine Kanalsequenz, die auf ein Aufzeichnungsmedium aufzuzeichnen ist, und auf eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren, um die Signalformsequenz zu einer Datensequenz zu demodulieren.
Eine binäre Datensequenz wird auf eine geeignete aufzeichnende Signalformsequenz moduliert und auf einem Aufzeichnungsmedium aufgezeichnet. Zum Beispiel wird eine binäre Datensequenz einer RLL-Kodierung und weiter einer NRZI-Modulation unterworfen, um auf dem Aufzeichnungsmedium aufgezeichnet zu werden. Dies erhöht die Aufzeichnungsdichte. Die binäre Datensequenz kann manchmal unmittelbar einer NRZ-Modulation oder einer NRZI-Modulation unterworfen werden, um auf dem Aufzeichnungsmedium aufgezeichnet zu werden.
Bei der RLL-Kodierung werden jeweils m-Bit-Datenworte nacheinander von einer Eingangsdatensequenz ausgeschnitten und jedes Datenwort wird auf ein Codewort von jeweils n-Bit übersetzt. Diese Übersetzung hat eine Bedingung für das Vergrößern eines Minimalwertes Tmin und das Verkleinern eines Maximalwertes Tmax eines Zeitintervalles zwischen benachbarten Übergängen des NRZI-modulierten Aufzeichnungssignals. Insbesondere ist da die Bedingung, daß bei der RLL-codierten Codesequenz die Anzahl der "0"-Bits, die sich zwischen einem "1"-Bit und einem anderen "1"-Bit befinden, mindestens d sein muß und höchstens k sein darf. Der RLL-Code, der übersetzt wird, um die Bedingung zu erfüllen, wird als (d, k; m, n) RLL-Code bezeichnet.
Bei der NRZI-Modulation wird ein RLL-Code so moduliert, daß ein "1"-Bit invertiert und ein "0"-Bit nicht invertiert wird. Dementsprechend wird ein Bitinversionsintervall bei dem nach der NRZI-Modulation aufzuzeichnenden Signal breiter als das Inversionsintervall bei dem RLL-Code vor der NRZI-Modulation. Im Vergleich damit, daß der RLL-Code vor der NRZI-Modulation auf ein Aufzeichnungsmedium aufgezeichnet und wiederhergestellt wird, kann daher die Signalformverzerrung in dem wiederhergestellten Signal verringert werden, wenn das Aufzeichnungssignal nach der NRZI-Modulation auf dem Aufzeichnungsmedium aufgezeichnet und wiederhergestellt wird, und demzufolge kann der Fehler beim Lesen verringert werden. Wenn beim Aufzeichnen ein Fehler von ungefähr denselben Ausmaßen hingenommen werden kann, kann eine höherer Aufzeichnungsdichte erreicht werden, wenn das Aufzeichnungssignal nach der NRZI-Modulation auf dem Aufzeichnungsmedium aufgezeichnet wird, als wenn das Aufzeichnungssignal vor der NRZI-Modulation sich auf dem Aufzeichnungsmedium befindet.
Die gewünschten Eigenschaften der Aufzeichnungssignalformsequenz sind wie folgt.
(1) Minimalwert Tmin des Zeitintervalles zwischen angrenzenden Übergängen des Aufzeichnungssignals
Tmin wird als ein Produkt von "d + 1" und der Dauer der Kanalbits, d.h. einer Erkennungsfensterbreite Tw, berechnet. Wenn die Aufzeichnungsdichte erhöht wird, wird das Inversionsintervall der aufzuzeichnenden Daten kleiner, so daß die wiederhergestellten Signale aufgrund von Intersymbolstörung gegenüber Verzerrung anfälliger sind. Demzufolge ist ein Fehler beim Lesen wahrscheinlicher. Um Signalformverzerrungen beim Lesen von einem Aufzeichnungsmedium mit hoher Aufzeichnungsdichte zu vermeiden und um Fehler beim Aufzeichnen zu vermeiden, ist ein größeres Tmin wünschenswert.
(2) Maximalwert Tmax des Zeitintervalles zwischen angrenzenden Übergängen des Aufzeichnungssignals
Tmax wird als ein Produkt von "k + 1" und der Erkennungsfensterbreite Tw berechnet. Ein Wiederherstellungspuls kann nicht erhalten werden, sofern nicht die Polarität invertiert wird. Daher kann ein Takt nicht unmittelbar von dem Wiederherstellungspuls erzeugt werden, was zu Takten niedriger Genauigkeit führt. Wenn das Intervall der Polaritätsinversion länger wird, dann wird es viel Schwankungen in den Gleichstrombauteilen geben, und demzufolge ist ein kleineres Tmax wünschenswert.
(3) Gleichstromanteil oder Niederfrequenzanteil
Ein Aufzeichnungsgerät und ein Wiederherstellungsgerät haben eine Wechselstromkopplungsvorrichtung. Wenn das Aufzeichnungssignal einen Gleichstromanteil hat, wird demzufolge die Signalform des Aufzeichnungssignals in der Gleichstromkopplungsvorrichtung verzerrt, was nicht wünschenswert ist. Weiterhin ist es nicht möglich, bei Wiederherstellung den Gleichstromanteil wiederzugewinnen, der beim Aufzeichnen verlorenging. Daher sind weniger Gleichstromanteile und weniger Niederfrequenzanteile erwünscht.
Für die Beurteilung des Gleichstromanteils und des Niederfrequenzanteils beim Aufzeichnungssignal wird DSV(Digitaler Summenwert) verwendet. DSV stellt einen aufsummierten Wert dar, der von dem Startpunkt der Signalformsequenz des Aufzeichnungssignals berechnet wird, wobei der Wert von Bit "1" als "+1" und der Wert von Bit "0" als "–1" betrachtet wird. Wenn der Absolutwert von DSV klein ist, bedeutet dies, daß der Gleichstromanteil oder der Niederfrequenzanteil klein ist. Für die Beurteilung des Gleichstromanteils und des Niederfrequenzanteils jedes Codes wird CDS (Codewort-Digitalsumme) gebraucht. CDS stellt DSV in jedem Codewort dar, und eine kleinere CDS stellt einen kleineren Gleichstromanteil oder Niederfrequenzanteil des entsprechenden Codeworts dar.
(4) Erkennungsfensterbreite Tw
Die Erkennungsfensterbreite Tw ist durch (m/n)/T gegeben, welche eine Zeit darstellt, die zur Erkennung eines Wiederherstellungsbits benutzt werden kann, d.h. die Auflösung. Die Erkennungsfensterbreite Tw stellt ferner den Spielraum des Fensters gegenüber Phasenschwankungen des wiederhergestellten Signals dar, die durch Signalform- oder Intersymbolstörungen oder Rauschen verursacht werden, und ein größerer Wert ist wünschenswert.
(5) Beschränkungslänge Lc.
Um Tmin, Tmax und DSV zu verbessern, wird manchmal das Codieren unter Bezug auf vorhergehende und nachfolgende Codewörter durchgeführt. Die Länge der vorhergehenden oder nachfolgenden Codewörter, auf die sich zu dieser Zeit bezogen wird, wird Beschränkungslänge Lc genannt. Mit größer werdenden Lc wird die Fehlerausbreitung größer und die Schaltungsgestaltung komplizierter. Daher ist ein kleineres Lc erwünscht.
Die Japanische Offenlegungsschrift Nr. 52-128024 offenbart eine Technik, um in dem Aufzeichnungssignal nach der NRZI-Modulation Tmin größer und Tmax kleiner zu machen. Durch RLL-Codieren, bei dem Datenwörter von jeweils 2 Bit nacheinander von einer Eingangsdatensequenz ausgeschnitten und in Codewörter von jeweils 3 Bit übersetzt werden, werden nach dieser offengelegten Anmeldung (1, 7; 2, 3)-RLL-Codes hergestellt. Die Codesequenzen dieses so hergestellten RLL-Codes werden einer NRZI-Modulation unterworfen. Wenn die Bedingung von d = 1 nicht erfüllt werden kann, werden (1, 7; 4, 6)-RLL-Codes hergestellt.
Die Japanische Patentschrift Nr. 1-27510 offenbart eine Technik des Codierens (RLL-Codieren) zum Verringern des Gleichstromanteils des Aufzeichnungssignals nach der NRZI-Modulation, bei der das Codieren so durchgeführt wird, daß Tmin des Aufzeichnungssignals nach der NRZI-Modulation verringert wird. Nach dieser veröffentlichten Anmeldung werden Blöcke von jeweils n Bits nacheinander von einer Codesequenz nach dem Codieren ausgeschnitten, und zwischen angrenzenden Blöcken werden Redundanzbits eingeführt, die jeweils aus einer Anzahl von Bits bestehen. Die Codesequenz mit den eingefügten Redundanzbits wird an einer NRZI-Modulationsschaltung zugeführt. Hier werden Redundanzbits abhängig davon eingeführt, ob Codeinversion zwischen den Blöcken, in welche die Redundanzbits einzufügen sind, notwendig ist, und abhängig von dem Status des letzten Teils des unmittelbar vorhergehenden Blockes. Im Besonderen werden die Redundanzbits so ausgewählt, daß der Gleichstromanteil des NRZI-modulierten Aufzeichnungssignals verringert und nicht Tmin verringert wird.
Weiterhin offenbart die japanische Patentschrift Nr. 5-34747 ein Codierungsschema, bei dem Übersetzungsregeln, d.h. eine Nachschlagetabelle für das Übersetzen einer Datensequenz in RLL-Codes in Übereinstimmung mit der Anordnung der Datensequenz abgestimmt wird, wobei ein Tmin von 1,5 T, ein Tmax von 4,5 T und ein Lc von 5 T erreicht werden kann.
Die Japanische Patentschrift Nr. 4-77991 offenbart eine Technik zum Verringern des Gleichstromanteils des Aufzeichnungssignals nach der NRZI-Modulation und zum Vergrößern von Tmin. Nach dieser veröffentlichten Anmeldung werden Datenworte von jeweils 8 Bit nacheinander von einer Eingangsdatensequenz ausgeschnitten, und jedes Datenwort wird n ein Codewort von jeweils 14 Bit übersetzt. Die Übersetzung wird so durchgeführt, daß in der übersetzten Codesequenz die Anzahl der "0" Bits mindestens 1 und höchstens 8 zwischen einem "1"-Bit und einem anderen "1"-Bit ist. Dort sind zwei Tabellen vorbereitet zum Übersetzen eines 8-Bit-Datenwortes in ein 14-Bit-Codewort, und abhängig von dem DSV am Ende des Codewortes, das unmittelbar vorher übersetzt wurde, wird ein Codewort aus einer der Tabellen ausgewählt. Insbesondere wird die Auswahl gemacht, um den Gleichstromanteil des Aufzeichnungssignals nach der NRZI-Modulation zu verringern.
Weiterhin beschreibt die Patentoffenlegungsschrift Nr. 6-311042 eine Technik für das hinreichende Verringern des Gleichstromanteils des Aufzeichnungssignals nach der NRZI-Modulation und zum Verbessern der Aufzeichnungsdichte DR (Dichteverhältnis) durch Vergrößern von Tmin. Nach dieser offengelegten Anmeldung werden Datenworte von jeweils 8 Bit nacheinander aus einer Eingangsdatensequenz ausgeschnitten, und jedes Datenwort wird in ein Codewort von jeweils 17 Bit übersetzt. Die Übersetzung wird so durchgeführt, daß bei der übersetzten Codesequenz die Anzahl der "0"-Bits, die sich zwischen einem "1"-Bit und einem anderen "1"-Bit befinden, mindestens 2 und höchstens 9 ist.
Das vorerwähnte 17-Bit-Codewort wird durch Hinzufügen von 2 Bit Redundanzbits an einen Code von 15 Bit, der dem 8-Bit-Datenwort entspricht, erhalten. Nach der vorher erwähnten Japanischen Patentoffenlegung Nr. 6-311042 werden zwei Tabellen, die die Über einstimmung zwischen den jeweils 8-Bit-Datenworten und den jeweils 15-Bit-Codes bestimmen, vorbereitet und drei verschiedene Arten von jeweils 2 Bit Redundanzbits werden vorbereitet. Bei einem 17-Bit-Codewort, das aufgrund des DSV am Ende der Daten ausgewählt wird, die unmittelbar davor von 6 verschiedenen Codewörtern übersetzt wurden, die durch die Kombination dieser zwei Tabellen und der drei verschiedenen Arten von Redundanzbits erhalten wurden, wird das 8-Bit-Codewort ersetzt. Insbesondere wird das 8-Bit-Datenwort von einem 17-Bit-Codewort ersetzt, was ausgewählt wurde, um den Gleichstromanteil des Aufzeichnungssignals nach der NRZI-Modulation zu verringern.
Bei den in den vorher erwähnten Anmeldungen offenbarten Techniken wird z.B., um den Gleichstromanteil oder den Niederfrequenzanteil des Aufzeichnungssignals zu unterdrücken, eine Technik des Hinzufügens von Redundanzbits oder des Vorbereitens einer Mehrzahl von Übersetzungstabellen, um eine optimale Übersetzungstabelle in Übereinstimmung mit dem Eingangsdatenwort auszuwählen, verwandt. Dementsprechend wird die oben beschriebene Bedingung für "d" oder "k" weniger streng, was die Unannehmlichkeit ergibt, daß Tmin kleiner oder Tmax größer wird. So wie die Anzahl der Bits des Codewortes ansteigt, wird Tw kleiner, was das Problem bewirkt, daß die Minimalauflösung niedriger wird.
EP-0593173-A2 offenbart das Modulieren durch verschachteltes NRZI, indem ein Bit für jede n Bits der Eingangsdatenserie eingefügt wird, wobei die Frequenzcharakteristiken, die durch die Polarität ("0" oder "1") des einzufügenden Bits variieren, verglichen werden und die Bitreihe, die der erwünschten Fσequenzcharakteristik näher ist, als die Ausgangsserie ausgewählt wird, so daß das Aufzeichnen durch Steuerung der Frequenzcharakteristiken des digitalen Signals bewirkt wird.
EP-0415853-A2 zeigt eine herkömmliche NRZI-Modulation mit mehreren exklusiven ODER-Schaltungen.
Daher ist es eine Hauptaufgabe der vorliegenden Erfindung, eine digitale Modulationsschaltung, ein digitales Modulationsverfahren, eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren zur Verfügung zu stellen, die ausreichende Unterdrückung des Gleichstromanteils und des Niederfrequenzanteils des Aufzeichnungssignals erlauben.
Eine andere Aufgabe der vorliegenden Erfindung ist es, eine digitale Modulationsschaltung, ein digitales Modulationsverfahren, eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren zur Verfügung zu stellen, die eine ausreichende Unterdrückung des Gleichstromanteils und des Niederfrequenzanteils des Aufzeichnungssignales erlauben, während sie einer Verringerung von Tmin oder einer Vergrößerung von Tmax vorbeugen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine digitale Modulationsschaltung, ein digitales Modulationsverfahren, eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren zur Verfügung zu stellen, das durch Vergrößern von Tw eine Verbesserung der Auflösung erlaubt, während es den Gleichstromanteil und den Niederfrequenzanteil ihres Aufzeichnungssignals hinreichend unterdrückt.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine digitale Modulationsschaltung, ein digitales Modulationsverfahren, eine digitale Demodulationsschaltung und ein digitales Demodulationsverfahren zur Verfügung zu stellen, die eine Verringerung des Fehlers bei der Wiederherstellung und eine Verringerung der Fehlerausbreitung bei der Wiederherstellung erlauben.
Diese Aufgaben werden durch eine digitale Modulationsschaltung nach Anspruch 1 bzw. durch ein digitales Modulationsverfahren nach Anspruch 5 erreicht; die übrigen Ansprüche beziehen sich auf Weiterentwicklungen der Erfindung.
1A und 1B sind Abbildungen, die das Konzept der vorliegenden Erfindung darstellen.
2A und 2B sind Abbildungen, die Übersetzung und Rückübersetzung durch die in 1A und 1B gezeigten Schaltungsoperationen darstellen.
3 zeigt ein Beispiel einer Datenübersetzung und Rückübersetzung unter Gebrauch einer Übersetzungstabelle.
4A und 4B sind schematische Blockdiagramme eines Ausführungsbeispiels der vorliegenden Erfindung.
5A bis 5D stellen ein Beispiel dar, bei welchen Anfangsdaten an ein Eingangsblock durch Faltungsvorgang (convolution) verteilt werden.
6 ist ein Blockdiagramm eines Modulators in Übereinstimmung mit einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
7 ist ein Blockdiagramm, das ein anderes besonderes Beispiel des Modulators zeigt.
8 ist ein Blockdiagramm eines Demodulators in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung.
9 ist ein Blockdiagramm, das ein anderes bestimmtes Beispiel des Modulators zeigt.
10 ist ein Blockdiagramm, das noch ein weiteres Beispiel des Modulators zeigt. 11 zeigt ein anderes bestimmtes Beispiel des Demodulators.
12 ist ein Graph, der die Wirkung der Unterdrückung des Gleichstromanteils darstellt, wenn die Anfangsdaten Tj mit Bitnummern t von 1, 2, 4 und 8 für den Faltungsvorgang, wie in 5A bis 5D gezeigt, verteilt werden, um in den Eingangsblock von 80 Bytes hinzugefügt zu werden, und eine (2, 7; 1, 2)-RLL-Modulation durchgeführt wird.
13 ist ein Graph, der die Wirkung der Unterdrückung des Gleichstromanteils darstellt, wenn eine (1, 7; 2, 3)-RLL-Modulation durchgeführt wird.
14 ist ein Graph, der die Wirkung des Unterdrückens des Gleichstromanteils darstellt, wenn die Anfangsdaten Tj mit den Bitnummern t von 1, 2, 4 und 8 Bits für den Faltungsvorgang, wie in 5A bis 5D gezeigt, verteilt und an den Eingangsblock von 40 Bytes hinzugefügt werden, und eine (1, 7; 2, 3)-RLL-Modulation durchgeführt wird.
15 ist ein Graph, der die Wirkung der Unterdrückung des Gleichstromanteils darstellt, wenn die Anfangsdaten Tj der Bitnummern T von 1, 2, 4 und 8 Bits für den Faltungsvorgang wie in 5A bis 5D gezeigt, verteilt und an den Eingangsblock von 80 Bytes hinzugefügt werden, und eine RLL-Modulation nicht durchgeführt wird.
16 ist ein Graph, der die Wirkung des Unterdrückens des Gleichstromanteiles darstellt, wenn die Anfangsdaten Tj mit den Bitnummern t von 1, 2, 4 und 8 Bits für den Faltungsvorgang, wie in 5A bis 5D gezeigt, verteilt und an den Eingangsblock von 160 Bytes hinzugefügt werden, und eine (2, 9; 8, 15)-RLL-Modulation durchgeführt wird.
17 ist ein Graph, der die Wirkung des Unterdrückens des Gleichstromanteiles darstellt, wenn eine (1, 7; 2, 3)-RLL-Modulation auf ähnliche Weise durchgeführt wird.
18 ist ein Graph, der die Wirkung des Unterdrückens des Gleichstromanteiles darstellt, wenn die Anfangsdaten Tj mit den Bitnummern t von 1, 2, 4 und 8 Bits für den Faltungsvorgang an den Eingangsblock von 40 Bytes hinzugefügt werden und eine RLL-Modulation nicht durchgeführt wird.
19 ist ein Graph, der die Wirkung des Unterdrückens des Gleichstromanteiles darstellt, wenn die Anfangsdaten Tj mit den Bitnummern t von 1, 2, 4 und 8 Bits für den Faltungsvorgang an den Eingangsblock von 160 Byte hinzugefügt werden und eine RLL-Modulation nicht durchgeführt wird.
20 ist ein Graph, der die Wirkung des Unterdrückens des Hochfrequenzanteiles darstellt, wenn die Anfangsdaten Tj mit den Bitnummern t von 8 Bits für den Faltungsvorgang an einen Eingangsblock von 80 Bytes hinzugefügt werden und eine (2, 7; 1, 2)-RLL-Modulation durchgeführt wird und wenn eine (1, 7; 2, 3)-RLL-Modulation durchgeführt wird, wobei die Abszisse durch eine Datenbitfrequenz fb normalisiert ist.
1A und 1B sind Abbildungen, die das Konzept der vorliegenden Erfindung darstellen.
Nach der vorliegenden Erfindung wird eine Vorübersetzungsdatensequenz A, auf welche Anfangsübersetzungsdaten durch j verschiedene Arten von dem in 1A gezeigten Anfangsdaten-Multiplexer gemultiplext sind, auf einen in 1B gezeigten Datensequenzübersetzer angewandt, wo ein Faltungsvorgang stattfindet, um eine in 1A gezeigte übersetzte Datensequenz B herzustellen, und eine gewünschte Aufzeichnungssignalformsequenz wird durch einen digitalen Codierer 3 hergestellt. Hier werden die Anfangsdatenauswahlinformationen, welche den Gleichstromanteil (absoluter Wert des DSV) bei der Aufzeichnungssignalformsequenz minimieren, im Voraus durch ein Gleichstromanteilme ßinstrument 4 an den Datensequenzübersetzer 2 angewandt, so daß ein Aufzeichnungsblock mit einem minimalen Gleichstromanteil ausgegeben wird.
2A und 2B sind Abbildungen, die Übersetzung und Rückübersetzung durch in 1A und 1B gezeigten Faltungsvorgang darstellen. In 2A stellen die entsprechenden Daten Do bis D_u-1 Daten dar, die jeweils aus t Bits bestehen. Die t Bits mögen oder mögen nicht hier gleich den m Bits sein, welche die Einheit der RLL-Modulation sind. Eine RLL-Modulation braucht nicht durchgeführt zu werden.
Bei der Datenübersetzung werden am Kopf der Daten von jedem der Blöcke j verschiedene Arten von Anfangsdaten (Übersetzungsnummer Tj) zugeordnet und durch erste Zuordnungsmittel 31 gemultiplext, und j verschiedene Arten von Vorübersetzungsblockdaten werden hergestellt. Die J verschiedenen Arten von Vorübersetzungsdaten werden durch die zweiten Zuordnungsmitteln 32 ersten Durchführungsmitteln 33 zugeordnet, wobei, außer für die Anfangsdaten Tj, von der führenden Codemodulationseinheit beginnend eine gegenwärtige Codemodulationseinheit, welche ein Objekt der Übersetzung ist, und eine Codemodulationseinheit, die der gegenwärtigen Codemodulationseinheit (Anfangsdaten oder übersetzte Codemodulationseinheit) unmittelbar vorangeht, durch die ersten Durchführungsmittel 33 einer exklusiven ODER-Operation unterworfen werden und durch die zweiten Durchführungsmittel 34 durch die gegenwärtige Codemodulationseinheit (Faltungsvorgang) ersetzt werden. Die zweiten Durchführungsmittel 34 führen auch den Arbeitsschritt des Einsetzens des Ergebnisses des Faltungsvorganges als eine vorhergehende Variable für den nächsten Faltungsvorgang durch.
Dementsprechend werden j verschiedene Arten von übersetzten Blockdaten erzeugt. Insbesondere werden für jede der j verschiedenen Arten von Vorübersetzungsblockdaten (gemultiplexte Blöcke) durch Modulo2-Operationen der Kopfcodemodulationseinheit Do und der Anfangsdaten T_j, außer für die Anfangsdaten übersetzte Daten D'o der Kopfcodemodulationseinheit hergestellt, welche Do ersetzen. Danach werden durch Modulo2-Operation der oben beschriebenen übersetzten Codemodulationseinheitsdaten D'o und der nachfolgenden Codemodulationseinheit D₁ die nächsten übersetzten Daten D'₁ auf ähnliche Weise hergestellt, welche D₁ ersetzen. Danach wird auf ähnliche Weise der Faltungsvorgang mit der exklusiven ODER-Operation und der Ersetzungsoperation bis zu der letzten Codemodulationseinheit des entsprechenden Blockes wiederholt.
Mit anderen Worten werden für jede der j verschiedenen Arten von Vorübersetzungsblockdaten (gemultiplexte Blöcke) t Bits am Kopf der Vorübersetzungs-Blockdaten und die unmittelbar folgenden t Bits einer exklusiven ODER-Operation unterworfen, die unmittelbar folgenden t Bits werden durch das Ergebnis der Operation ersetzt, die ersetzten t Bits und die unmittelbar folgenden t Bits werden einer exklusiven ODER-Operation unterworfen, diese unmittelbar folgenden t Bits werden durch das Ergebnis der Operation ersetzt und danach wird auf ähnliche Weise der Faltungsvorgang mit der exklusiven ODER-Operation und der Ersetzungsoperation bis zum Ende des Vorübersetzungsblockes durchgeführt, wobei die entsprechenden übersetzten Blockdaten von entsprechenden Vorübersetzungsblockdaten (gemultiplexte Blöcke) hergestellt werden.
Wie man aus 2B sieht, werden bei der Datenrückübersetzung, beginnend von der Demodulationscodeeinheit, außer für die führende Modulationscodeeinheit (Übersetzungsnummer Tj) der Vorrückübersetzungsblockdaten, die gegenwärtige Demodulationscodeeinheit, welche ein Objekt der Rückübersetzung ist, und eine Demodulationscodeeinheit, die unmittelbar der gegenwärtigen Demodulationscodeeinheit (Anfangsdaten oder Vorrückübersetzungsdemodulationscodeeinheit) vorgeht, einer exklusiven ODER-Operation unterworfen, und die gegenwärtige Demodulationscodeeinheit wird ersetzt (Faltungsvorgang) und dementsprechend werden rückübersetzte Blockdaten hergestellt. Insbesondere werden durch Modulo2-Operationen der Kopfdemodulationscodeeinheit D'o und der Anfangsdaten Tj rückübersetzte Daten Do hergestellt, welche D'o ersetzen. Durch Modulo2-Operation der vorher erwähnten D'o (Vorrückübersetzungsdemodulationscodeeinheit) und der nächsten Demodulationscodeeinheit D'₁ werden auf ähnliche Weise die nächsten rückübersetzten Daten D₁ hergestellt, welche D'₁ ersetzen. Darauf werden auf ähnliche Weise die Arbeitsschritte bis zu der letzten Demodulationscodeeinheit des entsprechenden Blockes wiederholt.
Mit anderen Worten, die t Bits am Anfang des Eingangsblocks, die zu der Datenrückübersetzung ("vor der Rückübersetzung" der 2B) beitragen, und die unmittelbar folgenden t Bits werden einer exklusiven ODER-Operation unterworfen, die t Bits am Anfang werden durch das Ergebnis der Operation ersetzt, die unmittelbar folgenden t Bits und die t Bits, die diesen unmittelbar folgenden t Bits folgen, werden einer exklusiven ODER-Operation unterworfen und diese unmittelbar folgenden t Bits werden durch das Ergebnis der Operation ersetzt, und danach wird auf ähnliche Weise der Faltungsvorgang mit der exklusiven ODER-Operation und der Ersetzungsoperation bis zu dem letzten der Eingangsblöcke wiederholt, wobei der rückübersetzte Block des Eingangsblockes hergestellt wird.
Da zu der Zeit der Datenrückübersetzung eine unmittelbar vorhergehende Vorübersetzungsdemodulationseinheit für die Rückübersetzung der gegenwärtigen Demodulationseinheit verwendet wird, wird auf diese Weise, selbst wenn ein Fehler entsteht, dessen Einfluß nur innerhalb der Demodulationscodeeinheit ausgebreitet und bereitet sich nicht weiter auf nachfolgende Demodulationseinheiten aus. Wenn z.B. ein Fehler in der Vorrückübersetzungsdemodulationscodeeinheit D'_i entsteht, breitet sich der Einfluß des Fehlers nur auf die rückübersetzten Demodulationscodeeinheiten D_i und D_i-1 aus.
3 zeigt ein Beispiel einer Datenübersetzung und einer Rückübersetzung, die eine Übersetzungstabelle benutzt. 3 stellt eine 2Bit-Übersetzungstabelle dar, welche eine Übersetzung unter Gebrauch von höchsten vier verschiedenen Arten von Tj erlaubt. Insbesondere ist es durch Gebrauch der in 3 gezeigten Übersetzungstabelle möglich, die übersetzte Demodulationscodeeinheit D'_i aus der unmittelbar vorhergehenden übersetzten Demodulationscodeeinheit D'_i-1 oder der Anfangsdatennummer Tj und der Vorübersetzungs-Demodulationscodeeinheit D_i zu finden. Wenn RLL- nach einer Übersetzung durchzuführen ist, kann allgemein (d, k; m, n) RLL-Modulation an m Bit der Sequenz der Demodulationscodeeinheit D'_i von 3 durchgeführt werden, und insbesondere Datenübersetzung, Rückübersetzung kann durch Gebrauch von 3 Bitdaten nach der (a, k: 2, n)-RLL-Modulation anstelle von zwei Datenbits durchgeführt werden. Auch in diesem Fall bereitet sich der Fehler nur auf D_i und D'_i+1 aus.
4A und 4B sind schematische Blockdiagramme einer Ausführungsform der vorliegenden Erfindung.
Bei einem in 4A gezeigten Aufzeichnungssystem wird eine Eingangsdatensequenz durch j verschiedene Arten von Anfangsdaten Tj durch j verschiedene Arten Anfangsdatenmultiplexer 11 gemultiplext, ein Faltungsvorgang wird durch einen Faltungsoperator 12 durchgeführt, und die absoluten DSV-Werte werden durch einen DSV bearbeitenden Vergleicher 13 verglichen. Der übersetzte Block, welcher den minimalen Absolutwert hat, wird durch Vergleich ausgewählt und einer NRZ-Modulation oder einer NRZI-Modulation durch einen Aufzeichnungssignalformerzeuger 14 unterworfen, der benutzt wird, um eine Signalformsequenz aufzuzeichnen.
Bei einem in 4B gezeigten Wiederherstellungssystem wird eine wiederhergestellte Signalformsequenz durch einen Wiederherstellungssignalformdatenerzeuger 21 in Daten übersetzt, sie wird einem Faltungsvorgang durch einen Faltungsoperator 22 unterworfen und als eine Ausgangsdatensequenz ausgegeben.
5A bis 5D stellen Beispiele einer Verteilung von Anfangsdaten an Eingangsblöcke durch einen Faltungsvorgang dar. In dem in 1B gezeigten Beispiel werden j verschiedene Arten von Anfangsdaten Tj an dem Kopf des Eingangsblockes gemultiplext. Bei den in 5A bis 5D gezeigten Beispielen werden die Anfangsdaten innerhalb des Blockes verteilt gemultiplext. Insbesondere zeigt 5A ein Beispiel, bei dem 8 Bits von Anfangsdaten an dem Kopf des Eingangsblockes gemultiplext werden, 5B zeigt ein Beispiel, bei dem die Anfangsdaten 4 Bits für 4 Bits an zwei Teile verteilt werden, um gemultiplext zu werden, 5C zeigt ein Beispiel, bei dem die Daten zwei Bit für zwei Bit an vier Bereiche verteilt werden, um gemultiplext zu werden, und 5D zeigt ein Beispiel, bei dem die Daten Bit für Bit an 8 Bereiche verteilt werden, um gemultiplext zu werden. Die Effizienz der Datenübersetzung ist gleich bei jedem dieser Beispiele.
Obwohl der Grad der Unterdrückung des Gleichstromanteils ungefähr der gleiche in den 5A und 5B ist, ist die Menge an Operationen in 5B geringer als in 5A, und der Schaltungsaufbau ist einfacher. Nämlich wenn das Beispiel von 5B mit derselben Datenübersetzungseffizienz wie das Beispiel von 5A verwandt wird, kann ein ausreichender Effekt des Unterdrückens des Gleichstromanteiles durch eine relativ einfache Schaltung erreicht werden.
Die Anfangsdaten werden wie in den Beispielen von 5A bis 5D gezeigt, die oben beschrieben wurden, in z geteilt, es ist vernünftig die Anzahl der Bits jedes geteilten Eingangsblockes auf P = p/z und die Bitzahl der geteilten Anfangsdaten, die an dem Kopf jedes geteilten Eingangsblocks addiert werden, auf T = t/z zu setzen, um dem Bereich von "0,003 ≤ T/p ≤ 0,015" zu genügen.
6 ist ein Blockdiagramm eines Modulators in Übereinstimmung mit einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Unter Bezug auf 6 werden Eingangsblockdaten, deren Codemodulationseinheit aus t Bits besteht, von einem Eingabeanschluß 90 eingegeben, und am Kopf jedes einzelnen Blockes werden jeweils j verschiedene Arten von Anfangsdaten von t Bits (Übersetzungsnummer Tj) durch j verschiedene Arten Anfangsdatenmultiplexer 91a gemultiplext, so daß j verschiedene Arten von gemultiplexten Blöcken (Vorübersetzungsblockdaten) hergestellt werden. Hier stellt ein Block (p Bit = t Bits × z) ein Datenverhältnis dar, das durch eine vorgeschriebene Anzahl von Codemodulationseinheiten (t Bitdaten) gebildet wird, welche als eine Einheit zum Vergleichen der Größe des Absolutwertes von DSV dient.
Für jede der j verschiedenen Arten von gemultiplexten Blöcken (Vorübersetzungsblockdaten) an dem Anfang, an dem j verschiedene Arten von Anfangsdaten (Übersetzungsnummer Tj) gemultiplext werden, wird eine Datenübersetzung durch einen unter Bezug auf 2 oben beschriebenen Faltungsvorgang durch einen Datenübersetzer 92a durchgeführt, wobei j verschiedene Arten von übersetzten Blockdaten hergestellt werden. Der Datenübersetzer 92a beinhaltet erste und zweite Zuordnungsmittel 31, 32 und erste und zweite Durchführungsmittel 33, 34, die unter Bezug auf 2 beschrieben sind.
Die j verschiedenen Arten von übersetzten Blockdaten werden jeweils in einem Blockspeicher 93a gespeichert und an j verschiedenen Arten von |DSV|-Operator^.Vergleicher 94 eingegeben. Wenn die j verschiedenen Arten von übersetzten Blockdaten jeweils einer RLL-Modulation und einer NRZI-Modulation unterworfen werden, werden bei den j verschiedenen Arten |DSV|-Operator^.Vergleicher 94 die absoluten Werte von DSV miteinander verglichen, und übersetzte Blockdaten, welche den minimalen Absolutwert von DSV haben, werden ausgewählt.
Wenn die übersetzten Blockdaten mit dem minimalen Absolutwert von DSV ausgewählt werden, wird die Information, die das Ergebnis der Auswahl darstellt, an einen Selektor 95 übermittelt. Der Selektor 95 liest die übersetzten Blockdaten, die dem Ergebnis der Auswahl entsprechen (die übersetzten Blockdaten mit dem minimalen Absolutwert von DSV), von dem einen Blockspeicher 93a und gibt die Daten an einen RLL-Modulator 96 ein. Demzufolge werden m-Bit-Datenwörter nacheinander von der Datensequenz durch den RLL-Modulator 96 ausgeschnitten, jedes Datenwort wird in ein n-Bit-Codewort übersetzt und RLL-moduliert, und danach wird eine NRZI-Modulation durch einen NRZI-Modulator 97 durchgeführt.
Es ist zu beachten, daß 6 eine Schaltung zur Modulation eines Eingangsblockes in eine Aufzeichnungssignalformsequenz durch eine RLL-Modulation und eine NRZI-Modulation darstellt, und daher, als DSV-Absolutwert der zu vergleichen ist, der DSV-Absolutwert verwendet wird, wenn jeweils übersetzte Blockdaten einer RLL-Modulation und einer NRZI-Modulation unterworfen werden. Dies ist eine spezielle Bedingung für die in 6 gezeigte Schaltung. Wenn z.B. der durch eine Faltungsoperation hergestellte übersetzte Block, wie oben in 4A gezeigt, unmittelbar aufzuzeichnen ist, können die Absolutwerte der DSV der j verschiedenen Arten von übersetzten Blöcken verglichen werden, können die übersetzten Blöcke mit den minimalen Absolutwert von DSV ausgewählt werden und kann er als eine Aufzeichnungssignalformsequenz durch eine NRZ-Modulation oder eine NRZI-Modulation verwandt werden. Für diesen Fall kann die Erkennungsfensterbreite Tw vergrößert werden und daher ist die Wiederherstellungsauflösung verbessert. Auf diese Weise kann das Objekt auf das DSV angewandt wird, um den Gleichstromanteil zu unter drücken, abhängig von der erwünschten Aufzeichnungssignalformsequenz bestimmt werden. Das gleiche gilt, wenn es für das Kommunikationssystem benutzt wird.
7 ist ein Blockdiagramm, das ein anderes bestimmtes Beispiel des Modulators zeigt.
Das vorliegende Ausführungsbeispiel wird bereitgestellt, um die Anzahl der Einblockspeicher zu verringern. Insbesondere in dem bestimmten in 6 oben gezeigten Beispiel werden j verschiedene übersetzte Blockdaten, die durch Benutzung j verschiedener Anfangsdaten (Übersetzungsnummer Tj) übersetzt wurden, in Einblockspeichern 93a gespeichert, und daher muß der Einblockspeicher 93a als Ganzes das Fassungsvermögen von j Blocks haben. Bei dem vorliegenden Ausführungsbeispiel ist unter Berücksichtigung dessen nur ein Block Fassungsvermögen für Einblockspeicher 93b notwendig, wenn der gemultiplexte Block (Vorübersetzungsblockdaten) gespeichert wird. Im folgenden werden ausführliche Beschreibung der Teile, die ähnlich dem speziellen Beispiel von 6 sind, nicht wiederholt.
Die Eingangsblockdateneingabe durch den Eingabeanschluß 90 wird in einem Einblockspeicher 93b als auch an j verschiedene Arten Anfangsdatenmultiplexer 91a gespeichert. Bei den j verschiedenen Arten Anfangsdatenmultiplexer 91a wird jede von j verschiedenen Arten von Anfangsdaten (Übersetzungsnummer Tj) gemultiplext. Somit werden j verschiedene Arten von Vorübersetzungsblockdaten (gemultiplexte Blöcke) hergestellt. Die j verschiedenen Arten von Vorübersetzungsbloekdaten werden an einen Datenübersetzer 92a eingegeben, um dem oben beschriebenen Faltungsvorgang unterworfen zu werden, um j verschiedene Arten von übersetzten Blockdaten zu werden, daraufhin werden die Absolutwerte von DSV nach der RLL-Modulation und nach der NRZI-Modulation miteinander durch j verschiedene Arten |DSV|-Operator^.Vergleicher 94 verglichen, und übersetzte Blockdaten mit dem Minimalabsolutwert von DSV werden erkannt. Anfangsdaten (Übersetzungsnummer Tj), die den erkannten übersetzten Blockdaten entsprechen, werden ausgewählt, und das Ergebnis der Auswahl wird auf den Anfangsdatenmultiplexer 91b angewandt.
Wenn das Ergebnis der Auswahl eingegeben wird, multiplext der Anfangsdatenmultiplexer 91b die ausgewählten Anfangsdaten (Übersetzungsnummer Tj) am Kopf der von dem Einblockspeicher 93b gelesenen Eingangsblockdaten, und wendet das Ergebnis auf den Datenübersetzer 92b an. Dementsprechend vollführt der Datenübersetzer 92b die Datenübersetzung in Übereinstimmung mit dem oben beschriebenen Faltungsvorgang durch, wobei die übersetzten Blockdaten hergestellt werden. Die übersetzten Blockdaten werden durch einen RLL-Modulator 92 einer RLL-Modulation unterworfen, weiterhin durch einen NRZI-Modulator 97 einer NRZI-Modulation und ausgegeben.
Wenn eine Modulation auf die Aufzeichnungssignalformsequenz durch eine RLL-Modulation und eine NRZI-Modulation nicht durchgeführt wird, wird das Objekt des Vergleiches des DSV-Absolutwertes geeignet in Abhängigkeit von dem verwandten Aufzeichnungsverfahren verändert, ähnlich dem oben in 6 beschriebenen Ausführungsbeispiel.
8 ist ein Blockdiagramm eines Demodulators in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung. Die Dateneingabe an den in 8 gezeigten Demodulator wird zuerst an einen NRZI-Demodulator 101 angewandt, um einer NRZI-Demodulation unterworfen zu werden, und anschließend an einen RLL-Demodulator 102, um einer RLL-Demodulation unterworfen zu werden. Die RLL-demodulierten Daten (Vorrückübersetzungsdaten) werden auf ein Halter 103 angewandt und darin gehalten, als auch auf einen Datenrückübersetzer 104. Beim Datenrückübersetzer 104 findet von der verzögerten Dateneingabe vom Halter 103 (der unmittelbar der Demodulationscodeeinheit vorgeht) und den Daten, welche das Ziel einer Rückübersetzungseingabe von dem RLL-Demodulator 102 (gegenwärtige Demodulationscodeeinheit) sind, in Übereinstimmung mit dem oben beschriebenen Faltungsvorgang Rückübersetzung statt. Dementsprechend werden die Daten auf die Daten des ursprünglichen Beschreibungssystems zurückgeführt.
Wenn die Aufzeichnungssignalformsequenz nicht einer RLL-Modulation und einer NRZI-Modulation unterworfen wurde, sind der in 8 gezeigte NRZI-Demodulator 101 und der RLL-Demodulator 102 nicht notwendig und eine Demodulationsschaltung in Überein stimmung mit der Aufzeichnungssignalformsequenz wird wie in 4B gezeigt, geeignet zur Verfügung gestellt.
9 zeigt ein anderes bestimmtes Beispiel eines Modulators, welches eine Abänderung von 6 ist. Nämlich wird als ein bestimmtes Beispiel des in 6 gezeigten RLL-Modulators 96 ein (1,7)-RLL-Modulator 96A benutzt. Bei dem in 9 gezeigten Ausführungsbeispiel werden die DSV-Absolutwerte, wenn eine (1,7; 2,3)-RLL-Modulation und eine NRZI-Modulation durchgeführt werden, miteinander verglichen, und übersetzte Blockdaten mit dem minimalen DSV-Absolutwert werden ausgewählt. Hier kann der zu vergleichende DSV-Absolutwert z.B. ein Wert bei dem letzten Bit der übersetzten Blockdaten sein, oder er kann der Absolutwert der Maximalamplitude innerhalb der übersetzten Blockdaten sein.
10 zeigt ein weiteres bestimmtes Beispiel, welches eine Abänderung von 7 ist. Insbesondere wird anstelle des in 7 gezeigten RLL-Modulators 96 ein RLL-Modulator 96A zur Verfügung gestellt, und die DSV-Absolutwerte nach einer (1,7; 2,3) RLL-Modulation und einer NRZI-Modulation werden miteinander durch j verschiedene Arten |DSV|-Operator^.Vergleicher 94 verglichen, und übersetzte Blockdaten mit dem minimalen DSV-Absolutwert werden erkannt. Die Anfangsdaten (Übersetzungsnummer Tj) für den erkannten übersetzten Block werden ausgewählt, und das Ergebnis dieser Auswahl wird auf den Anfangsdatenmultiplexer 91b angewandt.
11 zeigt ein anderes bestimmtes Beispiel eines Demodulators, das ein Beispiel des Demodulators von 8 zeigt. Es wird nämlich anstelle des in 8 gezeigten RLL-Demodulators 102 ein (1,7)-RLL-Demodulator 102A benutzt. Die Eingangdaten werden zuerst auf den NRZI-Demodulator 101 angewandt, um einer NRZI-Demodulation unterworfen zu werden, und darauf anschließend auf den (1,7)-RLL-Demodulator 102A, um einer RLL-Demodulation unterworfen zu werden. Die RLL-demodulierten Daten (Vorrückübersetzungsdaten) werden auf den Halter 103 angewandt und darin gehalten, als auch auf den Datenrückübersetzer 104.
Beim Datenrückübersetzer 104 wird von der verzögerten Dateneingabe vom Halter 103 (die der Demodulationscodeeinheit unmittelbar vorausgeht) und von Daten, welche das Objekt einer Rückübersetzungseingabe von dem (1,7)-RLL-Demodulator 102A (gegenwärtige Demodulationscodeeinheit) sind, eine Rückübersetzung in Übereinstimmung mit dem oben beschriebenen Faltungsvorgang durchgeführt. Somit werden die Daten zu den Daten des ursprünglichen Beschreibungssystems zurückgeführt.
12 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitanzahl t von 1, 2, 4 bzw. 8 Bits für den Faltungsvorgang an den Eingangsblock von 80 Bytes, wie in den 5A bis 5D gezeigt, addiert werden und eine (2,7; 1,2)-RLL-Modulation durchgeführt wird, und 13 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteils darstellt, wenn auf ähnliche Weise eine (1,2; 2,3)-RLL-Modulation durchgeführt wird.
14 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 der Anfangsdaten Tj für den Faltungsvorgang zum Eingangsblock von 40 Bytes, wie in den 5A bis 5D gezeigt, addiert werden, und eine (1,7; 2,3)-RLL-Modulation durchgeführt wird.
15 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteils darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 Bits der Anfangsdaten Tj für den Faltungsvorgang zum Eingangsblock von 80 Bytes, (wie in den 5A bis 5D gezeigt), addiert werden, und eine RLL-Modulation nicht durchgeführt wird.
16 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 Bits der Anfangsdaten Tj für den Faltungsvorgang an den Eingangsblock von 160 Bytes, wie in den 5A bis 5D gezeigt, addiert werden und eine (2, 9; 8,15)-RLL-Modulation durchgeführt wird.
17 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles zeigt, wenn Anfangsdaten Tj mit der Bitzahl von 1, 2, 4 bzw. 8 Bits für den Faltungsvor gang zum Eingangsblock von 160 Bytes, wie in den 5A bis 5D gezeigt, addiert werden und eine (1,7; 2,3)-RLL-Modulation durchgeführt wird.
18 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 Bits für den Faltungsvorgang zum Eingangsblock von 40 Bytes, wie in den 5A bis 5D gezeigt, addiert werden und eine RLL-Modulation nicht durchgeführt wird.
19 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 Bits für den Faltungsvorgang zum Eingangsblock von 160 Bytes addiert werden und eine RLL-Modulation nicht durchgeführt wird.
20 ist ein Kurvenbild, das die Wirkung der Unterdrückung des Gleichstromanteiles darstellt, wenn Anfangsdaten Tj mit der Bitzahl t von 1, 2, 4 bzw. 8 Bits für den Faltungsvorgang zum Eingangsblock von 80 Bytes addiert werden und eine (2, 7; 1,2)-RLL-Modulation (durchgezogene Linie) und eine (1,7; 2,3)-RLL-Modulation (gepunktete Linie) durchgeführt werden, wobei die Abszisse durch die Datenbitfrequenz fb normiert ist.
Wie es aus den 12 bis 19 offensichtlich ist, ist es in Übereinstimmung mit den Ausführungsbeispielen offensichtlich, daß, wenn die Bitzahl 2 und weiter 4 und 8 beträgt, die Wirkung der Unterdrückung des Gleichstromanteiles verbessert werden kann im Vergleich mit der Bitzahl t von 1 für die Anfangsdaten Tj für den Faltungsvorgang.
Wie durch die gepunktete Linie in 20 dargestellt, ist es weiterhin klar, daß die durch die durchgezogene Linie dargestellte (2,7; 1,2)-RLL-Modulation eine größere Wirkung der Unterdrückung des Gleichstromanteiles als die (1,7; 2,3)-RLL-Modulation hat.
Gewerbliche Anwendbarkeit
Eine Vielzahl von verschiedenen Arten von gemultiplexten Blöcken (Vorübersetzungsblockdaten), die durch Addieren einer Vielzahl von verschiedenen Arten von t Bitdaten zu dem Kopf des Eingangsblockes zur Verfügung gestellt werden, werden durch eine Vielzahl von verschiedenen Arten von übersetzten Blockdaten durch einen Faltungsvorgang übersetzt, die Gleichstromanteile dieser Daten werden verglichen, und die übersetzten Blockdaten mit den minimalen Gleichstromanteil werden ausgewählt, wobei der Gleichstromanteil hinreichend unterdrückt werden kann und die Aufzeichnungsdichte, wenn die Datensequenz auf ein Aufzeichnungsmedium aufgezeichnet wird, verbessert werden kann.

Claims

Digitale Modulationsschaltung, mit: Multiplexmitteln (91a) zum Multiplexen jedes einer Anzahl von Anfangsdaten von t Bits am Kopf eines Eingangblockes mit p Bits, was ein ganzzahliges Vielfaches von t Bits ist, die aus einem Eingangsbitstrom ausgeschnitten sind, um eine Anzahl von Vorübersetzungsblöcken zu erzeugen; wobei t ≥ 2 ist; Faltungsoperationsmitteln (92a) zum Durchführen für jeden der Anzahl von Vorübersetzungsblöcken, die durch die Multiplexmittel gemultiplext sind, einer Exklusiv-ODER-Operation an t Bits am Kopf des Vorübersetzungsblockes und den unmittelbar folgenden t Bits, Ersetzen der unmittelbar folgenden t Bits durch das Ergebnis der Operation, Durchführen einer Exklusiv-ODER-Operation an den ersetzten t Bits und den unmittelbar folgenden t Bits und Ersetzen der unmittelbar folgenden t Bits durch das Ergebnis der Operation und danach Durchführen auf die gleiche Art und Weise einer Faltungsoperation, die die Exklusiv-ODER-Operation und die Ersetzungsoperation enthält, bis zum Ende des Vorübersetzungsblockes, wobei die Exklusiv-ODER-Operationen für alle t Bits Bit für Bit durchgeführt werden; DC-Komponenten-Rechenmitteln (94) zum Berechnen der DC-Komponenten der Anzahl von übersetzten Blöcken, die durch die Faltungsoperationsmittel erzeugt worden sind; und Wählmitteln (94, 95) zum Vergleichen der Größe der Absolutwerte der DC-Komponenten, welche von den DC-Komponentenrechenmitteln berechnet worden sind, Wählen des übersetzten Blockes mit der kleinsten Größe und Ausgeben des gewählten Blockes nach außen.
Digitale Modulationsschaltung nach Anspruch 1, weiterhin mit Modulationsmitteln zum Modulieren des übersetzten Blockes für einen Aufzeichnungssignalblock eines vorgeschriebenen Systems; wobei die DC-Komponenten-Rechenmittel die DC-Komponenten berechnen, wenn die Anzahl von übersetzten Blöcken jeweils für den Aufzeichnungssignalblock moduliert sind; und wobei die Wählmittel den übersetzten Block gewählt an die Modulationsmittel ausgeben.
Digitale Modulationsschaltung nach Anspruch 1, wobei die DC-Komponenten-Rechenmittel eine DC-Komponente mit akkumuliertem Wert an einem letzten Bit des übersetzten Blockes berechnen.
Digitale Modulationsschaltung nach Anspruch 1, wobei die DC-Komponenten-Rechenmittel die maximale Amplitude eines akkumulierten Wertes der DC-Komponenten des übersetzten Blockes berechnen.
Verfahren zur digitalen Modulation, mit den Schritten: Multiplexen jedes einer Anzahl von Anfangsdaten von t Bits an einem Kopf eines Eingangsblockes mit p Bits, was ein ganzzahliges Vielfaches von t Bits ist, die aus einem Eingangsbitstrom ausgeschnitten sind, zum Erzeugen einer Anzahl von Vorübersetzungsblöcken, wobei t ≥ 2 ist; Durchführen an jedem der Anzahl von Vorübersetzungsblöcken einer Exklusiv-ODER-Operation von t Bits am Kopf des Vorübersetzungsblockes und der unmittelbar folgenden t Bits, Ersetzen der unmittelbar folgenden t Bits durch das Ergebnis der Operation, Durchführen einer Exklusiv-ODER-Operation an den ersetzten t Bits und den unmittelbar folgenden t Bits, Ersetzen der unmittelbar folgenden t Bits durch das Ergebnis der Operation und danach auf die gleiche Art und Weise Durchführen einer Faltungsoperation, die die Exklusiv-ODER-Operation und die Ersetzungsoperation umfasst, bis zum Ende des Vorübersetzungsblockes, wobei die Exklusiv-ODER-Operationen für alle t Bits Bit für Bit durchgeführt werden; und Vergleichen der Größe der Absolutwerte der DC-Komponenten durch Berechnen der DC-Komponenten der Anzahl von übersetzten Blöcken, die durch die Faltungsoperation erzeugt worden sind, und Wählen des übersetzten Blockes mit der kleinsten Größe und Ausgeben desselben nach außen.
Verfahren zur digitalen Modulation nach Anspruch 5, wobei der Vergleich der DC-Komponenten basierend auf DC-Komponenten erfolgt, wenn eine Anzahl von übersetzten Blöcken die durch die Faltungsoperation erzeugt worden sind, für Aufzeichnungssignalblöcke eines vorgeschriebenen Aufzeichnungssystems moduliert werden.
Verfahren zur digitalen Modulation nach Anspruch 5, wobei die berechnete DC-Komponente ein akkumulierter Wert der DC-Komponente an einem letzten Bit des übersetzten Blockes ist.
Verfahren zur digitalen Modulation nach Anspruch 5, wobei die berechnete DC-Komponente ein Maximalwert eines akkumulierten Wertes der DC-Komponente des übersetzten Blockes ist.